JP2009016571A - 半導体装置 - Google Patents

Abstract

【課題】オン抵抗を大幅に低減することが可能な半導体装置を提供する。
【解決手段】この半導体装置１１は、トレンチ３を有するｎ型エピタキシャル層２と、トレンチ３に埋め込まれた埋め込み電極５と、ｎ型エピタキシャル層２の上面上に形成された上面電極層７とを備えている。そして、トレンチ３の周辺に形成される空乏層１０でｎ型エピタキシャル層２の隣接するトレンチ３間の各領域が塞がれることにより電流通路９が遮断される一方、トレンチ３の周辺に形成された空乏層１０の少なくとも一部が消滅することにより電流通路９が開くように構成されており、ｎ型エピタキシャル層２の隣接するトレンチ３間の各領域のうちの所定領域の上面は、上面電極層７に対してショットキー接触している。
【選択図】図１

Description

この発明は、半導体装置に関し、特に、スイッチング機能などを有する半導体装置に関する。

従来、スイッチング機能を有する半導体装置として、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が知られている（たとえば、特許文献１参照）。この特許文献１には、半導体層に形成されたトレンチにゲート電極が埋め込まれたトレンチゲート型のＭＯＳＦＥＴ（半導体装置）が開示されている。

図１９は、上記特許文献１に開示された従来のＭＯＳＦＥＴ（半導体装置）の構造を示した断面図である。図１９を参照して、従来のＭＯＳＦＥＴ（半導体装置）では、ｎ⁺型の半導体基板１０１の上面上に、エピタキシャル層（半導体層）１０２が形成されている。このエピタキシャル層１０２には、半導体基板１０１側から順に、ｎ^-型不純物領域（ドレイン領域）１０２ａ、ｐ型不純物領域１０２ｂおよびｎ⁺型不純物領域（ソース領域）１０２ｃが形成されている。

また、エピタキシャル層１０２には、ｎ⁺型不純物領域１０２ｃおよびｐ型不純物領域１０２ｂを貫通してｎ^-型不純物領域１０２ａの途中の深さにまで達するトレンチ１０３が形成されている。このトレンチ１０３には、ゲート絶縁膜１０４を介して、ゲート電極１０５が埋め込まれている。また、エピタキシャル層１０２の上面上には、トレンチ１０３の開口端を塞ぐ層間絶縁膜１０６が形成されている。

また、エピタキシャル層１０２の上面上には、層間絶縁膜１０６を覆うように、ソース電極１０７が形成されている。また、半導体基板１０１の裏面上には、ドレイン電極１０８が形成されている。

上記のように構成された従来のＭＯＳＦＥＴでは、ゲート電極１０５に対する印加電圧を変化させることによりオン／オフの制御が行われる。

具体的には、ゲート電極１０５に対して所定の正電位を印加すると、ｐ型不純物領域１０２ｂの少数キャリア（電子）がトレンチ１０３側に引き寄せられることによって、ｎ^-型不純物領域（ドレイン領域）１０２ａとｎ⁺型不純物領域（ソース領域）１０２ｃとを接続するような反転層１０９が形成される。これにより、反転層１０９を介して、ソース電極１０７とドレイン電極１０８との間に電流を流すことができる。その結果、ＭＯＳＦＥＴがオン状態となる。

このように、従来のＭＯＳＦＥＴでは、ｎ^-型不純物領域（ドレイン領域）１０２ａとｎ⁺型不純物領域（ソース領域）１０２ｃとを接続するように形成される反転層１０９をチャネルとして機能させている。

また、上記した状態からゲート電極１０５に対する所定の正電位の印加を解除すると、反転層（チャネル）１０９が消滅するので、ソース電極１０７とドレイン電極１０８との間に流れる電流を遮断することができる。その結果、ＭＯＳＦＥＴがオフ状態となる。

特開２００１−７１４９号公報

しかしながら、図１９に示した従来の構造では、オン時に形成される反転層（チャネル）１０９が非常に薄いため、反転層（チャネル）１０９を流れる電流に対する抵抗を低減するのが困難であるという不都合がある。その結果、オン抵抗の改善を図るのが困難であるという問題点がある。

この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、オン抵抗を大幅に低減することが可能な新しい動作原理に基づく半導体装置を提供することである。

上記目的を達成するために、この発明の一の局面による半導体装置は、互いに所定の間隔を隔てて配列され、かつ、各々の開口端が上面側に位置している複数のトレンチを有する一導電型の半導体層と、複数のトレンチの各々に埋め込まれた複数の埋め込み電極と、半導体層の上面上に形成された電極層とを備えている。そして、半導体層の隣接するトレンチ間の各領域が電流通路となり、かつ、トレンチの周辺に形成される空乏層で半導体層の隣接するトレンチ間の各領域が塞がれることにより電流通路が遮断される一方、トレンチの周辺に形成された空乏層の少なくとも一部が消滅することにより電流通路が開くように構成されており、半導体層の隣接するトレンチ間の各領域のうちの所定領域の上面は、電極層に対してショットキー接触している。

この一の局面による半導体装置では、上記のように、トレンチの周辺に形成される空乏層で半導体層の隣接するトレンチ間の各領域が塞がれることにより電流通路（半導体層の隣接するトレンチ間の各領域）が遮断される一方、トレンチの周辺に形成された空乏層の少なくとも一部が消滅することにより電流通路（半導体層の隣接するトレンチ間の各領域）が開くように構成することによって、たとえば、トレンチの内面上に絶縁膜を介して埋め込み電極を形成すれば、その埋め込み電極に対する印加電圧に応じてトレンチの周辺に形成される空乏層の形成状態が変化するので、埋め込み電極に対する印加電圧を制御することにより、オン状態（電流通路が開いている状態）からオフ状態（電流通路が遮断されている状態）への切り替えを行うことができるとともに、その逆の切り替えも行うことができる。すなわち、半導体装置をスイッチ装置（スイッチングトランジスタ）として用いることができる。そして、上記した構成では、オン時において、電流通路（半導体層の隣接するトレンチ間の各領域）の空乏層が消滅した部分の全てを介して電流を流すことができるので、非常に薄い反転層をチャネル（電流通路）として機能させる従来のＭＯＳＦＥＴ（半導体装置）と比べて、電流に対する抵抗を大幅に低減することが可能となる。これにより、非常に薄い反転層をチャネル（電流通路）として機能させる従来のＭＯＳＦＥＴ（半導体装置）と比べて、オン抵抗を大幅に低減することができる。

また、一の局面による半導体装置では、上記のように、半導体層の隣接するトレンチ間の各領域のうちの所定領域の上面が、電極層に対してショットキー接触するように構成することによって、半導体層の隣接するトレンチ間の各領域のうちの所定領域と電極層との接触部分をショットキーバリアダイオードとして機能させることができるので、ショットキーバリアダイオードとスイッチングトランジスタとを一体化することが可能となる。これにより、ショットキーバリアダイオードとスイッチングトランジスタとを接続するための配線部材の形成領域などを別途設ける必要がなくなるので、互いに接続されるショットキーバリアダイオードおよびスイッチングトランジスタを含む回路の小面積化を図ることができる。

また、上記した構成では、トレンチの周辺に形成される空乏層で半導体層の隣接するトレンチ間の各領域を塞ぐことができるので、半導体層の隣接するトレンチ間の各領域のうちの所定領域と電極層との接合部分（ショットキー接触している部分）を空乏層で塞ぐことが可能となる。これにより、ショットキーバリアダイオードにおけるリーク電流の発生を抑制することができる。

上記一の局面による半導体装置において、好ましくは、電極層は、半導体層の隣接するトレンチ間の各領域のうちの所定領域の上面に対してショットキー接触する第１部分と、半導体層の隣接するトレンチ間の各領域のうちの所定領域以外の領域の上面に対してオーミック接触する第２部分とを含んでいる。このように構成すれば、電極層の第１部分および第２部分を互いに電気的に分離することにより、スイッチングトランジスタのソース／ドレイン電極の一方とショットキーバリアダイオードのアノードとが電気的に分離された回路を得ることができる。その一方、電極層の第１部分および第２部分を互いに電気的に接続すれば、スイッチングトランジスタのソース／ドレイン電極の一方とショットキーバリアダイオードのアノードとが電気的に接続された回路を得ることができる。

上記電極層が第１部分と第２部分とを含む構成において、電極層の第１部分および電極層の第２部分は、互いに電気的に分離されていてもよい。このように構成すれば、スイッチングトランジスタのソース／ドレイン電極の一方とショットキーバリアダイオードのアノードとが電気的に分離された回路を容易に得ることができる。

上記電極層が第１部分と第２部分とを含む構成において、電極層の第１部分および電極層の第２部分は、互いに電気的に接続されていてもよい。このように構成すれば、スイッチングトランジスタのソース／ドレイン電極の一方とショットキーバリアダイオードのアノードとが電気的に接続された回路を容易に得ることができる。

上記一の局面による半導体装置において、好ましくは、電極層に対してショットキー接触する半導体層の所定領域は、半導体層の隣接するトレンチ間の各領域に少なくとも１つずつ設けられている。このように構成すれば、容易に、ショットキーバリアダイオードとスイッチングトランジスタとを一体化することができる。

この場合、半導体層の隣接するトレンチ間の各領域に、電極層に対してショットキー接触する所定領域と、電極層に対してショットキー接触する所定領域以外の領域とが１つずつ交互に設けられていることが好ましい。

上記一の局面による半導体装置において、複数のトレンチの各々の周辺に形成される全ての空乏層で隣接するトレンチ間の各領域が塞がれることにより電流通路が遮断される一方、複数のトレンチの各々の周辺に形成された全ての空乏層が消滅することにより電流通路が開くように構成されていてもよい。

上記一の局面による半導体装置において、複数の埋め込み電極は、互いに別個に電圧が印加される第１埋め込み電極および第２埋め込み電極の２種類に分けられており、複数のトレンチのうちの全てのトレンチの周辺に形成される空乏層で隣接するトレンチ間の各領域が塞がれることにより電流通路が遮断される一方、複数のトレンチのうちの第１埋め込み電極が埋め込まれたトレンチの周辺に形成された空乏層が消滅することにより電流通路が開くように構成されていてもよい。

この場合、第２埋め込み電極は、トレンチの内部において、半導体層に対してショットキー接触していてもよい。

上記一の局面による半導体装置において、半導体層の隣接するトレンチ間の各領域に形成され、トレンチに対して所定の間隔を隔てて配置された逆導電型の拡散層をさらに備え、トレンチおよび拡散層の各々の周辺に形成される空乏層で隣接するトレンチ間の各領域が塞がれることにより電流通路が遮断される一方、トレンチの周辺に形成された空乏層が消滅することにより電流通路が開くように構成されていてもよい。

なお、上記一の局面による半導体装置において、半導体層の隣接するトレンチ間の各領域を介して流れる電流を遮断する場合に、隣接するトレンチの各々の周辺に形成される空乏層が互いに連結された状態になるように構成されていてもよい。このように構成すれば、確実に、半導体層の隣接するトレンチ間の各領域を空乏層で塞ぐことができる。

また、上記一の局面による半導体装置において、隣接するトレンチ間の距離は、隣接するトレンチの各々の周辺に形成される空乏層の一部が互いに重なるように設定されていてもよい。このように構成すれば、容易に、隣接するトレンチの各々の周辺に形成される空乏層を互いに連結させることができる。

また、上記一の局面による半導体装置において、埋め込み電極と電極層との間の絶縁を行うための層間絶縁膜をさらに備え、埋め込み電極は、トレンチの途中の深さまでを埋め込んでおり、層間絶縁膜は、層間絶縁膜の上面が半導体層の上面に対して面一となるように、トレンチの埋め込み電極が埋め込まれていない残りの部分に埋め込まれていてもよい。このように構成すれば、隣接するトレンチ間の距離を小さくしたとしても、半導体層の上面側の部分（半導体層の隣接するトレンチ間の領域の上端部）が層間絶縁膜で覆われてしまうことがない。これにより、隣接するトレンチ間の距離を小さくすることができるので、隣接するトレンチの各々の周辺に形成される空乏層を互いに連結させやすくすることが可能となる。

以上のように、本発明によれば、オン抵抗を大幅に低減することが可能な新しい動作原理に基づく半導体装置を容易に得ることができる。

（第１実施形態）
図１は、本発明の第１実施形態による半導体装置を示した断面斜視図である。図２は、図１に示した第１実施形態による半導体装置の埋め込み電極の接続位置を説明するための断面図である。図３は、図１に示した第１実施形態による半導体装置の等価回路である。まず、図１〜図３を参照して、第１実施形態による半導体装置の構造について説明する。

第１実施形態による半導体装置１１は、図１に示すように、ノーマリオフ型のスイッチングトランジスタとして機能する領域と、ショットキーバリアダイオードとして機能する領域とが一体的に設けられた構造を有している。

具体的な構造としては、第１実施形態による半導体装置１１では、ｎ⁺型シリコン基板１の上面上に、約１μｍ〜約１０μｍの厚みを有するｎ型シリコンからなるｎ型エピタキシャル層２が形成されている。ｎ⁺型シリコン基板１には、後述する裏面電極層８との間で良好なオーミック接触を得るために、ｎ型不純物が高濃度で導入されている。また、ｎ型エピタキシャル層２には、ｎ型不純物がｎ⁺型シリコン基板１よりも低い濃度（約５×１０¹⁵ｃｍ^-3〜約１×１０¹⁸ｃｍ^-3）で導入されている。なお、ｎ⁺型シリコン基板１およびｎ型エピタキシャル層２は、本発明の「一導電型の半導体層」の一例である。

また、ｎ型エピタキシャル層２は、その厚み方向に掘られた複数のトレンチ３を有している。この複数のトレンチ３は、ｎ型エピタキシャル層２をその上面（主表面）側からエッチングすることによって形成されている。すなわち、複数のトレンチ３の各々の開口端は、ｎ型エピタキシャル層２の上面側に位置している。

また、複数のトレンチ３は、その各々がｎ型エピタキシャル層２の上面に対して平行な所定方向（Ａ方向）に沿って延びるように細長状に形成されている。また、複数のトレンチ３は、ｎ型エピタキシャル層２の上面に対して平行で、かつ、トレンチ３が延びる方向（Ａ方向）と直交する方向（Ｂ方向）に互いに約０．０５μｍ〜約０．３μｍの間隔を隔てて配列されている。さらに、複数のトレンチ３の各々の溝深さは、約０．５μｍ〜約１２μｍに設定されている。この第１実施形態のトレンチ３の溝深さは、ｎ型エピタキシャル層２の厚み（約１μｍ〜約１０μｍ）よりも小さくなるように設定されている。なお、図示しないが、トレンチ３がｎ型エピタキシャル層２を貫通してｎ⁺型シリコン基板１にまで達していてもよい。また、複数のトレンチ３の各々のＢ方向の幅は、約０．１μｍ〜約１μｍに設定されている。

また、複数のトレンチ３の各々の内面上には、ｎ型エピタキシャル層２を構成するシリコンを熱酸化処理することによって得られるシリコン酸化膜（絶縁膜）４が約１０ｎｍ〜約１００ｎｍの厚みで形成されている。

また、複数のトレンチ３の各々の内面上には、シリコン酸化膜４を介して、ｐ型ポリシリコンからなる埋め込み電極５が形成されている。この複数の埋め込み電極５の各々は、対応するトレンチ３の途中の深さまでを埋め込んでいる。なお、埋め込み電極５の構成材料としては、ｐ型ポリシリコン以外に、金属などを用いることもできる。

上記のような複数の埋め込み電極５を設けた第１実施形態では、複数の埋め込み電極５に対する印加電圧を制御すれば、複数のトレンチ３の各々の周辺に空乏層を形成したり、その形成された空乏層を消滅させたりすることが可能となる。そして、第１実施形態では、隣接するトレンチ３間の距離は、複数のトレンチ３の各々の周辺に空乏層を形成した時に、隣接するトレンチ３の各々の周辺に形成された空乏層の一部が互いに重なるように設定されている。すなわち、複数のトレンチ３の各々の周辺に空乏層を形成した場合には、隣接するトレンチ３の各々の周辺に形成された空乏層が互いに連結される。このため、第１実施形態では、複数のトレンチ３の各々の周辺に空乏層を形成すれば、ｎ型エピタキシャル層２の隣接するトレンチ３間の各領域が空乏層によって塞がれた状態にすることができる。

また、複数のトレンチ３の各々の埋め込み電極５が埋め込まれていない残りの部分（埋め込み電極５よりも上方の部分）には、シリコン酸化膜からなる層間絶縁膜６が埋め込まれている。この複数の層間絶縁膜６の各々は、対応する埋め込み電極５と後述する上面電極層７との間で絶縁を行うために設けられている。また、複数の層間絶縁膜６の各々の厚みは、対応するトレンチ３の埋め込み電極５が埋め込まれていない残りの部分（埋め込み電極５よりも上方の部分）の深さと同じになるように設定されている。したがって、複数の層間絶縁膜６の各々の上面は、ｎ型エピタキシャル層２の上面（隣接するトレンチ３間の各領域の上端部の上面）に対して面一となっている。

また、ｎ型エピタキシャル層２の上面側の部分（隣接するトレンチ３間の各領域の上端部）には、Ａ方向に沿って互いに所定の間隔を隔てて配置された複数の高濃度領域２ａが形成されている。このｎ型エピタキシャル層２の高濃度領域２ａの濃度は、ｎ型エピタキシャル層２の他の部分の濃度よりも高くなっている。すなわち、ｎ型エピタキシャル層２の上面側の部分（隣接するトレンチ３間の各領域の上端部）には、高濃度領域２ａと低濃度領域とがＡ方向に沿って１ずつ交互に設けられていることになる。さらに、ｎ型エピタキシャル層２の高濃度領域２ａの厚みは、層間絶縁膜６の厚みよりも小さくなるように設定されている。このため、ｎ型エピタキシャル層２の高濃度領域２ａの下端部は、埋め込み電極５の上端部よりも上方に位置していることになる。

また、ｎ型エピタキシャル層２の上面上には、金属層（たとえば、Ａｌ層）からなるとともに、部分７ａおよび７ｂを所定数ずつ含む上面電極層７が形成されている。この上面電極層７の部分７ａおよび７ｂは、互いに電気的に分離されている。さらに、上面電極層７の部分７ａおよび７ｂは、Ｂ方向に沿って延びるように細長状に形成されているとともに、Ａ方向に１つずつ交互に配置されている。なお、上面電極層７は、本発明の「電極層」の一例である。また、部分７ａおよび７ｂは、それぞれ、本発明の「第２部分」および「第１部分」の一例である。

そして、上面電極層７の部分７ａは、スイッチングトランジスタのソース電極として機能するように、ｎ型エピタキシャル層２の高濃度領域２ａに対してオーミック接触している。その一方、上面電極層７の部分７ｂは、ｎ型エピタキシャル層２の低濃度領域に対してショットキー接触している。すなわち、上面電極層７の部分７ｂとｎ型エピタキシャル層２の低濃度領域との接合部分は、ショットキーバリアダイオードとして機能することになる。この場合、上面電極層７の部分７ｂがショットキーバリアダイオードのアノードとなり、ｎ型エピタキシャル層２の低濃度領域がショットキーバリアダイオードのカソードとなる。

また、ｎ⁺型シリコン基板１の裏面上には、複数の金属層が積層された多層構造の裏面電極層８が形成されている。この裏面電極層８は、ｎ⁺型シリコン基板１に対してオーミック接触している。そして、裏面電極層８は、スイッチングトランジスタのドレイン電極として機能する。

上記した構成では、上面電極層７と裏面電極層８との間を流れる電流（ｎ型エピタキシャル層２の厚み方向に流れる電流）は、ｎ型エピタキシャル層２の隣接するトレンチ３間の各領域を通過することになる。すなわち、上記した構成では、ｎ型エピタキシャル層２の隣接するトレンチ３間の各領域が電流通路９として機能することになる。

ところで、第１実施形態では、複数の埋め込み電極５は、互いに別個に電圧が印加される２種類の埋め込み電極５ａおよび５ｂに分けられている。具体的には、図２に示すように、埋め込み電極５ａは、所定の制御信号（オン／オフの切り替えを行うための信号）に対応する電圧が印加されるように構成されている。その一方、埋め込み電極５ｂは、上面電極層７の部分（ソース電極）７ａに電気的に接続されている。すなわち、埋め込み電極５ｂは、上面電極層７の部分（ソース電極）７ａと同電位となるように構成されている。なお、埋め込み電極５ａおよび５ｂは、それぞれ、本発明の「第１埋め込み電極」および「第２埋め込み電極」の一例である。

また、第１実施形態では、埋め込み電極５ａおよび５ｂは、Ｂ方向に１つずつ交互に配置されている。すなわち、２つの埋め込み電極５ａ（５ｂ）の間に１つの埋め込み電極５ｂ（５ａ）が配置されていることになる。

上記した第１実施形態の半導体装置１１は、図３に示すような等価回路で表すことができる。すなわち、第１実施形態の半導体装置１１では、図３に示すように、スイッチングトランジスタのソースとショットキーバリアダイオードのカソードとが互いに電気的に接続された回路となる。なお、図３では、便宜上、半導体装置１１のスイッチングトランジスタの部分をＭＯＳＦＥＴの回路記号で表している。

図４および図５は、本発明の第１実施形態による半導体装置の動作を説明するための断面図である。図４には、半導体装置（スイッチングトランジスタ）がオフ状態となっている場合を図示しており、図５には、半導体装置（スイッチングトランジスタ）がオン状態となっている場合を図示している。次に、図４および図５を参照して、第１実施形態による半導体装置の動作について説明する。

まず、図４および図５に示すように、上面電極層７の部分（ソース電極）７ａおよび裏面電極層（ドレイン電極）８の各々に負電位および正電位が印加されているとすると、埋め込み電極５ｂが上面電極層７の部分（ソース電極）７ａに電気的に接続されているため、埋め込み電極５ｂに対して負電位が印加されることになる。したがって、埋め込み電極５ｂが埋め込まれたトレンチ３（以下、トレンチ３ｂと言う）の周辺は、多数キャリアが減少した状態となっている。すなわち、トレンチ３ｂの周辺には、オン状態およびオフ状態にかかわらず、空乏層１０（１０ｂ）が形成されている。

そして、図４に示すように、半導体装置（スイッチングトランジスタ）１１がオフ状態の場合には、埋め込み電極５ａが埋め込まれたトレンチ３（以下、トレンチ３ａと言う）の周辺に存在する多数キャリアが減少するように、埋め込み電極５ａに対する印加電圧が制御されている。これにより、トレンチ３ａの周辺には、トレンチ３ｂの周辺に形成された空乏層１０ｂと同様の空乏層１０（１０ａ）が形成されている。

この際、トレンチ３ａとトレンチ３ｂとの間の領域では、トレンチ３ａおよび３ｂの各々の周辺に形成された空乏層１０ａおよび１０ｂの一部が互いに重なる。すなわち、トレンチ３ａとトレンチ３ｂとの間の領域では、空乏層１０ａおよび１０ｂが互いに連結された状態となる。これにより、電流通路９が空乏層１０ａおよび１０ｂによって塞がれた状態となるので、電流通路９を介して流れる電流を遮断することができる。したがって、半導体装置（スイッチングトランジスタ）１１がオフ状態となる。

次に、図５に示すように、半導体装置（スイッチングトランジスタ）１１をオフ状態からオン状態に切り替える場合には、埋め込み電極５ａに対して所定の正電位を印加することによって、トレンチ３ａの周辺に形成された空乏層１０ａ（図４参照）を消滅させる。すなわち、電流通路９の埋め込み電極５ａ側の部分を塞いでいた空乏層１０ａを消滅させる。これにより、電流通路９の埋め込み電極５ａ側の部分を介して図５中の矢印方向に電流を流すことができるので、半導体装置（スイッチングトランジスタ）１１をオン状態にすることが可能となる。

また、半導体装置（スイッチングトランジスタ）１１をオン状態からオフ状態に切り替える場合には、埋め込み電極５ａに対する所定の正電位の印加を解除する。これにより、図４に示した状態に戻るので、半導体装置（スイッチングトランジスタ）１１をオフ状態にすることが可能となる。

第１実施形態では、上記のように、トレンチ３の周辺に形成される空乏層１０でｎ型エピタキシャル層２の隣接するトレンチ３間の各領域が塞がれることにより、ｎ型エピタキシャル層２の隣接するトレンチ３間の各領域を介して流れる電流が遮断される一方、トレンチ３の周辺に形成された空乏層１０の少なくとも一部（トレンチ３ａの周辺に形成された空乏層１０ａ）が消滅することにより、ｎ型エピタキシャル層２の隣接するトレンチ３間の各領域を介して電流が流れるように構成することによって、トレンチ３の周辺に形成される空乏層１０の形成状態は埋め込み電極５に対する印加電圧に応じて変化するので、埋め込み電極５に対する印加電圧を制御することにより、オン状態（ｎ型エピタキシャル層２の隣接するトレンチ３間の各領域を介して電流が流れる状態）からオフ状態（ｎ型エピタキシャル層２の隣接するトレンチ３間の各領域を介して流れる電流が遮断される状態）への切り替えを行うことができるとともに、その逆の切り替えも行うことができる。すなわち、半導体装置１１をスイッチ装置（スイッチングトランジスタ）として用いることができる。そして、上記した構成では、オン時において、ｎ型エピタキシャル層２の隣接するトレンチ３間の各領域の空乏層１０が消滅した部分の全てを電流通路９として機能させることができるので、非常に薄い反転層をチャネル（電流通路）として機能させる従来のＭＯＳＦＥＴ（半導体装置）と比べて、電流に対する抵抗を大幅に低減することが可能となる。これにより、非常に薄い反転層をチャネル（電流通路）として機能させる従来のＭＯＳＦＥＴ（半導体装置）と比べて、オン抵抗を大幅に低減することができる。

また、第１実施形態では、上記のように、ｎ型エピタキシャル層２の隣接するトレンチ３間の各領域のうちの所定領域の上面が、上面電極層７に対してショットキー接触するように構成することによって、ｎ型エピタキシャル層２の隣接するトレンチ３間の各領域のうちの所定領域と上面電極層７との接触部分をショットキーバリアダイオードとして機能させることができるので、ショットキーバリアダイオードとスイッチングトランジスタとを一体化することが可能となる。これにより、ショットキーバリアダイオードとスイッチングトランジスタとを接続するための配線部材の形成領域などを別途設ける必要がなくなるので、互いに接続されるショットキーバリアダイオードおよびスイッチングトランジスタを含む回路の小面積化を図ることができる。

また、上記した構成では、トレンチ３の周辺に形成される空乏層１０でｎ型エピタキシャル層２の隣接するトレンチ３間の各領域を塞ぐことができるので、ｎ型エピタキシャル層２の隣接するトレンチ３間の各領域のうちの所定領域と上面電極層７との接合部分（ショットキー接触している部分）を空乏層１０で塞ぐことが可能となる。これにより、ショットキーバリアダイオードにおけるリーク電流の発生を抑制することができる。

また、第１実施形態では、上記のように、上面電極層７の部分７ａおよび７ｂを、互いに電気的に分離することによって、スイッチングトランジスタのソース／ドレイン電極の一方とショットキーバリアダイオードのアノードとが電気的に分離された回路を容易に得ることができる。この場合、半導体装置１１をＤＣ／ＤＣコンバータを構成する部品の一部として用いることができる（図６および図７参照）。なお、図６に示すＤＣ／ＤＣコンバータは降圧型であり、図７に示すＤＣ／ＤＣコンバータは昇降圧型である。また、図６および図７の符号３１は、コイルである。

また、第１実施形態では、上記のように、オフ時において、隣接するトレンチ３の各々の周辺に形成された空乏層１０が互いに連結された状態になるように構成することによって、確実に、電流通路（ｎ型エピタキシャル層２の隣接するトレンチ３間の各領域）９を空乏層１０で塞ぐことができる。

また、第１実施形態では、上記のように、隣接するトレンチ３間の距離を、隣接するトレンチ３の各々の周辺に形成された空乏層１０の一部が互いに重なるように設定することによって、容易に、隣接するトレンチ３の各々の周辺に形成された空乏層１０を互いに連結させることができる。

また、第１実施形態では、上記のように、層間絶縁膜６の上面がｎ型エピタキシャル層２の上面に対して面一となるように、層間絶縁膜６をトレンチ３に埋め込むことによって、隣接するトレンチ３間の距離を小さくしたとしても、ｎ型エピタキシャル層２の上面側の部分（隣接するトレンチ３間の領域の上端部）が層間絶縁膜６で覆われてしまうことがない。これにより、隣接するトレンチ３間の距離を小さくすることができるので、隣接するトレンチ３の各々の周辺に形成された空乏層１０を互いに連結させやすくすることができる。

（第２実施形態）
図８は、本発明の第２実施形態による半導体装置を示した断面斜視図である。図９は、図８に示した第２実施形態による半導体装置の埋め込み電極の接続位置を説明するための断面図である。図１０は、図８に示した第２実施形態による半導体装置の等価回路である。次に、図８〜図１０を参照して、第２実施形態による半導体装置の構造について説明する。

この第２実施形態による半導体装置１２は、図８および図９に示すように、ノーマリオフ型のスイッチングトランジスタとして機能する領域１２ａと、ショットキーバリアダイオードとして機能する領域１２ｂとが並列に配置された構造を有している。

そして、スイッチングトランジスタとして機能する領域１２ａにおいて、ｎ型エピタキシャル層２の上面側の部分（隣接するトレンチ３間の各領域の上端部）には、ｎ型エピタキシャル層２の上面に低濃度領域が露出しないように、ｎ型不純物が高濃度でイオン注入された高濃度領域２ａが形成されている。その一方、ショットキーバリアダイオードとして機能する領域１２ｂにおいて、ｎ型エピタキシャル層２の上面側の部分（隣接するトレンチ３間の各領域の上端部）には、上記したような高濃度領域２ａが設けられていない。すなわち、ショットキーバリアダイオードとして機能する領域１２ｂにおいて、ｎ型エピタキシャル層２の上面側の部分（隣接するトレンチ３間の各領域の上端部）は、低濃度領域となっている。

また、ｎ型エピタキシャル層２の上面上には、複数のトレンチ３の各々の開口端を覆うように、金属層（たとえば、Ａｌ層）からなる上面電極層２７が形成されている。この上面電極層２７は、スイッチングトランジスタとして機能する領域１２ａに位置する部分２７ａと、ショットキーバリアダイオードとして機能する領域１２ｂに位置する部分２７ｂとを含んでいる。なお、上面電極層２７は、本発明の「電極層」の一例である。また、部分２７ａおよび２７ｂは、それぞれ、本発明の「第２部分」および「第１部分」の一例である。

第２実施形態の上面電極層２７は、スイッチングトランジスタとして機能する領域１２ａとショットキーバリアダイオードとして機能する領域１２ｂとの境界部において互いに分離されておらず、１つの金属層のみによって構成されている。そして、スイッチングトランジスタとして機能する領域１２ａにおいて、上面電極層２７を構成する１つの金属層は、スイッチングトランジスタのソース電極として機能するように、ｎ型エピタキシャル層２の高濃度領域２ａに対してオーミック接触している。その一方、ショットキーバリアダイオードとして機能する領域１２ｂにおいて、上面電極層２７を構成する１つの金属層は、ｎ型エピタキシャル層２の低濃度領域に対してショットキー接触している。すなわち、上面電極層２７の部分２７ｂとｎ型エピタキシャル層２の低濃度領域との接合部分がショットキーバリアダイオードとなっている。したがって、第２実施形態の上面電極層２７を構成する１つの金属層は、スイッチングトランジスタのソース電極としての機能およびショットキーバリアダイオードのアノードとしての機能の両方を有していることになる。

また、第２実施形態では、スイッチングトランジスタとして機能する領域１２ａに位置する埋め込み電極５は、互いに別個に電圧が印加される２種類の埋め込み電極（第１埋め込み電極）５ａおよび埋め込み電極（第２埋め込み電極）５ｂに分けられている。そして、埋め込み電極５ａは、所定の制御信号（オン／オフの切り替えを行うための信号）に対応する電圧が印加されるように構成されている。その一方、埋め込み電極５ｂは、上面電極層２７に電気的に接続されている。すなわち、埋め込み電極５ｂは、上面電極層２７と同電位となるように構成されている。

さらに、第２実施形態では、ショットキーバリアダイオードとして機能する領域１２ｂに位置する埋め込み電極５（以下、埋め込み電極５ｃという）は、上面電極層２７に電気的に接続されている。すなわち、埋め込み電極５ｃは、上面電極層２７と同電位となるように構成されている。

なお、第２実施形態のその他の構成は、上記第１実施形態と同様である。

上記した第２実施形態の半導体装置１２は、図１０に示すような等価回路で表すことができる。すなわち、第２実施形態の半導体装置１２では、図１０に示すように、スイッチングトランジスタのソース−ドレイン間にショットキーバリアダイオードが電気的に接続された回路となる。

第２実施形態では、上記のように、上面電極層２７の部分２７ａおよび２７ｂを、互いに電気的に接続することによって、スイッチングトランジスタのソース−ドレイン間にショットキーバリアダイオードが電気的に接続された回路を容易に得ることができる。この場合、半導体装置１２をＤＣ／ＤＣコンバータを構成する部品の一部として用いることができる（図１１参照）。なお、図１１中の符号３１および３２は、それぞれ、コイルおよびコンデンサである。また、図１１中の符号３３は、ＭＯＳトランジスタである。

なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。

図１２は、本発明の第２実施形態の変形例による半導体装置を示した断面斜視図である。図１２を参照して、第２実施形態の変形例による半導体装置１３では、ｎ型エピタキシャル層２の隣接するトレンチ３間の各領域に、上面電極層２７に対してオーミック接触する領域（高濃度領域２ａ）と、上面電極層２７に対してショットキー接触する領域（低濃度領域）とがＡ方向に１つずつ交互に設けられている。すなわち、ｎ型エピタキシャル層２の隣接するトレンチ３間の各領域において、ｎ型エピタキシャル層２の高濃度領域２ａがＡ方向に断続的に設けられていることになる。

なお、第２実施形態の変形例のその他の構成は、上記第２実施形態と同様である。

（第３実施形態）
図１３は、本発明の第３実施形態による半導体装置の構造を説明するための断面図である。次に、図１３を参照して、第３実施形態による半導体装置の構造について説明する。

この第３実施形態の半導体装置１４では、図１３に示すように、ｎ型エピタキシャル層２に、所定の制御信号（オン／オフの切り替えを行うための信号）が印加される埋め込み電極５（５ａ）が埋め込まれたトレンチ３（３ａ）のみが設けられている。

そして、第３実施形態では、上面電極層７と裏面電極層８との間に電圧が印加された場合、上面電極層７と裏面電極層８との間を流れる電流は、隣接するトレンチ３ａ間の各領域を通過することになる。すなわち、第３実施形態では、隣接するトレンチ３ａ間の各領域が電流通路４９として機能することになる。

なお、第３実施形態のその他の構造は、上記した第１および第２実施形態のうちのいずれかの構造と同様である。

図１４は、本発明の第３実施形態による半導体装置の動作を説明するための断面図である。次に、図１３および図１４を参照して、第３実施形態の半導体装置の動作について説明する。

まず、オフ状態の場合には、図１３に示すように、全てのトレンチ３ａの周辺に空乏層１０（１０ａ）が形成されるように、全ての埋め込み電極５ａに対して負電位が印加されている。これにより、電流通路４９が空乏層１０ａによって塞がれた状態となるので、電流通路４９を介して流れる電流を遮断することができる。

そして、オフ状態からオン状態に切り替える場合には、図１４に示すように、全ての埋め込み電極５ａに対して正電位を印加することによって、図１３に示した全ての空乏層１０ａを消滅させる。これにより、上面電極層７および裏面電極層８の各々に負電位および正電位が印加されているとすれば、電流通路４９を介して図１４中の矢印方向に電流を流すことができる。

この第３実施形態の効果は、上記第１実施形態の効果と同様である。

（第４実施形態）
図１５は、本発明の第４実施形態による半導体装置の構造を説明するための断面図である。次に、図１５を参照して、第４実施形態による半導体装置の構造について説明する。

この第４実施形態の半導体装置１５では、図１５に示すように、ｎ型エピタキシャル層２に、所定の制御信号が印加される埋め込み電極５（５ａ）が埋め込まれたトレンチ３（３ａ）と、上面電極層５７のソース電極として機能する部分５７ａの一部（以下、埋め込み部５７ｂと言う）が埋め込まれたトレンチ３（３ｄ）とが設けられている。このトレンチ３ａおよび３ｄは、互いに所定の間隔を隔てて１つずつ交互に配列されている。また、上面電極層５７の埋め込み部５７ｂは、トレンチ３ｄの内部において、エピタキシャル層２に対してショットキー接触している。なお、上面電極層５７は、本発明の「電極層」の一例であり、部分５７ａは、本発明の「第２部分」の一例である。また、埋め込み部５７ｂは、本発明の「埋め込み電極」および「第２埋め込み電極」の一例である。

そして、第４実施形態では、上面電極層５７と裏面電極層８との間に電圧が印加された場合、上面電極層５７と裏面電極層８との間を流れる電流は、トレンチ３ａとトレンチ３ｄとの間の各領域を通過することになる。すなわち、第４実施形態では、トレンチ３ａとトレンチ３ｄとの間の各領域が電流通路５９として機能することになる。

なお、第４実施形態のその他の構造は、上記した第１および第２実施形態のうちのいずれかの構造と同様である。

図１６は、本発明の第４実施形態による半導体装置の動作を説明するための断面図である。次に、図１５および図１６を参照して、第４実施形態による半導体装置の動作について説明する。

なお、以下の動作説明では、上面電極層５７および裏面電極層８の各々に負電位および正電位が印加されているとする。すなわち、上面電極層５７の埋め込み部５７ｂが埋め込まれたトレンチ３ｄの周辺には、オン状態およびオフ状態にかかわらず、空乏層１０（１０ｄ）が形成されている。

まず、オフ状態の場合には、図１５に示すように、トレンチ３ａの周辺に空乏層１０（１０ａ）が形成されるように、埋め込み電極５ａに対して負電位が印加されている。これにより、電流通路５９が空乏層１０ａおよび１０ｄによって塞がれた状態となるので、電流通路５９を介して流れる電流を遮断することができる。

そして、オフ状態からオン状態に切り替える場合には、図１６に示すように、埋め込み電極５ａに対して正電位を印加することによって、図１５に示した空乏層１０ａを消滅させる。これにより、電流通路５９の埋め込み電極５ａ側の部分を介して図１６中の矢印方向に電流を流すことができる。

この第４実施形態の効果は、上記第１実施形態の効果と同様である。

（第５実施形態）
図１７は、本発明の第５実施形態による半導体装置の構造を説明するための断面図である。次に、図１７を参照して、第５実施形態による半導体装置の構造について説明する。

この第５実施形態の半導体装置１６では、図１７に示すように、ｎ型エピタキシャル層２に、所定の制御信号が印加される埋め込み電極５（５ａ）が埋め込まれたトレンチ３（３ａ）に加えて、ｐ型不純物が高濃度で導入されたｐ⁺型拡散層６１がさらに設けられている。このｐ⁺型拡散層６１は、隣接するトレンチ３ａ間の各領域に、トレンチ３ａに対して所定の間隔を隔てて１つずつ配置されている。また、ｐ⁺型拡散層６１は、上面電極層７に対してオーミック接触している。なお、ｐ⁺型拡散層６１は、本発明の「逆導電型の拡散層」の一例である。

そして、第５実施形態では、上面電極層７と裏面電極層８との間に電圧が印加された場合、上面電極層７と裏面電極層８との間を流れる電流は、トレンチ３ａとｐ⁺型拡散層６１との間の各領域を通過することになる。すなわち、第５実施形態では、トレンチ３ａとｐ⁺型拡散層６１との間の各領域が電流通路６９として機能することになる。

なお、第５実施形態のその他の構造は、上記した第１および第２実施形態のうちのいずれかの構造と同様である。

図１８は、本発明の第５実施形態による半導体装置の動作を説明するための断面図である。次に、図１７および図１８を参照して、第５実施形態による半導体装置の動作について説明する。

なお、以下の動作説明では、上面電極層７および裏面電極層８の各々に負電位および正電位が印加されているとする。すなわち、ｐ⁺型拡散層６１の周辺には、オン状態およびオフ状態にかかわらず、空乏層１０（１０ｅ）が形成されている。

まず、オフ状態の場合には、図１７に示すように、トレンチ３ａの周辺に空乏層１０（１０ａ）が形成されるように、埋め込み電極５ａに対して負電位が印加されている。これにより、電流通路６９が空乏層１０ａおよび１０ｅによって塞がれた状態となるので、電流通路６９を介して流れる電流を遮断することができる。

そして、オフ状態からオン状態に切り替える場合には、図１８に示すように、埋め込み電極５ａに対して正電位を印加することによって、図１７に示した空乏層１０ａを消滅させる。これにより、電流通路６９の埋め込み電極５ａ側の部分を介して図１８中の矢印方向に電流を流すことができる。

この第５実施形態の効果は、上記第１実施形態の効果と同様である。

なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。

たとえば、上記実施形態では、複数のトレンチをｎ型エピタキシャル層に形成し、そのｎ型エピタキシャル層の隣接するトレンチ間の各領域を電流通路として機能させるようにしたが、本発明はこれに限らず、複数のトレンチをｐ型エピタキシャル層に形成し、そのｐ型エピタキシャル層の隣接するトレンチ間の各領域を電流通路として機能させるようにしてもよい。

また、上記実施形態では、層間絶縁膜の上面がｎ型エピタキシャル層の上面に対して面一となるように構成したが、本発明はこれに限らず、層間絶縁膜の上面がｎ型エピタキシャル層の上面よりも上方に位置していてもよいし、層間絶縁膜の上面がｎ型エピタキシャル層の上面よりも下方に位置していてもよい。

本発明の第１実施形態による半導体装置を示した断面斜視図である。 図１に示した第１実施形態による半導体装置の埋め込み電極の接続位置を説明するための断面図である。 図１に示した第１実施形態による半導体装置の等価回路である。 本発明の第１実施形態による半導体装置の動作を説明するための断面図である。 本発明の第１実施形態による半導体装置の動作を説明するための断面図である。 本発明の第１実施形態による半導体装置を用いたＤＣ／ＤＣコンバータの一例を示した回路図である。 本発明の第１実施形態による半導体装置を用いたＤＣ／ＤＣコンバータの一例を示した回路図である。 本発明の第２実施形態による半導体装置を示した断面斜視図である。 図８に示した第２実施形態による半導体装置の埋め込み電極の接続位置を説明するための断面図である。 図８に示した第２実施形態による半導体装置の等価回路である。 本発明の第２実施形態による半導体装置を用いたＤＣ／ＤＣコンバータの一例を示した回路図である。 本発明の第２実施形態の変形例による半導体装置を示した断面斜視図である。 本発明の第３実施形態による半導体装置の構造を説明するための断面図である。 本発明の第３実施形態による半導体装置の動作を説明するための断面図である。 本発明の第４実施形態による半導体装置の構造を説明するための断面図である。 本発明の第４実施形態による半導体装置の動作を説明するための断面図である。 本発明の第５実施形態による半導体装置の構造を説明するための断面図である。 本発明の第５実施形態による半導体装置の動作を説明するための断面図である。 従来のＭＯＳＦＥＴ（半導体装置）の構造を示した断面図である。

符号の説明

１ ｎ⁺型シリコン基板（半導体層）
２ ｎ型エピタキシャル層（半導体層）
３、３ａ、３ｂ、３ｃ、３ｄ トレンチ
５、５ｃ 埋め込み電極
５ａ 埋め込み電極（第１埋め込み電極）
５ｂ 埋め込み電極（第２埋め込み電極）
７、２７、５７ 上面電極層（電極層）
７ａ、２７ａ、５７ａ 部分（第２部分）
７ｂ、２７ｂ 部分（第１部分）
９、４９、５９、６９ 電流通路
１０、１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ 空乏層
１１、１２、１３、１４、１５、１６ 半導体装置
５７ｂ 埋め込み部（埋め込み電極、第２埋め込み電極）
６１ ｐ⁺型拡散層（拡散層）

Claims (10)

1. 互いに所定の間隔を隔てて配列され、かつ、各々の開口端が上面側に位置している複数のトレンチを有する一導電型の半導体層と、
   前記複数のトレンチの各々に埋め込まれた複数の埋め込み電極と、
   前記半導体層の上面上に形成された電極層とを備え、
   前記半導体層の隣接する前記トレンチ間の各領域が電流通路となり、かつ、前記トレンチの周辺に形成される空乏層で前記半導体層の前記隣接するトレンチ間の各領域が塞がれることにより前記電流通路が遮断される一方、前記トレンチの周辺に形成された空乏層の少なくとも一部が消滅することにより前記電流通路が開くように構成されており、
   前記半導体層の前記隣接するトレンチ間の各領域のうちの所定領域の上面は、前記電極層に対してショットキー接触していることを特徴とする半導体装置。
2. 前記電極層は、前記半導体層の前記隣接するトレンチ間の各領域のうちの所定領域の上面に対してショットキー接触する第１部分と、前記半導体層の前記隣接するトレンチ間の各領域のうちの所定領域以外の領域の上面に対してオーミック接触する第２部分とを含んでいることを特徴とする請求項１に記載の半導体装置。
3. 前記電極層の第１部分および前記電極層の第２部分は、互いに電気的に分離されていることを特徴とする請求項２に記載の半導体装置。
4. 前記電極層の第１部分および前記電極層の第２部分は、互いに電気的に接続されていることを特徴とする請求項２に記載の半導体装置。
5. 前記電極層に対してショットキー接触する前記半導体層の所定領域は、前記半導体層の前記隣接するトレンチ間の各領域に少なくとも１つずつ設けられていることを特徴とする請求項１〜４のいずれかに記載の半導体装置。
6. 前記半導体層の前記隣接するトレンチ間の各領域には、前記電極層に対してショットキー接触する所定領域と、前記電極層に対してショットキー接触する所定領域以外の領域とが１つずつ交互に設けられていることを特徴とする請求項５に記載の半導体装置。
7. 前記複数のトレンチの各々の周辺に形成される全ての空乏層で前記隣接するトレンチ間の各領域が塞がれることにより前記電流通路が遮断される一方、前記複数のトレンチの各々の周辺に形成された全ての空乏層が消滅することにより前記電流通路が開くように構成されていることを特徴とする請求項１〜６のいずれかに記載の半導体装置。
8. 前記複数の埋め込み電極は、互いに別個に電圧が印加される第１埋め込み電極および第２埋め込み電極の２種類に分けられており、
   前記複数のトレンチのうちの全てのトレンチの周辺に形成される空乏層で前記隣接するトレンチ間の各領域が塞がれることにより前記電流通路が遮断される一方、前記複数のトレンチのうちの前記第１埋め込み電極が埋め込まれたトレンチの周辺に形成された空乏層が消滅することにより前記電流通路が開くように構成されていることを特徴とする請求項１〜６のいずれかに記載の半導体装置。
9. 前記第２埋め込み電極は、前記トレンチの内部において、前記半導体層に対してショットキー接触していることを特徴とする請求項８に記載の半導体装置。
10. 前記半導体層の前記隣接するトレンチ間の各領域に形成され、前記トレンチに対して所定の間隔を隔てて配置された逆導電型の拡散層をさらに備え、
    前記トレンチおよび前記拡散層の各々の周辺に形成される空乏層で前記隣接するトレンチ間の各領域が塞がれることにより前記電流通路が遮断される一方、前記トレンチの周辺に形成された空乏層が消滅することにより前記電流通路が開くように構成されていることを特徴とする請求項１〜６のいずれかに記載の半導体装置。

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