JP2009043220A - 超低電圧降下型電圧レギュレーター - Google Patents

Abstract

【課題】消耗待機電力を減少させ、チップの大きさを最小化するように設計し、チップの過負荷又は過電圧に一層早く反応するようにし、安定的で確かに中止させるように設計し、低電圧出力でも超低電圧降下特性を有する超低電圧降下型電圧レギュレーターを提供する。
【解決手段】チップ駆動部と、低電圧基準電圧発生部と、パスエレメントと、フィードバック抵抗と、ゲートドライブ端と、過熱防止回路と、過電流制限器と、過熱防止制御ロジックとを含む。
【選択図】図３

Description

本発明は電圧レギュレーターに係り、より詳しくは内部回路の動作電源を別に供給し、チップ動作のために動作電源を制御することにより、消耗待機電力を減少させるとともに、チップの大きさを最小化するように設計し、チップの過負荷又は過電圧に一層早く反応するようにし、安定的で確実に中止させるように設計し、低電圧出力でも超低電圧降下特性（Ｕｌｔｒａ Ｌｏｗ Ｄｒｏｐｏｕｔ、以下、‘ＵＬＤＯ’と言う）を有する超低電圧降下型電圧レギュレーターに関するものである。

最近、各種電子機器の動作電圧が持続的に次第に低くなっている。その一例として、近年、０．９〜１．０Ｖで動作するＭＣＵ及びＭａｉｎ Ｃｈｉｐ製品の登場を挙げることができる。

このような電子機器の動作電圧が低電圧化していくに従い、これを駆動するための電圧レギュレーターの出力電圧も持続的に減少しなければならない。すなわち、前記ＭＣＵ及びＭａｉｎ Ｃｈｉｐを駆動するために供給しなければならない電源電圧が低電圧化していくに従い、安定しながらも低いレギュレーターの出力電圧が必要である。

図１は従来の低電圧出力電圧レギュレーターのブロック図、図２は従来の低電圧出力電圧レギュレーターにおいて超低電圧降下特性（ＵＬＤＯ）を示す図である。

図１に示すように、従来の低電圧出力電圧レギュレーター１は、チップ駆動部１０、基準電圧発生部２０、エラー増幅端３０、過負荷保護部４０、ゲートドライブ端５０、パスエレメント６０、及び電圧分配回路７０で構成される。

前記チップ駆動部１０は、個々の機能ブロックに直接電源を供給するように動作信号を出力する。

前記基準電圧発生部２０は、初期電圧信号を受けて連携回路部に分配して、電圧及び電流を出力範囲内の基準電圧に設定するものであって、入力電圧をトランジスタとトリミングフィードバック抵抗で構成された電圧分配回路７０で分配して出力する分配電圧と比較する基準電圧を発生する。

前記エラー増幅端３０は、前記基準電圧発生部２０の出力基準電圧と電圧分配回路７０で分配された分配電圧を比較して、出力信号において誤差発生部分を増幅させる。

前記過負荷保護部４０は、多数のトランジスタ、ダイオード、抵抗を含み、前記基準電圧発生部２０で発生した信号を出力電圧と比較し、普段には動作しないが、過負荷又は一定温度以上で動作して出力電圧を落とすためのサーマルダウン端４１と、前記サーマルダウン端４１の信号を安定化させて出力インターフェースに伝送するスイッチング制御端４３と、過電流保護端４２とから構成されている。

前記パスエレメント６０は選択したインターフェースに安定電圧のみを通過させるものであって、前記ゲートドライブ端５０によって安定化されて一定レベルに合わせられる。

しかし、このような従来の低電圧出力電圧レギュレーターは、前記チップ駆動部１０で個々の機能ブロックに電源を供給するようになっているため、チップの駆動が停止されているディセーブル（Ｄｉｓａｂｌｅ）状態では、単にチップのロジックオフ（Ｌｏｇｉｃ Ｏｆｆ）によって遮断されるので、待機電力が継続して消耗される問題点がある。

また、従来の低電圧出力電圧レギュレーターの前記基準電圧発生部２０は、低電圧の基準電圧を出力するに当たり、内部のフィードバックされる電圧が非常に低いから、差動増幅器入力端のトランジスタが低スレショルド電圧（Ｖｔ）を有するように、低電圧ＭＯＳトランジスタ（Ｌｏｗ Ｖｔ ＭＯＳＦＥＴ）のための別途の工程を追加するか、０．１８μｍ以下のｄｅｅｐ ｓｕｂ−ｍｉｃｒｏｎの製造工程が必要な問題点がある。

また、従来の低電圧出力電圧レギュレーターの前記電圧分配回路７０はトリミングパッドで構成される抵抗構造であるので、チップの大きさが増大して製造費用が高くかかる問題点がある。

また、従来の低電圧出力電圧レギュレーターの前記過負荷保護部４０のサーマルダウン端４１は、電源集積回路である電圧レギュレーターのチップが破壊されるか正常動作しにくいチップ温度に到逹すれば、チップの動作を迅速に中止させるとともに、確かで安定的に中止させる必要があり、さらに温度が低下すれば、正常動作を開始する必要がある。

一方、図２に示すように、従来の低電圧出力電圧レギュレーターは、超低電圧降下特性（ＵＬＤＯ）と無関係に回路が正常動作するための最小入力電圧（Ｖ_{ＩＮ、ＭＩＮ}）以上になって始めて、超低電圧降下特性（ＵＬＤＯ）が動作し始める。すなわち、出力電圧（Ｖ_{ＯＵＴＰＵＴ}）が最小入力電圧（Ｖ_{ＩＮ、ＭＩＮ}）と超低電圧降下（Ｖ_{ＤＲＯＰＯＵＴ}）の差より大きい場合、正常の超低電圧降下特性（ＵＬＤＯ）を有することになる。

しかし、最近に低電圧化して行くＭＣＵ及びＭａｉｎ Ｃｈｉｐの電源電圧のために低出力電圧が必要な場合に、すなわち最小入力電圧（Ｖ_{ＩＮ、ＭＩＮ}）より低い低電圧入力に対して低電圧出力（Ｖ_{Ｏ１、ＶＯ２}）に変換しようとする場合は、超低電圧降下（Ｖ_{ＤＲＯＰＯＵＴ}）より大きい電圧降下が発生する問題点がある。

したがって、本発明は前記のような問題点を解決するためになされたもので、回路に必要な電源と変換して伝達しようとする入力電圧を別に供給制御することにより、待機電力の消耗を最小化する超低電圧降下型電圧レギュレーターを提供することにその目的がある。

また、本発明は、基準電圧発生部に使用される差動増幅器の入力端トランジスタを、低フィードバック電圧のために、別途の追加工程で低電圧動作ＭＯＳトランジスタによって具現するか、あるいはｄｅｅｐ ｓｕｂ−ｍｉｃｒｏｎの製造工程を使用する必要なく、低電圧の出力電圧を有する基準電圧発生部を具現することにより、製造費用を減らす超低電圧降下型電圧レギュレーターを提供することにその他の目的がある。

また、本発明は、トリミングパッドで構成される抵抗構造である電圧分配回路をトリミングパッドなく具現できるようにすることにより、電圧レギュレーターのチップ大きさをマイクロ化し、製造費用を減らす超低電圧降下型電圧レギュレーターを提供することにそのさらに他の目的がある。

また、本発明は、レギュレーターのチップ過熱温度を感知してより早く反応するように過熱感知回路を構成し、システムの動作中止において反応動作の堅実性と安全性を確保するとともに費用を節減するように回路を簡単に構成した過熱防止回路を備えた超低電圧降下型電圧レギュレーターを提供することにさらに他の目的がある。

また、本発明は、回路が正常動作するための最小入力電圧（Ｖ_{ＩＮ、ＭＩＮ}）より低い低電圧入力に対しても低電圧出力がなされるように超低電圧降下特性（ＵＬＤＯ）を有する超低電圧降下型電圧レギュレーターを提供することにそのさらに他の目的がある。

このような目的を達成するために、本発明による超低電圧降下型電圧レギュレーターは、低電圧変換の電圧レギュレーターにおいて、チップの内部回路を駆動するために供給するバイアス電圧を制御するチップ駆動部と；前記チップ駆動部によって制御され、電圧及び電流を一定範囲内に設定するか発生させるための低電圧基準電圧発生部と；変換すべき電源を受け、安定電圧のみを通過させて出力させるパスエレメントと；前記パスエレメントによる出力電圧を分配してエラー増幅端にフィードバックするためのフィードバック抵抗と；前記チップ駆動部によって制御され、前記低電圧基準電圧発生部から出力される基準電圧と前記フィードバック抵抗によってフィードバックされる出力電圧を比較し、出力信号において誤差発生部分を差動増幅して出力を平滑させるエラー増幅端と；前記チップ駆動部によって制御され、過熱防止制御ロジックの制御信号によって前記エラー増幅端の出力信号と前記出力電圧を比較して前記パスエレメントを制御する信号を出力するゲートドライブ端と；前記チップ駆動部によって制御され、チップの過負荷又は過熱を感知して出力電圧をスイッチング制御する信号を出力する過熱防止回路と；前記チップ駆動部によって制御され、入力電源を受け、ロジックインタフェースを介して制限電流を出力するように制御する過電流制限器と；前記チップ駆動部によって制御され、前記過熱防止回路の出力信号と前記過電流制限器の出力信号を受けて前記ゲートドライブ端の出力信号を制御する過熱防止制御ロジックと；を含んでなる。

本発明において、前記チップ駆動部は、チップの内部回路の駆動のためのバイアス電圧を供給制御する電源供給端と前記過熱防止制御ロジックに過負荷制御信号を供給するディセーブル端とを含んでなることができる。

本発明において、前記低電圧基準電圧発生部は、前記チップ駆動部でバイアス電圧を受け、電流ミラーによってバイアス電圧を供給するバイアス部と；前記バイアス部と電流ミラーで連結されてバイアスされ、バイポーラートランジスタのベース−エミッター間の電圧に比例する第１電流を生成する第１電流生成部と；前記第１電流生成部から出力される出力電圧信号を受けて増幅して出力する第１ＰＭＯＳ増幅部と；前記バイアス部と電流ミラーで連結されてバイアスされ、熱電圧に比例する第２電流を生成する第２電流生成部と；前記第２電流生成部から出力される出力電圧信号を受けて増幅して出力する第２ＰＭＯＳ増幅部と；前記バイアス部と電流ミラーで連結されてバイアスされ、前記第１及び第２ＰＭＯＳ増幅部で増幅した信号をそれぞれ受け、温度及び電源電圧の変化に対して一定した基準電圧を出力する差動増幅部と；を含んでなることができる。

前記第１ＰＭＯＳ増幅部は、前記第１電流生成部の出力信号をゲートに受けて増幅した信号をドレイン端に出力する第１ＰＭＯＳトランジスタと、前記第１ＰＭＯＳトランジスタのドレイン端に連結され、ゲートを接地して構成した能動負荷とを含んでなることができる。

前記第２ＰＭＯＳ増幅部は、前記第２電流生成部の出力信号をゲートに受けて増幅した信号をドレイン端に出力する第２ＰＭＯＳトランジスタと、前記第２ＰＭＯＳトランジスタのドレイン端に連結され、ゲートを接地して構成した能動負荷とを含んでなることができる。

前記差動増幅部は、前記第１及び第２ＰＭＯＳ増幅部の出力信号をそれぞれ受ける第１及び第２ＮＭＯＳトランジスタで構成される差動増幅入力端と、前記差動増幅入力端のソース端に連結して構成され、前記バイアス部からバイアス電圧を受けて静電流を発生するＮＭＯＳトランジスタで構成される電流ソースと、前記差動増幅入力端の第２ＮＭＯＳトランジスタのドレイン端に連結して構成され、前記バイアス部と電流ミラーで連結されてバイアスされる能動負荷と、前記差動増幅入力端の第１ＮＭＯＳトランジスタのドレイン端に連結され、前記バイアス部から電流ミラーによってバイアスされて基準電圧を出力する出力端とを含んでなることができる。

前記能動負荷は、二つのＰＭＯＳトランジスタをカスコードで連結して構成できる。

前記フィードバック抵抗は、トリミングができるように構成できる。

前記フィードバック抵抗は、複数の一定パターンに配列された金属配線と、前記金属配線を相互に連結して活性化するようにした導電性金属配線パターンとを備えて、トリミングが不要であるように構成されるトリミングフリーフィードバック抵抗で構成できる。

前記金属配線は、出力電圧範囲に対するすべての抵抗値を有するように配線して形成できる。

前記金属配線パターンは、必要な出力電圧によって前記金属配線の一定部分を選択して相互に連結するように、一定部分に形成されたコンタクトを含んでなることができる。

本発明において、前記過熱防止回路は、前記チップ駆動部からバイアス電圧を受けて一定電流を生成する電流生成部と；前記電流生成部と連結されて一定電流を受け、温度変化を感知して、特定温度以上で動作する過熱感知部と；前記電流生成部と連結されて構成された第１電流ミラーによって生成された出力電流と前記バイアス回路から入力される駆動電圧によって決定される過熱防止信号を出力する出力部と；を含んでなることができる。

本発明において、前記過熱防止回路は、前記チップ駆動部からバイアス電圧を受けて一定電流を生成する電流生成部と；前記電流生成部と連結されて一定電流を受け、温度変化を感知して特定温度以上で動作する過熱感知部と；前記電流生成部と連結されて構成された第１電流ミラーによって生成された出力電流と前記バイアス回路から入力される駆動電圧によって決定される過熱防止信号を出力する出力部と；前記出力部の過熱防止信号を受け、前記過熱感知部に動作を制御するトリガーバイアス信号をフィードバックするとともに出力制御信号として出力するトリガー信号発生部と；前記電流生成部と連結されて構成された第２電流ミラーによって出力電流を生成し、前記トリガー信号発生部からフィードバックされるトリガーバイアス信号を受け、前記出力電流を制御して増幅させる電流増幅部と；を含んでなることができる。

前記過熱感知部は、前記電流生成部で生成した一定電流によって特定電圧が固定されるようにするバイアス抵抗と；前記バイアス抵抗の両端子とベース及びエミッター端子をそれぞれ連結することにより、温度変化によって変わる駆動電圧を前記バイアス抵抗の両端電圧と同一に固定する過熱感知トランジスタと；を含んでなることができる。

前記トリガー信号発生部は、シュミットトリガー回路でなることができる。

前記トリガー信号発生部は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタで構成されるインバーターでなることができる。

前記トリガー信号発生部は、出力制御信号を決定する出力制御用インバーターをさらに含んでなることができる。

前記のように構成された本発明による超低電圧降下型電圧レギュレーターは、内部回路に必要な駆動電源と変換すべき入力電源を分離して入力し、動作することにより、チップのディセーブル（Ｄｉｓａｂｌｅ）の際に待機電力の消耗を最小化する効果がある。

また、本発明は、基準電圧発生部に使用される差動増幅器の入力端トランジスタを、低フィードバック電圧のために、別途の追加工程で低電圧動作ＭＯＳトランジスタによって具現するか、あるいはｄｅｅｐ ｓｕｂ−ｍｉｃｒｏｎの製造工程を使用する必要なしに、低電圧の出力電圧を有する基準電圧発生部を具現することにより、製造費用を減らすことができる効果がある。

また、本発明は、トリミングパッドで構成される抵抗構造である電圧分配回路をトリミングパッドなしで具現することができるようにすることにより、電圧レギュレーターのチップ大きさを減らして製造費用を減らす効果がある。

また、本発明は、レギュレーターのチップ過熱温度を感知するように簡単に構成した過熱感知回路を構成することにより、過負荷又は過熱の際にシステムの動作を中止させるに当たり、一層早い反応動作の堅実性と安全性を確保するとともに費用を節減する効果がある。

また、本発明は、回路が正常に動作するための最小入力電圧（Ｖ_{ＩＮ、ＭＩＮ}）より低い低電圧入力に対しても低電圧出力がなされるように超低電圧降下特性（ＵＬＤＯ）を有する効果がある。

以下、本発明の好ましい実施例を添付図面に基づいて詳細に説明する。

図３は本発明による超低電圧降下型電圧レギュレーターの概略的な構成ブロック図である。

図示のように、本発明による超低電圧降下型電圧レギュレーター１００は、チップ駆動部１１０、過熱防止回路２００、過熱防止制御ロジック１２０、過電流制限器１３０、低電圧基準電圧発生部３００、フィードバック抵抗４００、エラー増幅端１５０、ゲートドライブ端１６０、及びパスエレメント１７０で構成される。

前記チップ駆動部１１０、過熱防止回路２００、低電圧基準電圧発生部３００、及びフィードバック抵抗４００を以下に図面に基づいて詳細に説明する。

前記過電流制限器１３０は、前記チップ駆動部１１０によって制御され、変換すべき入力電源（Ｖ_ｉｎ）を受け、通常の回路構成でなるロジックインタフェースを介して、制限電流を出力するように制御する。

前記過熱防止制御ロジック１２０は、前記チップ駆動部１１０によって制御され、前記過熱防止回路２００の出力信号と前記過電流制限器１３０の出力信号を受けて出力電圧を制御するゲートドライブ端１６０に信号を出力する。

前記エラー増幅端１５０は、前記チップ駆動部１１０によって制御され、前記低電圧基準電圧発生部３００の出力基準電圧（Ｖ_ｒｅｆ）と前記フィードバック抵抗４００によって出力電圧をフィードバックして比較し、各出力信号において誤差発生部分を差動増幅して出力を平滑させる。

前記ゲートドライブ端１６０は、前記チップ駆動部１１０によって制御され、前記過熱防止制御ロジック１２０の制御信号によって制御され、前記エラー増幅端１５０の出力信号を受けて前記入力電圧（Ｖ_ｉｎ）の出力を制御する。

前記パスエレメント１７０は、変換すべき電源（Ｖ_ｉｎ）を受け、前記ゲートドライブ端の出力信号によって安定電圧のみを通過させるように制御されて電圧を出力（Ｖ_ｏｕｔ）する。

図４は本発明による超低電圧降下型電圧レギュレーターに使用されるチップ駆動及び電源供給を行うチップ駆動部の一実施例を示す回路図である。

図示のように、前記チップ駆動部１１０は、チップの内部回路の駆動のためのバイアス電圧（Ｖ_ｂｉａｓ）を供給制御する電源供給端（Ｖ_{ＥＮ＿ＢＵＦＦ}）と前記過熱防止制御ロジック１２０に過負荷制御信号を供給するディセーブル端（Ｖ_ＤＩＳ）を含んで構成する。

詳述すれば、前記電源供給端（Ｖ_{ＥＮ＿ＢＵＦＦ}）は、バイアス電圧（Ｖ_ｂｉａｓ）を受け、パストランジスタの役目をするＰＭＯＳトランジスタ（Ｍ２８）によって各内部回路を動作させるための電源に通過させるようにする。

すなわち、前記チップ駆動部１１０は、入力されるチップイネーブル（Ｅｎａｂｌｅ）信号（Ｖ_ＥＮ）に応じて、同一信号である内部回路を駆動させるイネーブル信号（Ｖ_{ＥＮ＿ＢＵＦＦ}）によってバイアス電圧（Ｖ_ｂｉａｓ）を供給する。すなわち、バッファリングされた信号でありながら駆動電圧（ＶＥＮ＿ＢＵＦＦ）が出力される。

しかし、前記チップ駆動部１１０に入力されるチップディセーブル（Ｄｉｓａｂｌｅ）信号に応じては、前記パストランジスタの役目をするＰＭＯＳトランジスタ（Ｍ２８）によって、内部回路動作のための電源自体をオフさせる。すなわち、前記チップ駆動部１１０は、入力されるチップディセーブル（Ｄｉｓａｂｌｅ）信号に応じて、同一信号である内部回路の駆動を停止させるディセーブル信号（Ｖ_{ＥＮ＿ＢＵＦＦ}）によって、駆動電圧であるバイアス電圧（Ｖ_ｂｉａｓ）を遮断する。

以上の状態は、例えば一定時間の後、携帯電話の液晶がオフされるときとか、ＬＣＤモニターが画面だけオフされた状態とか、あるいはＭＰ３の場合、再生動作はするが液晶だけオフされるような待機状況で各システムの待機電力を非常に低く減らすように構成したものであって、数〜数十ｍＡの電流が流れる単純な論理的オフ（Ｌｏｇｉｃ Ｏｆｆ）ではなく、回路全体にｎＡの電流のみ流れるようにする電源自体を遮断するように構成したものである。

また、前記ディセーブル端（Ｖ_ＤＩＳ）は、前記電源供給端（Ｖ_{ＥＮ＿ＢＵＦＦ}）と反対の出力信号を有することになる。

すなわち、前記チップ駆動部１１０は、入力されるチップイネーブル（Ｅｎａｂｌｅ）信号又はチップディセーブル（Ｄｉｓａｂｌｅ）信号に応じて、それぞれ前記電源供給端（Ｖ_{ＥＮ＿ＢＵＦＦ}）と反対の信号を前記過熱防止制御ロジック１２０に出力して制御信号として使用することになる。

特に、前記ディセーブル端は、チップが過負荷又は過熱される場合、回路の駆動を停止させるために、前記電源供給端（Ｖ_{ＥＮ＿ＢＵＦＦ}）より前に位置し、より早く内部回路を停止させる機能をする。

図５は本発明による超低電圧降下型電圧レギュレーターの超低電圧降下特性（ＵＬＤＯ）を示す図である。

図示のように、本発明による超低電圧降下型電圧レギュレーターは、回路が正常動作するための最小入力電圧（Ｖ_{ＩＮ、ＭＩＮ}）以下の入力（Ｖ_{ＩＮＰＵＴ}）に対し、出力される出力電圧（Ｖ_{ＯＵＴＰＵＴ}）が低い場合（Ｖ_１、Ｖ_２）にも超低電圧降下特性（ＵＬＤＯ）が動作する。

このような超低電圧降下特性（ＵＬＤＯ）は、回路に必要な電源を別に供給するように構成することにより、変換して伝達しなければならない入出力電力を分離する。したがって、出力電圧の大きさにかかわらず、すべての出力電圧に対して超低電圧降下特性（ＵＬＤＯ）を満足させることになる。

図６は本発明による超低電圧降下型電圧レギュレーターの一実施例を示す回路ブロック図である。

図示のように、本発明による超低電圧降下型電圧レギュレーター１００は、チップ駆動部１１０、バイアス発生器１１５、過熱防止回路２００、過熱防止制御ロジック１２０、過電流制限器１３０、低電圧基準電圧発生部３００、フィードバック抵抗４００、エラー増幅端１５０、ゲートドライブ端１６０、及びパスエレメント１７０で構成される。

各構成に対する機能を説明すれば次のようである。

まず、入力される電圧（Ｖ_ｉｎ）は別に前記パスエレメント１７０に直ちに入力されるように連結することにより、前記ゲートドライブ端１６０によって制御されて電圧を出力するように構成する。

そして、本発明による超低電圧降下型電圧レギュレーター１００の内部各回路を駆動するためのバイアス電圧（Ｖ_ｂｉａｓ）は、前記チップ駆動部１１０に入力されるように構成するとともに、チップ動作のためのイネーブル又はディセーブル信号も前記チップ駆動部１１０に入力されるように構成する。

前記チップ駆動部１１０は、チップ動作のための制御信号（Ｖ_{ＥＮ＿ＢＵＦＦ}）とチップ内部の各回路を駆動するための駆動電圧（Ｖ_ｂｉａｓ）をバイアス発生器１１５、過熱防止回路２００、過電流制限器１３０、低電圧基準電圧発生部３００、エラー増幅端１５０、及びゲートドライブ端１６０に供給するように構成する。

また、前記チップ駆動部１１０は、チップのディセーブル信号（Ｖ_ＤＩＳ）を過熱防止制御ロジック１２０に出力するように構成する。

前記低電圧基準電圧発生部３００は、基準電圧（Ｖ_ｒｅｆ）を出力して前記エラー増幅端１５０で比較するようにし、前記エラー増幅端１５０は、前記低電圧基準電圧発生部３００の出力基準電圧（Ｖ_ｒｅｆ）と前記フィードバック抵抗４００からフィードバックされる出力電圧を比較して、誤差発生部分を差動増幅して出力を平滑させ、前記ゲートドライブ端１６０は、前記エラー増幅端１５０の出力信号と本発明による超低電圧降下型電圧レギュレーター１００の出力電圧（Ｖ_ｏｕｔ）を比較して、前記パスエレメント１７０を制御する信号を出力するように構成する。

前記フィードバック抵抗４００の好ましい一実施例は、回路設計上で複数の抵抗の役目をするように配列された金属配線とトリミングパッド、及び前記トリミングパッドを電気的に相互に短絡させる複数のヒューズで構成され、出力電圧を分配してフィードバックする。この際、前記トリミングパッドは、前記金属配線の各抵抗に並列連結され、選択された抵抗を活性化させることにより、前記電圧分配割合を調節するように形成され、複数のヒューズは、トリミングパッド及び前記トリミングパッドのうち、隣り合うトリミングパッドを電気的に相互に短絡させるように構成することが好ましい。

また、前記フィードバック抵抗４００の好ましい他の一実施例は、回路設計上で複数の一定パターンに配列された金属配線と前記金属配線を相互に連結して活性化するようにした導電性金属配線パターンを備えて、トリミングが不要であるように構成することが好ましい。これについての詳細な説明は以下の図８で説明する。

前記過電流制限器１３０は、前記チップ駆動部１１０によって制御され、変換すべき入力電源（Ｖ_ｉｎ）を受け、通常の回路構成でなるロジックインタフェースを介して、制限電流を出力するように構成し、前記過熱防止制御ロジック１２０は、前記チップ駆動部１１０によって制御され、前記過熱防止回路２００の出力信号と前記過電流制限器１３０の出力信号を受けて、本発明による超低電圧降下型電圧レギュレーター１００の出力電圧（Ｖ_ｏｕｔ）を制御するゲートドライブ端１６０に信号を出力して制御するように構成する。

前記パスエレメント１７０は、変換すべき電源（Ｖ_ｉｎ）を受け、前記ゲートドライブ端１６０の出力信号によって安定電圧のみを通過させるように制御されるように構成する。

図７は本発明による超低電圧降下型電圧レギュレーターに使用される低電圧基準電圧発生部の一実施例を示す回路図である。

図示のように、本発明による超低電圧降下型電圧レギュレーターに使用される低電圧基準電圧発生部３００は、バイアス部３１０、第１電流生成部３２１、第１ＰＭＯＳ増幅部３３１、第２電流生成部３２２、第２ＰＭＯＳ増幅部３３２、及び差動増幅部３４０で構成される。

前記バイアス部３１０は、ＰＭＯＳトランジスタ（Ｍｐ１１、Ｍｐ１３）を使用する電流ミラーとＮＭＯＳトランジスタ（Ｍｎ４、Ｍｎ５）を使用する電流ミラーで構成される。

この際、前記ＰＭＯＳトランジスタ（Ｍｐ１１、Ｍｐ１３）で構成される電流ミラーは、第１電流生成部３２１、第２電流生成部３２２、及び差動増幅部３４０の出力端３４１をバイアスし、前記ＮＭＯＳトランジスタ（Ｍｎ４、Ｍｎ５）で構成される電流ミラーは、前記差動増幅部３４０の電流ソース（Ｍｎ３）をバイアスする。

前記第１電流生成部３２１は、抵抗Ｒ_２とバイポーラートランジスタ（Ｑ_１）及び前記バイアス部３１０と電流ミラーを成すＰＭＯＳトランジスタ（Ｍｐ１５）で構成され、前記バイアス部３１０によって、電圧Ｖ_ＡをＰＭＯＳトランジスタ（Ｍｐ１５）のゲートに受け、抵抗Ｒ_２とバイポーラートランジスタ（Ｑ_１）でベース−エミッター電圧に比例する電流を生成する。

前記第２電流生成部３２２は、抵抗Ｒ_１と抵抗Ｒ_０及びトランジスタ（Ｑ_０）及び前記バイアス部３１０と電流ミラーを成すＰＭＯＳトランジスタ（Ｍｐ１０）で構成され、前記第２電流生成部３２２は、前記バイアス部３１０によって、電圧Ｖ_ＡをＰＭＯＳトランジスタ（Ｍｐ１０）のゲートに受け、抵抗Ｒ_１と抵抗Ｒ_０及びトランジスタ（Ｑ_０）で熱電圧に比例する電流を生成する。

以上において、電流生成に対する動作は従来の低電圧基準電圧発生器と類似している。

前記第１ＰＭＯＳ増幅部３３１は、ＰＭＯＳトランジスタ（Ｍｐ８）とゲート端を接地して能動負荷で構成されるＰＭＯＳトランジスタ（Ｍｐ６）で構成され、前記第２ＰＭＯＳ増幅部３３２は、ＰＭＯＳトランジスタ（Ｍｐ７）とゲート端を接地して能動負荷で構成されるＰＭＯＳトランジスタ（Ｍｐ５）で構成される。

前記差動増幅部３４０は、ＮＭＯＳトランジスタ（Ｍｎ１、Ｍｎ２）で構成される差動増幅入力端と、前記差動増幅入力端のＮＭＯＳトランジスタ（Ｍｎ１、Ｍｎ２）を駆動するために、前記差動増幅入力端のソース端に前記バイアス部３１０からのバイアス電圧を受けて静電流を発生するＮＭＯＳトランジスタ（Ｍｎ３）で構成される電流ソースと、前記差動増幅入力端のＮＭＯＳトランジスタ（Ｍｎ１、以下、‘第２ＮＭＯＳトランジスタ’と言う）のドレイン端にＰＭＯＳトランジスタ（Ｍｐ１、Ｍｐ２）をカスコード（ｃａｓｃｏｄｅ）で連結して、前記バイアス部３１０からバイアス電圧を受ける能動負荷と、及び前記差動増幅入力端のＮＭＯＳトランジスタ（Ｍｎ２、以下、‘第１ＮＭＯＳトランジスタ’と言う）のドレイン端とＰＭＯＳトランジスタ（Ｍｐ３、Ｍｐ４）の間に連結して、前記バイアス部３１０から電流ミラー（Ｍｐ１９）によってバイアスされ、基準電圧（Ｖ_ｒｅｆ）を出力する出力端３４１とから構成される。

ここで、前記第１電流生成部３２１及び第２電流生成部３２２で生成した電流による電圧は非常に低いため、前記差動増幅入力端の第１及び第２ＮＭＯＳトランジスタ（Ｍｎ１、Ｍｎ２）を駆動することができない。したがって、前記差動増幅入力端の第１及び第２ＮＭＯＳトランジスタ（Ｍｎ１、Ｍｎ２）を駆動するためのゲート電圧（Ｖ_１、Ｖ_２）を高めるために、低入力電圧の場合に駆動するＰＭＯＳトランジスタ（Ｍｐ７、Ｍｐ８）を利用して前記第１ＰＭＯＳ増幅部３３１及び第２ＰＭＯＳ増幅部３３２を構成することになる。

また、前記差動増幅入力端の第２ＮＭＯＳトランジスタ（Ｍｎ１）のドレイン端に位置する能動負荷であるＰＭＯＳトランジスタ（Ｍｐ１、Ｍｐ２）をカスコード（ｃａｓｃｏｄｅ）で連結して構成する。

これは、実際の回路具現において、ショートチャンネル（ｓｈｏｒｔ ｃｈａｎｎｅｌ）構成による同一サイズ割合（Ｗ／Ｌ、Ａｓｐｅｃｔ Ｒａｔｉｏ）で、電源電圧によってチャンネル長変調（Ｃｈａｎｎｅｌ Ｌｅｎｇｔｈ Ｍｏｄｕｌａｔｉｏｎ）効果が大きくなって電流が増加することにより電流安定度が低くなることを解決するためのものである。

図８ａ〜図８ｅは本発明による超低電圧降下型電圧レギュレーターに使用されるフィードバック抵抗の好ましい一実施例であって、トリミングが不要なフィードバック抵抗（以下、‘トリミングフリーフィードバック抵抗’という）の構成を示す図である。

図示のように、本発明による超低電圧降下型電圧レギュレーターに使用されるトリミングフリーフィードバック抵抗４００は、回路具現上で複数の一定パターンに配列されるように構成した金属配線４０２と前記金属配線４０２を相互に連結して電気的に活性化するようにした導電性金属配線パターン４０４で構成する。

すなわち、図８ａは前記出力電圧を分配してフィードバックするフィードバック抵抗４００をトリミングが不要なトリミングフリーフィードバック抵抗４００で構成することを示す簡単な例であって、前記トリミングフリーフィードバック抵抗４００の構成の一実施例として第１〜第９抵抗（Ｒ_１〜Ｒ_９）を配列したものである。

前記第１〜第９抵抗（Ｒ_１〜Ｒ_９）は、前記金属配線パターン４０４の形状によって前記第１〜第４抵抗（Ｒ_１〜Ｒ_９）の一部又は全部が活性化することができる。

また、前記第１〜第９抵抗（Ｒ_１〜Ｒ_９）だけで記載したが、実際の素子上では、一般的に電圧レギュレーターの出力電圧の範囲（一例として、５Ｖ）内のすべての抵抗値を有するように、これより多数の抵抗で構成することができることは明らかである。

図８ａにおいて、金属配線４０２で配列された抵抗のうち、活性化した抵抗４０５は、前記第１抵抗（Ｒ_１）と、前記並列連結された第４〜第６抵抗（Ｒ_４〜Ｒ_６）と、第８抵抗（Ｒ_８）の和、すなわち、Ｒ_Ｔ＝Ｒ_１＋（Ｒ_４｜｜Ｒ_５｜｜Ｒ_６）＋Ｒ_８と同一である。

この際、金属配線パターン４０４は、パスエレメント１７０のドレイン端と第１抵抗（Ｒ_１）を連結し、前記第１抵抗（Ｒ_１）と前記第４〜第６抵抗（Ｒ_４〜Ｒ_６）を連結し、前記第４〜第６抵抗（Ｒ_４〜Ｒ_６）と前記第８抵抗（Ｒ_８）を連結し、前記第８抵抗（Ｒ_８）を接地に連結されたフィードバック抵抗（図示せず）と電気的に連結するように形成することが好ましい。

図８ｂ〜図８ｅは本発明による超低電圧降下型電圧レギュレーターに使用されるフィードバック抵抗４００の実施例であって、金属配線パターン４０４を利用して金属配線４０２を選択的に連結した実施例を示す図である。

図示のように、本発明による超低電圧降下型電圧レギュレーターに使用されるトリミングフリーフィードバック抵抗４００は、トリミング工程が不要なもので、規則的に配列された多数の金属配線４０２と、超低電圧降下型電圧レギュレーター１００の出力電圧に合う抵抗を構成するために、前記金属配線４０２を選択して連結する金属配線パターン４０４とによって決定される。

そして、実際の回路具現においては、前記金属配線４０２とパスエレメント１７０はコンタクト４０３によって連結されるように構成することが好ましい。

図９は本発明による超低電圧降下型電圧レギュレーターに使用される過熱防止回路の一実施例を示す回路図である。

図示のように、本発明による超低電圧降下型電圧レギュレーター１００に使用される過熱防止回路２００は、バイアス回路２１０、電流生成部２２０、過熱感知部２３０、出力部２４０、トリガー信号発生部２５０、電流増幅部２６０、及び出力制御用インバーター２５１を含んで構成されるものであって、以下に過熱防止回路を成す各構成素子間の動作機能を詳細に説明する。

まず、バイアス回路２１０はバイアス電圧を、ＰＭＯＳトランジスタ（ＭＰ２３）を介して受け、電流生成部２２０のＮＭＯＳトランジスタ（Ｍ４５、Ｍ４７）と出力部２４０のＮＭＯＳトランジスタ（Ｍ５３、Ｍ５２）にそれぞれ駆動電圧（Ｖ_Ａ、Ｖ_Ｂ）を供給する。

したがって、前記電流生成部２２０のＮＭＯＳトランジスタ（Ｍ４５、Ｍ４７）によってＰＭＯＳトランジスタ（Ｍ４３）のドレインでは一定電流（Ｉ_１）が発生し、前記過熱感知部２３０のバイアス抵抗２３１に固定電圧を有することになる。この際、固定しようとする電圧の大きさは、バイアス回路２１０から供給する駆動電圧（Ｖ_Ａ、Ｖ_Ｂ）に調整することができるのは明らかである。

定常状態では、前記過熱感知部２３０のバイアス抵抗２３１の両端とエミッター及びベース端子が連結されて、駆動電圧（ＶＢＥ）の固定された過熱感知トランジスタ２３２は動作しなく、前記電流生成部２２０のＰＭＯＳトランジスタ（Ｍ４３）と連結されて第１電流ミラーを成すＰＭＯＳトランジスタ（Ｍ４２）のドレイン端で生成された出力電流（Ｉ_２）と前記バイアス回路２１０から入力される駆動電圧（Ｖ_Ａ、Ｖ_Ｂ）によって決定され、ＮＭＯＳトランジスタ（Ｍ５３）のドレイン端にかかる電圧（Ｖ_ｏｕｔ）、すなわち、出力部２４０の出力信号はローレベルの電圧（Ｖ_ｏｕｔ）である過熱防止信号を前記トリガー信号発生部２５０に出力する。

前記ローレベルの過熱防止信号（Ｖ_ｏｕｔ）は、一般的なＰＭＯＳトランジスタ（Ｍ５５、Ｍ５６、Ｍ５８、Ｍ５９、Ｍ６０）とＮＭＯＳトランジスタ（Ｍ６６、Ｍ６７、Ｍ６８、Ｍ６９、Ｍ７０）で構成されるシュミットトリガー回路で構成されるトリガー信号発生部２５０でハイレベルのトリガーバイアス信号（Ｔ_ｏｕｔ）になり、前記電流増幅部２６０のＰＭＯＳトランジスタ（Ｍ４９）にフィードバックされ、前記フィードバックされたトリガーバイアス信号（Ｔ_ｏｕｔ）は、前記電流生成部２２０のＰＭＯＳトランジスタ（Ｍ４３）と連結されて第２電流ミラーを成すＰＭＯＳトランジスタ（Ｍ４８）のドレイン端で生成された出力電流（Ｉ_３）を制御することになる。すなわち、遮断する。

また、前記ローレベルの過熱防止信号（Ｖ_ｏｕｔ）は、前記トリガー信号発生部２５０を介してハイレベルのトリガーバイアス信号（Ｔ_ｏｕｔ）のような信号を出力制御信号（Ｔ_ｏｕｔ）にして出力することになり、この出力制御信号（Ｔ_ｏｕｔ）は電圧レギュレーターが正常動作する。

この際、前記出力制御信号（Ｔ_ｏｕｔ）は、電圧レギュレーターに使用されるパワートランジスタの種類と過熱防止制御ロジックの動作形態によって変わることができるので、過熱防止回路は、前記出力制御信号（Ｔ_ｏｕｔ）を決定するようにＰＭＯＳトランジスタ（Ｍ５７）とＮＭＯＳトランジスタ（Ｍ７１）を使用して構成した出力制御用インバーター２５１をさらに含んで構成することにより、前記出力制御信号（Ｔ_ｏｕｔ）を出力する。

ついで、温度が上昇して過熱した状態では、前記過熱感知部２２０の駆動電圧（Ｖ_ＢＥ）が固定された過熱感知トランジスタ２３２が動作して電流（Ｉ_ＣＥ）が流れるようにする。これは、ＰＭＯＳトランジスタ（Ｍ４３）のドレインに流れる電流（Ｉ_１）が前記電流（Ｉ_ＣＥ）の分だけ増加したものになる。

これも、前記電流生成部２２０のＰＭＯＳトランジスタ（Ｍ４３）に連結されて第１電流ミラーを成すＰＭＯＳトランジスタ（Ｍ４２）のドレイン端で生成された出力電流（Ｉ_２）が増加する。

また、駆動電圧（Ｖ_Ａ、Ｖ_Ｂ）が一定であるから、前記出力部２４０のＮＭＯＳトランジスタ（Ｍ５２、Ｍ５３）に対する抵抗が一定に維持されるので、オームの法則によれば、前記第１電流ミラーを成すＰＭＯＳトランジスタ（Ｍ４２）のドレイン端に生成された出力電流（Ｉ_２）の増加によって前記出力部２４０のＮＭＯＳトランジスタ（Ｍ４５）ドレイン端にかかる電圧（Ｖ_ｏｕｔ）が増加する結果をもたらす。

すなわち、出力部２４０の出力信号がハイレベルの電圧（Ｖ）になって、前記トリガー信号発生部２５０に過熱防止信号として出力する。

前記ハイレベルの過熱防止信号（Ｖ_ｏｕｔ）は、一般的なＰＭＯＳトランジスタ（Ｍ５５、Ｍ５６、Ｍ５８、Ｍ５９、Ｍ６０）とＮＭＯＳトランジスタ（Ｍ６６、Ｍ６７、Ｍ６８、Ｍ６９、Ｍ７０）で構成されるシュミットトリガー回路で構成されるトリガー信号発生部２５０でローレベルのトリガーバイアス信号（Ｔ_ｏｕｔ）になって前記電流増幅部２６０のＰＭＯＳトランジスタ（Ｍ４９）にフィードバックされ、前記フィードバックされたトリガーバイアス信号（Ｔ_ｏｕｔ）は、前記電流生成部２２０のＰＭＯＳトランジスタ（Ｍ４３）に連結されて第２電流ミラーを成すＰＭＯＳトランジスタ（Ｍ４８）のドレイン端で生成された出力電流（Ｉ_３）を制御して流れるようにする。

このようなＰＭＯＳトランジスタ（Ｍ４８）のドレイン端で生成された出力電流（Ｉ_３）は、過熱感知部２３０に流れる電流（Ｉ_１）と合わせられて入力されることにより、もっと多い電流が流入されるようにして、電圧レギュレーターを停止（ｓｈｕｔｄｏｗｎ）させるに当たり、過熱感知トランジスタ２３２の動作が一層早くてはっきりと動作する機能をする。

また、前記ハイレベルの過熱防止信号（Ｖ_ｏｕｔ）は、前記トリガー信号発生部２５０を介してローレベルのトリガーバイアス信号（Ｔ_ｏｕｔ）のような信号を出力制御信号（Ｔ_ｏｕｔ）にして出力することになり、この出力制御信号（Ｔ_ｏｕｔ）は、電圧レギュレーターが停止（ｓｈｕｔｄｏｗｎ）されるようにして、過熱を防止する。

この際、前記出力制御信号（Ｔ_ｏｕｔ）は電圧レギュレーターに使用されるパワートランジスタの種類と過熱防止制御ロジックの動作形態によって変わらなければならないので、前記出力制御信号（Ｔ_ｏｕｔ）を決定するＰＭＯＳトランジスタ（Ｍ５７）とＮＭＯＳトランジスタ（Ｍ７１）でなる出力制御用インバーター２５１を介して出力される。

以上説明した本発明は、発明が属する技術分野の通常の知識を持った者によって、本発明の技術的思想を逸脱しない範囲内で多様に置換、変形及び変更が可能であるので、前述した実施例及び添付図面に限定されるものではない。

本発明は、内部回路の動作電源を別に供給し、チップ動作のために動作電源を制御することで、消耗待機電力を減少させるとともに、チップの大きさを最小化するように設計し、チップの過負荷又は過電圧に一層早く反応するようにし、安定的で確かに中止させるように設計し、低電圧出力でも超低電圧降下特性を有する超低電圧降下型電圧レギュレーターに適用可能である。

従来の低電圧出力電圧レギュレーターのブロック図である。 従来の低電圧出力電圧レギュレーターにおいて超低電圧降下特性（ＵＬＤＯ）を示す図である。 本発明による超低電圧降下型電圧レギュレーターの概略的な構成ブロック図である。 本発明による超低電圧降下型電圧レギュレーターに使用されるチップ駆動及び電源供給をするチップ駆動部の一実施例を示す回路図である。 本発明による超低電圧降下型電圧レギュレーターの超低電圧降下特性（ＵＬＤＯ）を示す図である。 本発明による超低電圧降下型電圧レギュレーターの一実施例を示す回路ブロック図である。 本発明による超低電圧降下型電圧レギュレーターに使用される低電圧基準電圧発生部の一実施例を示す回路図である。 本発明による超低電圧降下型電圧レギュレーターに使用されるフィードバック抵抗の好ましい一実施例であって、トリミングが不要なフィードバック抵抗の構成を示す図である。 本発明による超低電圧降下型電圧レギュレーターに使用されるフィードバック抵抗の好ましい一実施例であって、トリミングが不要なフィードバック抵抗の構成を示す図である。 本発明による超低電圧降下型電圧レギュレーターに使用されるフィードバック抵抗の好ましい一実施例であって、トリミングが不要なフィードバック抵抗の構成を示す図である。 本発明による超低電圧降下型電圧レギュレーターに使用されるフィードバック抵抗の好ましい一実施例であって、トリミングが不要なフィードバック抵抗の構成を示す図である。 本発明による超低電圧降下型電圧レギュレーターに使用されるフィードバック抵抗の好ましい一実施例であって、トリミングが不要なフィードバック抵抗の構成を示す図である。 本発明による超低電圧降下型電圧レギュレーターに使用される過熱防止回路の一実施例を示す回路図である。

符号の説明

１００ 電圧レギュレーター
１１０ チップ駆動部
１２０ 過熱防止制御ロジック
１３０ 過電流制限器
１５０ エラー増幅端
１６０ ゲートドライブ端
１７０ パスエレメント
２００ 過熱防止回路
２３０ 過熱感知部
２５０ トリガー信号発生部
２６０ 電流増幅部
３００ 低電圧基準電圧発生部
３３１ 第１ＰＭＯＳ増幅部
３３２ 第２ＰＭＯＳ増幅部
４００ フィードバック抵抗、トリミングフリーフィードバック抵抗
４０２ 金属配線
４０４ 金属配線パターン

Claims (17)

1. 低電圧変換の電圧レギュレーターにおいて、
   チップの内部回路を駆動するために供給するバイアス電圧を制御するチップ駆動部と；
   前記チップ駆動部によって制御され、電圧及び電流を一定範囲内に設定するか発生させるための低電圧基準電圧発生部と；
   変換すべき電源を受け、安定電圧のみを通過させて出力させるパスエレメントと；
   前記パスエレメントによる出力電圧を分配してエラー増幅端にフィードバックするためのフィードバック抵抗と；
   前記チップ駆動部によって制御され、前記低電圧基準電圧発生部から出力される基準電圧と前記フィードバック抵抗によってフィードバックされる出力電圧を比較し、出力信号において誤差発生部分を差動増幅して出力を平滑させるエラー増幅端と；
   前記チップ駆動部によって制御され、過熱防止制御ロジックの制御信号によって前記エラー増幅端の出力信号と前記出力電圧を比較して前記パスエレメントを制御する信号を出力するゲートドライブ端と；
   前記チップ駆動部によって制御され、チップの過負荷又は過熱を感知して出力電圧をスイッチング制御する信号を出力する過熱防止回路と；
   前記チップ駆動部によって制御され、入力電源を受け、ロジックインタフェースを介して制限電流を出力するように制御する過電流制限器と；
   前記チップ駆動部によって制御され、前記過熱防止回路の出力信号と前記過電流制限器の出力信号を受けて前記ゲートドライブ端の出力信号を制御する過熱防止制御ロジックと；を含んでなることを特徴とする、超低電圧降下型電圧レギュレーター。
2. 前記チップ駆動部は、チップの内部回路の駆動のためのバイアス電圧を供給制御する電源供給端と前記過熱防止制御ロジックに過負荷制御信号を供給するディセーブル端とを含んでなることを特徴とする、請求項１に記載の超低電圧降下型電圧レギュレーター。
3. 前記低電圧基準電圧発生部は、
   前記チップ駆動部でバイアス電圧を受け、電流ミラーによってバイアス電圧を供給するバイアス部と；
   前記バイアス部と電流ミラーで連結されてバイアスされ、バイポーラートランジスタのベース−エミッター間の電圧に比例する第１電流を生成する第１電流生成部と；
   前記第１電流生成部から出力される出力電圧信号を受けて増幅して出力する第１ＰＭＯＳ増幅部と；
   前記バイアス部と電流ミラーで連結されてバイアスされ、熱電圧に比例する第２電流を生成する第２電流生成部と；
   前記第２電流生成部から出力される出力電圧信号を受けて増幅して出力する第２ＰＭＯＳ増幅部と；
   前記バイアス部と電流ミラーで連結されてバイアスされ、前記第１及び第２ＰＭＯＳ増幅部で増幅した信号をそれぞれ受け、温度及び電源電圧の変化に対して一定した基準電圧を出力する差動増幅部と；を含んでなることを特徴とする、請求項１に記載の超低電圧降下型電圧レギュレーター。
4. 前記第１ＰＭＯＳ増幅部は、前記第１電流生成部の出力信号をゲートに受けて増幅した信号をドレイン端に出力する第１ＰＭＯＳトランジスタと、前記第１ＰＭＯＳトランジスタのドレイン端に連結され、ゲートを接地して構成した能動負荷とを含んでなることを特徴とする、請求項３に記載の超低電圧降下型電圧レギュレーター。
5. 前記第２ＰＭＯＳ増幅部は、前記第２電流生成部の出力信号をゲートに受けて増幅した信号をドレイン端に出力する第２ＰＭＯＳトランジスタと、前記第２ＰＭＯＳトランジスタのドレイン端に連結され、ゲートを接地して構成した能動負荷とを含んでなることを特徴とする、請求項３に記載の超低電圧降下型電圧レギュレーター。
6. 前記差動増幅部は、
   前記第１及び第２ＰＭＯＳ増幅部の出力信号をそれぞれ受ける第１及び第２ＮＭＯＳトランジスタで構成される差動増幅入力端と、
   前記差動増幅入力端のソース端に連結して構成され、前記バイアス部からバイアス電圧を受けて静電流を発生するＮＭＯＳトランジスタで構成される電流ソースと、
   前記差動増幅入力端の第２ＮＭＯＳトランジスタのドレイン端に連結して構成され、前記バイアス部と電流ミラーで連結されてバイアスされる能動負荷と、
   前記差動増幅入力端の第１ＮＭＯＳトランジスタのドレイン端に連結され、前記バイアス部から電流ミラーによってバイアスされて基準電圧を出力する出力端とを含んでなることを特徴とする、請求項３に記載の超低電圧降下型電圧レギュレーター。
7. 前記能動負荷は、二つのＰＭＯＳトランジスタをカスコードで連結して構成されることを特徴とする、請求項７に記載の超低電圧降下型電圧レギュレーター。
8. 前記フィードバック抵抗は、トリミングができるように構成されることを特徴とする、請求項１に記載の超低電圧降下型電圧レギュレーター。
9. 前記フィードバック抵抗は、複数の一定パターンに配列された金属配線と、前記金属配線を相互に連結して活性化するようにした導電性金属配線パターンとを備えて、トリミングが不要であるように構成されるトリミングフリーフィードバック抵抗で構成されることを特徴とする、請求項１に記載の超低電圧降下型電圧レギュレーター。
10. 前記金属配線は、出力電圧範囲に対するすべての抵抗値を有するように配線して形成されることを特徴とする、請求項９に記載の超低電圧降下型電圧レギュレーター。
11. 前記金属配線パターンは、必要な出力電圧によって前記金属配線の一定部分を選択して相互に連結するように、一定部分に形成されたコンタクトを含んでなることを特徴とする、請求項９に記載の超低電圧降下型電圧レギュレーター。
12. 前記過熱防止回路は、
    前記チップ駆動部からバイアス電圧を受けて一定電流を生成する電流生成部と；
    前記電流生成部と連結されて一定電流を受け、温度変化を感知して、特定温度以上で動作する過熱感知部と；
    前記電流生成部と連結されて構成された第１電流ミラーによって生成された出力電流と前記バイアス回路から入力される駆動電圧によって決定される過熱防止信号を出力する出力部と；を含んでなることを特徴とする、請求項１に記載の超低電圧降下型電圧レギュレーター。
13. 前記過熱防止回路は、
    前記チップ駆動部からバイアス電圧を受けて一定電流を生成する電流生成部と；
    前記電流生成部と連結されて一定電流を受け、温度変化を感知して特定温度以上で動作する過熱感知部と；
    前記電流生成部と連結されて構成された第１電流ミラーによって生成された出力電流と前記バイアス回路から入力される駆動電圧によって決定される過熱防止信号を出力する出力部と；
    前記出力部の過熱防止信号を受け、前記過熱感知部に動作を制御するトリガーバイアス信号をフィードバックするとともに出力制御信号として出力するトリガー信号発生部と；
    前記電流生成部と連結されて構成された第２電流ミラーによって出力電流を生成し、前記トリガー信号発生部からフィードバックされるトリガーバイアス信号を受け、前記出力電流を制御して増幅させる電流増幅部と；を含んでなることを特徴とする、請求項１に記載の超低電圧降下型電圧レギュレーター。
14. 前記過熱感知部は、
    前記電流生成部で生成した一定電流によって特定電圧が固定されるようにするバイアス抵抗と；
    前記バイアス抵抗の両端子とベース及びエミッター端子をそれぞれ連結することにより、温度変化によって変わる駆動電圧を前記バイアス抵抗の両端電圧と同一に固定する過熱感知トランジスタと；を含んでなることを特徴とする、請求項１２又は１３に記載の超低電圧降下型電圧レギュレーター。
15. 前記トリガー信号発生部は、シュミットトリガー回路でなることを特徴とする、請求項１３に記載の超低電圧降下型電圧レギュレーター。
16. 前記トリガー信号発生部は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタで構成されるインバーターでなることを特徴とする、請求項１３に記載の超低電圧降下型電圧レギュレーター。
17. 前記トリガー信号発生部は、出力制御信号を決定する出力制御用インバーターをさらに含んでなることを特徴とする、請求項１３に記載の超低電圧降下型電圧レギュレーター。