JP2009059163A - データ処理システム及び記憶装置 - Google Patents

Abstract

【課題】ホストを介さずに、異なる記憶装置のメモリコントローラ及びホストコントローラの間でデータ伝送が可能なデータ処理システム及び記憶装置を提供する。
【解決手段】データ処理システム１００Ａは、第１及び第２のホスト２Ａ，２Ｂに伝送線路を介してそれぞれ接続された第１及び第２の記憶装置１Ａ，１Ｂを備え、第１の記憶装置１Ａと第２の記憶装置１Ｂとの間が光線路により相互に接続されている。第１及び第２の記憶装置１Ａ，２Ｂは、データを記憶するメモリ１５Ａ，１５Ｂと、メモリ１５Ａ，１５Ｂを制御するメモリコントローラ１４Ａ，１４Ｂと、伝送線路を介して第１及び第２のホスト２Ａ，２Ｂとの間でデータの送受信を行い、メモリコントローラ１４Ａ，１４Ｂと他の記憶装置のメモリコントローラ１４Ａ，１４Ｂとの間で光線路を介してデータを送信するホストコントローラ１１Ａ，１１Ｂとをそれぞれ備える。
【選択図】図１

Description

本発明は、データ処理システム及び記憶装置に関する。

従来、複数のホストコンピュータ（以下、「ホスト」という。）に複数の半導体ディスク装置が電気線路を介して接続された情報処理システムが知られている（例えば、特許文献１参照。）。

この情報処理システムによれば、第１及び第２のホストと、電気線路による２つの入出力ポートを有する第１〜第３の半導体ディスク装置とを備える。そして、第１及び第２のホストは、第１及び第２の半導体ディスク装置の一方の入出力ポートにそれぞれ接続され、第３の半導体ディスク装置の２つの入出力ポートは、第１及び第２の半導体ディスク装置の他方の入出力ポートにそれぞれ接続されており、複数のホストと複数の半導体ディスク装置との間で電気線路を介してデータを送受信することができる。

特開２００７−４２７１号公報

本発明の目的は、ホストを介さずに、異なる記憶装置のメモリコントローラ及びホストコントローラの間でデータ伝送が可能なデータ処理システム及び記憶装置を提供することである。

本発明の一態様は、上記目的を達成するため、以下の記憶装置及びデータ処理システムを提供する。

［１］少なくとも１つのホストと、前記少なくとも１つのホストから送信されたデータを記憶するメモリと、前記メモリに対してデータの読み出し及び書き込みを制御するメモリコントローラと、前記少なくとも１つのホストに伝送線路を介して接続され、自己のメモリコントローラとの間及び他の記憶装置のメモリコントローラとの間で光線路を介してデータを送受信するホストコントローラとを有する複数の記憶装置とを備えたデータ処理システム。

［２］前記記憶装置が有する前記光線路は、自己の前記ホストコントローラから自己の前記メモリコントローラ及び他の前記記憶装置のメモリコントローラ側に向かう第１の光分岐線路と、前記自己のメモリコントローラから前記自己のホストコントローラ及び前記他の記憶装置のホストコントローラ側に向かう第２の光分岐線路と、前記他の記憶装置側から前記自己のホストコントローラ及び前記自己のメモリコントローラに向かう第３の光分岐線路とを備えた前記［１］に記載のデータ処理システム。

［３］前記記憶装置は、自己の前記ホストコントローラから自己の前記メモリコントローラ及び他の前記記憶装置のメモリコントローラ側に向かう第１の光分岐線路と、前記自己のメモリコントローラから前記自己のホストコントローラ及び前記他の記憶装置のホストコントローラ側に向かう第２の光分岐線路と、前記第１及び第２の光分岐線路の接続先の前記他の記憶装置とは異なる他の記憶装置側から前記自己のホストコントローラ及び前記自己のメモリコントローラに向かう第３の光分岐線路とを備えた前記［１］に記載のデータ処理システム。

［４］前記第１の光分岐線路のうち前記他の記憶装置のメモリコントローラ側に向かう光線路と、前記第２の光分岐線路のうち前記他の記憶装置のメモリコントローラ側に向かう光線路とを共用化した共用光線路を有する前記［２］又は前記［３］に記載のデータ処理システム。

［５］前記共用光線路において前記自己のホストコントローラと前記自己のメモリコントローラとの間で前記データの送信が重複しないように定められた時間割り当てに基づいて、前記自己のホストコントローラは、前記第１の光分岐線路に前記データを送信し、前記自己のメモリコントローラは、前記第２の光分岐線路に前記データを送信する前記［４］に記載のデータ処理システム。

［６］前記第１の光分岐線路のうち前記他の記憶装置のメモリコントローラ側に向かう光線路と、前記第２の光分岐線路のうち前記他の記憶装置のメモリコントローラ側に向かう光線路とを共用化した第１の共用光線路と、前記第１の光分岐線路のうち前記自己のメモリコントローラ側に向かう光線路と、前記第３の光分岐線路のうち前記自己のメモリコントローラ側に向かう光線路とを共用化した第２の共用化線路と、前記第２の光分岐線路のうち前記自己のホストコントローラ側に向かう光線路と、前記第３の光分岐線路のうち前記自己のホストコントローラ側に向かう光線路とを共用化した第３の共用化線路とを有する前記［２］又は前記［３］に記載のデータ処理システム。

［７］前記第１乃至第３の共用光線路において前記自己のホストコントローラの前記データの送信と、前記自己のメモリコントローラの前記データの送信と、前記他の記憶装置側から前記自己のホストコントローラ及び前記自己のメモリコントローラへの前記データの送信とが重複しないように定められた時間割り当てに基づいて、前記自己のホストコントローラは、前記第１の光分岐線路に前記データを送信し、前記自己のメモリコントローラは、前記第２の光分岐線路に前記データを送信し、前記他の記憶装置は、前記第３の光分岐線路に前記データを送信する前記［６］に記載のデータ処理システム。

［８］データを記憶するメモリと、前記メモリに対して前記データの読み出し及び書き込みを制御するメモリコントローラと、ホストとの間で伝送線路を介して前記データの送受信を行い、前記メモリコントローラと他の記憶装置の前記メモリコントローラとの間で光線路を介して前記データを送受信するホストコントローラとを備えた記憶装置。

［９］前記ホストコントローラから前記メモリコントローラ及び他の前記記憶装置のメモリコントローラ側に向かう第１の光分岐線路と、前記メモリコントローラから前記ホストコントローラ及び前記他の記憶装置のホストコントローラ側に向かう第２の光分岐線路と、前記他の記憶装置側から前記ホストコントローラ及び前記メモリコントローラに向かう第３の光分岐線路とを備えた前記［８］に記載の記憶装置。

［１０］前記ホストコントローラから前記メモリコントローラ及び他の前記記憶装置のメモリコントローラ側に向かう第１の光分岐線路と、前記メモリコントローラから前記ホストコントローラ及び前記他の記憶装置のホストコントローラ側に向かう第２の光分岐線路と、前記第１及び第２の光分岐線路の接続先の前記他の記憶装置とは異なる他の記憶装置側から前記ホストコントローラ及び前記メモリコントローラに向かう第３の光分岐線路とを備えた前記［８］に記載の記憶装置。

請求項１に係るデータ処理システムによれば、ホストを介さずに、異なる記憶装置のメモリコントローラ及びホストコントローラの間でデータ伝送を行うことができる。

請求項２に係るデータ処理システムによれば、本構成を有していない場合に比較して、記憶装置が有するメモリコントローラ及びホストコントローラの構成と、２台の記憶装置間のデータ伝送路の構成とを簡略化することができる。

請求項３に係るデータ処理システムによれば、本構成を有していない場合に比較して、記憶装置が有するメモリコントローラ及びホストコントローラの構成と、３台以上の記憶装置間のデータ伝送路の構成とを簡略化することができる。

請求項４に係るデータ処理システムによれば、本構成を有していない場合に比較して、記憶装置間のデータ伝送路の構成をさらに簡略化することができる。

請求項５に係るデータ処理システムによれば、共用光線路においてデータの干渉を抑制することができる。

請求項６に係るデータ処理システムによれば、本構成を有していない場合に比較して、記憶装置内のデータ伝送路の構成をさらに簡略化することができる。

請求項７に係るデータ処理システムによれば、第１乃至第３の共用光線路においてデータの干渉を抑制することができる。

請求項８に係る記憶装置によれば、ホストを介さずに、自己のメモリコントローラ及びホストコントローラと他の記憶装置のメモリコントローラ及びホストコントローラとの間でデータ伝送を行うことができる。

請求項８に係る記憶装置によれば、本構成を有していない場合に比較して、メモリコントローラ及びホストコントローラの構成と、他の記憶装置との間のデータ伝送路の構成とを簡略化することができる。

請求項９に係る記憶装置によれば、本構成を有していない場合に比較して、メモリコントローラ及びホストコントローラの構成と、複数の他の記憶装置との間のデータ伝送路の構成とを簡略化することができる。

［第１の実施の形態］
図１は、本発明の第１の実施の形態に係るデータ処理システムの概略構成の一例を示すブロック図である。

このデータ処理システム１００Ａは、第１及び第２のホスト２Ａ，２Ｂに伝送線路を介してそれぞれ接続された第１及び第２の記憶装置１Ａ，１Ｂを備え、第１の記憶装置１Ａと第２の記憶装置１Ｂとの間が光線路により相互に接続されたものである。

第１及び第２の記憶装置１Ａ，１Ｂと第１及び第２のホスト２Ａ，２Ｂとの間に設けられた伝送線路は、例えば、ＰＣＩ Ｅｘｐｒｅｓｓ（登録商標）等のインターフェース規格に則ったデータ伝送を行うものである。また、そのような伝送線路は、電気信号によりデータ伝送を行うものでもよいし、光信号によりデータ伝送を行うものでもよい。

第１及び第２のホスト２Ａ，２Ｂは、サーバ、パーソナルコンピュータ（ＰＣ）、ワークステーション（ＷＳ）等であって、データ処理やデータの保存を行う機器である。なお、第１及び第２のホスト２Ａ，２Ｂは、有線ＬＡＮ、無線ＬＡＮ等のローカルエリアネットワークやインターネットに接続されて、データの送受信が可能であってもよい。

なお、図１に例示するデータ処理システム１は、２つのホストとして、第１及び第２のホスト２Ａ，２Ｂを備えているが、データ処理システム１が１つのホストを備え、その１つのホストが第１及び第２の記憶装置１Ａ，２Ａのうちいずれかの記憶装置に接続されていてもよいし、その１つのホストが記憶装置を接続するためのポートを２つ備えている場合には、第１及び第２の記憶装置１Ａ，２Ａの両方に接続されていてもよい。

第１の記憶装置１Ａは、ホストコントローラ１１Ａ、光分岐部１２Ａ〜１２Ｃ、光合波部１３Ａ〜１３Ｃ、メモリコントローラ１４Ａ、メモリ１５Ａ、光出力部１６Ａ及び光入力部１７Ａからなる。第２の記憶装置１Ｂは、第１の記憶装置１Ａと同様の構成を有しているため、以下では第１の記憶装置１Ａについて説明する。

（記憶装置の各部の構成）
ホストコントローラ１１Ａは、第１のホスト２Ａとの間におけるデータの送受信の制御を行う。

また、ホストコントローラ１１Ａは、第１のホスト２Ａから受信した電気信号からなるデータをメモリコントローラ１４Ａ及び第２の記憶装置１Ｂへ送信する際に光信号へ変換するＥ／Ｏ（電気−光変換部）１１０と、メモリコントローラ１４Ａ及び第２の記憶装置１Ｂから受信した光信号からなるデータを第１のホスト２Ａへ送信する際に電気信号へ変換するＯ／Ｅ（光−電気変換部）１１１とを備える。

そして、ホストコントローラ１１Ａは、メモリコントローラ１４Ａ及び第２の記憶装置１Ｂとの間でデータ伝送を行う時間割り当てを決定し、その時間割り当てに基づいてデータ伝送を行う。

メモリコントローラ１４Ａは、メモリ１５Ａに対してデータの書込み及び読出しの制御を行う。

また、メモリコントローラ１４Ａは、ホストコントローラ１１Ａ及び第２のホスト２Ｂから受信した光信号からなるデータをメモリ１５Ａへ送信する際に電気信号へ変換するＯ／Ｅ１４１と、メモリ１５Ａから受信した電気信号からなるデータをホストコントローラ１１Ａ及び第２のホスト２Ｂへ送信する際に光信号へ変換するＥ／Ｏ１４０とを備える。

そして、メモリコントローラ１４Ａは、ホストコントローラ１１Ａにより決定された時間割り当てに基づいて、ホストコントローラ１１Ａ及び第２の記憶装置１Ｂとの間でデータ伝送を行う。

なお、ホストコントローラ１１Ａ及びメモリコントローラ１４Ａは、送信するデータに対して、伝送信号のマーク率（０と１の割合）を５０%に近づけるため、例えば８ビットから１０ビットへの符号化による８Ｂ／１０Ｂ変換技術等を用いてもよい。

メモリ１５Ａは、メモリコントローラ１４Ａを介してデータの書き込み及び読み出しが行われる記憶媒体である。このメモリ１５Ａは、例えば、ＤＲＡＭ等の揮発性の半導体メモリ、又はフラッシュメモリ等の不揮発性の半導体メモリが適している。また、メモリ１５Ａは、磁気によるハードディスクでもよいし、ＤＶＤ等の光ディスクでもよい。

光出力部１６Ａは、第１の記憶装置１Ａから第２の記憶装置１Ｂに対して光信号を出力する。

光入力部１７Ａは、第２の記憶装置１Ｂから送信された光信号を第１の記憶装置１Ａに入力する。

光分岐部１２Ａ〜１２Ｃは、後述するシート状光導波路（光シートバス）や光カプラで構成されている。光分岐部１２Ａ〜１２Ｃは、入射側の１つの光ファイバを伝播してきた光信号を出射側の複数の光ファイバに分岐して出力する機能を有する。

図２（ａ）〜（ｃ）は、光分岐部１２Ａ〜１２Ｃの構成例を示す図であり、図２（ａ）に示すシート状光導波路１２０Ａは、シート状の導光路になっており、光ファイバ１２１より入射された光を均一に拡散させて、２本の光ファイバ１２２に出射する。シート状光導波路１２０Ａは、厚さが一様のシート状の透明媒質からなり、例えば、ポリメチルメタクリレート，ポリカーボネート，アモルファスポリオレフィン等のプラスチック材料や、無機ガラス等から形成されている。

図２（ｂ）は、階段上の形状を有するシート状光導波路１２０Ｂを示す。シート状光導波路１２０Ｂは、シート状光導波路１２０Ａと同様の材質により形成されており、４５度の入射面１２００から入射された光を均一に拡散させて、同じく４５度の出射面１２０１から２つの光を出射する。

図２（ｃ）は、光カプラ１２３を示す。光カプラ１２３は、Ｙ字状のコアを有する導光路であり、光ファイバ１２１から入射された光を分岐して、２本の光ファイバ１２２に出射する。

光分岐部１２Ａは、ホストコントローラ１１ＡのＥ／Ｏ１１０から送信される光信号をメモリコントローラ１４Ａ及び光出力部１６Ａの２方向へそれぞれ分岐する。なお、Ｅ／Ｏ１１０から送信された光信号が、光分岐部１２Ａを介して、メモリコントローラ１４Ａ及び光出力部１６Ａまで伝送される光線路を第１の光分岐線路という。

光分岐部１２Ｂは、メモリコントローラ１４ＡのＥ／Ｏ１４０から送信される光信号をホストコントローラ１１Ａ及び光出力部１６Ａの２方向へそれぞれ分岐する。なお、Ｅ／Ｏ１４０から送信された光信号が、光分岐部１２Ｂを介して、ホストコントローラ１１Ａ及び光出力部１６Ａまで伝送される光線路を第２の光分岐線路という。

光分岐部１２Ｃは、第２の記憶装置１Ｂから光入力部１７Ａを介して入力される光信号をホストコントローラ１１Ａ及びメモリコントローラ１４Ａの２方向へそれぞれ分岐する。なお、光入力部１７Ａから入力された光信号が、光分岐部１２Ｃを介して、ホストコントローラ１１Ａ及びメモリコントローラ１４Ａまで伝送される光線路を第３の光分岐線路という。

光合波部１３Ａ〜１３Ｃは、光分岐部１２Ａ〜１２Ｃと同様にシート状光導波路や光カプラで構成されており、入射側の複数の光ファイバを伝播してきた光信号を出射側の１つの光ファイバに合波して出力する機能を有する。

図３（ａ）〜（ｃ）は、光合波部１３Ａ〜１３Ｃの構成例を示す図であり、図３（ａ）に示すシート状光導波路１３０Ａは、図２（ａ）に示すシート状光導波路１２０Ａと同様の材質により形成されており、２本の光ファイバ１３１より入射された光を均一に拡散させて、１本の光ファイバ１３２に出射する。

図３（ｂ）は、階段上の形状を有するシート状光導波路１３０Ｂを示す。シート状光導波路１３０Ｂは、図２（ｂ）に示すシート状光導波路１２０Ｂと同様の材質により形成されており、４５度の入射面１２００から入射された光を均一に拡散させて、同じく４５度の出射面１２０１から１つの光を出射する。

図３（ｃ）は、光カプラ１３３を示す。光カプラ１３３は、図２（ｃ）に示す光カプラ１２３と同様に構成されており、光ファイバ１３１から入射された光を光ファイバ１３２に出射する。

光合波部１３Ａは、メモリコントローラ１４Ａから光分岐部１２Ｂを介して送信された光信号と、第２の記憶装置１Ｂから光入力部１７Ａを介して入力された光信号とを合波してホストコントローラ１１Ａに伝送する。

光合波部１３Ｂは、ホストコントローラ１１Ａから光分岐部１２Ａを介して送信された光信号と、第２の記憶装置１Ｂから光入力部１７Ａを介して入力された光信号とを合波してメモリコントローラ１４Ａに伝送する。

光合波部１３Ｃは、ホストコントローラ１１Ａから光分岐部１２Ａを介して送信された光信号と、メモリコントローラ１４Ａから光分岐部１２Ｂを介して送信された光信号とを合波して光出力部１６Ａに伝送する。

（第１の実施の形態における動作）
次に、第１の実施の形態に係るデータ処理システム１００Ａの動作について説明する。

（１）記憶装置の初期化処理
まず、第１の記憶装置１Ａの電源が投入されると、第１の記憶装置１Ａのホストコントローラ１１Ａは、初期化処理として、光出力部１６Ａ及び光入力部１７Ａに他の記憶装置が接続されているか、例えば、テスト用のデータを送信し、そのデータに対する返信があるか否かにより確認する。

そして、ホストコントローラ１１Ａが、他の記憶装置として第２の記憶装置１Ｂが接続されていることを検出すると、第２の記憶装置１Ｂのホストコントローラ１１Ｂとの間でデータ伝送の時間割り当てを決定する。

例えば、ホストコントローラ１１Ａは、時間割り当てを決定するためのデータとして、Ｅ／Ｏ１１０により変換された光信号を光出力部１６Ａを介して第２の記憶装置１Ｂに出力し、そのデータに対する返信を第２の記憶装置１Ｂから受け取った時間を測定する。そして、ホストコントローラ１１Ａは、その測定した時間に基づいて、ホストコントローラ１１Ａ、メモリコントローラ１４Ａ及び第２の記憶装置１Ｂとの相互間でデータ伝送を行う時間割り当てを決定し、その決定した時間割り当てをメモリコントローラ１４Ａ及び第２の記憶装置１Ｂのホストコントローラ１１Ｂに送信する。

ここで、図４は、データ伝送の時間割り当ての一例を示すタイミングチャートである。所定の周期で区切られた周期時間２００が、４つの時間領域Ｔ１〜Ｔ４に分割されている。

時間領域Ｔ１は、第１の記憶装置１Ａのホストコントローラ１１Ａに割り当てられた時間領域を示し、時間領域Ｔ２は、第１の記憶装置１Ａのメモリコントローラ１４Ａに割り当てられた時間領域を示す。また、時間領域Ｔ３は、第２の記憶装置のホストコントローラ１１Ｂに割り当てられた時間領域を示し、時間領域Ｔ４は、第２の記憶装置１Ｂのメモリコントローラ１４Ｂに割り当てられた時間領域を示す。そのため、光線路のデータ伝送速度は、第１の記憶装置１Ａと第１のホスト２Ａとの間の伝送線路の伝送速度に対して遅れが生じないように、例えば、４倍として構成されている。

なお、ホストコントローラ１１Ａは、データ伝送の時間割り当てを初期化処理の他に、例えば、第１及び第２のホスト２Ａ，２Ｂから実行の指示を受け付けた場合にデータ伝送の時間割り当てを決定する動作を行ってもよい。また、上記では、ホストコントローラ１１Ａは時間割り当てを決定するためのデータを光信号により送信したが、第１及び第２の記憶装置１Ａ，１Ｂを接続する制御線を設けて電気信号により行ってもよいし、第１及び第２のホスト２Ａ，２Ｂを介して行ってもよい。また、上記では、第１の記憶装置１Ａが主となって時間割り当てを決定したが、第２の記憶装置１Ｂが主となって決定してもよい。

また、各記憶装置に開始スイッチを設け、その開始スイッチが押下されたことにより、各記憶装置は時間割り当てを決定する動作を開始してもよい。また、各記憶装置に時間割り当てを設定するための設定スイッチを設け、その設定スイッチに対してユーザにより指示された設定状態に応じて、時間割り当てを決定するようにしてもよい。

（２）記憶装置とホストとの間のデータ送受信
第１のホスト２Ａが、第１の記憶装置１Ａに対してデータの書き込みを要求すると、第１の記憶装置１Ａのホストコントローラ１１Ａは、第１のホスト２Ａからメモリ１５Ａへの書き込みデータとともにそのデータの書き込み先である書き込み先アドレスを電気信号により受信する。

次に、ホストコントローラ１１Ａは、時間領域Ｔ１において、書き込み要求を示す処理情報、書き込みデータ及び書き込み先アドレスからなるデータＤ１をＥ／Ｏ１２１により光信号に変換し送信する。

ホストコントローラ１１Ａから送信された光信号は、光分岐部１２Ａにおいて２方向に分岐され、１つは光合波部１３Ｂを介してメモリコントローラ１４Ａに、もう１つは光合波部１３Ｃを介して光出力部１６Ａに送信される。

ここで、図５は、第１の記憶装置１Ａの各部において送信及び受信されたデータの一例を示すタイミングチャートである。すなわち、時間領域Ｔ１においては、ホストコントローラ１１Ａから送信されたデータＤ１は、光分岐部１２Ａにより分岐されて、メモリコントローラ１４Ａと光出力部１６Ａとに送信される。

なお、ホストコントローラ１１Ａは、時間領域Ｔ１であれば、周期時間２００のいずれの周期でデータを送ってもよいし、書き込みデータを分割して、複数の周期時間２００の時間領域Ｔ１において、それら分割した書き込みデータからなる複数のデータＤ１を複数回に分けて送信してもよい。

そして、メモリコントローラ１４Ａは、その光信号を受信すると、Ｏ／Ｅ１４１において光信号を電気信号に変換し、その変換したデータに含まれる処理情報に基づいて、そのデータの処理を行う。ここでは、変換したデータであるデータＤ１の処理情報は、書き込み要求であるため、メモリ１５Ａに書き込みデータ及び書き込み先アドレスを送信し、メモリ１５Ａは、書き込み先アドレスに書き込みデータを格納する。一方、光出力部１６Ａは、ホストコントローラ１１Ａから送信された光信号をそのまま第２の記憶装置１Ｂに送信する。

また、第１のホスト２Ａが、第１の記憶装置１Ａに対してデータの読み出しを要求すると、第１の記憶装置１Ａのホストコントローラ１１Ａは、第１のホスト２Ａから読み出し先アドレスを受信し、時間領域Ｔ１において、読み出し要求を示す処理情報及び読み出し先アドレスからなるデータＤ１をメモリコントローラ１４Ａに送信する。

メモリコントローラ１４Ａは、受信したデータＤ１の処理情報が読み出し要求であることを検出すると、読み出し先アドレスに該当するデータをメモリ１５Ａから読み出し、時間領域Ｔ２において、その読み出した読み出しデータからなるデータＤ２をＥ／Ｏ１４０で電気信号から光信号に変換し送信する。

メモリコントローラ１４Ａから送信された光信号は、光分岐部１２Ｂにおいて２方向に分岐され、１つは光合波部１３Ａを介してホストコントローラ１１Ａに、もう１つは光合波部１３Ｃを介して光出力部１６Ａに送信される。

すなわち、図５に示すように、時間領域Ｔ２においては、メモリコントローラ１４Ａから送信されたデータＤ２は、光分岐部１２Ｂにより分岐されて、ホストコントローラ１１Ａと光出力部１６Ａとに送信される。

そして、ホストコントローラ１１Ａは、メモリコントローラ１４Ａから受信した光信号をＯ／Ｅ１１１により電気信号に変換することによりデータＤ２を取得し、そのデータＤ２に含まれる読み出しデータを第１のホスト２Ａに送信する。一方、光出力部１６Ａは、メモリコントローラ１４Ａから送信された光信号をそのまま第２の記憶装置１Ｂに送信する。

以上のようなデータの送受信の動作は、第２のホスト２Ｂと第２の記憶装置１Ｂとの間でも行われており、第２の記憶装置１Ｂでは、時間領域Ｔ３においてホストコントローラ１１Ａから光信号が送信され、時間領域Ｔ４においてメモリコントローラ１４Ａから光信号が送信される。

したがって、時間領域Ｔ３においては、第２の記憶装置１Ｂのホストコントローラ１１Ｂから送信されたデータＤ３からなる光信号は、図５に示すように、光入力部１７Ａを介して第１の記憶装置１Ａにも入力され、さらに光分岐部１２Ｃにより分岐されて、第１の記憶装置１Ａのホストコントローラ１１Ａ及びメモリコントローラ１４Ａに送信される。

そして、ホストコントローラ１１Ａは、ホストコントローラ１１Ｂから送信された光信号を受信すると、Ｏ／Ｅ１１０により光信号から電気信号に変換してデータＤ３を取得し、例えば、データＤ３において第１のホスト２Ａへのデータの送信が要求されていた場合には、第１のホスト２Ａにそのデータを送信する。

また、メモリコントローラ１４Ａは、ホストコントローラ１１Ｂから送信された光信号を受信すると、Ｏ／Ｅ１４０により光信号から電気信号に変換してデータＤ３を取得し、例えば、データＤ３が書き込みデータの書き込み先アドレスとしてメモリ１５Ａのアドレスが指定されていた書き込み要求である場合には、メモリ１５Ａの指定された書き込み先アドレスに書き込みデータを格納する。

次に、時間領域Ｔ４においては、第２の記憶装置１Ｂのメモリコントローラ１４Ｂから送信されたデータＤ４からなる光信号は、図５に示すように、光入力部１７Ａを介して第１の記憶装置１Ａにも入力され、さらに光分岐部１２Ｃを介して第１の記憶装置１Ａのホストコントローラ１１Ａ及びメモリコントローラ１４Ａに送信される。

そして、ホストコントローラ１１Ａ及びメモリコントローラ１４Ａは、上記のデータＤ３の場合と同様に、データＤ４に対して自己の処理が必要と判断した場合に必要な処理を行う。

［第２の実施の形態］
図６は、本発明の第２の実施の形態に係るデータ処理システムの概略構成の一例を示すブロック図である。

本実施の形態に係るデータ処理システム１００Ｂが有する第１及び第２の記憶装置１Ａ，１Ｂは、第１の実施の形態に係る第１及び第２の記憶装置１Ａ，１Ｂに対して、光分岐部１２Ａと光合波部１３Ａとを接続する光ファイバ１８Ａと、光分岐部１２Ｂと光合波部１３Ｂとを接続する光ファイバ１８Ｂとを追加したものであり、光分岐部１２Ａ，１２Ｂは、１つの光信号を３つの光信号に分岐し、光合波部１３Ａ，１３Ｂは、３つの光信号を１つの光信号に合波するものである。

図７は、本実施の形態に係る第１の記憶装置１Ａの各部において送信及び受信されたデータの一例を示すタイミングチャートである。第１の記憶装置が有する光分岐部１２Ａは光信号を３方向に分岐するものであるため、時間領域Ｔ１においては、ホストコントローラ１１Ａから送信されたデータＤ１は、光分岐部１２Ａを介してメモリコントローラ１４Ａ、光出力部１６Ａ及びホストコントローラ１１Ａの３方向に送信される。

また、時間領域Ｔ２においては、メモリコントローラ１４Ａから送信されたデータＤ２は、光分岐部１２Ｂを介してホストコントローラ１１Ａ、光出力部１６Ａ及びメモリコントローラ１４Ａの３方向に送信される。そして、メモリコントローラ１４Ａから送信されたデータＤ２が自己のメモリコントローラ１４Ａに再入力（ループバック）されることにより、メモリコントローラ１４Ａが受信する信号に途切れがなくなり、信号のレベルが同じ状態で長く続くことがなくなるため、伝送エラーが抑制される。

［第３の実施の形態］
図８は、本発明の第３の実施の形態に係るデータ処理システムの概略構成の一例を示すブロック図である。

このデータ処理システム１００Ｃは、第１〜第４の記憶装置１Ａ〜１Ｄを光線路によりリング状に接続し、第１〜第４の記憶装置１Ａ〜１Ｄに第１〜第４のホスト２Ａ〜２Ｄをそれぞれ接続したものである。なお、本実施の形態に係る第１〜第４の記憶装置１Ａ〜１Ｄには、第１又は第２の実施の形態に係る記憶装置を適用することができる。

すなわち、第１の記憶装置１Ａの光出力部１６Ａは、第２の記憶装置１Ｂの光入力部１７Ｂに接続され、同様にして、第２の記憶装置１Ｂの光出力部１６Ｂは第３の記憶装置１Ｃの光入力部１７Ｃに、第３の記憶装置１Ｃの光出力部１６Ｃは第４の記憶装置１Ｄの光入力部１７Ｄに、第４の記憶装置１Ｄの光出力部１６Ｄは第１の記憶装置１Ａの光入力部１７Ａにそれぞれ接続されている。

第１〜第４の記憶装置１Ａ〜１Ｄにおけるホストコントローラは、それぞれ接続された記憶装置との間でデータ伝送の時間割り当てを決定する。そして、第１〜第４の記憶装置１Ａ〜１Ｄにおけるホストコントローラ及びメモリコントローラは、その決定した時間割り当てに基づいて、データの送受信を行う。

また、第１〜第４の記憶装置１Ａ〜１Ｄにおけるホストコントローラ及びメモリコントローラは、データを送信する際に、そのデータの送信先のアドレスやそのデータの処理情報をそのデータに付与して送信する。

そして、第１〜第４の記憶装置１Ａ〜１Ｄにおけるホストコントローラ及びメモリコントローラは、データを受信すると、そのデータに含まれている送信先のアドレスやそのデータの処理情報を確認し、自己の処理が必要と判断した場合に必要な処理を行う。

なお、図８では、第１〜第４の記憶装置１Ａ〜１Ｄに第１〜第４のホスト２Ａ〜２Ｄがそれぞれ接続されているが、全ての記憶装置にホストが接続されていなくてもよく、例えば、第１の記憶装置１Ａにホストが接続されて、第２〜第４の記憶装置１Ｂ〜１Ｄにホストが接続されていなくてもよいし、第１及び第３の記憶装置１Ａ，１Ｃにホストがそれぞれ接続されていてもよい。

また、上記のように第１の記憶装置１Ａにだけホストが接続されている状態で、例えば、そのホストから第３の記憶装置１Ｃにデータを書き込む場合には、第１の記憶装置１Ａが、そのホストから書き込み要求を受け取り、光出力部１６Ａを介して光信号として送信する。そして、第２の記憶装置１Ｂは、光入力部１７Ｂを介して受信した光信号を光出力部１６Ｂを介して送信し、第３の記憶装置１Ｃは、光入力部１７Ｃを介してその光信号を受信し、その書き込み要求に対する処理を行う。すなわち、第２の記憶装置１Ｂは、第１の記憶装置１Ａから第３の記憶装置１Ｃに送られるデータをリレー（中継）するものである。

［第４の実施の形態］
図９は、本発明の第４の実施の形態に係るデータ処理システムの概略構成の一例を示すブロック図である。

このデータ処理システム１００Ｄは、第１〜第３の記憶装置１Ａ〜１Ｃを光線路により相互に接続し、第１〜第３の記憶装置１Ａ〜１Ｃに第１〜第３のホスト２Ａ〜２Ｃをそれぞれ接続したものである。

第１の実施の形態に係る記憶装置と比較して、本実施の形態に係る第１の記憶装置１Ａは、光分岐部１２Ｃ及び光合波部１３Ｃを備える代わりに、２つの光信号を入射でき、その入射されたそれぞれの光信号を２つの光信号に分岐して出射する光合波分岐部１９Ａ及び１９Ｂを備える。なお、本実施の形態に係る第１の記憶装置１Ａのその他の構成については、第１又は第２の実施の形態に係る記憶装置の構成を適用することができる。

光出力部１６Ａは、第２及び第３の記憶装置１Ｂ，１Ｃの光入力部１７Ｂ，１７Ｃにそれぞれ接続され、光合波分岐部１９Ａから送られた２つの光信号をそれぞれに出力する。

光入力部１７Ａは、第２及び第３のホスト２Ｂ，２Ｃから送られた２つの光信号を光合波分岐部１９Ａに入力する。

また、第２及び第３の記憶装置１Ｂ，１Ｃは、上記の第１の記憶装置１Ａと同様の構成を有し、第２の記憶装置１Ｂの光出力部１６Ｂは、第１及び第３の記憶装置１Ａ，１Ｃの光入力部１７Ａ，１７Ｃに接続され、第３の記憶装置１Ｃの光出力部１６Ｃは、第１及び第２の記憶装置１Ａ，１Ｂの光入力部１７Ａ，１７Ｂに接続されている。

第１〜第３の記憶装置１Ａ〜１Ｃにおけるホストコントローラは、それぞれ接続された記憶装置との間でデータ伝送の時間割り当てを決定する。そして、第１〜第３の記憶装置１Ａ〜１Ｃにおけるホストコントローラ及びメモリコントローラは、その決定した時間割り当てに基づいて、データの送受信を行う。

ここで、図１０は、本実施の形態に係る第１の記憶装置１Ａの各部において送信及び受信されたデータの一例を示すタイミングチャートである。第１〜第３の実施の形態に係る記憶装置では、周期時間２００を４分割したに対し、本実施の形態に係る記憶装置は、周期時間２００を６分割したものである。

時間領域Ｔ１は、第１の記憶装置１Ａのホストコントローラ１１Ａに割り当てられており、ホストコントローラ１１Ａから送信されたデータＤ１は、光分岐部１２Ａを介してメモリコントローラ１４Ａ及び光合波分岐部１９Ａに送信される。

時間領域Ｔ２は、第１の記憶装置１Ａのメモリコントローラ１４Ａに割り当てられており、メモリコントローラ１４Ａから送信されたデータＤ２は、光分岐部１２Ｂを介してメモリコントローラ１４Ａ及び光合波分岐部１９Ａに送信される。

時間領域Ｔ３、Ｔ４は、第２の記憶装置１Ｂのホストコントローラ及びメモリコントローラにそれぞれ割り当てられており、第２の記憶装置１Ｂのホストコントローラ及びメモリコントローラから送信されたデータＤ３，Ｄ４は、光入力部１７Ａ及び光合波分岐部１９Ｂを介してホストコントローラ１１Ａ及びメモリコントローラ１４Ａに送信される。

時間領域Ｔ５、Ｔ６は、同様に、第３の記憶装置１Ｃのホストコントローラ及びメモリコントローラにそれぞれ割り当てられており、第３の記憶装置１Ｃのホストコントローラ及びメモリコントローラから送信されたデータＤ５，Ｄ６は、光入力部１７Ａ及び光合波分岐部１９Ｂを介してホストコントローラ１１Ａ及びメモリコントローラ１４Ａに送信される。

そして、第１〜第３の記憶装置１Ａ〜１Ｃにおけるホストコントローラ及びメモリコントローラは、第３の実施の形態と同様に、データ送信の際は、そのデータの送信先のアドレスや処理情報を付与して送信し、データ受信の際は、そのデータに含まれている送信先のアドレスや処理情報を確認し、自己の処理が必要と判断した場合に必要な処理を行う。

なお、図９では、第１〜第３の記憶装置１Ａ〜１Ｃに第１〜第３のホスト２Ａ〜２Ｃがそれぞれ接続されているが、全ての記憶装置にホストが接続されていなくてもよく、例えば、第１の記憶装置１Ａにホストが接続されて、第２及び第３の記憶装置１Ｂ，１Ｃにホストが接続されていなくてもよいし、第１及び第３の記憶装置１Ａ，１Ｃにホストがそれぞれ接続されていてもよい。

また、上記のように第１の記憶装置１Ａにだけホストが接続されている状態で、例えば、そのホストから第３の記憶装置１Ｃにデータを書き込む場合には、第１の記憶装置１Ａが、そのホストから書き込み要求を受け取り、光出力部１６Ａを介して光信号として送信する。そして、第３の記憶装置１Ｃは、光入力部１７Ｃを介してその光信号を受信し、その書き込み要求に対する処理を行う。

［他の実施の形態］
なお、本発明は、上記各実施の形態に限定されず、その要旨を変更しない範囲内で種々変形実施が可能である。例えば、上記各実施の形態では、光信号を送信する割り当てを時間により分割したが、各コントローラが有するＥ／Ｏが送信する光信号の波長を重複しないように決定し、各Ｅ／Ｏがその決定された波長の光信号を送信してもよい。その場合には、Ｏ／Ｅは、複数の波長を含む光信号から各波長に対応する光学フィルタを備え、その光学フィルタにより各波長の光信号を個別に取り出して、各Ｅ／Ｏから送信された光信号を受信する。

また、上記各実施の形態の構成要素を発明の要旨を変更しない範囲内で任意に組み合わせることができる。

図１は、本発明の第１の実施の形態に係るデータ処理システムの概略構成の一例を示すブロック図である。 図２は、本発明の第１の実施の形態に係る光分岐部を示し、（ａ）はシート状光導波路の断面図、（ｂ）は階段上の形状を有するシート状光導波路の斜視図、（ｃ）は光カプラの断面図である。 図３は、本発明の第１の実施の形態に係る光合波部を示し、（ａ）はシート状光導波路の断面図、（ｂ）は階段上の形状を有するシート状光導波路の斜視図、（ｃ）は光カプラの断面図である。 図４は、データ伝送の時間割り当ての一例を示すタイミングチャートである。 図５は、本発明の第１の実施の形態に係る記憶装置の各部において送信及び受信されたデータの一例を示すタイミングチャートである。 図６は、本発明の第２の実施の形態に係るデータ処理システムの概略構成の一例を示すブロック図である。 図７は、本発明の第２の実施の形態に係る記憶装置の各部において送信及び受信されたデータの一例を示すタイミングチャートである。 図８は、本発明の第３の実施の形態に係るデータ処理システムの概略構成の一例を示すブロック図である。 図９は、本発明の第４の実施の形態に係るデータ処理システムの概略構成の一例を示すブロック図である。 図１０は、本発明の第４の形態に係る第１の記憶装置１Ａの各部において送信及び受信されたデータの一例を示すタイミングチャートである。

符号の説明

１Ａ〜１Ｄ 記憶装置
２Ａ〜２Ｄ ホスト
１１Ａ，１１Ｂ ホストコントローラ
１２ メモリコントローラ
１２Ａ〜１２Ｃ 光分岐部
１３Ａ〜１３Ｃ 光合波部
１４Ａ，１４Ｂ メモリコントローラ
１５Ａ，１５Ｂ メモリ
１６Ａ〜１６Ｄ 光出力部
１７Ａ〜１７Ｄ 光入力部
１８Ａ，１８Ｂ 光ファイバ
１９Ａ，１９Ｂ 光合波分岐部
１００Ａ〜１００Ｄ データ処理システム
１２０Ａ，１２０Ｂ シート状光導波路
１２１，１２２ 光ファイバ
１２３ 光カプラ
１３０Ａ，１３０Ｂ シート状光導波路
１３１，１３２ 光ファイバ
１３３ 光カプラ
２００ 周期時間
１２００ 入射面
１２０１ 出射面

Claims (10)

1. 少なくとも１つのホストと、
   前記少なくとも１つのホストから送信されたデータを記憶するメモリと、前記メモリに対してデータの読み出し及び書き込みを制御するメモリコントローラと、前記少なくとも１つのホストに伝送線路を介して接続され、自己のメモリコントローラとの間及び他の記憶装置のメモリコントローラとの間で光線路を介してデータを送受信するホストコントローラとを有する複数の記憶装置と
   を備えたデータ処理システム。
2. 前記記憶装置が有する前記光線路は、
   自己の前記ホストコントローラから自己の前記メモリコントローラ及び他の前記記憶装置のメモリコントローラ側に向かう第１の光分岐線路と、
   前記自己のメモリコントローラから前記自己のホストコントローラ及び前記他の記憶装置のホストコントローラ側に向かう第２の光分岐線路と、
   前記他の記憶装置側から前記自己のホストコントローラ及び前記自己のメモリコントローラに向かう第３の光分岐線路とを備えた請求項１に記載のデータ処理システム。
3. 前記記憶装置は、
   自己の前記ホストコントローラから自己の前記メモリコントローラ及び他の前記記憶装置のメモリコントローラ側に向かう第１の光分岐線路と、
   前記自己のメモリコントローラから前記自己のホストコントローラ及び前記他の記憶装置のホストコントローラ側に向かう第２の光分岐線路と、
   前記第１及び第２の光分岐線路の接続先の前記他の記憶装置とは異なる他の記憶装置側から前記自己のホストコントローラ及び前記自己のメモリコントローラに向かう第３の光分岐線路とを備えた請求項１に記載のデータ処理システム。
4. 前記第１の光分岐線路のうち前記他の記憶装置のメモリコントローラ側に向かう光線路と、前記第２の光分岐線路のうち前記他の記憶装置のメモリコントローラ側に向かう光線路とを共用化した共用光線路を有する請求項２又は３に記載のデータ処理システム。
5. 前記共用光線路において前記自己のホストコントローラと前記自己のメモリコントローラとの間で前記データの送信が重複しないように定められた時間割り当てに基づいて、前記自己のホストコントローラは、前記第１の光分岐線路に前記データを送信し、前記自己のメモリコントローラは、前記第２の光分岐線路に前記データを送信する請求項４に記載のデータ処理システム。
6. 前記第１の光分岐線路のうち前記他の記憶装置のメモリコントローラ側に向かう光線路と、前記第２の光分岐線路のうち前記他の記憶装置のメモリコントローラ側に向かう光線路とを共用化した第１の共用光線路と、
   前記第１の光分岐線路のうち前記自己のメモリコントローラ側に向かう光線路と、前記第３の光分岐線路のうち前記自己のメモリコントローラ側に向かう光線路とを共用化した第２の共用化線路と、
   前記第２の光分岐線路のうち前記自己のホストコントローラ側に向かう光線路と、前記第３の光分岐線路のうち前記自己のホストコントローラ側に向かう光線路とを共用化した第３の共用化線路とを有する請求項２又は３に記載のデータ処理システム。
7. 前記第１乃至第３の共用光線路において前記自己のホストコントローラの前記データの送信と、前記自己のメモリコントローラの前記データの送信と、前記他の記憶装置側から前記自己のホストコントローラ及び前記自己のメモリコントローラへの前記データの送信とが重複しないように定められた時間割り当てに基づいて、前記自己のホストコントローラは、前記第１の光分岐線路に前記データを送信し、前記自己のメモリコントローラは、前記第２の光分岐線路に前記データを送信し、前記他の記憶装置は、前記第３の光分岐線路に前記データを送信する請求項６に記載のデータ処理システム。
8. データを記憶するメモリと、
   前記メモリに対して前記データの読み出し及び書き込みを制御するメモリコントローラと、
   ホストとの間で伝送線路を介して前記データの送受信を行い、前記メモリコントローラと他の記憶装置の前記メモリコントローラとの間で光線路を介して前記データを送受信するホストコントローラとを備えた記憶装置。
9. 前記ホストコントローラから前記メモリコントローラ及び他の前記記憶装置のメモリコントローラ側に向かう第１の光分岐線路と、
   前記メモリコントローラから前記ホストコントローラ及び前記他の記憶装置のホストコントローラ側に向かう第２の光分岐線路と、
   前記他の記憶装置側から前記ホストコントローラ及び前記メモリコントローラに向かう第３の光分岐線路とを備えた請求項８に記載の記憶装置。
10. 前記ホストコントローラから前記メモリコントローラ及び他の前記記憶装置のメモリコントローラ側に向かう第１の光分岐線路と、
    前記メモリコントローラから前記ホストコントローラ及び前記他の記憶装置のホストコントローラ側に向かう第２の光分岐線路と、
    前記第１及び第２の光分岐線路の接続先の前記他の記憶装置とは異なる他の記憶装置側から前記ホストコントローラ及び前記メモリコントローラに向かう第３の光分岐線路とを備えた請求項８に記載の記憶装置。

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