JP2009059346A - 複数のマルチモードプロセッサに接続するための方法および装置 - Google Patents

Abstract

【課題】複数のマルチモードプロセッサに接続するための方法および装置を提供する。
【解決手段】各プロセッサが個別のメモリを有するプロセッサ（１０１−１２４）のフィールドを含むコンピュータアレイ（１００）。それらのプロセッサ（１０１−１２４）は、リンク（２００）を用いてそれらに直接隣接するプロセッサに接続される。いくつかのリンクの配置は、プロセッサ間（１０１−１２４）のデータ回線（２１０）および制御回線（２１５）の異なる様式を含んで説明される。ＰＣＷ(Process Command Words)は、回線（２１５）に沿って転送されて処理のタスクを開始する。ＲＣＷ(Routing Connection Words)は、回線（２１５）に沿って転送されて経路指定のタスクを開始する。これにより、アレイのハイブリッドプロセッサ（１０７−１１８）のモード動作を変更する方法を提供する。
【選択図】図１

Description

本発明は、コンピュータおよびコンピュータプロセッサの分野に関し、より詳細には、コンピュータを互いに接続するための方法および装置に関する。

複数のプロセッサまたはコンピュータを使用して演算を高速化することは、コンピュータの多数の情報処理アプリケーションにおいて効果的である。タスクを分配し、複数の処理とコンピュータ演算を同時に並行して行うことは、多数のシステムと構造を用いてそれらを行う公知の技術である。一例として、シストリックアレイの処理では、大規模の情報ストリームは、列による逐次計算を行い、その結果を次の列に渡すプロセッサの行の中で分配される。他の例は、スーパーコンピュータの分野で見られ、そこでは複数のプロセッサを相互接続することができ、いくつかの異なる方法でそれらに割り当てられたタスク、プロセッサと新しいデータとの間の中間結果の通信、およびそれらの命令は、クロスバースイッチ、ルータ付きまたはルータ無しのバス相互接続のネットワーク、大型コンピュータに使用されるＭＰＩＣＨ等のメッセージを受け渡すプロトコルを有するプロセッサ間の直接相互接続を介して提供できる。

半導体技術における継続的な進歩のおかげで、情報量と処理速度が向上した回路を、マイクロチップの領域に設置できる。家庭用および業務用電気製品にある埋め込み式システムとして新しい機能および最適化を提供する単一チップのマイクロプロセッサアレイおよびマイクロコアプロセッサは、非常に高速で計算を行うことにより、大きな経済利益を生む改善例である。従って、複数のプロセッサおよびそれらの相互接続のさらなる改良は、特に単一マイクロチップにおいてきわめて望ましい。

本発明の一態様では、複数のプロセッサを備えたコンピュータアレイを提供する。各プロセッサは、各リンクが２つのプロセッサのみに接続されているリンクによって、少なくとも２つの隣接プロセッサに接続され、前記複数のプロセッサは、前記リンクの命令を受信すると待機モードとアクティブモードとの間で切り替えが可能である。

一実施形態では、リンクは、少なくとも１つのデータ回線および好ましくは複数のデータ回線を備える。一実施形態では、そのリンクは、少なくとも１つの制御回線および好ましくは複数の制御回線も備える。それらの制御回線は、一方向性とすることができる。

コンピュータアレイの一実施形態では、前記アレイの端部の複数のプロセッサは、３つの隣接プロセッサに接続している３つのリンクを有し、前記アレイの各角の前記４つのプロセッサは、前記アレイの端部の前記２つのプロセッサに接続している２つの付随リンクを有し、前記アレイの端部でも角でもないプロセッサに接続された前記端部のプロセッサの前記リンクが１つのハイブリッドプロセッサに接続されている、４つのプロセッサにつながる４つリンクによって接続された複数のハイブリッドプロセッサを有する。前記アレイの角の複数のプロセッサは、メモリ、入力装置、ディスプレイ装置、および処理装置のグループから選択された外部装置に接続するように適用できる。前記アレイの端部の複数のプロセッサは、メモリ、入力装置、ディスプレイ装置、および処理装置のグループから選択された外部装置に接続するように適用できる。

一実施形態では、前記ハイブリッドプロセッサは、それらに接続されたリンクから命令を受信すると経路指定モード、処理モード、および待機モードの間で切り替えができる。その実施形態では、前記各リンクは、データ回線および制御回線を備えることができ、前記命令は、前記データ回線上を通るデジタルワードである。前記デジタルワードを経路指定ワードにして、前記プロセッサに経路指定モードに切り替えさせることができる。前記デジタルワードを処理ワードにして、前記プロセッサに処理モードに切り替えさせることができる。

本発明のもう一つの態様では、前記プロセッサを２つの直接隣接したプロセッサに接続する少なくとも２つのリンクに接続するように適用された中央処理装置と、前記リンクのいずれかの命令により、前記中央処理装置を待機モードからアクティブモードにシフトさせる前記中央処理装置に接続されたメモリ装置を備えたコンピュータアレイで使用するプロセッサを提供する。

前記中央処理装置を、４つの直接隣接したプロセッサに接続する全部で４つのリンクに対して、前記プロセッサを２つの付加的な直接隣接したプロセッサに接続する少なくとも２つの付加的なリンクに接続するようにさらに適用できる。それらのメモリ装置は、ＲＯＭメモリおよびＲＡＭメモリを備えることができる。一実施形態では、前記各リンクは、データ回線および制御回線をさらに備え、前記命令は、前記データ回線上を通るデジタルワードである。それらの制御回線を、一方向性にできる。

コンピュータアレイで使用するプロセッサの一実施形態では、前記中央処理装置は、３つのモードである電力を節約するための待機モードである第一モードと、経路指定タスクを行うための経路指定モードである第二モードと、処理タスクを行うための処理モードである第三モードを有し、前記リンクのうちの１つから命令を受信すると前記処理装置のモードの切り替えが起きる。

前記中央処理装置は、経路指定接続ワードを受信すると待機モードから経路指定モードにシフトし、経路指定タスクが終了するまで経路指定モードの状態のままであり、その後で待機モードに戻る。

前記中央処理装置は、処理コマンドワードを受信すると待機モードから処理モードにシフトし、処理のタスクが終了するまで処理モードの状態のままであり、その後で待機モードに戻る。

本発明のさらなる態様では、前記アレイの一部のプロセッサを、少なくとも待機モードとタスクを実行する別のモードを有するマルチモードプロセッサとして指定するステップと、コマンドワードを受信すると前記指定されたプロセッサが前記他のモードに切り替わるステップと、前記コマンドワードを受信するとタスクを実行するステップと、前記タスクが終了すると再び待機モードに切り替わるステップを備えたマルチプロセッサアレイを操作する方法を提供する。それらの方法は、経路指定ワードまたは処理コマンドワードを受信すると前記指定されたプロセッサが経路指定モードまたは処理モードに切り替わるステップと、前記受信のあとで経路指定タスクまたは処理タスクを実行するステップと、前記経路指定タスクまたは処理タスクが終了すると待機モードに戻るステップをさらに備えることができる。

本発明のマルチプロセッサアレイおよび方法は、マルチプロセッサアレイが、特にオペレーティングシステムのプログラム命令の実質的な大部分を占めるローカルメモリを有する複数のフォンノイマン型計算機として動作するように適用されている大型のアプリケーションで使用することができる。

本発明は、各コンピュータアレイがプロセッサの領域を含み、各プロセッサが別個のメモリを含むいくつかのコンピュータアレイを含むことができる。それらのプロセッサは、リンクを用いて直接隣接するプロセッサに接続される。本発明の実施形態では、異なるタイプのデータ回線および制御回線を含むいくつかのリンクの構成が使用される。ＰＣＷ(Process Command Words)およびＲＣＷ(Routing Connection Words)が、プロセッサ間のそれらのリンクを通って、アレイの中の少なくとも１または複数のプロセッサのモードを変更する方法を提供する。

これらの方法の利用により、電力消費を最小限にすると同時に演算資源のより効果的な配分を確実にする。これらの方法により、演算資源の効果的な配分と外部メモリ、周辺機器等のアレイの外部からの資源に接続することがさらに可能である。

本発明を適用して単一マイクロチップ上で複数のコンピュータの組み合わせを用いて直接実行することができる。ここでの演算効率は、演算スピードを増加させる要望のためだけでなく、結果として大幅に効率が上がる節電と発熱を削減するためにも重要である。

図１に、一つのマイクロチップに載せることができる４×６のアレイに配置された２４個のプロセッサ１０１−１２４を備えるマルチプロセッサアレイ１００を示す。プロセッサの他の数および他の配置が、発明の範囲内で選択的に可能であることは、当業者には明らかである。具体例では、各プロセッサは、１８ビットのワードサイズ、５１２ワードのＲＡＭおよび５１２ワードのＲＯＭを含むローカルメモリを有することも可能である。これらのパラメータは、発明に制限を与えるものでなく、演算は、その装置の作動が十分可能なメモリの量で動作できる。具体的な目的のために記載されたこの特殊なプロセッサは、３２−命令ＲＩＳＣ第４版のコンピュータ言語のみを機械語として用いる。本発明では、適応するプロセッサを用いて２進数形式にコンパイル化されたＣ言語を含む任意の適応する機械語を用いて実施できることがわかる。図１に示すように、１０１、１０２、１０３−１２４の各プロセッサは、リンク２００を相互接続することによってそれぞれが最も近接するプロセッサに接続される。アレイの中央のプロセッサ１０８−１１１および１１４−１１７は、４つの相互接続リンク２００を有する。

角のプロセッサ１０１、１０６、１１９、および１２４は、２つのみの相互接続リンク２００を有する。この具体例では、角のプロセッサ１０１および１０６は、入力／出力ポート１３１と１３２のそれぞれに接続された西側のポートを有する。アレイに接続された外部入力／出力（ｉ／ｏ）接続１３１および１３２は、外部装置１３３および１３４と通信を行う汎用のためのものである。外部入力および外部出力は、データおよびある命令のためのものである。以下でさらに説明するように、これらの命令およびデータは、アレイのプロセッサによって共有され、一般的にプロセッサの個別の制御によって動作する。１０１および１０６以外のアレイのプロセッサは、中間のプロセッサおよびそれらの相互接続リンク２００を介して情報を経路指定することにより通信を行う。外部装置１３３および１３４ならびにアレイの他のプロセッサ間の情報の配信は、プロセッサ１０１および１０６の主要なタスクである。従ってプロセッサ１０１および１０６は、サーバプロセッサと見なされる。ポート１３１および１３２は、センサ、外部メモリ装置、ディスプレイ装置、入力装置、または典型的にプロセッサに接続される任意の装置から選択できる外部装置１３３および１３４に接続できる。このような発明の実施形態では、前記入力／出力接続は、プロセッサ１０１から外部メモリ装置１３３までのポート２２０へつなぐ制御回線、データ回線、およびアドレス回線と、公知の標準に従い実装される。また、当該技術分野で周知のように、プロセッサ１０６を外部のＳＰＩ(serial peripheral interface)装置１３４に接続するポート１３２を介したイネーブル回線、クロック回線、データイン回線、およびデータアウト回線によって実施できる。代わりの実施形態において、サーバプロセッサと同数で提供される外部入力／出力（ｉ／ｏ）装置および接続が１または２以上あり得ることは、当業者には明らかである。外部装置１３３、１３４は、マルチプロセッサアレイとして同じマイクロチップ上に配置でき、それらはメモリ装置とデータ通信のインタフェース装置の任意の組み合わせを選択的に備えることができる。さらなる実施形態では、１以上のマルチプロセッサアレイ、および用途に応じて必要とする任意の付加的な回路は、１つのマイクロチップ上に配置できる。

端部の１０２−１０５、１０７、１１２、１１３、１１８、および１２０−１２３の各プロセッサは、３つの接続リンク２００を有する。マルチプロセッサアレイ１００は、主にアレイの周辺にあるこれらのプロセッサを用いて、特に現行のアプリケーションの情報処理要求が低い場合には、プロセッサ１０２−１０５および１１９−１２４を用いて計算を行うために適用される。プロセッサ１０２−１０５および１１９−１２４を、クライアントプロセッサと呼ぶこともできる。他の用途では、プロセッサ１０２−１０５および１１９−１２４は、適応するポート（図示せず）を用いてアナログ・デジタル変換機、高速フーリエ変換、およびデジタル・アナログ変換を含むアクティブポートとして機能することによって入力／出力プロセッサとしても作動できる。

アレイの内側の２つのカラムであるプロセッサ１０７−１１８は、本明細書ではＲモードと呼ばれる、任意の時点でアレイの別のプロセッサへの経路指定情報であるか、本明細書ではＰモードと呼ばれる、計算および情報処理タスクを行うか、または本明細書ではＩモードと呼ばれる、待機状態であるハイブリッドプロセッサに適用される。Ｉモードは、演算電力を低減させるデフォルト条件であり、ハイブリッドプロセッサは、演算または他の２つのモードにおける一連の演算の終了後、自動的にＩモードに戻る。それは節電機能であり、特にバッテリ電源式システムの用途において有効である。情報処理要求が低い状態では、ハイブリッドプロセッサ１０７−１１８は、一般的にＩモードであり、入力および出力動作がクライアントプロセッサ１０２−１０５および１１９−１２４によって要求された場合、適宜Ｒモードに切り替わる。ハイブリッドプロセッサ１０７−１１８は、相互接続リンクの任意の１つである複数のデータ回線２００上でＲＣＷ(Routing Connection Word)のアサーションに応じてＲモードに切り替わるように適用される。周知の技術を使用して、各クライアントプロセッサおよびサーバプロセッサの往復の経路指定パスは、アレイの作成中または後のアレイの再構成の間のコンパイル時間に、メモリに格納されたファームウェアで、あらかじめ決められている。

図２に、プロセッサ１０３と１０４との間のより詳細なリンク２００を示し、各リンク２００は、複数の相互接続回線であり、当該技術分野において時々ワンドロップ・バスネットと呼ばれる。この例で、各リンク２００は、１８本のデータ回線２１０および２本の制御回線２１５を複数含み、双方向および非同期的に動作するように適用される。ハイブリッドプロセッサ１０７−１１８は、それぞれの制御回線２１５で対応する信号に従属した他のプロセッサを有する相互接続リンクの任意の１つである複数のデータ回線２１０上でＲＣＷ(Routing Connection Word)のアサーションに応じてＲモードに切り替わるように適用される。第２の実施形態に従って、複数の２００は、同期的および一方向に動作するように適用された３６本のデータ回線および４本のデータ回線を備えることができ、それらの回線の半分は一方向であり、もう半分は逆方向である。発明の他の実施形態ではさらに、ワードサイズ、メモリサイズ、コンピュータ言語、および相互接続回線の数を含む様々な共通のプロセッサの特性を使用できる。本明細書の回線は、マルチレイヤマイクロチップと同じおよび異なる階層に配置することができるバイアスと電気的な直列を交互に用いた１または複数の導電性材料片を備えるマイクロチップの表面にある電気的に導電性の線であると考えられる。前記プロセッサおよびリンクを、半導体集積回路以外の技術において、例えば集積光学または、分子および科学の情報処理装置を、当該技術に従って作成された適応する改良を用いて選択的に実施できることが本発明に従ってさらに予想される。

図３に、アレイ１００のあらかじめ決められた経路の１セットを、クライアントプロセッサ１０２―１０５および１１９−１２４からサーバプロセッサ１０１および１０６までの書き込み命令の方向を示した白抜き矢印２５０および黒矢印２５２によって示す。読み取り命令の場合、経路指定パスは、最初はコマンドを渡すための所定の方向になり、次にその情報を戻すために逆方向になる。特殊な例として、プロセッサ１０５による書き込み操作に対する、入力／出力接続２２０およびサーバ１０１上のメモリ装置３２０までの経路指定パスは、情報伝送の間Ｒモードで動作するハイブリッドプロセッサ１１１、１１７、１１６、１１５、１１４、１１３および１０７を介して進むようにあらかじめ決めることができ、この経路は、黒矢印２５２によって示される。

図４に、各行が、最も左の列で標示または指定されたように、ＲＣＷの代表を示すために用いられたＲＣＷのフォーマットを示す。プロセッサワードのビット位置は、図４の行の最上位にあり、ビットで表されたＲＣＷの情報フィールドは、２番目の行に記されている。各ビット位置は、周知の技術として図２を参照して上記に説明された第一の実施形態で、特定の双方向および非同期的に動作する複数の２１０のデータ回線に対応し、第２の実施形態で、特定のペアである同期的および一方向に動作する複数の２１０のデータ回線に対応する。特に最下位の８つのビット（ビット位置０から７）は、経路指定される情報のＣＷ(word count)を含む。最上位のビット（ビット１７）は、情報伝送の方向を特定する読み取りまたは書き込み指示子ＲＷであり、例えば外部装置への読み取り動作に対して１および書き込み動作に対して０である。ビット１５および１６は、ＳＡ(server address)を保持し、本実施例ではサーバプロセッサ１０１または１０６を識別する００または０１にできる。ビット８から１４は、アプリケーション専用の情報Ｘを含むことができ、図４の３番目の行および続く行を参照して以下でより詳細に説明される。ＲＣＷを受信するハイブリッドプロセッサ１１１、１１７、１１６、１１５、１１４、１１３および１０７の中の１つは、相互接続リンクの１つにアサートされたこのＲＣＷを有することにより、ＲＣＷのコピーを格納し、ＳＡによって識別されたサーバプロセッサ１０１および１０６に対するあらかじめ決められたパスに沿って、それを変更されていない次のプロセッサに渡す。書き込みの場合、経路指定される情報のＣＷワードは、直ちにＲＣＷの後に続き、読み取りの場合、ＲＣＷがサーバプロセッサ１０１および１０６ならびに関連した外部装置１３１および１３３に到達した後、情報のＣＷワードは、あらかじめ決められた同じパスに沿って反対方向で戻ることができる。ハイブリッドプロセッサ１１１、１１７、１１６、１１５、１１４、１１３および１０７は、ＣＷのよって特定された数のワードが経路指定された後、自動的にＩモードに戻るように適用される。

フィールドＸは、図４の３番目の行に示すような下位フィールドに分割でき、ビット８−１２をクライアントプロセッサのアドレスＣＡに指定し、ビット１３および１４を切り替え命令ＡおよびＢに指定して、プライベートブロック（ビット値１）かまたはメモリ（ビット値０）の共用領域を特定する。

図５は、マイクロプロセッサアレイ１００の外部ＲＡＭ装置１３３の図である。メモリのいくつかの区分を特定できる。ＲＣＷのアプリケーション専用の情報フィールドＸを使用してアレイのクライアントプロセッサによって共用される外部ＲＡＭ装置１３３と通信できる。外部ＲＡＭは、各クライアントプロセッサに対して２つのプライベートの情報ブロックを有することができ、それらはブロックＡ、ブロックＢと呼ばれ、一般に図中点線の列によって示されるメモリの共用領域４２０である。ブロックＡを読み取り制御のために使用して、情報が読み取られるＲＡＭの一般領域にあるアドレスを特定でき、ブロックＢを書き込み制御のために使用して、情報が書き込まれる前記一般領域にあるアドレスを特定できる。特にプライベートブロックは、各クライアントプロセッサのＲＡＭの一般領域への次のアクセスのための開始アドレスを保持し、前記ブロックを、サーバプロセッサによって各アクセスで自動的に増やすことができる。

クライアントプロセッサによって行うことができるいくつかの異なる外部ＲＡＭ動作に対する標示されたＲＣＷ−１からＲＣＷ−６までのＲＣＷの例は、各特定のＲＣＷに対して図５のメモリブロックを参照して図４の他の行に示される。上記で説明したようにＲＷビット１７は、読み取り動作に対して１および書き込み動作に対して０とする。本目的のために、外部ＲＡＭ装置１３３に接続するサーバプロセッサ１０１のアドレスＳＡは、００とすることができ、クライアントプロセッサは、ＣＡアドレス００１０１を用いてプロセッサ１０５とすることができる。発明方法は、特殊な実施形態およびプロセッサを参照して本明細書で説明されるが、説明されたＲＣＷの発明の使用が、アドレスおよび経路指定パスに適応する改良を用いて他のプロセッサおよび実施形態にも等しく効果的であることは当業者には明らかである。

経路指定接続ワードＲＣＷ−１は、読み取り動作を指定するＲＷフィールドに１を有し、切り替えフィールドＡおよびＢの両方に０、ＣＷフィールド（ＣＷ＝７）に０００００１１１を有し、クライアントプロセッサ１０５に対するプライベートの読み取り制御ブロックＡの最上位のメモリ配置５１０で特定されるＲＡＭの共用領域にあるアドレスから読み取られる情報の７ワードを呼び出す。それらのアドレスは例えば、図中点線の矢印で示されるようにメモリ配置５２０を特定する。従ってＲＣＷ−１は、クライアントプロセッサ１０５（に転送されること）によって読み取られる外部ＲＡＭの共用領域にある情報の７ワードのブロック５２５の内容を呼び出す。この動作の後、ブロックＡの最上位を配置５１１に増分させ、ＲＡＭの共用領域からのクライアントプロセッサ１０５による次の読み取り動作は、５１１で特定されたアドレスによって起きる。

図４のＲＣＷ−２は、ＲＷフィールドに１、ブロックの切り替えフィールドＡに１、およびＣＷ＝１を有し、ＲＣＷ−２はＲＣＷ−１の後に続くと仮定して、ブロックＡの最上位、つまり配置５１１から読み取られる情報の１ワードを呼び出す。これにより、クライアントプロセッサ１０５に外部ＲＡＭの共用領域から次の読み取りのアドレスを伝えることができる。

次の行のＲＣＷ−３もＲＷフィールドに１、ブロックの切り替えフィールドＢに１、およびＣＷ＝６を有し、配置６１０から開始するブロックＢの最上位から読み取られる情報の６ワードのブロック６５５を呼び出す。これにより、クライアントプロセッサに共用領域に対する次の６つの書き込み動作のアドレスを伝えることができる。

次の行のＲＣＷ−４は、ＲＷフィールドに０、切り替えフィールドＡおよびＢの両方に０、およびＣＷ＝４を有し、書き込まれる（プロセッサ１０５から転送される）情報の４ワードのブロックの情報を、現行の書き込み制御ブロックＢの最上位に位置する配置６１０で特定されるアドレスから開始する共用のメモリ領域に導く。それらのアドレスは、図５に点線の矢印で示すようにメモリ配置６２０を特定する。従って６２０から開始する４つのメモリ配置のブロック６２５は、クライアントプロセッサ１０５からの新しい情報で埋められる。

ＲＣＷ−５もＲＷフィールドに０、切り替えフィールドＡに１、およびＣＷ＝２５５を有し、現行の最上位の配置から開始するプロセッサ１０５に対する読み取り制御ブロックＡに書き込まれる情報の２５５ワードのブロックを呼び出す。このため、共用領域からの１０５によって次の２５５の読み取り動作のアドレスをアップデートするのに効果がある。

ＲＣＷ−６もＲＷフィールドに０、切り替えフィールドＢに１、およびＣＷ＝２を有し、例えばＲＣＷ−３によって読み取られる情報に基づいて、共用領域への次の２つの書き込み動作の手順を逆にするために、アップデートされる書き込み制御ブロックＢの最上位の２つの配置を呼び出す。

図４のＲＣＷ−７に、図１を参照して以上で説明した外部ＳＰＩ(serial peripheral interface)に対するクライアントプロセッサによる外部出力または外部入力について、アプリケーション専用のフィールドＸをどのように使用するかを示す。図４のＲＣＷ−７に、ＲＷフィールドに１、ＳＡフィールドに０１、ＳＰＩに接続するサーバプロセッサのアドレスに対してＣＡフィールドのクライアントプロセッサ１０５のアドレス００１０１、およびＣＷ＝１２８を有し、ＳＰＩから１０５までのデータ等の情報の次の１２８ワードの入力を呼び出すＳＰＩ通信の例を与える。フィールドＡおよびＢは使用されない。

図６に、全てに０を備えるＰＣＷ(Process Command Word)のフォーマットを示す。マルチプロセッサアレイから要求された高速処理により、ハイブリッドプロセッサは、クライアントプロセッサの制御のもと、それらに隣接したクライアントプロセッサから計算負荷の一部を受け取るように適用される。ハイブリッドプロセッサ１１１、１１７、１１６、１１５、１１４、１１３および１０７の各々は、ＰＣＷ(Process Command Word)のアサーションに応じてＰモードに切り替わるように適用される。ＰＣＷは、それらに最も近接するクライアントプロセッサを用いて相互接続リンクのデータ回線２１０上で受信される。ＰＣＷは、それぞれの制御回線２１５の適切な信号を条件に、所与のハイブリッドプロセッサがＩモードの間に受信される。ＰＣＷが受信されると、それらのハイブリッドプロセッサは、割り当てられた処理タスクが終了するまでＰモードの状態のままであり、その後元のＩモードに戻る。その処理タスクは、アプリケーション依存型であり、１０１および１０６から選択されたクライアントプロセッサならびに隣接するハイブリッドプロセッサの両方で知られ、それぞれのメモリにタスクの命令を有し、任意のコンテンツを有する任意の情報量を、それらのハイブリッドプロセッサがＰモードである間、プロセッサ間で交換することができる。

隣接の、及び最も近接する条件を、プロセッサを機能的にできるが必ずしも物理的に隣接していない本発明の代替の実施形態において、物理的配置およびスペースの参照だけでなく機能的にも本明細書で理解されたい。クライアントプロセッサとサーバプロセッサとの間のあらかじめ決められた経路指定の接続パスにおいて、クライアントプロセッサを有するハイブリッドプロセッサとの相互接続リンクは共用されず、特定のクライアントとハイブリッドプロセッサとの組の間でのみ、通信を行うことは図３を参照して明らかである。相互接続リンクは、ハイブリッドおよびクライアントの組の専用とすることができ、ハイブリッドプロセッサに隣接するクライアントプロセッサのみが、ＰＣＷをそのハイブリッドプロセッサに出せる。

発明の実施形態によって、Ｐモードは、非専用の、隣接するクライアントプロセッサとの相互接続リンク以外のハイブリッドプロセッサの他の相互接続リンクを介し、ＲＣＷがハイブリッドプロセッサの非専用の相互接続リンクでアサートされるたびにＰモードに対するＲモードに与えられた優先を用いた経路指定動作に対して割り込むように適用することができる。例えば図３を参照して、ハイブリッドプロセッサ１１５が、隣接するクライアントプロセッサ１２１の制御のもとにＰモードであり、クライアントプロセッサ１０５からのＲＣＷがプロセッサ１１６との相互接続リンクに表示される場合、Ｒモードに切り替えることができ、ＲＣＷで特定された経路指定動作の終了後にＰモードに戻る。

図７は、本発明の方法の図である。ハイブリッドプロセッサ１１１、１１７、１１６、１１５、１１４、１１３および１０７は、３区分の状態で動作する。それらは待機モード、経路指定モード、および処理モードである。一実施形態では、ハイブリッドプロセッサ１０７と１０２のそれぞれに直接接続されたクライアントプロセッサ１０１と１０６のみ、処理コマンドワードを出すことによって待機モードから処理モードへの移行が可能になる。しかし任意のポートで表示される経路指定コマンドワードは、待機モードから経路指定モードへの移行をもたらす。処理モードまたは経路指定モードから待機モードへ戻るための移行は、ハイブリッドプロセッサの厳格な制御下にある。

以上で説明された発明の実施形態に従って、ＲＣＷとＰＣＷの１ワードを使用した方法により、クライアントプロセッサと外部メモリ装置または直列のインタフェース間、クライアントプロセッサとハイブリッドプロセッサのペア間の通信ができる。代替の実施形態で、２つの連続して組み合わされた経路指定のコマンドワードおよび処理のコマンドワードを使用した改良方法により、マルチプロセッサアレイのすべてのプロセッサ間で互いに外部装置とインタフェースを用いて通信ができ、送受信プロセッサのアドレス、経路指定のワードカウント、処理のワードカウントを含むためのフォーマットに適応する改良を用いて、ＲモードとＰモードの切り替えができることが当業者によって認識されるだろう。さらに代替の実施形態では、組み合わされた経路指定コマンドおよび処理のコマンドは、１８ビットより大きい１ワードを使用できるか、またはその組み合わされたコマンドは、２ワード以上備えることができる。

各種改良は、その値または範囲を変えることなく本発明に対して行うことができる。この発明は例えば、本明細書で特定のプロセッサ１０１−１２４の例を用いて説明したが、多数のまたはすべての発明の態様は、他のコンピュータ設計、他の種類のコンピュータアレイ等に容易に適応できる。

同様に本発明では、主に１つのダイ上のアレイ１００でプロセッサ１０１-１２４間の通信に関して本明細書で説明したが、同じ方式および方法または改良を用いて、プロセッサ１０１−１２４と外部メモリ１３１との間、またはアレイ１００のプロセッサ１０１−１２４と外部装置１３３との間の通信等の他のデバイス間通信を行うことができる。

発明のアレイ１００の具体例、プロセッサ１０１−１２４、関連装置、および方法を本明細書で説明したが、これらに対するまだ計画されていない用途が数多くあることが予想される。実際、発明の方法および装置を多種多様の用途に適用できることは、本発明の利点の一つである。

上記の全ては、本発明の利用可能な実施形態の一部にすぎない。発明の精神と範囲から逸脱することなく、多数の他の改良および代替を行うことができることを当業者は容易に推察するだろう。よって本明細書の開示は、限定を意図するものではなく、添付の請求は本発明の全範囲を網羅するものとして解釈される。

発明したコンピュータアレイ１００、プロセッサ１０１−１２４、リンク２００、データ回線２１０、制御回線２１５、ＰＣＷ(Process Command Words)、ＲＣＷ(Routing Connection Words)、およびそれらの方法は、多種多様のコンピュータ用途に幅広く使用されることを目的としている。それらは、かなりの演算能力を必要とし、その上消費電力および熱発生量が重視される用途で特に役立つことが予想される。

本明細書で上記に説明したように、本発明の適用性は、アレイのコンピュータ間の情報および資源の共用によりスピードと多様性の両方が非常に強化されたことである。コンピュータアレイと他の装置間の通信もまた、説明された方法と手段に従って強化された。コンピュータアレイ１００、プロセッサ１０１−１２４、リンク２００、データ回線２１０、制御回線２１５、ＰＣＷ(Process Command Words)、ＲＣＷ(Routing Connection Words)、および本発明の方法は、容易に作成でき、従来のタスク、入力／出力装置等と統合でき、本明細書で説明した利点が提供されことで、産業で容易に認められることが予想される。これらと他の理由により、発明の実用性および産業上の利用性はその範囲において重要であり、その期間において長続きすることが予想される。

本発明の実施形態にかかる２４個のプロセッサアレイ１００を示す図である。 プロセッサ間の相互接続リンク２００の第一の実施形態をより詳細に示す図である。 マルチプロセッサアレイ１００の所定の経路指定パスを示す図である。 ＲＣＷ(Routing Connection Word)および外部ＲＡＭ動作を示す図である。 アレイのプロセッサによって使用されるメモリの一部を図表で示したマルチプロセッサアレイ１００に接続された外部メモリ装置３２０の拡大された部分を示す図である。 ＰＣＷ(Process Command Word)の形式を示す図である。 本発明にかかる具体的な方法のチャートである。

符号の説明

１００ マルチプロセッサアレイ
１０１−１２４ プロセッサ
１３１，１３２ 外部入力／出力（ｉ／ｏ）接続
１３３，１３４ 外部装置
２００ リンク
２１０ データ回線
２１５ 制御回線

Claims (17)

1. 複数のプロセッサからなるコンピュータアレイであって、
   各プロセッサは、２つのみのプロセッサに接続されているリンクによって、少なくとも２つの隣接プロセッサに接続され、
   前記複数のプロセッサは、前記リンクの命令を受信すると待機モードとアクティブモードとの間で切り替え可能であることを特徴とするコンピュータアレイ。
2. 前記リンクは、少なくとも１つのデータ回線を備えたことを特徴とする請求項１に記載のコンピュータアレイ。
3. 前記リンクは、少なくとも１つの制御回線を備えたことを特徴とする請求項２に記載のコンピュータアレイ。
4. 前記データ回線および／または前記制御回線は、一方向性であることを特徴とする請求項２または３に記載のコンピュータアレイ。
5. 前記アレイの端部の複数のプロセッサは、３つの隣接プロセッサに接続している３つのリンクを有し、
   前記アレイの各角の前記プロセッサは、前記アレイの端部の前記２つのプロセッサに接続している２つの付随リンクを有し、
   ４つのプロセッサにつながる４つのリンクによって接続された複数のハイブリッドプロセッサをさらに備え、
   前記アレイの端部でも角でもないプロセッサに接続された前記端部のプロセッサの前記リンクは、１つのハイブリッドプロセッサに接続されている、ことを特徴とする請求項１ないし４のいずれかに記載のコンピュータアレイ。
6. 前記アレイの角の少なくとも１つのプロセッサは、メモリ、入力装置、ディスプレイ装置、および処理装置のグループから選択された外部装置に接続するように適用されることを特徴とする請求項５に記載のコンピュータアレイ。
7. 前記アレイの端部の少なくとも１つのプロセッサは、メモリ、入力装置、ディスプレイ装置、および処理装置のグループから選択された外部装置に接続するように適用されることを特徴とする請求項５または６に記載のコンピュータアレイ。
8. 前記ハイブリッドプロセッサは、前記ハイブリッドプロセッサに接続されたリンクから命令を受信すると、経路指定モード、処理モード、および待機モードの間で切り替わることを特徴とする請求項５、６、または７に記載のコンピュータアレイ。
9. 前記命令が経路指定ワードである場合、前記プロセッサは、経路指定モードに切り替わることを特徴とする請求項８に記載のコンピュータアレイ。
10. 前記命令が処理ワードである場合、前記プロセッサは、処理モードに切り替わることを特徴とする請求項８または９に記載のコンピュータアレイ。
11. コンピュータアレイで使用するプロセッサであって、
    前記プロセッサを２つの直接隣接するプロセッサに接続するために少なくとも２つのリンクに接続するように適用された中央処理装置と、
    前記中央処理装置に接続されたメモリ装置とを備え、
    前記リンクのどちらかの命令により、前記中央処理装置を待機モードからアクティブモードにシフトさせることを特徴とするコンピュータアレイで使用するプロセッサ。
12. 前記中央処理装置は、４つの直接隣接するプロセッサに接続する全部で４つのリンクに対して、前記プロセッサを２つの付加的な直接隣接するプロセッサに接続する少なくとも２つの付加的なリンクに接続するようにさらに適用されることを特徴とする請求項１１に記載のコンピュータアレイで使用するプロセッサ。
13. 前記各リンクは、少なくとも１つのデータ回線および少なくとも１つの制御回線を備えたことを特徴とする請求項１２に記載のコンピュータアレイで使用するプロセッサ。
14. 前記中央処理装置は、３つのモードである電力を節約するための待機モードである第一モードと、経路指定タスクを行うための経路指定モードである第二モードと、処理タスクを行うための処理モードである第三モードを有し、前記リンクのうちの１つからの命令を受信すると、前記処理装置のモードの切り替えが起きることを特徴とする請求項１２または１３に記載のコンピュータアレイで使用するプロセッサ。
15. 前記中央処理装置は、経路指定接続ワードまたは処理コマンドワードを受信すると、前記待機モードから前記経路指定モードまたは前記処理モードにシフトし、前記経路指定タスクまたは前記処理タスクが終了するまで前記経路指定モードまたは前記処理モードの状態のままであり、その後に前記待機モードに戻ることを特徴とする請求項１４に記載のコンピュータアレイで使用するプロセッサ。
16. マルチプロセッサアレイを動作させる方法であって、
    前記アレイの一部のプロセッサを、少なくとも待機モードおよびタスクを実行する別のモードを有するマルチモードプロセッサとして指定するステップと、
    コマンドワードを受信すると前記指定されたプロセッサを前記他のモードに切り替えるステップと、
    前記コマンドワードを受信するとタスクを行うステップと、
    前記タスクが終了すると再び待機モードに切り替わるステップと
    を備えたことを特徴とするマルチプロセッサアレイを動作させる方法。
17. 経路指定ワードまたは処理コマンドワードを受信すると前記指定されたプロセッサを経路指定モードまたは処理モードに切り替えるステップと、
    経路指定タスクまたは処理タスクを行うステップと、
    前記タスクが終了すると待機モードに戻るステップと
    を備えたことを特徴とする請求項１６に記載のマルチプロセッサアレイを動作させる方法。

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