JP2009076596A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】相変化メモリの記憶層を構成する相変化膜と層間絶縁膜との剥がれを防止すると共に、層間絶縁膜と相変化膜との間に介在する接着層の構成原子が相変化膜内に拡散して相変化膜の特性を変動させる不具合を防止する。
【解決手段】層間絶縁膜２０上には抵抗素子ＲＭ１、ＲＭ２が形成されている。抵抗素子ＲＭ１、ＲＭ２のそれぞれは、プラグ２３（下部電極）と、その上部に積層された接着層２４、記憶層２５および上部電極２６によって構成されている。接着層２４は、記憶層２５と層間絶縁膜２０との界面剥離を防止するために設けられているが、プラグ２３（下部電極）の上面には、接着層２４が設けられていない。
【選択図】図２
【解決手段】層間絶縁膜２０上には抵抗素子ＲＭ１、ＲＭ２が形成されている。抵抗素子ＲＭ１、ＲＭ２のそれぞれは、プラグ２３（下部電極）と、その上部に積層された接着層２４、記憶層２５および上部電極２６によって構成されている。接着層２４は、記憶層２５と層間絶縁膜２０との界面剥離を防止するために設けられているが、プラグ２３（下部電極）の上面には、接着層２４が設けられていない。
【選択図】図２
Description
本発明は、半導体装置およびその製造技術に関し、特に、不揮発性相変化メモリを備えた半導体装置に適用して有効な技術に関するものである。
近年、次世代不揮発性半導体メモリとして、カルコゲナイド(chalcogenide)のような相変化材料を用いた相変化メモリ(Phase-change Random Access Memory；ＰＲＡＭ)が提案されている。この相変化メモリは、不揮発性でありながら、書き込み・読出しの動作がＤＲＡＭ(Dynamic Random Access Memory)と同程度に高速であると予想され、かつセル面積がフラッシュメモリと同程度に縮小可能であることから、次世代不揮発性メモリとして最有力視されている。
相変化メモリに用いられる相変化材料は、すでにＤＶＤ(Digital Versatile Disc)などの光ディスク媒体で使用されているが、ＤＶＤの場合は、相変化材料がアモルファス状態と結晶状態で光の反射率が異なる特性を利用している。例えば米国特許第５２５４３８２号（特許文献１）には、記録層として［（ＧｅｙＴｅ１−ｙ）ａ（ＳｂｚＴｅ１−ｚ）１−ａ］１−ｂ（Ｉｎ１−ｘＴｅｘ）ｂ（ここで、０．４≦ｙ≦０．６、０．３≦ｚ≦０．６、０．４≦ｚ≦０．６、０．１≦ａ≦０．５、０．０１≦ｂ≦０．３）で表される相変化材料を用いた光ディスク媒体が開示されている。これは、高速で結晶化が可能であるという特性を維持しつつ、非晶質状態の安定性を高め、データの長期保存性を向上することを目的として、Ｇｅ（ゲルマニウム）−Ｓｂ（アンチモン）−Ｔｅ（テルル）にＩｎ（インジウム）を添加したものである。
一方、相変化メモリの場合は、相変化材料がアモルファス状態と結晶状態で電気抵抗が数桁違う特性を利用し、メモリ素子として動作させるものである。相変化メモリのスイッチング、すなわち相変化材料のアモルファス状態から結晶状態への相変化およびその逆の変化は、相変化材料にパルス電圧を印加した際に発生するジュール熱を利用している。すなわち、アモルファス状態から結晶状態への相変化では、結晶化温度以上、融点以下となる電圧を印加し、結晶状態からアモルファス状態への相変化では、融点以上となる短パルスの電圧を加えて急冷する。
相変化メモリ用の相変化材料は、Ｇｅ２Ｓｂ２Ｔｅ５を中心に研究が進められており、例えば特開２００２−１０９７９７号公報（特許文献２）には、ＧｅＳｂＴｅを用いた記録素子が開示されている。
また、相変化メモリの一般的な構造については、「次世代光記録技術と材料」（エレクトロニクス材料・技術シリーズ、シーエムシー出版、２００４年発行）（非特許文献１）の９９頁、図６に記載がある。相変化メモリの場合、相変化膜と接する電極膜は、相変化膜のスイッチングの際に発生する熱に耐える必要があるため、この非特許文献１では、タングステンあるいはタングステンを含む合金が検討されている。また、低電流で相変化膜がスイッチングできるようにするために、下部電極は、相変化膜よりも面積の小さいプラグで構成されている。
一般に、上記したＧｅＳｂＴｅなどのカルコゲナイドは、層間絶縁膜材料である酸化シリコンとの密着性が悪いため、相変化メモリの製造時に相変化膜が層間絶縁膜から剥がれるという不具合が生じると、製造歩留まりの低下を引き起こす。そこで、相変化膜の剥がれを防止する方法として、相変化膜と層間絶縁膜との間に接着層を設ける構造が特開２００３−１７４１４４号公報（特許文献３）や特開２００６−３５２０８２号公報（特許文献４）で提案されている。
特許文献３では、接着層としてＴｉ（チタン）やドープトポリシリコンのような導電性材料を用いている。また、特許文献４では、接着層として、ＴｉＯ（酸化チタン）、ＮｂＯ（酸化ニオブ）、ＺｒＯ（酸化ジルコニウム）、ＨｆＯ（酸化ハフニウム）、ＴａＯ（酸化タンタル）、ＣｒＯ（酸化クロム）、ＭｏＯ（酸化モリブデン）、ＷＯ（酸化タングステン）、ＡｌＯ（酸化アルミニウム）のいずれかから選ばれた少なくとも一種以上の絶縁材料を用いている。
特開２００６−３５１９９２号公報（特許文献５）に記載された相変化メモリは、プラグ状の第１電極と、第１電極上の相変化膜と、相変化膜上の第２電極とからなる抵抗素子を有し、上記第１電極に対向する部分の近傍の相変化膜および第２電極の断面形状を凸状または凹状とすることによって、第１電極の上端・外縁付近の電流集中を抑制している。
米国特許第５２５４３８２号
特開２００２−１０９７９７号公報
特開２００３−１７４１４４号公報
特開２００６−３５２０８２号公報
特開２００６−３５１９９２号公報
「次世代光記録技術と材料」（エレクトロニクス材料・技術シリーズ、シーエムシー出版、２００４年発行）９９頁、図６
前述したように、相変化メモリにおいては、相変化膜と層間絶縁膜との剥がれを防止する方法として、特許文献３や特許文献４のように、相変化膜と層間絶縁膜との間に接着層を設けることが提案されている。
しかし、特許文献３のように、接着層を導電材料で構成した場合は、相変化メモリの書き換え時に接着層の面内を流れる電流が増加するために、書き換えに大きなエネルギーが必要になるという問題が生じる。一方、特許文献４のように、接着層を絶縁材料で構成した場合は、書き換え時に接着層の面内を大電流が流れることはない。
しかし、特許文献４に記載された構造によれば、相変化メモリの下部電極を構成するプラグと相変化膜との界面全体に接着層が形成されているので、書き換え時には接着層にある程度の電流が流れる。このため、書き換えを繰り返すと、接着層に電流が繰返し流れることとなり、接着層を構成する金属原子あるいは酸素原子が相変化膜内に拡散し、相変化材料の電気抵抗率を変動させる場合があり、信頼性を損なう場合が発生する可能性がある。
本発明の目的は、相変化メモリの記憶層を構成する相変化膜と層間絶縁膜との剥がれを防止すると共に、層間絶縁膜と相変化膜との間に介在する接着層の構成原子が相変化膜内に拡散して相変化膜の特性を変動させる不具合を防止することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明による半導体装置は、半導体基板の主面にトランジスタと相変化材料を含む抵抗素子とで構成された相変化メモリを備え、
前記抵抗素子は、前記トランジスタの上部に形成された層間絶縁膜内の導電性プラグからなる下部電極と、前記層間絶縁膜上に形成された絶縁材料からなる接着層と、前記接着層上に形成された前記相変化材料からなる記憶層と、前記記憶層上に形成された上部電極とを含んで構成され、
前記導電性プラグと前記記憶層は、少なくとも一部分が前記接着層を介することなく直接接しているものである。
前記抵抗素子は、前記トランジスタの上部に形成された層間絶縁膜内の導電性プラグからなる下部電極と、前記層間絶縁膜上に形成された絶縁材料からなる接着層と、前記接着層上に形成された前記相変化材料からなる記憶層と、前記記憶層上に形成された上部電極とを含んで構成され、
前記導電性プラグと前記記憶層は、少なくとも一部分が前記接着層を介することなく直接接しているものである。
本発明による半導体装置の製造方法は、半導体基板の主面にトランジスタと相変化材料を含む抵抗素子とで構成された相変化メモリを備えた半導体装置の製造方法であって、
（ａ）前記半導体基板の主面に前記トランジスタを形成する工程、
（ｂ）前記トランジスタの上部に層間絶縁膜を形成した後、前記層間絶縁膜上に絶縁膜を形成する工程、
（ｃ）前記絶縁膜および前記層間絶縁膜をエッチングして接続孔を形成した後、前記接続孔の内部に導電性プラグを形成し、前記トランジスタと前記導電性プラグとを電気的に接続する工程、
（ｄ）前記絶縁膜および前記導電性プラグを覆うように、相変化材料からなる薄膜を形成した後、前記薄膜上に導電膜を形成する工程、
（ｅ）前記導電膜および前記薄膜をパターニングすることにより、前記導電性プラグを下部電極とし、前記相変化材料からなる薄膜を記憶層とし、前記層間絶縁膜と前記記憶層との間に介在する前記絶縁膜を接着層とし、前記導電膜を上部電極とする前記抵抗素子を形成する工程を含んでいる。
（ａ）前記半導体基板の主面に前記トランジスタを形成する工程、
（ｂ）前記トランジスタの上部に層間絶縁膜を形成した後、前記層間絶縁膜上に絶縁膜を形成する工程、
（ｃ）前記絶縁膜および前記層間絶縁膜をエッチングして接続孔を形成した後、前記接続孔の内部に導電性プラグを形成し、前記トランジスタと前記導電性プラグとを電気的に接続する工程、
（ｄ）前記絶縁膜および前記導電性プラグを覆うように、相変化材料からなる薄膜を形成した後、前記薄膜上に導電膜を形成する工程、
（ｅ）前記導電膜および前記薄膜をパターニングすることにより、前記導電性プラグを下部電極とし、前記相変化材料からなる薄膜を記憶層とし、前記層間絶縁膜と前記記憶層との間に介在する前記絶縁膜を接着層とし、前記導電膜を上部電極とする前記抵抗素子を形成する工程を含んでいる。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
本発明によれば、記憶層と層間絶縁膜との界面に接着層を設けたことにより、記憶層と層間絶縁膜の剥離を防止することができる。また、層間絶縁膜上に接着層を設けたことにより、異種材料界面の数が増すので、界面熱抵抗が増加する。これにより、書き換え時にプラグ（下部電極）周辺の温度が上がり易くなるので、書き換えを低電力で行うことが可能となり、相変化メモリの低消費電力化を推進することができる。
また、本発明によれば、プラグ（下部電極）と記憶層とが直接接しているので、書き換え時には接着層を介さずに電流を流すことができる。これにより、書き換えによる接着層構成原子の記憶層内への拡散を防止できるので、記憶層の電気抵抗率の経年変化が抑えられる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
図１は、本発明の一実施の形態である半導体装置のメモリアレイ構成を示す要部回路図である。なお、図１は、説明が煩雑になるのを防ぐために、メモリアレイの一部（４本のワード線ＷＬ１〜ＷＬ４および４本のビット線ＢＬ１〜ＢＬ４）を示すに留めている。
ワード線ＷＬ１には、４つのメモリセル（ＭＣ１１〜ＭＣ１４）が接続されている。同様に、ワード線ＷＬ２〜ＷＬ４のそれぞれには、メモリセルＭＣ２１〜ＭＣ２４、ＭＣ３１〜ＭＣ３４、ＭＣ４１〜ＭＣ４４が接続されている。ワード線ＷＬ１〜ＷＬ４を駆動するのは、ワードドライバＷＤ１〜ＷＤ４である。ワードドライバＷＤ１〜ＷＤ４のいずれを選択するかは、ロウデコーダ（Ｘアドレスデコーダ）ＸＤＥＣからの信号により決まる。一方、ビット線ＢＬ１には、４つのメモリセル（ＭＣ１１〜ＭＣ４１）が接続されている。同様に、ビット線ＢＬ２、ＢＬ３、ＢＬ４のそれぞれには、メモリセルＭＣ１２〜ＭＣ４２、ＭＣ１３〜ＭＣ４３、ＭＣ１４〜ＭＣ４４が接続されている。
ビット線ＢＬ１〜ＢＬ４のそれぞれは、メモリアレイの外周に配置された選択トランジスタＱＤ１〜ＱＤ４のソース側に接続される。選択トランジスタＱＤ１、ＱＤ２は、互いのドレイン領域を共有し、選択トランジスタＱＤ３、ＱＤ４は、互いのドレイン領域を共有している。これらの選択トランジスタ（ＱＤ１〜ＱＤ４）は、各ビット線（ＢＬ１〜ＢＬ４）のプリチャージを行う機能を持つ。また、ビットデコーダＹＤＥＣ１あるいはビットデコーダＹＤＥＣ２からの信号を受けて所定のビット線ＢＬを選択する働きも持つ。この例では、ビットデコーダＹＤＥＣ１とビットデコーダＹＤＥＣ２は、ビット線２本置きに、選択するビット線ＢＬを交互に受け持つ。読み出しによる出力は、センスアンプＳＡにより検出される。
上記メモリセル（ＭＣ１１〜ＭＣ４４）のそれぞれは、１個のｎチャネル型ＭＯＳトランジスタからなるメモリセルトランジスタＱＭと、このメモリセルトランジスタＱＭに直列に接続された１個の抵抗素子ＲＭとによって構成されている。メモリセルトランジスタＱＭのゲート電極にはワード線ＷＬが接続されており、抵抗素子ＲＭの一方の電極にはビット線ＢＬが接続されている。
メモリアレイ以外の回路ブロックを構成する半導体素子は、特に限定されないが、典型的にはＣＭＯＳ(Complementary MOS、相補型ＭＯＳトランジスタ）トランジスタからなり、公知のＬＳＩ製造技術によって、半導体基板（チップ）上に形成される。
図中の符号ＶＰＬは各ワードドライバＷＤへの電源供給線、Ｖｄｄは電源電圧である。ＶＧＬは各ワードドライバーＷＤの電位引抜き線であり、ここでは接地電位に固定されている。ＳＬはソース線である。
次に、本実施の形態のメモリセルの具体的な構成を図２を用いて説明する。同図は、図１に示したメモリアレイの一部（メモリセルＭＣ１１、ＭＣ２１）を示す半導体基板の要部断面図である。
メモリセルＭＣ１１は、メモリセルトランジスタＱＭ１と抵抗素子ＲＭ１とで構成され、メモリセルＭＣ２１は、メモリセルトランジスタＱＭ２と抵抗素子ＲＭ２とで構成されている。メモリセルトランジスタＱＭ１、ＱＭ２のそれぞれは、例えばｐ型単結晶シリコンからなる半導体基板１のｐ型ウエル２に形成されたｎチャネル型ＭＯＳトランジスタであり、ゲート絶縁膜３とゲート電極４とＬＤＤ(Lightly Doped Drain)構造のｎ型半導体領域（ソース、ドレイン）６とを有している。ｎ型半導体領域６の一方（ソース）は、２個のメモリセルトランジスタＱＭ１、ＱＭ２によって共有されている。メモリセルトランジスタＱＭ１、ＱＭ２は、半導体基板１に形成された素子分離溝９によって隣接メモリセルと分離されている。
メモリセルトランジスタＱＭ１のゲート電極４は、ワード線ＷＬ１を構成し、メモリセルトランジスタＱＭ２のゲート電極４は、ワード線ＷＬ２を構成している。ゲート電極４（ワード線ＷＬ１、ＷＬ２）の表面にはＣｏシリサイド層７が形成されており、側壁にはサイドウォールスペーサ８が形成されている。また、ｎ型半導体領域（ソース、ドレイン）６の表面には、Ｃｏシリサイド層７が形成されている。
メモリセルトランジスタＱＭ１、ＱＭ２の上部には、層間絶縁膜１０が形成されており、その上面は、半導体基板１の全面で高さがほぼ一致するように平坦化されている。層間絶縁膜１０には、メモリセルトランジスタＱＭ１、ＱＭ２のｎ型半導体領域（ソース、ドレイン）６の表面を露出する接続孔１１、１２が形成されており、それらの内部には、Ｃｏシリサイド層７に接続されたプラグ１３が埋め込まれている。
層間絶縁膜１０の上部には、層間絶縁膜１４が形成されている。この層間絶縁膜１４には、配線溝１５、１６が形成されており、それらの内部には、第１層配線１７、１８が形成されている。配線溝１６の内部に形成された第１層配線１８は、接続孔１２の内部のプラグ１３を介してメモリセルトランジスタＱＭ１、ＱＭ２のｎ型半導体領域（ドレイン）６に接続されており、配線溝１５の内部に形成された第１層配線１７は、接続孔１１の内部のプラグ１３を介して、メモリセルトランジスタＱＭ１、ＱＭ２に共通のｎ型半導体領域（ソース）６に接続されている。この第１層配線１７は、図１に示したソース線ＳＬに相当する。
層間絶縁膜１４の上部には、層間絶縁膜２０が形成されている。この層間絶縁膜２０には、第１層配線１８を露出する接続孔２１、２２が形成されており、それらの内部にはプラグ２３が埋め込まれている。接続孔２１の内部のプラグ２３は、後述する抵抗素子ＲＭ１の下部電極を構成しており、第１層配線１８およびその下部のプラグ１３を介してメモリセルトランジスタＱＭ１のｎ型半導体領域（ドレイン）６に接続されている。また、接続孔２２の内部のプラグ２３は、抵抗素子ＲＭ２の下部電極を構成しており、第１層配線１８およびその下部のプラグ１３を介してメモリセルトランジスタＱＭ２のｎ型半導体領域（ドレイン）６に接続されている。
層間絶縁膜２０上には抵抗素子ＲＭ１、ＲＭ２が形成されている。抵抗素子ＲＭ１、ＲＭ２のそれぞれは、プラグ２３（下部電極）と、その上部に積層された接着層２４、記憶層２５および上部電極２６によって構成されており、上部電極２６の上部には、キャップ絶縁膜２７が形成されている。接着層２４は、記憶層２５と層間絶縁膜２０との界面剥離を防止するために設けられているが、本実施の形態では、プラグ２３（下部電極）の上面には、接着層２４が設けられていない。
抵抗素子ＲＭ１、ＲＭ２の上部には、層間絶縁膜２８が形成されている。この層間絶縁膜２８およびキャップ絶縁膜２７には、抵抗素子ＲＭ１、ＲＭ２の上部電極２６を露出する接続孔３０、３１が形成されており、それらの内部にはプラグ３２が埋め込まれている。
層間絶縁膜２８の上部には、第２層配線３３が形成されている。この第２層配線３３は、図１に示したビット線ＢＬ１に相当する。第２層配線３３（ビット線ＢＬ１）は、接続孔３０、３１の内部のプラグ３２を介して、抵抗素子ＲＭ１、ＲＭ２の上部電極２６に接続されている。なお、第２層配線３３の上部には、層間絶縁膜が形成されているが、その図示は省略する。また、この層間絶縁膜のさらに上部には、必要に応じて第３層配線が形成されることもある。
次に、図２に示したメモリセルの製造方法の一例を図３〜図８を用いて工程順に説明する。
まず、図３に示すように、ｐ型の単結晶シリコンからなる半導体基板１を用意し、その主面に公知の方法を用いてｐ型ウエル２および素子分離溝９を形成する。次に、ｐ型ウエル２にメモリセルトランジスタＱＭ１、ＱＭ２を形成する。
メモリセルトランジスタＱＭ１、ＱＭ２を形成するには、まず、ｐ型ウエル２の表面を熱処理および窒化処理することにより、酸窒化シリコン膜からなる膜厚１．５〜１０ｎｍ程度のゲート絶縁膜３を形成する。続いて、半導体基板１上にＣＶＤ法で膜厚１５０〜２００ｎｍ程度のｎ型多結晶シリコン膜を堆積した後、この多結晶シリコン膜をドライエッチングすることによって、ゲート電極４（ワード線ＷＬ１、ＷＬ２）を形成する。ゲート電極４（ワード線ＷＬ１、ＷＬ２）は、例えば多結晶シリコン膜とＷシリサイド膜との積層膜で代替することもできる。
次に、ｐ型ウエル２にＰ（リン）をイオン注入することによって、ゲート電極４の両側壁の下部にｎ−型半導体領域（符号省略）を形成する。続いて、半導体基板１上にＣＶＤ法で酸化シリコン膜を堆積した後、この酸化シリコン膜をドライエッチングすることによって、ゲート電極４の両側壁にサイドウォールスペーサ８を形成する。
次に、ｐ型ウエル２にＰをイオン注入することによって、ゲート電極４の両側壁の下部にｎ型半導体領域（ソース、ドレイン）６を形成する。続いて、公知のシリサイド技術を用いてゲート電極４の表面およびｎ型半導体領域（ソース、ドレイン）６の表面にそれぞれＣｏシリサイド層７を形成する。Ｃｏシリサイド層７は、例えばＮｉ（ニッケル）シリサイド、Ｔｉシリサイド、Ｗシリサイド、Ｐｔ（プラチナ）シリサイドのような他の金属シリサイドで代替することもできる。
次に、図４に示すように、半導体基板１上にＣＶＤ法を用いて酸化シリコン膜からなる層間絶縁膜１０を堆積した後、化学的機械研磨（Chemical Mechanical Polishing：ＣＭＰ）法を用いて層間絶縁膜１０の表面を平坦化する。層間絶縁膜１０は、例えばＢＰＳＧ(Boron-Doped Phospho Silicate Glass)膜やＳＯＧ(Spin On Glass)膜などで代替することもできる。次に、フォトレジスト膜をマスクにして層間絶縁膜１０をドライエッチングすることにより、ｎ型半導体領域（ソース、ドレイン）６の表面を露出する接続孔１１、１２を形成する。続いて、公知の方法を用いて接続孔１１、１２の内部にＷなどの主導体膜とＴｉ／ＴｉＮなどの導電性バリア膜とからなるプラグ１３を形成する。
次に、図５に示すように、層間絶縁膜１０上にＣＶＤ法を用いて酸化シリコン膜からなる層間絶縁膜１４を堆積し、続いてフォトレジスト膜をマスクにして層間絶縁膜１４をドライエッチングすることにより、接続孔１１の上部に配線溝１５を形成し、接続孔１２の上部に配線溝１６を形成する。次に、公知の方法を用いて配線溝１５、１６の内部にＷなどの主導体膜とＴｉ／ＴｉＮなどの導電性バリア膜とを埋め込むことによって、第１層配線１７、１８を形成する。
次に、図６に示すように、層間絶縁膜１４上にＣＶＤ法を用いて酸化シリコン膜からなる層間絶縁膜２０を堆積した後、層間絶縁膜２０上に、例えば五酸化タンタル（Ｔａ２Ｏ５）膜からなる接着層２４を形成する。接着層２４を形成するには、まず、層間絶縁膜２０上にスパッタリング法を用いてＴａ膜を堆積した後、Ｔａ膜をラジカル酸化することによってＴａ２Ｏ５膜とする。あるいは、酸化雰囲気中でＴａターゲットをスパッタすることによって、層間絶縁膜２０上にＴａ２Ｏ５膜を直接堆積してもよい。接着層２４は、Ｔａ２Ｏ５膜に代えて、ＴｉＯ膜、ＮｂＯ膜、ＺｒＯ膜、ＨｆＯ膜、ＣｒＯ膜、ＭｏＯ膜、ＷＯ膜、ＡｌＯ膜などの誘電体膜で構成することもできる。また、これらの誘電体膜を２層以上積層して接着層２４を形成することもできる。
続いてフォトレジスト膜をマスクにして接着層２４および層間絶縁膜２０をドライエッチングすることにより、第１層配線１８を露出する接続孔２１、２２を形成する。次に、公知の方法を用いて接続孔２１、２２の内部にＷなどの主導体膜とＴｉ／ＴｉＮなどの導電性バリア膜とからなるプラグ２３を形成する。接続孔２１の内部のプラグ２３は、抵抗素子ＲＭ１の下部電極を構成し、接続孔２２の内部のプラグ２３は、抵抗素子ＲＭ２の下部電極を構成する。
次に、図７に示すように、接着層２４上に抵抗素子ＲＭ１、ＲＭ２を形成する。抵抗素子ＲＭ１、ＲＭ２を形成するには、まず、接着層２４上にスパッタリング法でＧｅＳｂＴｅ膜またはＩｎＧｅＳｂＴｅ膜などの多元系カルコゲナイド膜を堆積し、続いてこのカルコゲナイド膜上にスパッタリング法でＷ膜を堆積した後、Ｗ膜上にＣＶＤ法で酸化シリコン膜からなるキャップ絶縁膜２７を堆積する。次に、フォトレジスト膜をマスクにしたドライエッチングでキャップ絶縁膜２７、Ｗ膜およびカルコゲナイド膜をドライエッチングすることによって、Ｗ膜からなる上部電極２６およびカルコゲナイド膜からなる記憶層２５を形成する。なお、このドライエッチングを行う際、記憶層２５の下部以外の領域の接着層２４をすべて除去してもよい。
次に、図８に示すように、抵抗素子ＲＭ１、ＲＭ２の上部にＣＶＤ法を用いて酸化シリコン膜からなる層間絶縁膜２８を堆積した後、ＣＭＰ法を用いて層間絶縁膜２８の表面を平坦化する。次に、フォトレジスト膜をマスクにして層間絶縁膜２８およびキャップ絶縁膜２７をドライエッチングすることにより、抵抗素子ＲＭ１、ＲＭ２のそれぞれの上部電極２６を露出する接続孔３０、３１を形成する。次に、公知の方法を用いて接続孔３０、３１の内部にＷなどの主導体膜とＴｉ／ＴｉＮなどの導電性バリア膜とからなるプラグ３２を形成する。その後、層間絶縁膜２８の上部にスパッタリング法などを用いてＡｌを主導体膜とする金属膜（図示せず）を堆積した後、フォトレジスト膜をマスクにしてこの金属膜をドライエッチングし、第２層配線３３を形成することにより、前記図２に示したメモリセルが完成する。
上記のように構成されたメモリセルＭＣ１１、ＭＣ２１は、抵抗素子ＲＭ１、ＲＭ２の記憶層２５と層間絶縁膜２０との間に接着層２４が形成されているので、記憶層２５と層間絶縁膜２０との密着性が向上し、両者の界面剥離を防止することができる。また、接着層２４は、絶縁材料（Ｔａ２Ｏ５膜など）で構成されているため、接着層２４の横方向（半導体基板１の主面に水平な方向）への電流の流れが生じないことから、書き換え時に大電流を必要としない。
抵抗素子ＲＭ１、ＲＭ２の下部電極を構成している接続孔２１、２２の内部のプラグ２３と記憶層２５は、接着層２４を介さずに直接接している。このため、プラグ２３（下部電極）と記憶層２５との間に電流が直接流れるので、接着層２４を構成する元素が書き換えによって記憶層２５に拡散する現象が防止できる。これにより、記憶層２５の電気抵抗率の経年変化が抑えられるので、信頼性の高い相変化メモリを提供することができる。
低抵抗状態（セット状態）のメモリセルに電流を流して高抵抗状態（リセット状態）にするリセット書き換えを行う際には、リセット状態の抵抗をセット状態の抵抗に比べて１００倍から１０００倍程度まで高くすることが望ましい。これは、メモリセルに電流を流して抵抗値を読み出す際の誤読み出しを防ぐためである。リセット書き換えにより上記の抵抗比を得るためには、本実施の形態のように、プラグ２３（下部電極）の表面全体を記憶層２５で覆うようにする。これは、プラグ２３（下部電極）の表面の一部でも記憶層２５で覆われていない箇所があると、その箇所が電流パスとなり、リセット状態の抵抗が減少するからである。
図９は、リセット書き換え時における記憶層２５とプラグ２３（下部電極）の界面付近の温度分布を示したものであり、図１０のＸ方向に沿った直線上の温度分布の計算結果の一例を示している。また、図９には、接着層２４が無いメモリセルに同じ電流を流した場合の温度分布も示してある。
いずれの場合も、記憶層２５とプラグ２３（下部電極）の界面付近では、プラグ２３の中心部の直上において温度が最も高く、プラグ２３の中心部から周辺部に近づくに従って温度が低下している。接着層２４を有する本発明の場合、プラグ２３の直径よりも広い範囲で記憶層２５の温度がその融点を超えている。これに対して、接着層２４が無い場合は、プラグ２３の周辺部において記憶層２５の温度がその融点以下になっている領域が存在する。これは、本発明の場合、接着層２４を有するためにプラグ２３の周辺部の熱抵抗が増えたためと考えられる。熱抵抗の増加分としては、接着層２４の熱抵抗以外に、記憶層２５とプラグ２３の界面の熱抵抗、および接着層２４と層間絶縁膜２０との界面の熱抵抗が考えられる。
界面の熱抵抗の大きさの一例として、例えばＭｏ上に酸化シリコン膜を形成した場合には、両者の界面に酸化シリコン膜の厚さに換算して数十ｎｍ程度の熱抵抗が存在することが知られている（「金属」Vol. 70, No.10, page 92-97 株式会社 アグネ技術センター、２０００年発行）。すなわち、例えば数ｎｍ程度膜厚の薄膜を形成して界面を増やすことにより、増えた膜厚以上に熱抵抗を増やすことができることが知られている。
本発明の相変化メモリも、記憶層２５とプラグ２３の界面に接着層２４を付加したことにより、接着層２４自身の熱抵抗以外に界面の熱抵抗が追加された結果、接着層２４が無い場合に比べてプラグ２３の周辺部の温度が上昇したものと考えられる。
図１１は、記憶層とプラグ（下部電極）の間に接着層を設けた相変化メモリの書き換え後における相分布図を示す断面図である。一方、記憶層とプラグ（下部電極）の間に接着層を設けない場合の相分布図を図１２に示す。
図１１に示すように、接着層２４を設けた場合は、プラグ２３の上面全体が高抵抗のアモルファス相２５ａで覆われるため、リセット書き換えの前後で、大きな抵抗値が得られる。しかし、接着層２４を設けない場合は、図１２に示すように、プラグ２３の周辺部が結晶層と接するため、この結晶層が電流パスになり、抵抗値が減少する。すなわち、接着層２４が無い場合に大きな抵抗比を得るためには、プラグ２３の周辺部にもアモルファス相２５ａを形成する必要があるので、さらに大きな電流を要することになる。
上記のような熱的な観点から考えると、接着層２４として有効な材料は、層間絶縁膜２０との界面熱抵抗が大きい絶縁材料、または、熱伝導率が層間絶縁膜２０よりも低い絶縁材料である。具体的には、ＴｉＯ、ＮｂＯ、ＺｒＯ、ＨｆＯ、ＴａＯ、ＣｒＯ、ＭｏＯ、ＷＯ、ＡｌＯのいずれかから選ばれた少なくとも一種以上の絶縁材料を用いることが有効である。
次に、本実施の形態のメモリセルの動作原理について説明する。相変化メモリは、ＤＶＤ記録メディアで用いられている相変化材料を半導体メモリに応用したデバイスである。ＤＶＤ記録メディアは、レーザパルスにより相変化材料をアモルファス状態または結晶状態に変化させ、アモルファス状態と結晶状態の屈折率の違いにより、情報を記録する。一方、相変化メモリは、メモリセルにパルス電圧を印加し、その電圧とパルス時間を調節することでアモルファス状態か結晶状態かを選択する。その際、電気抵抗がアモルファス状態と結晶状態とで約１０００倍以上異なるため、電気抵抗の違いで情報を記録する。
図１３に示すように、メモリセルの結晶状態からアモルファス状態へのスイッチング（リセット）では、比較的大きな電流の短時間パルス（リセットパルス）を流す。一方、アモルファス状態から結晶状態へのスイッチング（セット）では、比較的少ない電流の長時間パルス（セットパルス）を流す。
また、読み出し時には、メモリセルに少電流・短時間パルス（リードパルス）を流し、メモリセルの抵抗値から情報を読み出す。リセットパルスでは、大きな電流が流れることによりメモリセルは融解し、パルス幅が短いために冷却が急峻に行なわれることからメモリセルはアモルファス化する。一方、セットパルスでは、メモリセルの温度が結晶化温度を超える程度の電流を流す。これにより、メモリセルがアモルファスから結晶状態へと変化する（図１４）。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
前記実施の形態では、プラグ２３（下部電極）の上面全体に接着層２４を設けないようにしたが、プラグ２３（下部電極）の上面の一部に接着層２４が残っていてもよい。
前記実施の形態では、ＭＯＳトランジスタと抵抗素子とで構成された相変化メモリについて説明したが、本発明は、バイポーラトランジスタと抵抗素子とで構成された相変化メモリに適用することもできる。
本発明は、トランジスタと抵抗素子とで構成された相変化メモリに利用することができる。
１ 半導体基板
２ ｐ型ウエル
３ ゲート絶縁膜
４ ゲート電極
５ ｎ−型半導体領域
６ ｎ型半導体領域（ソース、ドレイン）
７ Ｃｏシリサイド層
８ サイドウォールスペーサ
９ 素子分離溝
１０ 層間絶縁膜
１１、１２ 接続孔
１３ プラグ
１４ 層間絶縁膜
１５、１６ 配線溝
１７、１８ 第１層配線
２０ 層間絶縁膜
２１、２２ 接続孔
２３ プラグ
２４ 接着層
２５ 記憶層
２５ａ アモルファス相
２６ 上部電極
２７ キャップ絶縁膜
２８ 層間絶縁膜
３０、３１ 接続孔
３２ プラグ
３３ 第２層配線
ＢＬ ビット線
ＭＣ メモリセル
ＱＤ 選択トランジスタ
ＱＭ メモリセルトランジスタ
ＲＭ 抵抗素子
ＳＡ センスアンプ
ＳＬ ソース線
Ｖｄｄ 電源電圧
ＶＧＬ 電位引抜き線
ＶＰＬ 電源供給線
ＷＤ ワードドライバ
ＷＬ ワード線
ＸＤＥＣ ロウデコーダ（Ｘアドレスデコーダ）
ＹＤＥＣ ビットデコーダ
２ ｐ型ウエル
３ ゲート絶縁膜
４ ゲート電極
５ ｎ−型半導体領域
６ ｎ型半導体領域（ソース、ドレイン）
７ Ｃｏシリサイド層
８ サイドウォールスペーサ
９ 素子分離溝
１０ 層間絶縁膜
１１、１２ 接続孔
１３ プラグ
１４ 層間絶縁膜
１５、１６ 配線溝
１７、１８ 第１層配線
２０ 層間絶縁膜
２１、２２ 接続孔
２３ プラグ
２４ 接着層
２５ 記憶層
２５ａ アモルファス相
２６ 上部電極
２７ キャップ絶縁膜
２８ 層間絶縁膜
３０、３１ 接続孔
３２ プラグ
３３ 第２層配線
ＢＬ ビット線
ＭＣ メモリセル
ＱＤ 選択トランジスタ
ＱＭ メモリセルトランジスタ
ＲＭ 抵抗素子
ＳＡ センスアンプ
ＳＬ ソース線
Ｖｄｄ 電源電圧
ＶＧＬ 電位引抜き線
ＶＰＬ 電源供給線
ＷＤ ワードドライバ
ＷＬ ワード線
ＸＤＥＣ ロウデコーダ（Ｘアドレスデコーダ）
ＹＤＥＣ ビットデコーダ
Claims (11)
- 半導体基板の主面にトランジスタと相変化材料を含む抵抗素子とで構成された相変化メモリを備えた半導体装置であって、
前記抵抗素子は、前記トランジスタの上部に形成された層間絶縁膜内の導電性プラグからなる下部電極と、前記層間絶縁膜上に形成された絶縁材料からなる接着層と、前記接着層上に形成された前記相変化材料からなる記憶層と、前記記憶層上に形成された上部電極とを含んで構成され、
前記導電性プラグと前記記憶層は、前記接着層を介することなく直接接していることを特徴とする半導体装置。 - 前記接着層を構成する絶縁材料は、誘電体膜からなることを特徴とする請求項１記載の半導体装置。
- 前記接着層を構成する絶縁材料の熱伝導率は、前記層間絶縁膜の熱伝導率よりも低いことを特徴とする請求項１記載の半導体装置。
- 前記接着層を構成する絶縁材料は、酸化チタン、酸化ニオブ、酸化ジルコニウム、酸化ハフニウム、酸化タンタル、酸化クロム、酸化モリブデン、酸化タングステン、酸化アルミニウムから選ばれた少なくとも一種以上の絶縁材料であることを特徴とする請求項１記載の半導体装置。
- 前記接着層を構成する絶縁材料は、酸化タンタルであることを特徴とする請求項４記載の半導体装置。
- 前記記憶層を構成する相変化材料は、ゲルマニウム・アンチモン・テルルまたはインジウム・ゲルマニウム・アンチモン・テルルであることを特徴とする請求項１記載の半導体装置。
- 半導体基板の主面にトランジスタと相変化材料を含む抵抗素子とで構成された相変化メモリを備えた半導体装置の製造方法であって、
（ａ）前記半導体基板の主面に前記トランジスタを形成する工程、
（ｂ）前記トランジスタの上部に層間絶縁膜を形成した後、前記層間絶縁膜上に絶縁膜を形成する工程、
（ｃ）前記絶縁膜および前記層間絶縁膜をエッチングして接続孔を形成した後、前記接続孔の内部に導電性プラグを形成し、前記トランジスタと前記導電性プラグとを電気的に接続する工程、
（ｄ）前記絶縁膜および前記導電性プラグを覆うように、相変化材料からなる薄膜を形成した後、前記薄膜上に導電膜を形成する工程、
（ｅ）前記導電膜および前記薄膜をパターニングすることにより、前記導電性プラグを下部電極とし、前記相変化材料からなる薄膜を記憶層とし、前記層間絶縁膜と前記記憶層との間に介在する前記絶縁膜を接着層とし、前記導電膜を上部電極とする前記抵抗素子を形成する工程。 - 前記接着層を構成する前記絶縁膜の熱伝導率は、前記層間絶縁膜の熱伝導率よりも低いことを特徴とする請求項７記載の半導体装置の製造方法。
- 前記接着層を構成する前記絶縁膜は、酸化チタン、酸化ニオブ、酸化ジルコニウム、酸化ハフニウム、酸化タンタル、酸化クロム、酸化モリブデン、酸化タングステン、酸化アルミニウムから選ばれた少なくとも一種以上の絶縁材料からなることを特徴とする請求項７記載の半導体装置の製造方法。
- 前記接着層を構成する前記絶縁膜は、酸化タンタルからなることを特徴とする請求項９記載の半導体装置の製造方法。
- 前記記憶層を構成する相変化材料は、ゲルマニウム・アンチモン・テルルまたはインジウム・ゲルマニウム・アンチモン・テルルであることを特徴とする請求項７記載の半導体装置の製造方法。
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2007
- 2007-09-19 JP JP2007242768A patent/JP2009076596A/ja active Pending
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