JP2009077065A - 撮像装置及び画素デ−タ取り込み方法 - Google Patents

Abstract

【課題】高画素数の撮像素子を用いた場合においても、適宜取り扱う画素デ−タ量を調整して低減し、消費電力を低減することができる撮像装置とその画素デ−タ取り込み方法を提供することを目的とする。
【解決手段】被写体からの入力光を光電変換して、第一の所定のクロックで順次画素デ−タを出力する撮像素子と、撮像素子が出力する画素デ−タを、第二の所定のクロックにより間引いて取り込むＡＤ変換部と、撮像素子に第一の所定のクロックを与え、ＡＤ変換部に第一の所定のクロックよりも大きな周期の第二の所定のクロックを与えるクロック生成部とを備える撮像装置とする。
【選択図】 図１

Description

本発明は、画素デ−タを適宜低減して取り込み、処理負荷を減らした撮像装置及びその撮像装置の画素デ−タ取り込み方法に関する。

ＣＣＤ等で構成される固体撮像素子から被写体像を取り込む撮像装置において、消費電力を低減させるため、撮像装置内で取り扱い処理する画像デ−タの容量を低減する種種の方法が提案されている。

例えば、高画素数のＣＣＤを用いた撮像素子の各画素から、全信号を読み出すと一画面相当分のデ−タ量も多くなる。そこで、マトリクス状に画素が配列されたＣＣＤからの信号読み出しに際し、複数の水平ライン毎に信号を間引きながら水平ラインを飛ばして読み出す、いわゆる間引き読み出しが行われる。これにより、間引いた水平ライン分に相当する垂直方向での画素デ−タが低減される。

また、ＣＣＤからの一画面相当分の画像デ−タの読み出し速度を向上させフレ−ムレ−トを向上させるために、ＣＣＤの読み出しモ−ドを複数設け、読み出す駆動周波数を高くする場合と低くする場合とで切り替える構成が、例えば特開２００３−６０９９４号公報に開示されている。また、これによりいわゆるレリ−ズタイムラグが短くできることが記載されている。
特開２００３−６０９９４号公報

しかし、撮像素子の画素デ−タ読み出しにかかる駆動周波数を変更するだけでは、読み出し速度は変わるものの、一画像分に相当する画像デ−タの低減にはつながらない。また、垂直方向での所謂間引き読み出しによる画像デ−タ低減のみにおいては、被写体像を再現する画像解像度等への影響から制限が大きく限界があった。また、撮像装置での画素デ−タの低減は、撮像装置の画像処理等後工程での消費電力やＣＰＵ等への負荷低減を考慮すると、できるだけ撮像素子に近い位置で行う必要があった。

本発明は上述の問題点に鑑み、高画素数の撮像素子を用いた場合においても、適宜取り扱う画素デ−タ量を調整して低減し、消費電力を低減することができる撮像装置とその画素デ−タ取り込み方法を提供することを目的とする。

この発明にかかる撮像装置は、被写体からの入力光を光電変換して、第一の所定のクロックで順次画素デ−タを出力する撮像素子と、撮像素子が出力する画素デ−タを、第二の所定のクロックにより間引いて取り込むＡＤ変換部と、撮像素子に第一の所定のクロックを与え、ＡＤ変換部に第一の所定のクロックよりも大きな周期の第二の所定のクロックを与えるクロック生成部とを備えることを特徴とする。

また、この発明にかかる撮像装置は、好ましくは撮像素子がマトリクス配列された複数の画素で構成され、画素デ−タを順次出力する複数の出力チャンネルを備え、ＡＤ変換部は、複数の出力チャンネルごとに個別に対応して複数備えられ、ＡＤ変換部が取り込む画素デ−タは、マトリクス配列の所定の列の画素に対応する画素デ−タであることを特徴とする。

また、好ましくはこの発明にかかる撮像装置が、少なくとも第一ＡＤ変換モ−ドと第二ＡＤ変換モ−ドとのうちから一つのＡＤ変換モ−ドを選択することが可能であり、クロック生成部は、選択されたＡＤ変換モ−ドに応じて、第一の所定のクロックと第二の所定のクロックとを切り替えてＡＤ変換部に与えることを特徴とする。

また、この発明にかかる撮像装置は、さらに好ましくは動画と静止画とを選択的に撮像することが可能であり、クロック生成部は、第一の所定のクロックと第二の所定のクロックとのいずれか一方をＡＤ変換部に与え、動画の撮像時に、ＡＤ変換部は、撮像素子が出力する画素デ−タを第二の所定のクロックにより間引いて取り込み、静止画の撮像時に、ＡＤ変換部は、撮像素子が出力する画素デ−タを第一の所定のクロックにより取り込むことを特徴とする。

また、この発明にかかる撮像装置は、さらに好ましくは撮像素子が、ＣＣＤであることを特徴とする。

また、この発明にかかる撮像装置は、さらに好ましくは撮像素子が、ベイヤ−配列の画素からなり、画素デ−タを順次出力する四つの出力チャンネルを備え、ＡＤ変換部は、出力チャンネルごとに対応して四つ備えられ、Ｒに対応する画素デ−タを取り込むＡＤ変換器と、Ｇｂに対応する画素デ−タを取り込むＡＤ変換器とが同一タイミングで画素デ−タを取り込み、Ｇｒに対応する画素デ−タを取り込むＡＤ変換器と、Ｂに対応する画素デ−タを取り込むＡＤ変換器とが同一タイミングで画素デ−タを取り込むことを特徴とする。

また、この発明にかかる撮像装置は、被写体からの入射光を光電変換して、出力クロックをトリガ−として順次画素デ−タを出力する撮像素子と、撮像素子に出力クロックを与える出力用タイミングジェネレ−タと、撮像素子が出力する画素デ−タを、入力クロックをトリガ−として間引いて取り込みアナログ信号をディジタル信号に変換するＡＤ変換部と、ＡＤ変換部に出力クロックよりも大きな周期の入力クロックを与える入力用タイミングジェネレ−タとを備えることを特徴とする。

また、この発明にかかる撮像装置のＡＤ変換部の画素デ−タ取り込み方法は、被写体からの入射光を光電変換する撮像素子と、撮像素子から入力される画素デ−タをディジタル変換するＡＤ変換部と、撮像素子の画素デ−タを出力するトリガ−となる第一のクロックと、ＡＤ変換部が画素デ−タを取り込むトリガ−となり第一のクロックより大きな周期の第二のクロックとを生成するクロック生成部と、を備える撮像装置において、撮像素子が、クロック生成部から入力される第一のクロックにより、ＡＤ変換部へ順次画素デ−タを出力する工程と、ＡＤ変換部が、出力された画素デ−タを、クロック生成部から入力される第二のクロックにより、撮像素子から間引いて取り込む工程とを有することを特徴とする。

また、この発明にかかる撮像装置のＡＤ変換部の画素デ−タ取り込み方法は、好ましくは撮像素子が、マトリクス状に配列された複数の画素から構成され、ＡＤ変換部が取り込む画素デ−タは、撮像素子の所定の列に対応する画素デ−タであることを特徴とする。

また、この発明にかかる撮像装置のＡＤ変換部の画素デ−タ取り込み方法は、撮像素子は、ＣＣＤであることを特徴とする。

また、この発明にかかる撮像装置のＡＤ変換部の画素デ−タ取り込み方法は、好ましくは撮像素子が、ベイヤ−配列であり、Ｒに対応する画素デ−タを出力するチャンネルと、Ｇｒに対応する画素デ−タを出力するチャンネルと、Ｇｂに対応する画素デ−タを出力するチャンネルと、Ｂに対応する画素デ−タを出力するチャンネルと、の四つの出力チャンネルを備え、クロック生成部が、第二のクロックを第一のタイミングと第一のタイミングとは異なる第二のタイミングでＡＤ変換部に出力する工程を有し、ＡＤ変換部は、Ｒに対応する画素デ−タを入力するチャンネルと、Ｇｒに対応する画素デ−タを入力するチャンネルと、Ｇｂに対応する画素デ−タを入力するチャンネルと、Ｂに対応する画素デ−タを入力するチャンネルと、の四つの入力チャンネルを備え、Ｒに対応する画素デ−タを入力するチャンネルと、Ｇｂに対応する画素デ−タを入力するチャンネルとが第一のタイミングで画素デ−タを各々取り込む工程と、Ｇｒに対応する画素デ−タを入力するチャンネルと、Ｂに対応する画素デ−タを入力するチャンネルとが第二のタイミングで画素デ−タを各々取り込む工程とを有することを特徴とする。

この発明により、高画素数の撮像素子を用いた場合でも、適宜処理デ−タ量を低減してフレ−ム処理速度を低下させることなく、低消費電力な撮像装置とすることができる。

図１は、本発明の実施形態にかかる撮像装置１について、その構成概念を模式的に示す図である。撮像対象となる被写体からの入射光は、レンズ１０にて集光されて撮像素子１１で光電変換される。撮像素子１１で得られた画素デ−タは、画素（pixel）ごとに所定の順序で順次出力され、アナログフロントエンド（ＡＦＥ：図示せず）を経由し、ＡＤ変換部１２にてアナログデ−タからディジタルデ−タへと変換される。ディジタルデ−タへと変換された画素デ−タは、ＡＳＩＣ等から構成される画像処理部１３に入力され、フレ−ム処理等により一画像分の画像デ−タへと加工処理される。

画像処理部１３では、中央演算装置であるＣＰＵ１５からの指示に従い、ＡＤ変換部１２から得られたディジタル画像デ−タに、ホワイトバランス、ハイパスフィルタ処理やノイズ低減処理等の様々な画像処理演算を行う。画像処理部１３で演算処理された画像デ−タは、ＲＡＭ１４等に記録することができる。ＲＡＭ１４は外付けのメモリとして構成してもよい。ＲＡＭ１４に記録しておくことで、画像デ−タを後日読み出して別途加工することも可能となる。

また、すべての処理はＣＰＵ１５からの指示にかかり、図示しないレリ−ズスイッチや各種設定処理等の操作を行う操作部１６からの操作信号もＣＰＵ１５に入力され、処理される。また、画像処理部１３での演算処理のための画像処理プログラム等は、フラッシュメモリ１７に予め記憶されており、処理に際して適宜読み出すことが可能となっている。

さらに、カ−ドインタ−フェ−ス１８を介してメモリカ−ド１９等に画像デ−タや画像処理にかかる様々な電子情報等を保存することも可能である。また、外部インタ−フェ−ス１ａを介して、撮像装置１内の画像デ−タやプログラム等を外部媒体へ読み出し、又は書き込み、又は演算処理等を行うことができる。また、表示部１ｂでは、画像を画面に表示して撮影者が画像の確認を行い、また必要な処理情報やメニュ−等の各種案内を表示できるように構成されている。

ＣＰＵ１５は、不図示のクロックジェネレ−タを備える。クロックジェネレ−タは、撮像装置１の様様なデバイスの駆動タイミングを制御するトリガとなるタイミングクロックを生成する。このクロックは、撮像素子１１にも入力され、撮像素子１１の各画素デ−タを撮像素子１１から所定のタイミングで読み出し出力するときのトリガとなり、そのタイミングを付与する。また、このクロックは、ＡＤ変換部１２にも入力され、ＡＤ変換部１２が画素デ−タを撮像素子１１から順次取り込むトリガとなり、そのタイミングを付与する。

この実施形態では、ＣＰＵ１５は、クロックジェネレ−タとして、第一のクロック生成部１５ａと第二のクロック生成部１５ｂとを備える。第一のクロック生成部１５ａで生成されるタイミングクロックは、撮像素子１１へと入力される。第二のクロック生成部１５ｂで生成されるタイミングクロックは、ＡＤ変換部１２へと入力される。

したがって、撮像素子１１とＡＤ変換部１２とは、それぞれ異なるタイミングクロックでトリガを付与され、動作することも可能となる。これにより、撮像素子１１は、ＡＤ変換部１２の動作タイミングとは別個独立に、第一のクロック生成部１５ａから与えられるトリガに従い、画素デ−タを順次出力することができる。また、ＡＤ変換部１２は、撮像素子１１の動作タイミングとは別個独立に、第二のクロック生成部１５ｂから与えられるトリガに従い、画素デ−タを順次取り込むことができる。

撮像素子１１とＡＤ変換部１２とクロックジェネレ−タとの関係について、図２に示す構成概念図を用いてさらに詳細に説明する。この図において、クロックジェネレ−タ１５ｃが備える第一のクロック生成部１５ｂは、第一のクロック２５を生成し撮像素子１１へ出力する。

撮像素子１１は、入力された第一のクロック２５に従い、順次画素デ−タをその出力チャンネルから出力する。この撮像装置１は、図３に示すようにｎ行ｍ列のベイヤ−配列の画素ユニット３００等から構成される。被写体からの入射光は、撮像素子１１上で結像し、被写体像の微小部分に対応する画素が、その光信号を電気信号へと光電変換する。

図３は、撮像素子１１の画素がベイヤ−（Bayer）配列されたＲ、Ｇｒ、Ｇｂ、Ｂからなる画素郡を基本ユニット３００等として、これをｎ行ｍ列に配列した構成を説明する図である。撮像素子１１は、基本ユニット３００等を構成するＲ、Ｇｒ、Ｇｂ、Ｂに対応して４つの出力チャンネルを備える。

撮像素子１１は、第一のクロック生成部１５ｂから第一のクロック２５が入力されると、基本ユニット３００の四つの画素Ｒ、Ｇｒ、Ｇｂ、Ｂの各画素デ−タを、各々Ｒチャンネル２１、Ｇｒチャンネル２２、Ｇｂチャンネル２３、Ｂチャンネル２４から同時に出力する。

各チャンネルから出力された画素デ−タは、各々ＡＤ変換部１２へと入力される。ＡＤ変換部１２は、Ｒチャンネル２１、Ｇｒチャンネル２２、Ｇｂチャンネル２３、Ｂチャンネル２４に対応して、各々ＡＤ変換機器１２ａ、ＡＤ変換器１２ｂ、ＡＤ変換器１２ｃ、ＡＤ変換器１２ｄを備える。そして、ＡＤ変換部１２は、第二のクロック生成部１５ａから第二のクロック２６，２７の入力があると、タイミングクロックにて各チャンネルから画素デ−タを取り込む。

第二のクロック２７は、ＡＤ変換器１２ａとＡＤ変換器１２ｃへと入力される。第二のクロック２６は、ＡＤ変換器１２ｂとＡＤ変換器１２ｄへと入力される。ここでは、第二のクロック２６は、第二のクロック２７よりも一パルス分遅延したタイミングクロックとする。

したがって、Ｒチャンネル２１からの基本ユニット３００のＲ画素デ−タは、第二のクロック生成部１５ａの第二のクロック２７のパルスタイミングにより、ＡＤ変換器１２ａへと取り込まれる。ＡＤ変換器１２ａでディジタル信号に変換されたＲ画素デ−タは、画像処理部１３へ出力され、所定の画像処理がされる。

また、Ｇｂチャンネル２３からの基本ユニット３００のＧｂ画素デ−タは、第二のクロック生成部１５ａの第二のクロック２７のパルスタイミングにより、ＡＤ変換器１２ｃへと取り込まれる。ＡＤ変換器１２ｃでディジタル信号に変換されたＧｂ画素デ−タは、画像処理部１３へ出力され、所定の画像処理がされる。

また、Ｇｒチャンネル２２からの基本ユニット３００のＧｒ画素デ−タは、第二のクロック生成部１５ａの第二のクロック２６のパルスタイミングにより、ＡＤ変換器１２ｂへと取り込まれる。ＡＤ変換器１２ｂでディジタル信号に変換されたＧｒ画素デ−タは、画像処理部１３へ出力され、所定の画像処理がされる。

また、Ｂチャンネル２４からの基本ユニット３００のＢ画素デ−タは、第二のクロック生成部１５ａの第二のクロック２６のパルスタイミングにより、ＡＤ変換器１２ｄへと取り込まれる。ＡＤ変換器１２ｄでディジタル信号に変換されたＢ画素デ−タは、画像処理部１３へ出力され、所定の画像処理がされる。

撮像素子１１は、基本ユニット３００の画素デ−タの出力が終われば、基本ユニット３１０の画素デ−タの出力をする。その後、同様に基本ユニット３２０の画素デ−タを出力し、基本ユニット３ｍ０の出力まで終われば、改行して基本ユニット３０１の画素デ−タの出力、基本ユニット３１１の画素デ−タの出力と続き、基本ユニット３ｍｎの出力まで終われば一画像分の画素デ−タがすべて出力されることとなる。

次に、クロックジェネレ−タ１５ｃで生成されるクロックについて、図４を用いて説明する。この図に示すのは、クロックジェネレ−タ１５ｃの第一のクロック生成部１５ｂで生成される第一のクロック２５と、第二のクロック生成部１５ａで生成される第二のクロック２６，２７である。図４（ｂ）に示すように、第二のクロック２６は、第二のクロック２７より一パルス分遅延したタイミングパルスとする。

これにより、第二のクロック２６により画素デ−タの取り込み動作をするＡＤ変換器１２ｂ、１２ｄと、第二のクロック２７により画素デ−タの取り込み動作をするＡＤ変換器１２ａ、１２ｃとで取り込みタイミングが異なることとできる。一方、撮像素子１１からは、図４に示す第一のクロック２５のタイミングにより、基本ユニット３００、３１０・・と基本ユニットごとに対応する画素デ−タが順次出力される。

この様子を図５を用いてさらに詳細に説明する。図５は、撮像素子１１の出力タイミングとＡＤ変換部１２の取り込みタイミング等を、横軸を時間軸として模式的に示すものである。

図５（ａ）（ｂ）に示すように、第一のクロック２５の各パルスに対応して、撮像素子１１から基本ユニット３００、３１０・・ごとに順次４つの画素デ−タが出力される。図５（ｃ）は、この様子を示すものであり、各パルスごとに基本ユニット３００の四つの画素デ−タ、基本ユニット３１０の四つの画素デ−タと順次、各チャンネルに出力される。各チャンネルに出力された画素デ−タは、次の画素デ−タが出力されるまでの間、そのチャンネルに保持される。

図５（ｄ）は、ＡＤ変換部１２が、上述のように出力された画素デ−タを、第二のクロックタイミングで取り込む状況を示すものである。ＡＤ変換器１２ａとＡＤ変換器１２ｃは、それぞれＲチャンネル２１とＧｂチャンネル２３の画素デ−タを、第二のクロック２７のタイミングにて取り込む。ＡＤ変換器１２ｂとＡＤ変換器１２ｄは、それぞれＧｒチャンネル２２とＢチャンネル２４の画素デ−タを、第二のクロック２６のタイミングにて取り込む。

第二のクロック２６と第二のクロック２７とでは、上述のように一パルス分のタイミングのずれがある。したがって、ＡＤ変換器１２ａとＡＤ変換器１２ｃは、基本ユニット３００に対応する画素デ−タをそれぞれ図５（ｅ）に示すＲ（０，０）、Ｇｂ（０，０）として取り込む。また、ＡＤ変換器１２ｂとＡＤ変換器１２ｄは、基本ユニット３１０に対応する画素デ−タをそれぞれ図５（ｅ）に示すＧｒ（１，０）、Ｂ（１，０）として取り込むこととなる。

以下、この動作を継続することにより、ＡＤ変換部１２では、実質的にいわゆる２画素間引きに相当する画素デ−タの取り込みが行える。また、画像処理部１３は、図５（ｆ）に示すクロックタイミングでＡＤ変換部１２から画素デ−タを取り込むので、図５（ｇ）に示すように水平方向に間引かれた画素デ−タとして、少ないデ−タ量を処理できることとなる。これにより、高画素数の撮像素子を用いた場合でも、適宜水平方向の画素間引きをした画像デ−タの処理とすることとできるので、ＣＰＵやＡＳＩＣ等における処理負荷を低減し、低消費電力とできる。また、撮像素子１１の出力トリガとなるクロックを変えなければ、フレ−ムレ−トの低下を招くこともない。また、画素デ−タの処理工程において、上流側、すなわち初期段階において画素間引きができるので、後工程すべてにおけるデ−タ量低減に貢献することとなり、消費電力低減の効果が大きい。

図６は、この撮像装置により、撮像素子１１の画素デ−タが水平方向（図６のｘ方向）に間引かれる様子を模式的に示すものである。ＡＤ変換部１２での画素デ−タの取り込みは、図５（ｅ）、（ｇ）に示すように、図６の画素郡６１に対応する画素デ−タとなる。これにより、撮像素子１１の画素郡６１に対応する列のみの画素デ−タがＡＤ変換部１２に取り込まれるので、それ以外の列に対応する画素デ−タは、撮像素子１１から出力はされるものの、ＡＤ変換部１２に取り込まれることはなく、実質的に間引かれることとなる。

なお、比較のために図７に、撮像素子からの出力とＡＤ変換部の取り込み等が同一クロックで動作する場合について示している。図７（ｂ）に示すクロックで、撮像素子から図７（ａ）の基本ユニット３００、３１０、３２０・・に対応する全画素デ−タが図７（ｃ）に示すように出力される。ＡＤ変換部１２は、図７（ｄ）のようにその全デ−タを取り込み、ディジタル信号に変換して出力する。画像処理部１３は、図７（ｅ）に示すように、その全デ−タを取り込むので、多量のデ−タを処理することとなる。

この実施形態の撮像装置では、撮像素子１１からの出力タイミングは変更しなくても実現できるが、出力タイミングを変更するものと組み合わせて実施してもよい。また、他の画素間引き技術や低消費電力化技術、低負荷技術と組み合わせて実施してもよい。例えば、ＣＣＤ等の撮像素子において、実施される垂直間引き等と組み合わせて用いてもよい。

また、第一のクロック２５と第二のクロック２６、第二のクロック２７は、この例に限られず、適宜タイミングを変更して設計することができる。また、いわゆる水平２画素間引きに限られず、４画素間引き、６画素間引き、８画素間引き等、偶数画素間引きとしてもよい。

また、撮像素子からの出力チャンネルは、４チャンネルに限られず１チャンネルでもよく、任意のチャンネル数とできる。例えば、１チャンネルとする場合には、撮像素子１１の間引かれる列は、特定の列でなくてもよい。

また、ＲチャンネルとＧｂチャンネルを一組とし、ＧｒチャンネルとＢチャンネルを一組とし、それぞれの組ごとに同一のパルスタイミングを付与することとしなくてもよい。タイミングクロックは、各チャンネルごとに、適宜設計できる。また、ＡＤ変換器は、各チャンネルに個々に対応して、同数備えることが好ましい。

また、図７に示すＡＤ変換部の画素デ−タ取り込みと、本発明の取り込みを組み合わせて用いてもよい。例えば、動画撮像モ−ドでは、フレ−ムレ−トの遅延の発生を低減するため本発明を適用して間引きし、静止画撮像モ−ドでは、個々の画像を高精細とするため図７に示す全画素対応としてもよい。また、動画像撮像モ−ドでは、本発明のいわゆる４画素間引きとし、静止画撮像モ−ドでは、２画素間引きとしてもよい。これにより、撮像モ−ドに応じて、適宜、適切な画素デ−タ取り込みとできるので、消費電力の低減等と要求される撮像スペックとを両立することができる。

なお、クロックジェネレ−タ１５ｃはＣＰＵ１５内に備えていなくてもよく、撮像装置１内のいずれかの個所に適宜設けることとしてもよい。また、第一のクロック生成部１５ｂと第二のクロック生成部１５ａとは、機能上、二つのタイミングクロックを生成できればよいのであり、物理的に分離している必要はない。例えば、第一のクロック生成部１５ｂを基本クロックジェネレ−タとして構成し、第二のクロック生成部１５ａをタイミング調整部として構成し、基本クロックを加工調整するようにしてもよい。また、予め所定のタイミング周期等を複数記憶しておき、オペレ−タが撮影モ−ド等に応じて、任意に設定又は選択できることとしてもよい。

また、オペレ−タが希望する撮像解像度に応じて、対応するクロックタイミングを選択し、又は設定できるように構成してもよい。例えば、動画像撮像モ−ドでは３メガピクセル相当とし、静止画撮像モ−ドでは１０メガピクセル相当とし、それぞれ対応するタイミングクロックを設定し、又は選択できることとしてもよい。３メガピクセルとすれば、ＡＳＩＣ処理も早くなり時間遅れが低減でき、またＬＣＤ等への表示の遅延も低減でき、リアルタイムでの表示に貢献する。

この発明により、高画素数の撮像素子を用いた撮像装置においても、ＡＤ変換部の段階から処理デ−タ量を減らし、その後の後工程も含めて一貫して消費電力を低減できる。また、ＡＤ変換部のクロックの周波数を低くできるので、ＡＤ変換部での消費電力も少なくできる。また、デ−タ量を減らせるので、ＣＰＵ等の負荷も減り、処理時間が短く早く処理できる。これにより、レリ−ズタイムラグを低減でき、さらに余裕をもったメモリの使用が可能となる。

コンパクトカメラや一眼レフカメラを典型例として、被写体等からの入射光を撮像素子で光電変換して撮像する撮像装置やカメラシステム、コピ−機、ファクシミリ等のイメ−ジデ−タを取得する機器全般に利用することができる。

実施形態にかかる撮像装置の構成概念図 撮像素子とＡＤ変換部等の構成概念図 撮像素子の画素構成模式図 生成クロック概念図 画素デ−タの出力と取り込みの説明概念図 水平方向の画素間引きの説明概念図 比較例にかかるＡＤ変換部の取り込み画素デ−タ説明図

符号の説明

１・・撮像装置、１０・・レンズ、１１・・撮像素子、１２・・ＡＤ変換部、１３・・画像処理部、１４・・ＲＡＭ、１５・・ＣＰＵ、１６・・操作部、１７・・フラッシュメモリ、１８・・カ−ドＩ／Ｆ、１９・・メモリ−カ−ド、１ａ・・外部Ｉ／Ｆ、１ｂ・・表示部、１５ａ・・第一のクロック生成部、１５ｂ・・第二のクロック生成部

Claims (11)

1. 被写体からの入力光を光電変換して、第一の所定のクロックで順次画素デ−タを出力する撮像素子と、
   該撮像素子が出力する画素デ−タを、第二の所定のクロックにより間引いて取り込むＡＤ変換部と、
   該撮像素子に該第一の所定のクロックを与え、該ＡＤ変換部に該第一の所定のクロックよりも大きな周期の該第二の所定のクロックを与えるクロック生成部と
   を備えることを特徴とする撮像装置。
2. 請求項１に記載の撮像装置において、
   前記撮像素子は、
   マトリクス配列された複数の画素で構成され、前記画素デ−タを順次出力する複数の出力チャンネルを備え、
   前記ＡＤ変換部は、該複数の出力チャンネルごとに個別に対応して複数備えられ、
   該ＡＤ変換部が取り込む画素デ−タは、該マトリクス配列の所定の列の画素に対応する画素デ−タである
   ことを特徴とする撮像装置。
3. 請求項１に記載の撮像装置において、
   前記撮像装置は、少なくとも第一ＡＤ変換モ−ドと第二ＡＤ変換モ−ドとのうちから一つのＡＤ変換モ−ドを選択することが可能であり、
   前記クロック生成部は、前記選択されたＡＤ変換モ−ドに応じて、前記第一の所定のクロックと前記第二の所定のクロックとを切り替えて前記ＡＤ変換部に与える
   ことを特徴とする撮像装置。
4. 請求項１乃至請求項３のいずれか一項に記載する撮像装置において、
   前記撮像装置は、動画と静止画とを選択的に撮像することが可能であり、
   前記クロック生成部は、前記第一の所定のクロックと前記第二の所定のクロックとのいずれか一方を前記ＡＤ変換部に与え、
   該動画の撮像時に、該ＡＤ変換部は、前記撮像素子が出力する画素デ−タを該第二の所定のクロックにより間引いて取り込み、
   該静止画の撮像時に、該ＡＤ変換部は、該撮像素子が出力する画素デ−タを該第一の所定のクロックにより取り込む
   ことを特徴とする撮像装置。
5. 請求項１乃至請求項４のいずれか一項に記載する撮像装置において、
   前記撮像素子は、ＣＣＤである
   ことを特徴とする撮像装置。
6. 請求項１乃至請求項５のいずれか一項に記載する撮像装置において、
   前記撮像素子は、ベイヤ−配列の画素からなり、前記画素デ−タを順次出力する四つの出力チャンネルを備え、
   前記ＡＤ変換部は、
   該出力チャンネルごとに対応して四つ備えられ、
   Ｒに対応する画素デ−タを取り込むＡＤ変換器と、Ｇｂに対応する画素デ−タを取り込むＡＤ変換器とが同一タイミングで該画素デ−タを取り込み、
   Ｇｒに対応する画素デ−タを取り込むＡＤ変換器と、Ｂに対応する画素デ−タを取り込むＡＤ変換器とが同一タイミングで該画素デ−タを取り込む
   ことを特徴とする撮像装置。
7. 被写体からの入射光を光電変換して、出力クロックをトリガ−として順次画素デ−タを出力する撮像素子と、
   該撮像素子に該出力クロックを与える出力用タイミングジェネレ−タと、
   該撮像素子が出力する画素デ−タを、入力クロックをトリガ−として間引いて取り込みアナログ信号をディジタル信号に変換するＡＤ変換部と、
   該ＡＤ変換部に該出力クロックよりも大きな周期の該入力クロックを与える入力用タイミングジェネレ−タと、
   を備えることを特徴とする撮像装置。
8. 被写体からの入射光を光電変換する撮像素子と、
   該撮像素子から入力される画素デ−タをディジタル変換するＡＤ変換部と、
   該撮像素子の画素デ−タを出力するトリガ−となる第一のクロックと、ＡＤ変換部が該画素デ−タを取り込むトリガ−となり、第一のクロックより大きな周期の第二のクロックとを生成するクロック生成部と、
   を備える撮像装置において、
   該撮像素子が、該クロック生成部から入力される第一のクロックにより、該ＡＤ変換部へ順次画素デ−タを出力する工程と、
   該ＡＤ変換部が、該出力された画素デ−タを、該クロック生成部から入力される第二のクロックにより、該撮像素子から間引いて取り込む工程とを有する
   ことを特徴とするＡＤ変換部の画素デ−タ取り込み方法。
9. 請求項８に記載するＡＤ変換部の画素デ−タ取り込み方法において、
   前記撮像素子は、マトリクス状に配列された複数の画素から構成され、
   前記ＡＤ変換部が取り込む画素デ−タは、該撮像素子の所定の列に対応する画素デ−タである
   ことを特徴とするＡＤ変換部の画素デ−タ取り込み方法。
10. 請求項８又は請求項９に記載するＡＤ変換部の画素デ−タ取り込み方法において、
    前記撮像素子は、ＣＣＤである
    ことを特徴とするＡＤ変換部の画素デ−タ取り込み方法。
11. 請求項８乃至請求項１０のいずれか一項に記載するＡＤ変換部の画素デ−タ取り込み方法において、
    前記撮像素子は、ベイヤ−配列であり、Ｒに対応する画素デ−タを出力するチャンネルと、Ｇｒに対応する画素デ−タを出力するチャンネルと、Ｇｂに対応する画素デ−タを出力するチャンネルと、Ｂに対応する画素デ−タを出力するチャンネルと、の四つの出力チャンネルを備え、
    前記クロック生成部が、第二のクロックを第一のタイミングと第一のタイミングとは異なる第二のタイミングで前記ＡＤ変換部に出力する工程を有し、
    該ＡＤ変換部は、該Ｒに対応する画素デ−タを入力するチャンネルと、該Ｇｒに対応する画素デ−タを入力するチャンネルと、該Ｇｂに対応する画素デ−タを入力するチャンネルと、該Ｂに対応する画素デ−タを入力するチャンネルと、の四つの入力チャンネルを備え、
    該Ｒに対応する画素デ−タを入力するチャンネルと、該Ｇｂに対応する画素デ−タを入力するチャンネルとが第一のタイミングで該画素デ−タを各々取り込む工程と、
    該Ｇｒに対応する画素デ−タを入力するチャンネルと、該Ｂに対応する画素デ−タを入力するチャンネルと、が第二のタイミングで該画素デ−タを各々取り込む工程とを有する
    ことを特徴とするＡＤ変換部の画素デ−タ取り込み方法。

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