JP2009086252A - 画像表示装置 - Google Patents
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Abstract
【課題】画像表示装置において、スイッチング素子のしきい値電圧シフトに起因するリーク電流の増加を抑止すること。
【解決手段】有機発光素子ＯＬＥＤと、有機発光素子ＯＬＥＤの発光を制御する駆動トランジスタＴｄと、駆動トランジスタＴｄに接続される容量Ｃｓと、有機発光素子ＯＬＥＤに電源電圧を供給する電源線１０と、有機発光素子ＯＬＥＤの発光輝度に応じた画像データを出力する画像信号線１４と、画像データを容量Ｃｓに供給するタイミングを制御するスイッチングトランジスタＴｓと、画像信号線１４とスイッチングトランジスタＴｓとの間に直列に挿入されるスイッチングトランジスタＴｓ＿ｄｕｍと、スイッチングトランジスタＴｓおよびスイッチングトランジスタＴｓ＿ｄｕｍの導通を制御する走査線１３と、を備える。
【選択図】 図１
【解決手段】有機発光素子ＯＬＥＤと、有機発光素子ＯＬＥＤの発光を制御する駆動トランジスタＴｄと、駆動トランジスタＴｄに接続される容量Ｃｓと、有機発光素子ＯＬＥＤに電源電圧を供給する電源線１０と、有機発光素子ＯＬＥＤの発光輝度に応じた画像データを出力する画像信号線１４と、画像データを容量Ｃｓに供給するタイミングを制御するスイッチングトランジスタＴｓと、画像信号線１４とスイッチングトランジスタＴｓとの間に直列に挿入されるスイッチングトランジスタＴｓ＿ｄｕｍと、スイッチングトランジスタＴｓおよびスイッチングトランジスタＴｓ＿ｄｕｍの導通を制御する走査線１３と、を備える。
【選択図】 図１
Description
本発明は、有機ＥＬディスプレイ装置等の画像表示装置に関するものである。
従来から、発光層に注入された正孔と電子とが再結合することによって光を生じる機能を有する有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）素子を用いた画像表示装置が提案されている。
この種の画像表示装置では、例えばアモルファスシリコンや多結晶シリコン等で形成された薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：以下「ＴＦＴ」という）や有機ＥＬ素子の一つである有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ：以下「ＯＬＥＤ」という）などが各画素を構成しており、各画素がマトリックス状に配置されている。そして、各画素に適切な電流値が設定されることにより、各画素の輝度が制御され、所望の画像が表示される（例えば、非特許文献１など）。
Ｓ．Ｏｎｏ，ｅｔ ａｌ．（２００３）．Ｐｉｘｅｌ Ｃｉｒｃｕｉｔ ｆｏｒ ａ−Ｓｉ ＡＭ−ＯＬＥＤ．Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ＩＤＷ ’０３，ｐｐ．２５５−２５８．
ところで、この種の画像表示装置で用いられるＴＦＴ（特にアモルファスシリコンの場合）では、ゲート−ソース間に高電圧の負バイアスが継続して印加された場合に、ＴＦＴのオン電圧を決定するしきい値電圧が負側にシフトしてしまうといった現象が生起することを本願発明者らは見出した。
例えば、ＯＬＥＤの発光輝度に応じた画像データ電位の供給を制御するＴＦＴのしきい値電圧が負方向にシフトした場合には、このＴＦＴにおけるオフ電流（リーク電流）が増加する。その結果、ＯＬＥＤに流れる発光電流が変動することとなって、コントラスト比が低下したり、輝度むらが発生したりする場合があるという問題点があった。
本発明は、上記に鑑みてなされたものであって、ＴＦＴのしきい値電圧シフトに起因するリーク電流の増加を抑止することができる画像表示装置を提供することを目的とする。
上述した課題を解決し、目的を達成するため、本発明にかかる画像表示装置は、発光素子と、前記発光素子の発光を制御する駆動素子と、前記駆動素子に接続される容量素子と、前記発光素子に電源電圧を供給する電源線と、前記発光素子の発光輝度に応じた画像データを出力する画像信号線と、前記画像データを前記容量素子に供給するタイミングを制御する第１スイッチング素子と、前記画像信号線と前記第１スイッチング素子との間に直列に挿入される第２スイッチング素子と、前記第１スイッチング素子および前記第２スイッチング素子の導通を制御する走査線と、を備えたことを特徴とする。
また、つぎの発明にかかる画像表示装置は、上記の発明において、一端が前記第１スイッチング素子と前記第２スイッチング素子との接続端に接続され、他端が前記走査線に接続される第２容量素子をさらに備えたことを特徴とする。
また、つぎの発明にかかる画像表示装置は、上記の発明において、一端が前記第１スイッチング素子と前記第２スイッチング素子との接続端に接続され、他端が前記第１容量素子に前記画像データが保持されている期間中、略一定の電位を維持する電位線に接続される第３容量素子をさらに備えたことを特徴とする。
また、つぎの発明にかかる画像表示装置は、上記の発明において、前記発光素子を発光させるときの前記電源電圧をＶＤＤ、前記第１スイッチング素子および前記第２スイッチング素子をオン制御するときの制御電圧をＶｇＨおよびオフ制御するときの制御電圧をＶｇＬとするとき、前記第２容量素子の容量値Ｃ２と前記第３容量素子の容量値Ｃ３とが、次式による条件を満たしていることを特徴とする。
Ｃ２／(Ｃ２＋Ｃ３)≦ＶＤＤ／(ＶｇＨ−ＶｇＬ)
Ｃ２／(Ｃ２＋Ｃ３)≦ＶＤＤ／(ＶｇＨ−ＶｇＬ)
また、つぎの発明にかかる画像表示装置は、上記の発明において、前記第２容量素子、前記第３容量素子の少なくとも一つを寄生容量として利用する場合、前記発光素子を発光させるときの前記電源電圧ＶＤＤと、前記第１スイッチング素子および前記第２スイッチング素子をオン制御するときの制御電圧ＶｇＨおよびオフ制御するときの制御電圧ＶｇＬとが、次式による条件を満たしていることを特徴とする。
ＶＤＤ／(ＶｇＨ−ＶｇＬ)＞Ｃ２／(Ｃ２＋Ｃ３)
ＶＤＤ／(ＶｇＨ−ＶｇＬ)＞Ｃ２／(Ｃ２＋Ｃ３)
本発明にかかる画像表示装置によれば、画像信号線と第１スイッチング素子との間に直列に挿入される第２スイッチング素子によって、第１スイッチング素子が受ける負電圧ストレスが軽減されるので、第１スイッチング素子のしきい値電圧シフトに起因するリーク電流の増加を抑止することができるという効果を奏する。
以下、本発明の好適な実施の形態にかかる画像表示装置を図面に基づいて詳細に説明する。なお、以下の実施の形態によって本発明が限定されるものではない。
（本願課題を解決するための画素回路の構成）
まず、本願課題を解決するための好適な画素回路の構成について説明する。図１は、本発明の好適な実施の形態にかかる画像表示装置の１画素を構成する画素回路の構成を示す図である。同図に示すように、この画素回路は、有機発光素子ＯＬＥＤ、駆動トランジスタＴｄ、保持容量Ｃｓ（容量素子）、保持容量Ｃｓと画像信号線１４との電気的接続を制御するように直列に接続されたスイッチングトランジスタＴｓ，Ｔｓ＿ｄｕｍ、ならびにスイッチングトランジスタＴｓとスイッチングトランジスタＴｓ＿ｄｕｍとの接続端に付加される付加容量Ｃｓｅｌ（第２容量素子）および付加容量Ｃｚ（第３容量素子）を備えるように構成されている。
まず、本願課題を解決するための好適な画素回路の構成について説明する。図１は、本発明の好適な実施の形態にかかる画像表示装置の１画素を構成する画素回路の構成を示す図である。同図に示すように、この画素回路は、有機発光素子ＯＬＥＤ、駆動トランジスタＴｄ、保持容量Ｃｓ（容量素子）、保持容量Ｃｓと画像信号線１４との電気的接続を制御するように直列に接続されたスイッチングトランジスタＴｓ，Ｔｓ＿ｄｕｍ、ならびにスイッチングトランジスタＴｓとスイッチングトランジスタＴｓ＿ｄｕｍとの接続端に付加される付加容量Ｃｓｅｌ（第２容量素子）および付加容量Ｃｚ（第３容量素子）を備えるように構成されている。
図１において、駆動トランジスタＴｄは、ゲート電極・ソース電極間に与えられる電位差に応じて有機発光素子ＯＬＥＤに流れる電流量を制御するための駆動素子である。有機発光素子ＯＬＥＤは、アノード層と、カソード層と、アノード層およびカソード層の間に介在され、有機材料からなる発光層とを少なくとも備えた構造を有している。アノード層およびカソード層の材料としては、ＡｌまたはＡｌとＮｄとの合金、その他のＡｌ合金、Ｃｕ、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、Ｍｇ，Ｃａ，Ａｌ，ＩＺＯ等の金属材料が用いられ、例えば、アノード層としてＡｌが、カソード層としてＭｇおよびＣａの積層体が用いられる。また、発光層の材料としては、フタルシアニン、トリスアルミニウム錯体、ベンゾキノリノラト、ベリリウム錯体等の有機材料が用いられる。このような有機発光素子ＯＬＥＤは、発光層に注入された正孔と電子とが再結合することによって光
を生じる機能を有する。
を生じる機能を有する。
駆動トランジスタＴｄ、スイッチングトランジスタＴｓ，Ｔｓ＿ｄｕｍは、例えば、薄膜トランジスタ（ＴＦＴ）により構成される。なお、スイッチングトランジスタＴｓが本発明における第１のスイッチング素子に、スイッチングトランジスタＴｓ＿ｄｕｍが本発明における第２のスイッチング素子にそれぞれ対応する。各薄膜トランジスタのチャネル（Ｎ型またはＰ型）については、Ｎ型、Ｐ型のいずれのタイプを用いてもよいが、本実施形態ではＮ型を用いる場合を一例として示している。
電源線１０は、駆動トランジスタＴｄおよび保持容量Ｃｓの一端に所定電圧を供給する。走査線１３は、スイッチングトランジスタＴｓ，Ｔｓ＿ｄｕｍを制御するための制御信号を供給する。画像信号線１４は、有機発光素子ＯＬＥＤの発光輝度に対応する画像信号（画像データ）を供給する。保持容量Ｃｓは、画像信号線１４から供給された画像データ電位を保持する容量素子であり、例えば、保持容量Ｃｓの一端は電源線１０に接続され、他端（図中の接続端Ａを形成する）は駆動トランジスタＴｄのゲート電極（スイッチングトランジスタＴｓのドレイン電極でもある）に接続されている。
スイッチングトランジスタＴｓ＿ｄｕｍ、付加容量Ｃｓｅｌ，Ｃｚは、スイッチングトランジスタＴｓが受ける過度のストレス（後述する「負電圧ストレス」）を軽減するために付加されたＴＦＴおよび容量素子である。スイッチングトランジスタＴｓ＿ｄｕｍの一端を成すドレイン電極はスイッチングトランジスタＴｓのソース電極と接続され、その他端を成すソース電極は画像信号線１４に接続されている。付加容量Ｃｓｅｌの一端はスイッチングトランジスタＴｓとスイッチングトランジスタＴｓ＿ｄｕｍの接続端（図中の接続端Ｂ）に接続され、他端は走査線１３に接続されている。一方、付加容量Ｃｚの一端は、付加容量Ｃｓｅｌと同様に接続端Ｂに接続され、他端は制御線１５に接続されている。
なお、図１の構成では、有機発光素子ＯＬＥＤのアノード電極側をグラウンド線に、カソード電極側を電源線１０にそれぞれ接続するようにしているが、有機発光素子ＯＬＥＤのアノード電極側を電源線１０に、カソード電極側をグラウンド線にそれぞれ接続してもよいし、あるいは、有機発光素子ＯＬＥＤの両側に電源線を接続し、両電源線の電位を変動させてもよい。
また、図１の構成では、有機発光素子ＯＬＥＤのカソード電極と駆動トランジスタＴｄのドレイン電極とを接続するようなアノードコモンの構成としているが、駆動トランジスタＴｄのソース電極と有機発光素子ＯＬＥＤのアノード電極とを接続するようなカソードコモンの構成としてもよい。
また、図１の構成では、付加容量Ｃｚの他端が制御線１５に接続される構成を示しているが、この構成に限定されるものではない。制御線１５としては、後述する書き込み期間において、一定の電位を供給できる機能を有していればよい。したがって、図１の構成であれば、付加容量Ｃｚの他端の接続先として、例えば電源線１０を選択することができる。なお、電源線１０に代わるものとしては、自身の画素回路における電源線だけでなく、他の画素回路の電源線であってもよい。
（基本画素回路の作用）
ここで、本実施の形態にかかる図１の画素回路の作用を説明する前に、図１の構成からスイッチングトランジスタＴｓ＿ｄｕｍ、付加容量Ｃｓｅｌ，Ｃｚを省略した画素回路（以下「基本画素回路」と称する）の作用について図２〜図５の各図面を参照して説明する。
ここで、本実施の形態にかかる図１の画素回路の作用を説明する前に、図１の構成からスイッチングトランジスタＴｓ＿ｄｕｍ、付加容量Ｃｓｅｌ，Ｃｚを省略した画素回路（以下「基本画素回路」と称する）の作用について図２〜図５の各図面を参照して説明する。
図２は、ここで定義した基本画素回路の構成を示す図であり、図３は、図２の画素回路の動作を説明するためのシーケンス図である。なお、図２の画素回路にあっては、一般的に、図３に示すようなＤｕｔｙ調節期間、書き込み期間および発光期間という３つの動作期間に区分される。これらの動作期間において、Ｄｕｔｙ調節期間および書き込み期間は、発光制御のための準備期間(非発光期間)として位置づけられ、この非発光期間と発光期間とを１フレームとするフレーム動作が画像表示装置の各画素回路において繰り返し実行され、図示を省略した画像表示装置の表示パネル上に所望の画像が表示される。
図３において、非発光期間では、電源線１０がＧＮＤに設定され、保持容量Ｃｓに記憶／保持されている前フレームの画像データ電位（Ｖｄａｔａ’）を新たな画像データ電位（Ｖｄａｔａ）に変更するための処理、すなわち発光輝度の変更処理が実行される。なお、発光輝度の変更処理は、書き込み期間において、画像信号線１４の電位をＶｄＬからＶｄａｔａとすることにより実行される。一方、発光期間では、電源線１０が−ＶＤＤ（＜ＧＮＤ）に設定され、かつ、保持容量Ｃｓに記憶／保持された画像データ電位が駆動トランジスタＴｄのゲート−ソース間に印加されることにより、有機発光素子ＯＬＥＤが発光制御される。
つぎに、発光期間と非発光期間とにおいて、スイッチングトランジスタＴｓのゲート・ソース間に印加されるバイアス電圧(以下「Ｖｇｓ」と表記）の変化について図４および
図５を参照して説明する。ここで、図４は、発光期間中において、基本画素回路の要部に生ずる電位および電位差を示す図であり、図５は、非発光期間（Ｄｕｔｙ調整期間）中において、基本画素回路の要部に生ずる電位および電位差を示す図である。なお、以下の説明において、ソースとはトランジスタに流れる電流パスの低電位側を指し、ドレインとはトランジスタに流れる電流パスの高電位側を指すものとする。したがって、ソースおよびドレインの電位の大小関係によって、トランジスタの端子の呼称が変更される場合もある。
図５を参照して説明する。ここで、図４は、発光期間中において、基本画素回路の要部に生ずる電位および電位差を示す図であり、図５は、非発光期間（Ｄｕｔｙ調整期間）中において、基本画素回路の要部に生ずる電位および電位差を示す図である。なお、以下の説明において、ソースとはトランジスタに流れる電流パスの低電位側を指し、ドレインとはトランジスタに流れる電流パスの高電位側を指すものとする。したがって、ソースおよびドレインの電位の大小関係によって、トランジスタの端子の呼称が変更される場合もある。
図４において、発光期間中では電源線１０は−ＶＤＤに設定され、走査線１３はＶｇＬに設定される。また、保持容量ＣｓにはＶｄａｔａの電圧が記憶／保持されているので、発光期間中における接続端Ａの電位Ｖａは、次式で表される。
Ｖａ＝Ｖｄａｔａ−ＶＤＤ …（１）
Ｖａ＝Ｖｄａｔａ−ＶＤＤ …（１）
したがって、発光期間中におけるスイッチングトランジスタＴｓのＶｇｓ（以下「Ｖｇｓ＿ｅｍｉｔ」と表記）は、次式で表される。
Ｖｇｓ＿ｅｍｉｔ＝ＶｇＬ−Ｖａ＝ＶｇＬ−（Ｖｄａｔａ−ＶＤＤ） …（２）
Ｖｇｓ＿ｅｍｉｔ＝ＶｇＬ−Ｖａ＝ＶｇＬ−（Ｖｄａｔａ−ＶＤＤ） …（２）
一方、図５において、非発光期間中では電源線１０はＧＮＤに設定され、走査線１３はＶｇＬに設定される。また、保持容量ＣｓにはＶｄａｔａの電圧（実際には、前回のフレームにおける画像データ電位Ｖｄａｔａ’が保持されているが、説明の容易性の観点からＶｄａｔａ’＝Ｖｄａｔａとする）が記憶／保持されているので、非発光期間中における接続端Ａの電位Ｖａは、次式で表される。
Ｖａ＝Ｖｄａｔａ …（３）
Ｖａ＝Ｖｄａｔａ …（３）
したがって、非発光期間中におけるスイッチングトランジスタＴｓのＶｇｓ（以下「Ｖｇｓ＿ｖａｎｉｓｈ」と表記）は、次式で表される。
Ｖｇｓ＿ｖａｎｉｓｈ＝ＶｇＬ−Ｖａ＝ＶｇＬ−Ｖｄａｔａ …（４）
Ｖｇｓ＿ｖａｎｉｓｈ＝ＶｇＬ−Ｖａ＝ＶｇＬ−Ｖｄａｔａ …（４）
図３のシーケンス図にも示されるように、スイッチングトランジスタＴｓは、発光期間および非発光期間（書き込み期間（自身に対するデータ書き込み時のみ）を除く）において、オフに制御される。
ここで、スイッチングトランジスタＴｓをオフに制御するために必要なゲート・ソース間電圧をＶｇｓ＿ｏｆｆで表す。すると、発光期間では、回路動作に必要な条件として以下の条件式を満足する必要がある。
Ｖｇｓ＿ｅｍｉｔ＝ＶｇＬ−（Ｖｄａｔａ−ＶＤＤ）≦Ｖｇｓ＿ｏｆｆ …（５）
なお、上式における「Ｖｇｓ＿ｏｆｆ」は、スイッチングトランジスタＴｓのＶ−Ｉ特性や画像表示装置の仕様などから設定される定数である。
Ｖｇｓ＿ｅｍｉｔ＝ＶｇＬ−（Ｖｄａｔａ−ＶＤＤ）≦Ｖｇｓ＿ｏｆｆ …（５）
なお、上式における「Ｖｇｓ＿ｏｆｆ」は、スイッチングトランジスタＴｓのＶ−Ｉ特性や画像表示装置の仕様などから設定される定数である。
上記（５）式を変形すると、
ＶｇＬ≦（Ｖｄａｔａ−ＶＤＤ）＋Ｖｇｓ＿ｏｆｆ …（６）
となる。
ＶｇＬ≦（Ｖｄａｔａ−ＶＤＤ）＋Ｖｇｓ＿ｏｆｆ …（６）
となる。
Ｖｄａｔａは、階調に応じた画像信号線１４から供給される画像データ電位であり、通常、最低階調表示時に最低電位をとり、最高階調表示時に最高電位をとる。いま、最低電位をＶｄＬとすると、ＶｇＬの満たすべき条件式は、上記（６）式のＶｄａｔａにＶｄＬを代入することにより、次式で表される。
ＶｇＬ≦（ＶｄＬ−ＶＤＤ）＋Ｖｇｓ＿ｏｆｆ …（７）
すなわち、発光期間において、スイッチングトランジスタＴｓをオフに制御するためには、「ＶｇＬ」を「ＶｄＬ−ＶＤＤ＋Ｖｇｓ＿ｏｆｆ」以下に設定すればよい。
ＶｇＬ≦（ＶｄＬ−ＶＤＤ）＋Ｖｇｓ＿ｏｆｆ …（７）
すなわち、発光期間において、スイッチングトランジスタＴｓをオフに制御するためには、「ＶｇＬ」を「ＶｄＬ−ＶＤＤ＋Ｖｇｓ＿ｏｆｆ」以下に設定すればよい。
なお、上記（５）式は、発光期間中のＶｇｓ（すなわちＶｇｓ＿ｅｍｉｔ）のみに注目して算出した条件式であるが、この条件式は非発光期間においても自動的に満足する。なぜなら、上記（４）式および（５）式の関係式から、常に、
Ｖｇｓ＿ｖａｎｉｓｈ＜Ｖｇｓ＿ｅｍｉｔ …（８）
の不等式が成立するため、（７）式を満足する「ＶｇＬ」は、自動的に
Ｖｇｓ＿ｖａｎｉｓｈ＜Ｖｇｓ＿ｏｆｆ …（９）
を満足させることになるからである。
Ｖｇｓ＿ｖａｎｉｓｈ＜Ｖｇｓ＿ｅｍｉｔ …（８）
の不等式が成立するため、（７）式を満足する「ＶｇＬ」は、自動的に
Ｖｇｓ＿ｖａｎｉｓｈ＜Ｖｇｓ＿ｏｆｆ …（９）
を満足させることになるからである。
（スイッチングトランジスタＴｓが受けるストレス）
つぎに、スイッチングトランジスタＴｓが受けるストレスについて説明する。なお、このストレスは、後述のようにスイッチングトランジスタＴｓのゲート−ソース間に過度の負電圧が継続して印加されることに起因するものであり、以下「負電圧ストレス」と呼称する。
つぎに、スイッチングトランジスタＴｓが受けるストレスについて説明する。なお、このストレスは、後述のようにスイッチングトランジスタＴｓのゲート−ソース間に過度の負電圧が継続して印加されることに起因するものであり、以下「負電圧ストレス」と呼称する。
ここで、上記Ｖｇｓ＿ｖａｎｉｓｈ、Ｖｇｓ＿ｅｍｉｔ、およびＶｇｓ＿ｏｆｆの３者間の関係を整理する。
まず、上記（５）式および（８）式から、次式に示す不等式の関係がある。
Ｖｇｓ＿ｖａｎｉｓｈ＜Ｖｇｓ＿ｅｍｉｔ≦Ｖｇｓ＿ｏｆｆ …（１０）
また、上記（２）式および（４）式から、次式の関係も成立する。
Ｖｇｓ＿ｖａｎｉｓｈ＝Ｖｇｓ＿ｅｍｉｔ−ＶＤＤ …（１１）
まず、上記（５）式および（８）式から、次式に示す不等式の関係がある。
Ｖｇｓ＿ｖａｎｉｓｈ＜Ｖｇｓ＿ｅｍｉｔ≦Ｖｇｓ＿ｏｆｆ …（１０）
また、上記（２）式および（４）式から、次式の関係も成立する。
Ｖｇｓ＿ｖａｎｉｓｈ＝Ｖｇｓ＿ｅｍｉｔ−ＶＤＤ …（１１）
したがって、上記（１０）式および（１１）式を満たすようなＶｇＬが設定されるとき、非発光期間中においては、スイッチングトランジスタＴｓをオフに設定するよりもさらに低いゲート電位が印加されることとなる。すなわち、非発光期間中においては、過度の負電圧ストレスが加えられていることになる。特に、前フレームにおいて、高階調表示を行っていた場合には、Ｖｄａｔａに高電位が設定されているので、スイッチングトランジスタＴｓが受ける負電圧ストレスは大きくなる。
また、保持容量Ｃｓに記憶／保持されるＶｄａｔａのうち、最高階調表示をＶｄＨとし、最低階調表示をＶｄＬとすると、スイッチングトランジスタＴｓに加えられる負電圧ス
トレスを表す最も厳しい条件式は、（４）次において、Ｖｄａｔａ＝ＶｄＨと置き、（６）式において、Ｖｄａｔａ＝ＶｄＬと置くことにより、
Ｖｇｓ＿ｖａｎｉｓｈ＝ＶｇＬ−ＶｄＨ …（１２）
ＶｇＬ＝ＶｄＬ−ＶＤＤ＋Ｖｇｓ＿ｏｆｆ …（１３）
という関係式が得られ、さらに、（１３）式を（１２）式に代入することにより、
Ｖｇｓ＿ｖａｎｉｓｈ＝（ＶｄＬ−ＶＤＤ＋Ｖｇｓ＿ｏｆｆ）−ＶｄＨ
＝（ＶｄＬ−ＶｄＨ）−ＶＤＤ＋Ｖｇｓ＿ｏｆｆ …（１４）
という関係式が得られる。
トレスを表す最も厳しい条件式は、（４）次において、Ｖｄａｔａ＝ＶｄＨと置き、（６）式において、Ｖｄａｔａ＝ＶｄＬと置くことにより、
Ｖｇｓ＿ｖａｎｉｓｈ＝ＶｇＬ−ＶｄＨ …（１２）
ＶｇＬ＝ＶｄＬ−ＶＤＤ＋Ｖｇｓ＿ｏｆｆ …（１３）
という関係式が得られ、さらに、（１３）式を（１２）式に代入することにより、
Ｖｇｓ＿ｖａｎｉｓｈ＝（ＶｄＬ−ＶＤＤ＋Ｖｇｓ＿ｏｆｆ）−ＶｄＨ
＝（ＶｄＬ−ＶｄＨ）−ＶＤＤ＋Ｖｇｓ＿ｏｆｆ …（１４）
という関係式が得られる。
例えば、典型的な値として、ＶｄＬ＝０［Ｖ］、ＶｄＨ＝１０［Ｖ］、ＶＤＤ＝１５［Ｖ］、Ｖｇｓ＿ｏｆｆ＝−５［Ｖ］を用いた場合には、ＶｇＬ＝（ＶｄＬ−ＶＤＤ）＋Ｖｇｓ＿ｏｆｆ＝０−（１５）−５＝−２０となるので、ＶｇＬとして、−２０［Ｖ］程度に設定する必要がある。
また、この場合、Ｖｇｓ＿ｖａｎｉｓｈ＝ＶｇＬ−Ｖｄａｔａ＝−２０−Ｖｄａｔａとなるが、Ｖｄａｔａには、ＶｄＬ≦Ｖｄａｔａ≦ＶｄＨの関係がある。したがって、最も厳しい場合を想定すると、Ｖｇｓ＿ｖａｎｉｓｈ＝−２０−ＶｄＨ＝−２０−１０＝−３０となり、スイッチングトランジスタＴｓへの負電圧ストレスが、−３０［Ｖ］にも達することになる。
（負電圧ストレスによる特性変化）
図６は、負電圧ストレスが印加されたスイッチングトランジスタＴｓの特性変化を示す図である。より詳細には、６０℃の環境下において、初期状態のＩ−Ｖ特性（波形Ｋ１）と、スイッチングトランジスタＴｓのゲート−ソース間に駆動時をシミュレートした電圧パルスを２４時間継続して与えた直後のＩ−Ｖ特性（波形Ｋ１’）とをそれぞれプロットしたものである。なお、詳細な計算等については省略するが、初期状態の波形におけるしきい値電圧は“０．０６Ｖ”であるのに対し、２４時間後の波形におけるしきい値電圧は“−２．６１Ｖ”である。したがって、２４時間後の波形では初期状態の波形に比べて、“−２．６７Ｖ”のしきい電圧シフトが生じたことになる。
図６は、負電圧ストレスが印加されたスイッチングトランジスタＴｓの特性変化を示す図である。より詳細には、６０℃の環境下において、初期状態のＩ−Ｖ特性（波形Ｋ１）と、スイッチングトランジスタＴｓのゲート−ソース間に駆動時をシミュレートした電圧パルスを２４時間継続して与えた直後のＩ−Ｖ特性（波形Ｋ１’）とをそれぞれプロットしたものである。なお、詳細な計算等については省略するが、初期状態の波形におけるしきい値電圧は“０．０６Ｖ”であるのに対し、２４時間後の波形におけるしきい値電圧は“−２．６１Ｖ”である。したがって、２４時間後の波形では初期状態の波形に比べて、“−２．６７Ｖ”のしきい電圧シフトが生じたことになる。
このしきい値電圧シフトにより、最低階調を表示させたときであっても、スイッチングトランジスタＴｓは、画像信号線１４と保持容量Ｃｓの間の接続を十分にオフさせることができなくなり、図７に示すような画像信号線１４から保持容量Ｃｓに向かうリーク電流が流れることになる。
ここで、このリーク電流の大きさがどの程度の値をとるものか、図６に示す例から概算する。図６において、太実線Ｎ１はスイッチングトランジスタＴｓがオフとなるＶｇｓ＝−５Ｖの位置に縦軸に平行に引いた直線である。したがって、波形Ｋ１と直線Ｎ１との交点Ｍ１は初期状態におけるリーク電流を表し、波形Ｋ１’と直線Ｎ１との交点Ｍ１’は２４時間後のリーク電流を表すことになる。同図に示されるように、交点Ｍ１’の電流値は交点Ｍ１の電流値に比べて１桁以上増加している。
上記のようなリーク電流は、保持容量Ｃｓに流れ込み、接続端Ａの電位を上昇させることになる。その結果、有機発光素子ＯＬＥＤに流れる電流は増加し、画素回路の輝度が意図したよりも明るく発光してしまうので、コントラスト比の低下や輝度むらの発生といった表示異常が生起する可能性がある。
（本発明にかかる課題解決手法）
つぎに、上述した本発明にかかる課題、すなわち「ＴＦＴのしきい値電圧シフトに起因するリーク電流の増加を抑止する」という本願課題の解決手法について説明する。
つぎに、上述した本発明にかかる課題、すなわち「ＴＦＴのしきい値電圧シフトに起因するリーク電流の増加を抑止する」という本願課題の解決手法について説明する。
上記では、画像表示装置における表示異常の要因として、スイッチングトランジスタＴｓの特性変化について説明してきた。この特性変化は、スイッチングトランジスタＴｓのリーク電流の増加に起因することが大であり、スイッチングトランジスタＴｓに対する過度の負電圧ストレスが主因となって生起する現象である。つまり、画像表示装置に生起する表示異常を改善するためには、スイッチングトランジスタＴｓが受ける負電圧ストレス（特に、非発光期間中の負電圧ストレス）を軽減すればよいことになる。
そこで、本実施の形態では、前述の図１に示される、スイッチングトランジスタＴｓ＿ｄｕｍ、付加容量Ｃｓｅｌおよび付加容量Ｃｚを設けることとしている。なお、これらの構成により、以下の作用が生ずる。
（１）画像信号線１４と保持容量Ｃｓとの間に、２つの接続端が形成される。すなわち、スイッチングトランジスタＴｓと保持容量Ｃｓとが接続される接続端Ａ、およびスイッチングトランジスタＴｓとスイッチングトランジスタＴｓ＿ｄｕｍとが接続される接続端Ｂが形成されることになる。
（２）接続端Ｂと走査線１３との間に設けられた付加容量Ｃｓｅｌと、接続端Ｂと制御線１５との間に設けられた付加容量Ｃｚとにより、接続端Ｂの電位Ｖｂが調節され、スイッチングトランジスタＴｓに対する負電圧ストレスが軽減されることになる。なお、これらの付加容量Ｃｓｅｌ，Ｃｚは、スイッチングトランジスタＴｓ＿ｄｕｍに対する負電圧ストレスをも軽減する作用がある。
（２）接続端Ｂと走査線１３との間に設けられた付加容量Ｃｓｅｌと、接続端Ｂと制御線１５との間に設けられた付加容量Ｃｚとにより、接続端Ｂの電位Ｖｂが調節され、スイッチングトランジスタＴｓに対する負電圧ストレスが軽減されることになる。なお、これらの付加容量Ｃｓｅｌ，Ｃｚは、スイッチングトランジスタＴｓ＿ｄｕｍに対する負電圧ストレスをも軽減する作用がある。
（スイッチングトランジスタＴｓ，Ｔｓ＿ｄｕｍが受ける負電圧ストレス）
つぎに、本実施の形態にかかる画素回路において、スイッチングトランジスタＴｓ，Ｔｓ＿ｄｕｍが受ける負電圧ストレスについて、発光期間および非発光期間に区別して説明する。
つぎに、本実施の形態にかかる画素回路において、スイッチングトランジスタＴｓ，Ｔｓ＿ｄｕｍが受ける負電圧ストレスについて、発光期間および非発光期間に区別して説明する。
（発光期間中の負電圧ストレス）
いま、発光期間中の接続端Ａ，Ｂの各電位を「Ｖａ＿ｅｍｉｔ」、「Ｖｂ＿ｅｍｉｔ」と置くと、それぞれの大きさは次式で表すことができる。
Ｖａ＿ｅｍｉｔ＝Ｖｄａｔａ−ＶＤＤ …（１５）
Ｖｂ＿ｅｍｉｔ＝Ｖｄａｔａ−Ｃｓｅｌ／(Ｃｓｅｌ＋Ｃｚ)×(ＶｇＨ−ＶｇＬ) …（１６）
いま、発光期間中の接続端Ａ，Ｂの各電位を「Ｖａ＿ｅｍｉｔ」、「Ｖｂ＿ｅｍｉｔ」と置くと、それぞれの大きさは次式で表すことができる。
Ｖａ＿ｅｍｉｔ＝Ｖｄａｔａ−ＶＤＤ …（１５）
Ｖｂ＿ｅｍｉｔ＝Ｖｄａｔａ−Ｃｓｅｌ／(Ｃｓｅｌ＋Ｃｚ)×(ＶｇＨ−ＶｇＬ) …（１６）
上式において、ＶｇＬは、発光期間中のＶａ＿ｅｍｉｔが
ＶｇＬ−Ｖａ＿ｅｍｉｔ≦Ｖｇｓ＿ｏｆｆ …（１７）
を満たすように設定された電圧である。
ＶｇＬ−Ｖａ＿ｅｍｉｔ≦Ｖｇｓ＿ｏｆｆ …（１７）
を満たすように設定された電圧である。
ただし、Ｖａ＿ｅｍｉｔとＶｂ＿ｅｍｉｔとが、
Ｖａ＿ｅｍｉｔ＞Ｖｂ＿ｅｍｉｔ …（１８）
という値をとる場合には、
Ｖｇｓ＿ｅｍｉｔ＝ＶｇＬ−Ｖａ＿ｅｍｉｔ＜Ｖｇｓ＿ｏｆｆ …（１９）
ＶｇＬ−Ｖｂ＿ｅｍｉｔ＞ＶｇＬ−Ｖａ＿ｅｍｉｔ …（２０）
という両者の関係から、
ＶｇＬ−Ｖｂ＿ｅｍｉｔ＞Ｖｇｓ＿ｏｆｆ …（２１）
となる場合もあり、スイッチングトランジスタＴｓのソースがＡ点からＢ点に変更され、接続端Ａから接続端Ｂに向かうリーク電流が流れてしまうことになる。このリーク電流を防止するため、
Ｖａ＿ｅｍｉｔ＜Ｖｂ＿ｅｍｉｔ …（２２）
を満たすようにＣｓｅｌ，Ｃｚを設計することが好ましい。
具体的には、上記（１５）式および（１６）式から、
ＶＤＤ＜(Ｃｓｅｌ／(Ｃｓｅｌ＋Ｃｚ))×(ＶｇＨ−ＶｇＬ) …（２３）
の関係を満たすように、Ｃｓｅｌ，Ｃｚを設計すればよい。
Ｖａ＿ｅｍｉｔ＞Ｖｂ＿ｅｍｉｔ …（１８）
という値をとる場合には、
Ｖｇｓ＿ｅｍｉｔ＝ＶｇＬ−Ｖａ＿ｅｍｉｔ＜Ｖｇｓ＿ｏｆｆ …（１９）
ＶｇＬ−Ｖｂ＿ｅｍｉｔ＞ＶｇＬ−Ｖａ＿ｅｍｉｔ …（２０）
という両者の関係から、
ＶｇＬ−Ｖｂ＿ｅｍｉｔ＞Ｖｇｓ＿ｏｆｆ …（２１）
となる場合もあり、スイッチングトランジスタＴｓのソースがＡ点からＢ点に変更され、接続端Ａから接続端Ｂに向かうリーク電流が流れてしまうことになる。このリーク電流を防止するため、
Ｖａ＿ｅｍｉｔ＜Ｖｂ＿ｅｍｉｔ …（２２）
を満たすようにＣｓｅｌ，Ｃｚを設計することが好ましい。
具体的には、上記（１５）式および（１６）式から、
ＶＤＤ＜(Ｃｓｅｌ／(Ｃｓｅｌ＋Ｃｚ))×(ＶｇＨ−ＶｇＬ) …（２３）
の関係を満たすように、Ｃｓｅｌ，Ｃｚを設計すればよい。
なお、（１５）式および（１６）式から理解できるように、
ＶＤＤ＝（Ｃｓｅｌ／（Ｃｓｅｌ＋Ｃｚ））×（ＶｇＨ−ＶｇＬ） …（２４）
となる場合には、発光期間におけるスイッチングトランジスタＴｓ，Ｔｓ＿ｄｕｍが受ける負電圧ストレスは、理論的には等しくなる。
ＶＤＤ＝（Ｃｓｅｌ／（Ｃｓｅｌ＋Ｃｚ））×（ＶｇＨ−ＶｇＬ） …（２４）
となる場合には、発光期間におけるスイッチングトランジスタＴｓ，Ｔｓ＿ｄｕｍが受ける負電圧ストレスは、理論的には等しくなる。
（非発光期間中の負電圧ストレス）
また、非発光期間中の接続端Ａ，Ｂの各電位を「Ｖａ＿ｖａｎｉｓｈ」、「Ｖｂ＿ｖａｎｉｓｈ」と置くと、それぞれの大きさは次式で表すことができる。
Ｖａ＿ｖａｎｉｓｈ＝Ｖｄａｔａ …（２５）
Ｖｂ＿ｖａｎｉｓｈ＝Ｖｄａｔａ−Ｃｓｅｌ／(Ｃｓｅｌ＋Ｃｚ)×(ＶｇＨ−ＶｇＬ)
…（２６）
また、非発光期間中の接続端Ａ，Ｂの各電位を「Ｖａ＿ｖａｎｉｓｈ」、「Ｖｂ＿ｖａｎｉｓｈ」と置くと、それぞれの大きさは次式で表すことができる。
Ｖａ＿ｖａｎｉｓｈ＝Ｖｄａｔａ …（２５）
Ｖｂ＿ｖａｎｉｓｈ＝Ｖｄａｔａ−Ｃｓｅｌ／(Ｃｓｅｌ＋Ｃｚ)×(ＶｇＨ−ＶｇＬ)
…（２６）
ところで、スイッチングトランジスタＴｓが受ける負電圧ストレスは、発光期間よりも非発光期間の方が大きく、また、非発光期間の中でも前フレームにおいて高階調表示を行っていた場合が最も大きくなる。このことは、前述したとおりである。一方、この実施の形態の画素回路では、上記（２５）式および（２６）式の関係からも明らかなように、常時、
Ｖａ＿ｖａｎｉｓｈ＞Ｖｂ＿ｖａｎｉｓｈ …（２７）
という不等式が成立する。
したがって、スイッチングトランジスタＴｓのソースは接続端Ａから接続端Ｂに変更されることとなり、スイッチングトランジスタＴｓ，Ｔｓ＿ｄｕｍの各ソースは、同一の接続端Ｂで一致する。この場合、上記（１５）式と（２６）式とを比較すれば明らかなように、発光期間におけるＶｂ＿ｅｍｉｔと、非発光期間におけるＶｂ＿ｖａｎｉｓｈとは一致する。したがって、スイッチングトランジスタＴｓ，Ｔｓ＿ｄｕｍが受ける負電圧ストレスは、発光期間において、スイッチングトランジスタＴｓ＿ｄｕｍが受ける負電圧ストレスに等しくなる。
Ｖａ＿ｖａｎｉｓｈ＞Ｖｂ＿ｖａｎｉｓｈ …（２７）
という不等式が成立する。
したがって、スイッチングトランジスタＴｓのソースは接続端Ａから接続端Ｂに変更されることとなり、スイッチングトランジスタＴｓ，Ｔｓ＿ｄｕｍの各ソースは、同一の接続端Ｂで一致する。この場合、上記（１５）式と（２６）式とを比較すれば明らかなように、発光期間におけるＶｂ＿ｅｍｉｔと、非発光期間におけるＶｂ＿ｖａｎｉｓｈとは一致する。したがって、スイッチングトランジスタＴｓ，Ｔｓ＿ｄｕｍが受ける負電圧ストレスは、発光期間において、スイッチングトランジスタＴｓ＿ｄｕｍが受ける負電圧ストレスに等しくなる。
（負電圧ストレスの算出）
つぎに、基本画素回路のときと同一の条件を用いて、本実施の形態の画素回路における負電圧ストレスを算出する。なお、基本画素回路のときと同様に、ＶｄＬ＝０［Ｖ］、ＶｄＨ＝１０［Ｖ］、ＶＤＤ＝１５［Ｖ］、Ｖｇｓ＿ｏｆｆ＝−５［Ｖ］、ＶｇＬ＝−２０［Ｖ］の値を用いる。また、スイッチングトランジスタＴｓ，Ｔｓ＿ｄｕｍをオンするときのゲート電位をＶｇＨとして、ＶｇＨ＝１５［Ｖ］の値を用いる。
つぎに、基本画素回路のときと同一の条件を用いて、本実施の形態の画素回路における負電圧ストレスを算出する。なお、基本画素回路のときと同様に、ＶｄＬ＝０［Ｖ］、ＶｄＨ＝１０［Ｖ］、ＶＤＤ＝１５［Ｖ］、Ｖｇｓ＿ｏｆｆ＝−５［Ｖ］、ＶｇＬ＝−２０［Ｖ］の値を用いる。また、スイッチングトランジスタＴｓ，Ｔｓ＿ｄｕｍをオンするときのゲート電位をＶｇＨとして、ＶｇＨ＝１５［Ｖ］の値を用いる。
（負電圧ストレスの算出−発光期間中）
上記（１５）式、（１６）式において、ＶＤＤ＝−１５，ＶｇＨ＝１５、ＶｇＬ＝−２０を代入すると、次式が得られる。
Ｖａ＿ｅｍｉｔ＝Ｖｄａｔａ−１５ …（２８）
Ｖｂ＿ｅｍｉｔ＝Ｖｄａｔａ−Ｃｓｅｌ／(Ｃｓｅｌ＋Ｃｚ)×（１５−（−２０)）＝
Ｖｄａｔａ−Ｃｓｅｌ／(Ｃｓｅｌ＋Ｃｚ)×３５ …（２９）
いま、最も厳しい負電圧ストレスを考えているので、上記両式において、Ｖｄａｔａ＝ＶｄＨ＝１０を代入すると、
スイッチングトランジスタＴｓでは、Ｖｇｓ＿ｅｍｉｔ＝ＶｇＬ−Ｖａ＿ｅｍｉｔ＝−２０−（１０−１５）＝−１５［Ｖ］となる。
また、スイッチングトランジスタＴｓ＿ｄｕｍでは、Ｖｇｓ＿ｅｍｉｔ＝ＶｇＬ−Ｖｂ＿ｅｍｉｔ＝−２０−｛１０−Ｃｓｅｌ／(Ｃｓｅｌ＋Ｃｚ)×３５＝−３０＋Ｃｓｅｌ／
(Ｃｓｅｌ＋Ｃｚ)×３５［Ｖ］となる。
なお、上記条件では、ＣｓｅｌおよびＣｚを、Ｃｓｅｌ：Ｃｚ＝３：４と設計することにより、スイッチングトランジスタＴｓおよびスイッチングトランジスタＴｓ＿ｄｕｍに対する各負電圧ストレスが、理論上一致する。
上記（１５）式、（１６）式において、ＶＤＤ＝−１５，ＶｇＨ＝１５、ＶｇＬ＝−２０を代入すると、次式が得られる。
Ｖａ＿ｅｍｉｔ＝Ｖｄａｔａ−１５ …（２８）
Ｖｂ＿ｅｍｉｔ＝Ｖｄａｔａ−Ｃｓｅｌ／(Ｃｓｅｌ＋Ｃｚ)×（１５−（−２０)）＝
Ｖｄａｔａ−Ｃｓｅｌ／(Ｃｓｅｌ＋Ｃｚ)×３５ …（２９）
いま、最も厳しい負電圧ストレスを考えているので、上記両式において、Ｖｄａｔａ＝ＶｄＨ＝１０を代入すると、
スイッチングトランジスタＴｓでは、Ｖｇｓ＿ｅｍｉｔ＝ＶｇＬ−Ｖａ＿ｅｍｉｔ＝−２０−（１０−１５）＝−１５［Ｖ］となる。
また、スイッチングトランジスタＴｓ＿ｄｕｍでは、Ｖｇｓ＿ｅｍｉｔ＝ＶｇＬ−Ｖｂ＿ｅｍｉｔ＝−２０−｛１０−Ｃｓｅｌ／(Ｃｓｅｌ＋Ｃｚ)×３５＝−３０＋Ｃｓｅｌ／
(Ｃｓｅｌ＋Ｃｚ)×３５［Ｖ］となる。
なお、上記条件では、ＣｓｅｌおよびＣｚを、Ｃｓｅｌ：Ｃｚ＝３：４と設計することにより、スイッチングトランジスタＴｓおよびスイッチングトランジスタＴｓ＿ｄｕｍに対する各負電圧ストレスが、理論上一致する。
（負電圧ストレスの算出−非発光期間中）
上記（２５）式、（２６）式において、ＶｇＨ＝１５、ＶｇＬ＝−２０を代入すると、次式が得られる。
Ｖａ＿ｖａｎｉｓｈ＝Ｖｄａｔａ …（３０）
Ｖｂ＿ｖａｎｉｓｈ＝Ｖｄａｔａ−Ｃｓｅｌ／(Ｃｓｅｌ＋Ｃｚ)×｛１５−（−２０)
）＝Ｖｄａｔａ−Ｃｓｅｌ／(Ｃｓｅｌ＋Ｃｚ)×３５ …（３１）
なお、上述したように、非発光期間では、スイッチングトランジスタＴｓのソースが接続端Ｂに移動するので、スイッチングトランジスタＴｓおよびスイッチングトランジスタＴｓ＿ｄｕｍに対する負電圧ストレスは一致する。したがって、上記（３１）式に、Ｖｄａｔａ＝ＶｄＨ＝１０を代入すると、
Ｖｇｓ＿ｖａｎｉｓｈ＝ＶｇＬ−Ｖｂ＿ｖａｎｉｓｈ＝−２０−｛１０−Ｃｓｅｌ／(
Ｃｓｅｌ＋Ｃｚ)×３５＝−３０＋Ｃｓｅｌ／(Ｃｓｅｌ＋Ｃｚ)×３５［Ｖ］となる。
上記（２５）式、（２６）式において、ＶｇＨ＝１５、ＶｇＬ＝−２０を代入すると、次式が得られる。
Ｖａ＿ｖａｎｉｓｈ＝Ｖｄａｔａ …（３０）
Ｖｂ＿ｖａｎｉｓｈ＝Ｖｄａｔａ−Ｃｓｅｌ／(Ｃｓｅｌ＋Ｃｚ)×｛１５−（−２０)
）＝Ｖｄａｔａ−Ｃｓｅｌ／(Ｃｓｅｌ＋Ｃｚ)×３５ …（３１）
なお、上述したように、非発光期間では、スイッチングトランジスタＴｓのソースが接続端Ｂに移動するので、スイッチングトランジスタＴｓおよびスイッチングトランジスタＴｓ＿ｄｕｍに対する負電圧ストレスは一致する。したがって、上記（３１）式に、Ｖｄａｔａ＝ＶｄＨ＝１０を代入すると、
Ｖｇｓ＿ｖａｎｉｓｈ＝ＶｇＬ−Ｖｂ＿ｖａｎｉｓｈ＝−２０−｛１０−Ｃｓｅｌ／(
Ｃｓｅｌ＋Ｃｚ)×３５＝−３０＋Ｃｓｅｌ／(Ｃｓｅｌ＋Ｃｚ)×３５［Ｖ］となる。
このように、スイッチングトランジスタＴｓ＿ｄｕｍと、付加容量Ｃｓｅｌおよび付加容量Ｃｚを設けるようにした本実施の形態の画素回路では、スイッチングトランジスタＴｓが受ける負電圧ストレスの軽減が可能となる。なお、上述した内容を、基本画素回路と、本実施の形態の画素回路とに分けて整理すると、以下のとおりとなる。
（負電圧ストレスの最大値−基本画素回路）
ここで、各スイッチングトランジスタが受ける負電圧ストレスの最大値を、各スイッチングトランジスタのゲート−ソース間電圧の最小値（値が負で絶対値が最大値をとるもの）として定義する。このように定義した場合、基本画素回路における負電圧ストレス（Ｖｓｔ）は、非発光期間において最大となり、上記（１２）式に基づいて、次式で与えられる。
Ｖｓｔ＝ＶｇＬ−ＶｄＨ …（３２）
ここで、各スイッチングトランジスタが受ける負電圧ストレスの最大値を、各スイッチングトランジスタのゲート−ソース間電圧の最小値（値が負で絶対値が最大値をとるもの）として定義する。このように定義した場合、基本画素回路における負電圧ストレス（Ｖｓｔ）は、非発光期間において最大となり、上記（１２）式に基づいて、次式で与えられる。
Ｖｓｔ＝ＶｇＬ−ＶｄＨ …（３２）
（負電圧ストレスの最大値−本実施の形態の画素回路−スイッチングトランジスタＴｓ）
本実施の形態の画素回路において、スイッチングトランジスタＴｓが受ける負電圧ストレスの最大値は、非発光期間中において最大となり、上記（２６）式に基づいて、次式で与えられる。
Ｖｓｔ＝Ｖｄａｔａ−Ｃｓｅｌ／(Ｃｓｅｌ＋Ｃｚ)×(ＶｇＨ−ＶｇＬ) …（３３）
本実施の形態の画素回路において、スイッチングトランジスタＴｓが受ける負電圧ストレスの最大値は、非発光期間中において最大となり、上記（２６）式に基づいて、次式で与えられる。
Ｖｓｔ＝Ｖｄａｔａ−Ｃｓｅｌ／(Ｃｓｅｌ＋Ｃｚ)×(ＶｇＨ−ＶｇＬ) …（３３）
（負電圧ストレスの最大値−本実施の形態の画素回路−スイッチングトランジスタＴｓ＿ｄｕｍ）
また、スイッチングトランジスタＴｓ＿ｄｕｍが受ける負電圧ストレスの最大値は、非発光期間中において最大となり、スイッチングトランジスタＴｓのときと同様、上記（２６）式に基づいて、次式で与えられる。
Ｖｓｔ＝Ｖｄａｔａ−Ｃｓｅｌ／(Ｃｓｅｌ＋Ｃｚ)×(ＶｇＨ−ＶｇＬ) …（３４）
また、スイッチングトランジスタＴｓ＿ｄｕｍが受ける負電圧ストレスの最大値は、非発光期間中において最大となり、スイッチングトランジスタＴｓのときと同様、上記（２６）式に基づいて、次式で与えられる。
Ｖｓｔ＝Ｖｄａｔａ−Ｃｓｅｌ／(Ｃｓｅｌ＋Ｃｚ)×(ＶｇＨ−ＶｇＬ) …（３４）
（Ｃｓｅｌ，Ｃｚの選定に関する考察）
本実施の形態にかかる構成を採用した場合、付加容量Ｃｓｅｌ，Ｃｚに関して、以下に示すような値のものを選択することが好ましい。
本実施の形態にかかる構成を採用した場合、付加容量Ｃｓｅｌ，Ｃｚに関して、以下に示すような値のものを選択することが好ましい。
（Ｃｓｅｌ，Ｃｚの選定−発光期間）
発光期間中における接続端Ａ，Ｂの電位は、上記（１５）式、（１６）式で表すことが
できる。
Ｖａ＿ｅｍｉｔ＝Ｖｄａｔａ−ＶＤＤ …（１５）（再掲）
Ｖｂ＿ｅｍｉｔ＝Ｖｄａｔａ−Ｃｓｅｌ／(Ｃｓｅｌ＋Ｃｚ)×(ＶｇＨ−ＶｇＬ) …（１６）（再掲）
一方、発光期間中に、接続端Ａ側から接続端Ｂ側に向かうリーク電流を小さくするためには、Ｖａ＿ｅｍｉｔ≦Ｖｂ＿ｅｍｉｔの関係を満足することが好ましい。この条件を、（１５）式、（１６）式に当てはめると、以下の条件式が導かれる。
Ｃｓｅｌ／(Ｃｓｅｌ＋Ｃｚ)≦ＶＤＤ／(ＶｇＨ−ＶｇＬ) …（３５）
したがって、付加容量Ｃｓｅｌ，Ｃｚは、この（３５）式を満足するように設定することが好ましい。
発光期間中における接続端Ａ，Ｂの電位は、上記（１５）式、（１６）式で表すことが
できる。
Ｖａ＿ｅｍｉｔ＝Ｖｄａｔａ−ＶＤＤ …（１５）（再掲）
Ｖｂ＿ｅｍｉｔ＝Ｖｄａｔａ−Ｃｓｅｌ／(Ｃｓｅｌ＋Ｃｚ)×(ＶｇＨ−ＶｇＬ) …（１６）（再掲）
一方、発光期間中に、接続端Ａ側から接続端Ｂ側に向かうリーク電流を小さくするためには、Ｖａ＿ｅｍｉｔ≦Ｖｂ＿ｅｍｉｔの関係を満足することが好ましい。この条件を、（１５）式、（１６）式に当てはめると、以下の条件式が導かれる。
Ｃｓｅｌ／(Ｃｓｅｌ＋Ｃｚ)≦ＶＤＤ／(ＶｇＨ−ＶｇＬ) …（３５）
したがって、付加容量Ｃｓｅｌ，Ｃｚは、この（３５）式を満足するように設定することが好ましい。
（Ｃｓｅｌ，Ｃｚの選定−非発光期間）
非発光期間中における接続端Ａ，Ｂの電位は、上記（２５）式、（２６）式で表すことができる。
Ｖａ＿ｖａｎｉｓｈ＝Ｖｄａｔａ …（２５）（再掲）
Ｖｂ＿ｖａｎｉｓｈ＝Ｖｄａｔａ−Ｃｓｅｌ／(Ｃｓｅｌ＋Ｃｚ)×(ＶｇＨ−ＶｇＬ)
…（２６）（再掲）
一方、スイッチングトランジスタＴｓ，Ｔｓ＿ｄｕｍが共にオフの状態を継続するためには、スイッチングトランジスタＴｓ，Ｔｓ＿ｄｕｍ共に、Ｖｇｓ＿ｖａｎｉｓｈ＜Ｖｇｓ＿ｏｆｆを満たすことが好ましい。このとき、
Ｖｇｓ＝ＶｇＬ−(Ｖｄａｔａ−Ｃｓｅｌ／(Ｃｓｅｌ＋Ｃｚ)×(ＶｇＨ−ＶｇＬ)）≦
Ｖｇｓ＿ｏｆｆ …（３６）
という条件式が与えられ、この条件式を満たすＣｓｅｌ，Ｃｚとして、
Ｃｓｅｌ／(Ｃｓｅｌ＋Ｃｚ)≦(Ｖｇｓ＿ｏｆｆ−ＶｇＬ＋Ｖｄａｔａ)×（ＶｇＨ−ＶｇＬ） …（３７）
という条件式が得られる。
ここで、Ｖｄａｔａは階調に応じた電圧値をとるが、上式では最低階調表示時のときに、最も厳しい条件となるので、上記（３７）式の“Ｖｄａｔａ”に“ＶｄＬ”を代入することにより、
Ｃｓｅｌ／(Ｃｓｅｌ＋Ｃｚ)≦(Ｖｇｓ＿ｏｆｆ−ＶｇＬ＋ＶｄＬ)／(ＶｇＨ−ＶｇＬ)） …（３８）
という条件式が得られる。
ところが、ＶｇＬは、上記（７）式に示した、
ＶｇＬ≦（ＶｄＬ−ＶＤＤ）＋Ｖｇｓ＿ｏｆｆ …（７）（再掲）
を満たすように設定されるので、上記（７）式において、等号が成立する場合、すなわち、“ＶｇＬ”に“（ＶｄＬ−ＶＤＤ）＋Ｖｇｓ＿ｏｆｆ”を代入することで、以下の条件式が導かれる。
Ｃｓｅｌ／(Ｃｓｅｌ＋Ｃｚ)≦ＶＤＤ／(ＶｇＨ−ＶｇＬ) …（３９）
なお、この条件式は、上記（３５）式と同一である。つまり、付加容量Ｃｓｅｌ，Ｃｚの選定に関する条件は、発光期間または非発光期間の何れかを考慮することで十分となる。なお、付加容量Ｃｓｅｌ，Ｃｚの選定に関し、（３５）式および（３９）式において、等号が成立する条件、すなわち、
Ｃｓｅｌ／(Ｃｓｅｌ＋Ｃｚ)＝ＶＤＤ／(ＶｇＨ−ＶｇＬ) …（４０）
を満足する付加容量Ｃｓｅｌ，Ｃｚを選定することがより好ましい条件となる。このような付加容量Ｃｓｅｌ，Ｃｚを選定することにより、負電圧ストレスの軽減効果を増大することができるとともに、発光期間に流れる可能性のあるリーク電流を阻止あるいは軽減し、発光期間と非発光期間期間における負電圧ストレスを均一化することが可能となる。
非発光期間中における接続端Ａ，Ｂの電位は、上記（２５）式、（２６）式で表すことができる。
Ｖａ＿ｖａｎｉｓｈ＝Ｖｄａｔａ …（２５）（再掲）
Ｖｂ＿ｖａｎｉｓｈ＝Ｖｄａｔａ−Ｃｓｅｌ／(Ｃｓｅｌ＋Ｃｚ)×(ＶｇＨ−ＶｇＬ)
…（２６）（再掲）
一方、スイッチングトランジスタＴｓ，Ｔｓ＿ｄｕｍが共にオフの状態を継続するためには、スイッチングトランジスタＴｓ，Ｔｓ＿ｄｕｍ共に、Ｖｇｓ＿ｖａｎｉｓｈ＜Ｖｇｓ＿ｏｆｆを満たすことが好ましい。このとき、
Ｖｇｓ＝ＶｇＬ−(Ｖｄａｔａ−Ｃｓｅｌ／(Ｃｓｅｌ＋Ｃｚ)×(ＶｇＨ−ＶｇＬ)）≦
Ｖｇｓ＿ｏｆｆ …（３６）
という条件式が与えられ、この条件式を満たすＣｓｅｌ，Ｃｚとして、
Ｃｓｅｌ／(Ｃｓｅｌ＋Ｃｚ)≦(Ｖｇｓ＿ｏｆｆ−ＶｇＬ＋Ｖｄａｔａ)×（ＶｇＨ−ＶｇＬ） …（３７）
という条件式が得られる。
ここで、Ｖｄａｔａは階調に応じた電圧値をとるが、上式では最低階調表示時のときに、最も厳しい条件となるので、上記（３７）式の“Ｖｄａｔａ”に“ＶｄＬ”を代入することにより、
Ｃｓｅｌ／(Ｃｓｅｌ＋Ｃｚ)≦(Ｖｇｓ＿ｏｆｆ−ＶｇＬ＋ＶｄＬ)／(ＶｇＨ−ＶｇＬ)） …（３８）
という条件式が得られる。
ところが、ＶｇＬは、上記（７）式に示した、
ＶｇＬ≦（ＶｄＬ−ＶＤＤ）＋Ｖｇｓ＿ｏｆｆ …（７）（再掲）
を満たすように設定されるので、上記（７）式において、等号が成立する場合、すなわち、“ＶｇＬ”に“（ＶｄＬ−ＶＤＤ）＋Ｖｇｓ＿ｏｆｆ”を代入することで、以下の条件式が導かれる。
Ｃｓｅｌ／(Ｃｓｅｌ＋Ｃｚ)≦ＶＤＤ／(ＶｇＨ−ＶｇＬ) …（３９）
なお、この条件式は、上記（３５）式と同一である。つまり、付加容量Ｃｓｅｌ，Ｃｚの選定に関する条件は、発光期間または非発光期間の何れかを考慮することで十分となる。なお、付加容量Ｃｓｅｌ，Ｃｚの選定に関し、（３５）式および（３９）式において、等号が成立する条件、すなわち、
Ｃｓｅｌ／(Ｃｓｅｌ＋Ｃｚ)＝ＶＤＤ／(ＶｇＨ−ＶｇＬ) …（４０）
を満足する付加容量Ｃｓｅｌ，Ｃｚを選定することがより好ましい条件となる。このような付加容量Ｃｓｅｌ，Ｃｚを選定することにより、負電圧ストレスの軽減効果を増大することができるとともに、発光期間に流れる可能性のあるリーク電流を阻止あるいは軽減し、発光期間と非発光期間期間における負電圧ストレスを均一化することが可能となる。
（負電圧ストレスによる特性変化）
図８は、本実施の形態の画素回路に使用されたスイッチングトランジスタＴｓの特性変
化を示す図である。より詳細には、６０℃の環境下において、初期状態のＩ−Ｖ特性（波形Ｌ１：Ｔｓ，波形Ｌ２：Ｔｓ＿ｄｕｍ）と、スイッチングトランジスタＴｓのゲート−ソース間に駆動時をシミュレートした電圧パルスを２４時間継続して与えた直後のＩ−Ｖ特性（波形Ｌ１'：Ｔｓ，波形Ｌ２'：Ｔｓ＿ｄｕｍ）とをそれぞれプロットしたものである。
図８は、本実施の形態の画素回路に使用されたスイッチングトランジスタＴｓの特性変
化を示す図である。より詳細には、６０℃の環境下において、初期状態のＩ−Ｖ特性（波形Ｌ１：Ｔｓ，波形Ｌ２：Ｔｓ＿ｄｕｍ）と、スイッチングトランジスタＴｓのゲート−ソース間に駆動時をシミュレートした電圧パルスを２４時間継続して与えた直後のＩ−Ｖ特性（波形Ｌ１'：Ｔｓ，波形Ｌ２'：Ｔｓ＿ｄｕｍ）とをそれぞれプロットしたものである。
図８において、スイッチングトランジスタＴｓ，Ｔｓ＿ｄｕｍの両者共に、負方向に向かうしきい値電圧シフトが見られるが、図６の特性との比較から明らかなように、しきい値電圧のシフト量は低減している。なお、詳細な計算等については省略するが、スイッチングトランジスタＴｓにおいては、初期状態の波形および２４時間後の波形におけるそれぞれのしきい値電圧は“０．４３Ｖ”、“−０．４３Ｖ”であり、しきい電圧シフトは“−０．８６Ｖ”となる。同様に、スイッチングトランジスタＴｓ＿ｄｕｍにおいては、初期状態の波形および２４時間後の波形におけるそれぞれのしきい値電圧は“０．９３Ｖ”、“−０．２１Ｖ”であり、しきい電圧シフトは“−１．１４Ｖ”となる。図６に示す基本画素回路におけるスイッチングトランジスタＴｓのしきい電圧シフトが“−２．６７Ｖ”であったのを考えると、本実施の形態の画素回路によって、しきい電圧シフトが改善されていることが明らかとなる。
＜画素回路の平面構成＞
図９は、本実施の形態にかかる画像表示装置における画素回路の概略平面図の一例である。図９に示す概略平面図では、行列状に配列された複数の画素回路群の中から、行および列方向に配列された４（＝２×２）個の画素を抽出するとともに、スイッチングトランジスタＴｓ、ならびに基本画素回路に付加されたスイッチングトランジスタＴｓ＿ｄｕｍおよび付加容量Ｃｓｅｌ，Ｃｚを示している。なお図１では、付加容量Ｃｚの他端は制御線と接続されているが、図９では、隣接する画素回路の電源線を制御線の代わりに利用した例を示している。
＜画素回路の平面構成＞
図９は、本実施の形態にかかる画像表示装置における画素回路の概略平面図の一例である。図９に示す概略平面図では、行列状に配列された複数の画素回路群の中から、行および列方向に配列された４（＝２×２）個の画素を抽出するとともに、スイッチングトランジスタＴｓ、ならびに基本画素回路に付加されたスイッチングトランジスタＴｓ＿ｄｕｍおよび付加容量Ｃｓｅｌ，Ｃｚを示している。なお図１では、付加容量Ｃｚの他端は制御線と接続されているが、図９では、隣接する画素回路の電源線を制御線の代わりに利用した例を示している。
図９に示す各画素回路では、図示を省略した素子基板上にゲートメタル層４０〜４４、アモルファスシリコン（以下「ａ−Ｓｉ」と表記」）層５１〜５８および信号メタル層６１〜７４などが形成されている。これらの各層の中で、電源線１０はゲートメタル層４０〜４２によって構成され、走査線１３はゲートメタル層４３，４４によって構成され、画像信号線１４は信号メタル層６１，６６によって構成されている。
また、図１において、スイッチングトランジスタＴｓは、ソース（ドレイン）が信号メタル層６３に接続され、ドレイン（ソース）が信号メタル層６２に接続され、ゲートがゲートメタル層４３に接続されている。一方、スイッチングトランジスタＴｓ＿ｄｕｍは、ソースが信号メタル層６２に接続され、ドレインが信号メタル層６１に接続され、ゲートがゲートメタル層４３に接続されている。付加容量Ｃｓｅｌは、一端側が信号メタル層６２に接続され、他端側がゲートメタル層４３に接続されている。また、付加容量Ｃｚは、一端側が信号メタル層６２に接続され、他端側がゲートメタル層４０に接続されている。すなわち、本画素回路では、付加容量Ｃｚの他端は、隣接する画素回路の電源線を利用した接続構成として、配線構造の簡素化を図っている。
なお、これまでの説明では、図２に示す基本画素回路に、スイッチングトランジスタＴｓ＿ｄｕｍと、付加容量Ｃｓｅｌ，Ｃｚとを新たに付加するものとして説明してきたが、付加容量Ｃｓｅｌ，Ｃｚについては画素回路を形成する際に必然的に生ずる寄生容量を利用するようにしてもよい。寄生容量を利用することにより、回路面積を小さくすることができるという効果が得られる。
また、寄生容量を利用する場合、付加容量Ｃｓｅｌを寄生容量として利用し、付加容量Ｃｚのみを付加する構成としてもよく、逆に、付加容量Ｃｚを寄生容量として利用し、付
加容量Ｃｓｅｌのみを付加する構成としてもよい。また、付加容量Ｃｓｅｌ，Ｃｚの両者を寄生容量として構成してもよい。なお、寄生容量は、プロセス上生成されるものであり、その大きさを極めて正確にコントロールすることは難しい。このため、付加容量Ｃｓｅｌ，Ｃｚとしては、上記（３９）式を満足する範囲内で、ある程度のマージンを有する容量値を選定した設計を行うことが好ましい。すなわち、付加容量Ｃｓｅｌ，Ｃｚの少なくとも一つを寄生容量として利用する場合には、寄生容量のバラツキを考慮し、つぎの不等式を満足するように、電源線電圧“ＶＤＤ”、およびスイッチングトランジスタＴｓ，Ｔｓ＿ｄｕｍをオン制御するときのゲート電圧（ＶｇＨ）とオフ制御するときのゲート電圧（ＶｇＬ）との差“ＶｇＨ−ＶｇＬ”を決定することが好ましい。
ＶＤＤ／(ＶｇＨ−ＶｇＬ)＞Ｃｓｅｌ／(Ｃｓｅｌ＋Ｃｚ) …（４１）
加容量Ｃｓｅｌのみを付加する構成としてもよい。また、付加容量Ｃｓｅｌ，Ｃｚの両者を寄生容量として構成してもよい。なお、寄生容量は、プロセス上生成されるものであり、その大きさを極めて正確にコントロールすることは難しい。このため、付加容量Ｃｓｅｌ，Ｃｚとしては、上記（３９）式を満足する範囲内で、ある程度のマージンを有する容量値を選定した設計を行うことが好ましい。すなわち、付加容量Ｃｓｅｌ，Ｃｚの少なくとも一つを寄生容量として利用する場合には、寄生容量のバラツキを考慮し、つぎの不等式を満足するように、電源線電圧“ＶＤＤ”、およびスイッチングトランジスタＴｓ，Ｔｓ＿ｄｕｍをオン制御するときのゲート電圧（ＶｇＨ）とオフ制御するときのゲート電圧（ＶｇＬ）との差“ＶｇＨ−ＶｇＬ”を決定することが好ましい。
ＶＤＤ／(ＶｇＨ−ＶｇＬ)＞Ｃｓｅｌ／(Ｃｓｅｌ＋Ｃｚ) …（４１）
＜他の画素回路への適用例（回路例１）＞
図１０は、図２とは異なる他の基本画素回路の構成例を示す図である。図１０に示す基本画素回路は、図２の構成に加え、駆動トランジスタＴｄのしきい値電圧を検出するための制御用トランジスタＴｔｈ、検出したしきい値電圧を保持するための容量Ｃｓ１、および制御用トランジスタＴｔｈを制御するためのＴｔｈ制御線１２を備えている。このような３個のトランジスタを有する画素回路では、破線部８１で示されるスイッチングトランジスタＴｓと容量Ｃｓ２とによる接続構成部を有している。このため、本実施の形態にかかる画素回路のように、画像信号線１４とスイッチングトランジスタＴｓとの間に新たなスイッチングトランジスタを挿入することで、本実施の形態と同様な効果を得ることができる。なお、この画素回路の場合、付加容量Ｃｚは不要であり、付加容量Ｃｓｅｌとして、寄生容量を利用するか、新たな容量素子を形成してもよい。
図１０は、図２とは異なる他の基本画素回路の構成例を示す図である。図１０に示す基本画素回路は、図２の構成に加え、駆動トランジスタＴｄのしきい値電圧を検出するための制御用トランジスタＴｔｈ、検出したしきい値電圧を保持するための容量Ｃｓ１、および制御用トランジスタＴｔｈを制御するためのＴｔｈ制御線１２を備えている。このような３個のトランジスタを有する画素回路では、破線部８１で示されるスイッチングトランジスタＴｓと容量Ｃｓ２とによる接続構成部を有している。このため、本実施の形態にかかる画素回路のように、画像信号線１４とスイッチングトランジスタＴｓとの間に新たなスイッチングトランジスタを挿入することで、本実施の形態と同様な効果を得ることができる。なお、この画素回路の場合、付加容量Ｃｚは不要であり、付加容量Ｃｓｅｌとして、寄生容量を利用するか、新たな容量素子を形成してもよい。
＜他の画素回路への適用例（回路例２）＞
図１１は、図２および図１０とは異なる他の画素回路の構成例を示す図である。図１１に示す基本画素回路は、図１０の構成に加え、容量Ｃｓ１の一端の接続先を変更するための制御用トランジスタＴｑおよび、この制御用トランジスタＴｑを制御するためのマージ線１２を備えている。このような４個のトランジスタを有する画素回路においても、破線部８２で示されるスイッチングトランジスタＴｓと容量Ｃｓ２とによる接続構成部を有している。このため、本実施の形態にかかる画素回路のように、画像信号線１４とスイッチングトランジスタＴｓとの間に新たなスイッチングトランジスタを挿入することで、本実施の形態と同様な効果を得ることができる。なお、この画素回路の場合においても、付加容量Ｃｚは不要であり、付加容量Ｃｓｅｌとして、寄生容量を利用するか、新たな容量素子を形成してもよい。
図１１は、図２および図１０とは異なる他の画素回路の構成例を示す図である。図１１に示す基本画素回路は、図１０の構成に加え、容量Ｃｓ１の一端の接続先を変更するための制御用トランジスタＴｑおよび、この制御用トランジスタＴｑを制御するためのマージ線１２を備えている。このような４個のトランジスタを有する画素回路においても、破線部８２で示されるスイッチングトランジスタＴｓと容量Ｃｓ２とによる接続構成部を有している。このため、本実施の形態にかかる画素回路のように、画像信号線１４とスイッチングトランジスタＴｓとの間に新たなスイッチングトランジスタを挿入することで、本実施の形態と同様な効果を得ることができる。なお、この画素回路の場合においても、付加容量Ｃｚは不要であり、付加容量Ｃｓｅｌとして、寄生容量を利用するか、新たな容量素子を形成してもよい。
＜他の動作例＞
図１２は、本発明にかかる画素回路の他の動作例を説明するためのシーケンス図である。図１２に示すシーケンス図は、図３に示すシーケンス図と比較して、走査線１３の制御方法が異なっている。具体的に図１２のシーケンス図は、スイッチングトランジスタＴｓのオフ電位ＶｇＬを、発光期間中（このときのオフ電位をＶｇＬ１とする）と非発光期間中（このときのオフ電位をＶｇＬ２とする）とで２段階に分けている点で図３に示すシーケンス図と異なっている。
図１２は、本発明にかかる画素回路の他の動作例を説明するためのシーケンス図である。図１２に示すシーケンス図は、図３に示すシーケンス図と比較して、走査線１３の制御方法が異なっている。具体的に図１２のシーケンス図は、スイッチングトランジスタＴｓのオフ電位ＶｇＬを、発光期間中（このときのオフ電位をＶｇＬ１とする）と非発光期間中（このときのオフ電位をＶｇＬ２とする）とで２段階に分けている点で図３に示すシーケンス図と異なっている。
上述したように、発光期間中のスイッチングトランジスタＴｓをオフに制御するためには、
ＶｇＬ１＝ＶｄＬ−ＶＤＤ＋Ｖｇｓ＿ｏｆｆ …（４２）
となるように設定され、このときのスイッチングトランジスタＴｓへのストレスは、
Ｖｇｓ＿ｅｍｉｔ’＝ＶｇＬ１−（Ｖｄａｔａ−ＶＤＤ） …（４３）
と表される。
一方、非発光期間中のスイッチングトランジスタへの負電圧ストレスは、
Ｖｇｓ＿ｖａｎｉｓｈ’＝ＶｇＬ２−(Ｖｄａｔａ−Ｃｓｅｌ／(Ｃｓｅｌ＋Ｃｚ)×(ＶｇＨ−ＶｇＬ２)) …（４４）
となる。
ＶｇＬ１＝ＶｄＬ−ＶＤＤ＋Ｖｇｓ＿ｏｆｆ …（４２）
となるように設定され、このときのスイッチングトランジスタＴｓへのストレスは、
Ｖｇｓ＿ｅｍｉｔ’＝ＶｇＬ１−（Ｖｄａｔａ−ＶＤＤ） …（４３）
と表される。
一方、非発光期間中のスイッチングトランジスタへの負電圧ストレスは、
Ｖｇｓ＿ｖａｎｉｓｈ’＝ＶｇＬ２−(Ｖｄａｔａ−Ｃｓｅｌ／(Ｃｓｅｌ＋Ｃｚ)×(ＶｇＨ−ＶｇＬ２)) …（４４）
となる。
ここで、図３に示すシーケンス図における非発光期間中の負電圧ストレスＶｇｓ＿ｖａｎｉｓｈと、図１２に示すシーケンス図における非発光期間中の負電圧ストレスＶｇｓ＿ｖａｎｉｓｈ’とを比較する。
図３に示すシーケンス図における非発光期間中の負電圧ストレスＶｇｓ＿ｖａｎｉｓｈは、
Ｖｇｓ＿ｖａｎｉｓｈ＝ＶｇＬ１−(Ｖｄａｔａ−Ｃｓｅｌ／(Ｃｓｅｌ＋Ｃｚ)×(ＶｇＨ−ＶｇＬ１)) …（４５）
と表される。
図３に示すシーケンス図における非発光期間中の負電圧ストレスＶｇｓ＿ｖａｎｉｓｈは、
Ｖｇｓ＿ｖａｎｉｓｈ＝ＶｇＬ１−(Ｖｄａｔａ−Ｃｓｅｌ／(Ｃｓｅｌ＋Ｃｚ)×(ＶｇＨ−ＶｇＬ１)) …（４５）
と表される。
一方、図１２に示すシーケンス図における非発光期間中の負電圧ストレスＶｇｓ＿ｖａｎｉｓｈ’は、上記（４４）式から、
Ｖｇｓ＿ｖａｎｉｓｈ’＝ＶｇＬ２−(Ｖｄａｔａ−Ｃｓｅｌ／(Ｃｓｅｌ＋Ｃｚ)×(ＶｇＨ−ＶｇＬ２)) …（４４）（再掲）
と表される。したがって両者の差は、
Ｖｇｓ＿ｖａｎｉｓｈ’−Ｖｇｓ＿ｖａｎｉｓｈ＝(ＶｇＬ２−ＶｇＬ１)×(１−Ｃｓ
ｅｌ／(Ｃｓｅｌ＋Ｃｚ)) …（４６）
となる。
Ｖｇｓ＿ｖａｎｉｓｈ’＝ＶｇＬ２−(Ｖｄａｔａ−Ｃｓｅｌ／(Ｃｓｅｌ＋Ｃｚ)×(ＶｇＨ−ＶｇＬ２)) …（４４）（再掲）
と表される。したがって両者の差は、
Ｖｇｓ＿ｖａｎｉｓｈ’−Ｖｇｓ＿ｖａｎｉｓｈ＝(ＶｇＬ２−ＶｇＬ１)×(１−Ｃｓ
ｅｌ／(Ｃｓｅｌ＋Ｃｚ)) …（４６）
となる。
したがって、「ＶｇＬ２＞ＶｇＬ１」という条件を満たせば、図１２に示すシーケンス図における非発光期間中の負電圧ストレスＶｇｓ＿ｖａｎｉｓｈ’が、図３に示すシーケンス図における非発光期間中の負電圧ストレスＶｇｓ＿ｖａｎｉｓｈより負電圧ストレスが軽減されることがわかる。
このように発光期間中と非発光期間中とで走査線１３のオフ電位を、ＶｇＬ１（発光期間中）とＶｇＬ２（非発光期間中）の２段階に分けるとともに「ＶｇＬ２＞ＶｇＬ１」の条件を満たすように制御することで、スイッチングトランジスタＴｓの負電圧ストレスをさらに低減させることができる。
以上のように、本発明にかかる画像表示装置は、ＴＦＴのしきい値電圧シフトに起因するリーク電流の増加を抑止することができる発明として有用である。
１０ 電源線
１１ Ｔｔｈ制御線
１２ マージ線
１３ 走査線
１４ 画像信号線
１５ 制御線
４０〜４４ ゲートメタル層
５１〜５８ ａ−Ｓｉ層
６１〜７４ 信号メタル層
Ｃｓ，Ｃｓ１，Ｃｓ２ 容量
Ｃｓｅｌ，Ｃｚ 付加容量
ＯＬＥＤ 有機発光素子
Ｔｄ 駆動トランジスタ
Ｔｓ，Ｔｓ＿ｄｕｍ スイッチングトランジスタ
Ｔｔｈ，Ｔｑ 制御用トランジスタ
１１ Ｔｔｈ制御線
１２ マージ線
１３ 走査線
１４ 画像信号線
１５ 制御線
４０〜４４ ゲートメタル層
５１〜５８ ａ−Ｓｉ層
６１〜７４ 信号メタル層
Ｃｓ，Ｃｓ１，Ｃｓ２ 容量
Ｃｓｅｌ，Ｃｚ 付加容量
ＯＬＥＤ 有機発光素子
Ｔｄ 駆動トランジスタ
Ｔｓ，Ｔｓ＿ｄｕｍ スイッチングトランジスタ
Ｔｔｈ，Ｔｑ 制御用トランジスタ
Claims (6)
- 発光素子と、
前記発光素子の発光を制御する駆動素子と、
前記駆動素子に接続される容量素子と、
前記発光素子に電源電圧を供給する電源線と、
前記発光素子の発光輝度に応じた画像データを出力する画像信号線と、
前記画像データを前記容量素子に供給するタイミングを制御する第１スイッチング素子と、
前記画像信号線と前記第１スイッチング素子との間に直列に挿入される第２スイッチング素子と、
前記第１スイッチング素子および前記第２スイッチング素子の導通を制御する走査線と、
を備えたことを特徴とする画像表示装置。 - 一端が前記第１スイッチング素子と前記第２スイッチング素子との接続端に接続され、他端が前記走査線に接続される第２容量素子をさらに備えたことを特徴とする請求項１に記載の画像表示装置。
- 一端が前記第１スイッチング素子と前記第２スイッチング素子との接続端に接続され、他端が前記第１容量素子に前記画像データが保持されている期間中、略一定の電位を維持する電位線に接続される第３容量素子をさらに備えたことを特徴とする請求項２に記載の画像表示装置。
- 前記発光素子を発光させるときの前記電源電圧をＶＤＤ、前記第１スイッチング素子および前記第２スイッチング素子をオン制御するときの制御電圧をＶｇＨおよびオフ制御するときの制御電圧をＶｇＬとするとき、
前記第２容量素子の容量値Ｃ２と前記第３容量素子の容量値Ｃ３とが、次式による条件を満たしていることを特徴とする請求項１〜３のいずれか一つに記載の画像表示装置。
Ｃ２／(Ｃ２＋Ｃ３)≦ＶＤＤ／(ＶｇＨ−ＶｇＬ) - 前記第２容量素子、前記第３容量素子の少なくとも一つを寄生容量として利用する場合、前記発光素子を発光させるときの前記電源電圧ＶＤＤと、前記第１スイッチング素子および前記第２スイッチング素子をオン制御するときの制御電圧ＶｇＨおよびオフ制御するときの制御電圧ＶｇＬとが、次式による条件を満たしていることを特徴とする請求項１〜３のいずれか一つに記載の画像表示装置。
ＶＤＤ／(ＶｇＨ−ＶｇＬ)＞Ｃ２／(Ｃ２＋Ｃ３) - 前記第１スイッチング素子および第２スイッチング素子を、発光期間中にオフ制御するときの制御電圧をＶｇＬ１、非発光期間中にオフ制御するときの制御電圧をＶｇＬ２とするとき、次式による条件を満たしていることを特徴とする請求項１に記載の画像表示装置。
ＶｇＬ１＜ＶｇＬ２
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011170133A (ja) * | 2010-02-19 | 2011-09-01 | Sony Corp | 電気光学装置及び電気光学装置の駆動方法、並びに電子機器 |
| WO2012056497A1 (ja) * | 2010-10-28 | 2012-05-03 | パナソニック株式会社 | アクティブマトリクス基板の検査方法 |
| WO2012056496A1 (ja) * | 2010-10-28 | 2012-05-03 | パナソニック株式会社 | 表示装置 |
| WO2013171936A1 (ja) * | 2012-05-15 | 2013-11-21 | パナソニック株式会社 | 表示装置 |
| CN110910825A (zh) * | 2019-12-10 | 2020-03-24 | 京东方科技集团股份有限公司 | 一种显示面板及显示装置 |
| WO2021164699A1 (zh) * | 2020-02-18 | 2021-08-26 | 京东方科技集团股份有限公司 | 像素驱动电路及其制作方法、显示面板和显示设备 |
-
2007
- 2007-09-28 JP JP2007255399A patent/JP2009086252A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011170133A (ja) * | 2010-02-19 | 2011-09-01 | Sony Corp | 電気光学装置及び電気光学装置の駆動方法、並びに電子機器 |
| WO2012056497A1 (ja) * | 2010-10-28 | 2012-05-03 | パナソニック株式会社 | アクティブマトリクス基板の検査方法 |
| WO2012056496A1 (ja) * | 2010-10-28 | 2012-05-03 | パナソニック株式会社 | 表示装置 |
| CN102652332A (zh) * | 2010-10-28 | 2012-08-29 | 松下电器产业株式会社 | 显示装置 |
| CN102656624A (zh) * | 2010-10-28 | 2012-09-05 | 松下电器产业株式会社 | 有源矩阵基板的检查方法 |
| US8344975B2 (en) | 2010-10-28 | 2013-01-01 | Panasonic Corporation | EL display device with voltage variation reduction transistor |
| JP5230841B2 (ja) * | 2010-10-28 | 2013-07-10 | パナソニック株式会社 | 表示装置 |
| JP5241959B2 (ja) * | 2010-10-28 | 2013-07-17 | パナソニック株式会社 | アクティブマトリクス基板の検査方法 |
| US8537151B2 (en) | 2010-10-28 | 2013-09-17 | Panasonic Corporation | Inspection method |
| WO2013171936A1 (ja) * | 2012-05-15 | 2013-11-21 | パナソニック株式会社 | 表示装置 |
| JPWO2013171936A1 (ja) * | 2012-05-15 | 2016-01-07 | 株式会社Ｊｏｌｅｄ | 表示装置 |
| US9679518B2 (en) | 2012-05-15 | 2017-06-13 | Joled Inc. | Display device |
| CN110910825A (zh) * | 2019-12-10 | 2020-03-24 | 京东方科技集团股份有限公司 | 一种显示面板及显示装置 |
| US11037491B1 (en) | 2019-12-10 | 2021-06-15 | Boe Technology Group Co., Ltd. | Display panel and display device |
| WO2021164699A1 (zh) * | 2020-02-18 | 2021-08-26 | 京东方科技集团股份有限公司 | 像素驱动电路及其制作方法、显示面板和显示设备 |
| US12131698B2 (en) | 2020-02-18 | 2024-10-29 | Boe Technology Group Co., Ltd. | Pixel driving circuit and manufacturing method thereof, display panel, and display apparatus |
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