JP2009094149A

JP2009094149A - 積層インダクタ

Info

Publication number: JP2009094149A
Application number: JP2007261070A
Authority: JP
Inventors: Toru Umeno; 徹梅野; Yasuhisa Katayama; 靖久片山
Original assignee: Hitachi Metals Ltd
Current assignee: Proterial Ltd
Priority date: 2007-10-04
Filing date: 2007-10-04
Publication date: 2009-04-30

Abstract

【課題】ターン数が少ない場合でも十分な数の磁気ギャップ分散数が得られ、ギャップ近傍のコイルパターンでの渦電流損失を低減すると共に、直流抵抗も小さいという優れた低損失特性を有する積層インダクタを提供する。
【解決手段】ＮｉＺｎフェライトからなる磁性体２に、Ａｇからなる略１ターンのコイルパターン３と、ジルコニア（ＺｒＯ_２）からなる磁気ギャップ層４とを形成して構成されるコイル層を複数（図１では５、６、７の３層）ビアホール８を介して積層し直列に接続する。その積層体の上下のコイル層５、７と略同構成のコイル層９、１１を、それぞれビアホール１２を介して並列に接続して積層し、更にその積層体の上下にそれぞれコイルパターン３および磁気ギャップ４を形成していない例えばＮｉＺｎフェライトからなる磁性体２のみの無地の磁性体層１３を複数層ずつ重ねた態様で、３ターンの積層インダクタ１０が構成されている。
【選択図】図１

Description

本発明は、積層した磁性体によって磁気回路を構成する積層インダクタに関し、特に、磁気回路の一部に非磁性体による磁気ギャップ層を設けた積層インダクタに関する．

最近の携帯電話を代表とする携帯電子機器には、さまざまな機能モジュールが組み込まれている。しかしモジュールごとに必要とする電源電圧が異なるため、元となるバッテリー（たとえばリチウムイオン電池）の電源電圧から、モジュールが必要とする電圧へ変換する電圧変換回路、すなわちＤＣ−ＤＣコンバーターがモジュールごとに必要となる。

ＤＣ−ＤＣコンバーターの中で電圧を変換する素子がインダクタである。従来フェライトのドラムコアに絶縁皮膜されたマグネットワイヤを巻線し、更にドラムコアを筒状のフェライトコアで囲んで構成される巻線タイプのインダクタが広く用いられていた。

しかし、その構造上の問題から、小型化・低背化・低コスト化には限界があり、これに置き換わる物として、モノリシックで閉磁路構造の積層インダクタが注目されている。

積層インダクタは、磁性体（フェライト）と内部コイルパターン（Ａｇ）とをシート積層法や印刷法などにより一体成型後、同時焼成して作成される。また、モノリシック（一体）構造となっているため、信頼性に優れ、小型化・低背化が容易であり、大量生産によるコストダウンと小型化によるコストダウンが容易であるという優れた特徴をもっている。

しかし従来の積層インダクタは、磁性体であるフェライトをベースとした積層構造であるため、コイルパターンの層間に磁路が存在し、巻線インダクタのように磁束の流れが均一にならず、その結果高いインダクタンスや直流重畳特性を出しにくいという問題点があった。

これに対し、特許文献１の図２には各層のコイルパターン形成領域を非磁性体で埋めることにより、コイルパターン間に磁束を通さないようにした積層インダクタが開示されている。
しかし、シート積層法での成型は困難であり、印刷法であってもプロセスがに非常に複雑になり、低コスト化には適さない。

一方特許文献２の図２には、全コイル層もしくはそれに近いコイル層に磁気ギャップを分散して、各層のコイルが発生する磁束が、それぞれ各層の磁気ギャップを鎖交するようにして、直流重畳を向上し高周波磁束によるコイルパターン上の渦電流損失を低減したインダクタも開示されている。

図１１は、特許文献２の積層インダクタ４０の一例の断面図であり、磁性体２（フェライト）にコイルパターン５、６、７が形成された複数のコイル層を積層しており、外部引出しリード部１５を除くコイル層に非磁性体による磁気ギャップ４が設けられている。
特開平２−１６５０７号ＷＯ２００７／０８８９１４

特許文献１に開示されている積層インダクタの構成では、コイルパターンを形成した磁性体層を積層して製造するシート積層法による製造が困難である。また印刷法であっても印刷プロセスが複雑になるという問題がある。

また、特許文献２の構成では、今後ＤＣ−ＤＣコンバーターの高周波数化に伴う低インダクタンス化に対しコイルのターン数を低減していく場合、コイル層数が減り前記磁気ギャップの分散数が減って十分な分散効果が得られず前記渦電流損失が増大するという問題がある。図１１の例では３ターンのインダクタであるがこの場合ギャップ分散数は最大３（引き出しリード部１５含めれば４）となる。そのため、磁気ギャップの厚みを、コイルパターンの厚みに比べ十分薄くすることができなくなる。その結果、磁気ギャップの端面近傍で発生する磁束のフリンジング（広がり）がコイルパターンを鎖交し渦電流損失の原因となる。

本発明は斯かる事情に鑑みてなされたものであり、高周波数化に伴いコイルのターン数が減っても、十分な磁気ギャップの分散が可能であり、渦電流損失や直流抵抗による損失を低減でき、その結果Ｑが高くＤＣ−ＤＣコンバーターの高効率化に寄与する積層インダクタを提供することを目的とする。

本発明に係る積層インダクタは、磁性体層および第１のコイルパターンを交互に積層し、前記第１のコイルパターンを積層方向に直列接続してコイルを構成し、前記第１のコイルパターンに接する領域に第１の磁気ギャップパターンが形成され、積層方向に複数の磁気ギャップをもつ積層インダクタにおいて、一部または全ての前記第１のコイルパターンに対し並列接続された第２のコイルパターンを備え、該第２のコイルパターンに接する領域に第２の磁気ギャップパターンが形成されたことを特徴とする積層インダクタである。

したがって本発明の積層インダクタは、コイルのターン数が少ない場合であっても、十分な磁気ギャップの分散が可能であり、一ギャップあたりのギャップ長をコイルパターンの厚みより十分小さく設定することができる。その結果、ギャップ部における磁束のフリンジングは低減し、コイルパターンへ鎖交する磁束による渦電流損失を低減することができる。

本発明の積層インダクタは、磁気ギャップがコイルに囲まれた内側部分に形成されておりインダクタ端面に露出していないので、インダクタからの磁束の漏れが少なく、またこの漏れ磁束が外部電極と鎖交して生じる渦電流損失を低減することができる。

本発明の積層インダクタは、前記磁性体がＮｉＺｎ系またはＮｉＣｕＺｎフェライトで、前記磁気ギャップがジルコニア（ＺｒＯ_２）で形成されていることを特徴とする。

したがって本発明の積層インダクタは、前記磁性体がＮｉＺｎ系またはＮｉＣｕＺｎ系フェライトで、前記磁気ギャップがジルコニア（ＺｒＯ_２）で形成されているので、磁性体と磁気ギャップを形成する異材質が反応することなく、設計値どおりの安定したインダクタ特性が得られる。

本発明の積層インダクタは、前記磁性体がＮｉＺｎ系またはＮｉＣｕＺｎ系フェライトで、前記磁気ギャップがＺｎフェライトで形成されていることを特徴とする。

したがって本発明の積層インダクタは、前記磁性体であるＮｉＺｎ系フェライトと前記磁気ギャップであるＺｎフェライトとの異材質間の同時焼成が容易で、デラミやクラック等が発生しにくい。

以下、本発明をその実施の形態を示す図面に基づいて詳述する。
（第１実施の形態）
図１は、第１実施の形態に係る積層インダクタ１０の断面図、図２は第１の実施の形態に係る積層インダクタ１０の分解斜視図である。

コイル層は例えばＮｉＣｕＺｎフェライトからなる磁性体２に、導電性材料例えばＡｇからなる略１ターンのコイルパターン５、６、７と、非磁性体材料例えばジルコニア（ＺｒＯ_２）からなる磁気ギャップパターン４とを形成して構成される。第１のコイルパターン５、６、７が形成されたコイル層を積層しビアホール８を介して直列に接続する。また、その積層体の上下のコイル層５、７と略同構成の第２のコイルパターン９、１１が形成されたコイル層を、それぞれ積層しビアホール１２を介して並列に接続する。このように構成されたコイルは外部引出しリード部１５と外部引き出し部１により外部へ引き出される。更にその積層体の上下にそれぞれ例えばＮｉＣｕＺｎフェライトからなる磁性体２のみの無地の磁性体層１３を複数層ずつ重ねた態様で、３ターンの積層インダクタ１０が構成されている。積層インダクタ１０は、ＬＴＣＣ（ＬｏｗＴｅｍｐｅｒａｔｕｒｅＣｏ−ｆｉｒｅｄＣｅｒａｍｉｃｓ）法による形成が好ましい。

この第１実施の形態の積層インダクタでは、上下のコイルパターン５、７は略同一形状のコイル９、１１とスルーホール１２を介して並列接続されており、上中下の３コイルパターンは、スルーホール８を介して直列接続され、全体として３．５ターンのコイルとして機能する。電気的な接続回路図を図３に示す。

各コイル層の磁性体２は例えば、ソフトフェライトのペーストを用いて、ドクターブレード法、カレンダーロール法などによりグリーンシート（乾燥後１５〜６０μｍ）を形成する。その上にＡｇなどを含む合金の導電ペーストを所定のコイルパターン３に乾燥後２０〜５０μｍ厚で１００〜４００μｍ幅に印刷または塗布する。さらに磁気ギャップとなるジルコニアやＺｎフェライト等の非磁性体ペーストを所定の磁気ギャップパターン４に印刷または塗布する。

磁気ギャップパターンの乾燥後厚みは３μｍ以上でかつコイルパターンよりも薄くなることが好ましい。コイルパターンを構成するＡｇの乾燥後厚みが厚く、グリーンシート２とコイルパターン３の段差が大きい場合には、層間のデラミネーションや密着不足あるいはボイドの原因となる可能性があるため、磁気ギャップパターン４を覆うと共にコイルパターンの上面とほぼ同じ高さとなるよう、コイルパターンを除く領域に磁性体ペーストを印刷または塗布するのが好ましい。また、前記並列接続のためのビアホール１２は第２のコイルパターンの巻き始めと巻き終わり近傍近くだけでなく、第２のコイルパターンの任意の位置に追加配置しても良い。

以上のプロセスにより作られた各コイル層を複数層積層しビアホール８を介して直列に、ビアホール１２を介して並列に接続する。更にその積層体の上下にそれぞれ例えばＮｉＺｎフェライトからなる磁性体２のみの無地の磁性体層１３を複数層積層する。

このようにして得られたグリーン状の積層体は８００〜９５０℃で磁性体であるフェライトと導電体であるＡｇおよび非磁性体であるジルコニアあるいはＺｎフェライトを同時に焼成し２０％程度収縮して焼結体となる。

本実施例ではコイルのターン数は３ターンであるにもかかわらずギャップ分散は５となり、一ギャップあたりのギャップ長を３／５に低減でき、コイルパターンの厚みより十分小さく設定することができる。従ってギャップ部における磁束のフリンジングは低減し、コイルパターンへ鎖交する磁束による渦電流損失を低減することができる。また３ターンのうちの２ターンが並列接続されているのでインダクタの直流抵抗を２／３に低減することができる。

（第２実施の形態）
図４は第２の実施の形態に係る積層インダクタの断面図である。本実施例は第１の実施の形態と同じく３ターンのコイルとして機能しているが上中下のコイル層５、６、７のうち中のコイル層６が略同一形状のコイル層１４とビアホール１２を介して並列接続されている。

本実施例ではコイルパターンは３ターンであるにもかかわらずギャプ分散数は４となり、一ギャップあたりのギャプ長を３／４に低減できコイルパターンの厚みより十分小さく設定することができる。従ってギャップ部における磁束のフリンジングは低減し、コイルパターンへ鎖交する磁束による渦電流損失を低減することができる。また３ターンのうちの１ターンが並列接続されているのでインダクタの直流抵抗を５／６に低減することができる。

（第３実施の形態）
図５は第３の実施の形態に係る積層インダクタの断面図である。本実施例は第１の実施の形態と同じく３ターンのコイルとして機能しているが全てのコイル層５、６、７が略同一形状のコイル層９、１４、１１とビアホール１２を介して並列接続されている。

本実施例ではコイルパターンは３ターンであるにもかかわらずギャプ分散数は６となり、一ギャップあたりのギャプ長を１／２に低減でき、コイルパターンの厚みより十分小さく設定することができる。従ってギャップ部における磁束のフリンジングは低減し、コイルパターンへ鎖交する磁束による渦電流損失を低減することができる。また全てのコイルパターンが並列接続されているのでインダクタの直流抵抗を１／２に低減することができる。

以上のように並列接続されるコイルの位置や数は任意であり、並列されるコイル数が多ければ磁気ギャップの分散数が増え一ギャップあたりのギャップ長を短くすることにより、渦電流損失を低減できかつ直流抵抗も減らすことが可能である。

次に、第１、２及び３実施の形態に係る積層インダクタの製造工程について説明する。

ＮｉＣｕＺｎフェライトは、例えばＦｅ_２Ｏ_３、ＺｎＯ、ＮｉＯおよびＣｕＯを主成分とするフェライト組成物が用いられる。この仮焼粉末１００重量％に対して、バインダーを１０重量％加え、可塑剤および溶剤と共にボールミルにて混練して、磁性体合用スラリーを得る。このスラリーを、ドクターブレード法によるシート成型機を用いて厚み２０μｍのフェライトシートを成型する。

成型した所定のフェライトシートにスルーホールを形成し、磁気ギャップとなる非磁性体のペースト状に加工されたジルコニアを所定の形状に印刷し、その後コイルパターンとなるペースト状に加工されたＡｇを略１ターンのコイルパターンとなるように所定のパターンに印刷してコイル層を得る。なお、このジルコニアおよびＡｇの印刷順序は逆であっても良い。また、ジルコニアおよびＡｇの印刷による段差を無くし積層性を向上させるため、フェライトシートと同材質のペーストを印刷することもできる。

このようにして形成されたコイル層を、前記ビアホール８を介して電気的に直列に、また前記ビアホール１２を介して並列に、前記第１のコイルパターンと前記第２のコイルパターンとを所定のターン数とギャップ分散数が得られるよう、複数の無地のフェライトシート１３の上に積層し、さらに積層された該コイル層の上に複数層の無地のフェライトシート１３を積層する。得られた積層体を、一定圧力で圧着させた後に所望の形状に加工し、９００℃で４時間大気中で焼成させ直方体（例えば２．５ｘ２．０ｘ１．０ｍｍ）の焼結体を得る。更にこの焼結体の向かい合う端面（例えば２．０ｘ１．０ｍｍの面）に外部電極用の導電ペースト（例えばＡｇ）を塗布した後、更に６３０℃で１５分の焼き付け処理をして、積層インダクタを得る。

以上のようにして、本発明では、ターン数が少ないインダクタであっても、一部もしくは全てのコイルパターンに対し並列に接続されたコイルパターンを印刷された層が設けられており、並列接続されたコイルパターンの数だけ多くの磁気ギャップの分散が可能となる。そのため、ターン数が少なくても、十分な磁気ギャップ分散が得られ渦電流損失が抑えることができる。更に、並列接続されたコイルによりインダクタの直流抵抗も低減することができる。

従来の図１１の積層インダクタと図１の本発明の積層インダクタについて、コイルパターンを鎖交する磁束密度を計算した。従来の積層インダクタの構成は、巻数は３ターンで最上コイル層以外の３コイル層に合計３０μｍのギャップを分散している。一方、本発明の積層インダクタの構成は、巻数は同じ３ターンであるがその内の２ターンに並列接続されたコイル層が追加されており、追加された２コイル層含め５コイル層に合計３０μｍのギャップを分散している。シミュレーションは日本総研ソリューションズの電磁界解析ソフトＪ−ＭＡＧＶｅｒ８．４を用い、周波数２ＭＨｚ、励磁電流０．１Ａｐｐの条件で実施した。

コイルパターンを鎖交する磁束密度は、従来の積層インダクタの場合最大５。０ｍＴであるが、本発明の積層インダクタの場合３．５ｍＴ程度となり３０％程度低減していることがわかった。さらに渦電流損失を計算すると、従来の構造であれば２．９８ｍＷであるのに対し、本発明の構造は１．８３ｍＷとなり、４０％程度渦電流損失が低減できることがわかった。

さらに従来の積層インダクタと本発明の積層インダクタとについて実際に素子を試作してその素子特性（Ｑの周波数特性、直流抵抗）および３ＭＨｚで動作するＤＣ−ＤＣコンバーターに適用した際の効率特性を測定した。

インダクタは、３０μｍ厚のＮｉＣｕＺｎ系の低温焼成フェライトを磁性材料としたシートに、Ａｇペーストでコイルパターンを乾燥後４０μｍ厚で３６０μｍ幅に印刷し、またジルコニアペーストでコイルパターンに囲まれた内側に乾燥後６μｍ厚で印刷した。このようにして作られたコイル層を複数所定のターン数およびギャップ分散数となるよう積層し、その後焼成しさらに外部電極を形成して積層インダクタを作成した。得られたインダクタの外形は、２．５ｘ２．０ｘ１．０ｍｍ、コイルの巻数は共に４．５ターンで巻き始めと終わりのコイル層以外の３コイル層に磁気ギャップを分散している。更に本発明の素子においてはその３コイル層のうち１コイル層に並列接続されたコイル層が追加挿入されており、計４コイル層にギャップが分散されている。図６に、その断面図を示している。図より従来の積層インダクタはギャップ分散数が３、本発明の積層インダクタはギャップ分散数が４となる。

以下その測定結果について詳述する。まずＱの周波数特性はアジレントテクノロジーの４２８５Ａを用いて７０ｋＨｚから３０ＭＨｚの周波数範囲内で励磁振幅１Ｖで測定した。結果を図７に示す．本発明の積層インダクタは従来の積層インダクタに比べ、最大値で比較すると２９％向上した。
次に、直流抵抗の測定はアジレントテクノロジーの３４５８Ａを用いて４端子法にて測定した。従来の積層インダクタは７５ｍΩであったが、本発明の積層インダクタは６７ｍΩ、となり１２％低減した。

次に３ＭＨｚで動作するＤＣ−ＤＣコンバーターの回路構成を図８に示す。出力電圧Ｖｏは基準電圧Ｒｅｆと誤差増幅器ＥＡにより比較増幅され、パルス幅変調回路ＰＷＭによりパルス幅に変調され２個のＭＯＳＦＥＴのゲートに与えられ３ＭＨｚの周波数で２個のＭＯＳＦＥＴを相補的にオンオフさせる。２個のＭＯＳＦＥＴのスイッチング動作により、入力電圧ＶｉはインダクタＬを介して降圧され必要な出力電圧Ｖｏを得る。本回路のインダクタ素子Ｌを従来の積層インダクタを用いた場合と、本発明の積層インダクタを用いた場合とでＤＣ−ＤＣコンバーターの変換効率ηを出力電流を変化させて測定した。ここで入力電流をＩｉ、出力電流をＩｏとすれば、η＝ＶｏｘＩｏ／（ＶｉｘＩｉ）ｘ１００（％）で求めることができる。Ｖｉ＝３．６Ｖ、Ｖｏ＝１．８Ｖの降圧形ＤＣ−ＤＣコンバーターとして動作させた場合の結果を図９に示す。共に効率が出力電流が１００ｍＡ近傍で急激に変化しているが、これはこの出力電流を境界に、制御ＩＣの出力電圧の制御モードが変化しているためである。

本発明の積層インダクタは従来の積層インダクタに比べ、最大効率で０．８％、最大出力電流時で０．１７％効率を向上できることがわかった。ここで最大効率時の効率向上は前述したＱ特性の向上が、また最大出力電流時の効率向上は、前述した直流抵抗の低減が主に寄与している。

以上のようにＱの周波数特性、直流抵抗およびＤＣ−ＤＣコンバーターの効率において本発明は効果があることを確認したが、図１０に示すように直流重畳特性が本発明により劣化することは無かった。

また磁気ギャップとしてジルコニアの代わりに、Ｆｅ_２Ｏ_３、ＺｎＯ、およびＣｕＯを主成分とするＺｎフェライトを用いても同様な結果が得られた。

本発明によれば、磁気ギャップを分散して有する積層インダクタにおいて、そのターン数が少ない場合であっても、十分なギャップ分散数が得られるのでギャップ近傍のコイルパターンでの渦電流損失を低減できる。またコイル層の一部または全てが並列に接続されているので、インダクタの直流抵抗も低減できる。

第１実施の形態に係る積層インダクタの断面図である。第１実施の形態に係る積層インダクタの分解斜視図である。第１実施の形態に係る積層インダクタの電気的な等価回路図である。第２実施の形態に係る積層インダクタの断面図である。第３実施の形態に係る積層インダクタの断面図である。試作素子の断面を示す模式図である。試作素子のＱの周波数特性を示すグラフである。ＤＣ−ＤＣコンバーターの回路構成である。ＤＣ−ＤＣコンバーターの効率を示すグラフである。試作素子の直流重畳特性を示すグラフである。従来の積層インダクタの断面を示す模式図である。

符号の説明

１外部引き出し部
２磁性体
４磁気ギャップ
５上コイル層
６中コイル層
７下コイル層
８上中下のコイルパターンを直列に電気的に接続するビアホール
９上コイル層と並列接続されるコイル層
１０第１の実施形態に係る積層インダクタの断面図
１１下コイル層と並列接続されるコイル層
１２上中下のコイルパターンと並列に電気的に接続するビアホール
１３無地の磁性体層
１４中コイルと並列接続されるコイル層
１５外部引出しリード部
２０第２の実施形態に係る積層インダクタの断面図
３０第３の実施形態に係る積層インダクタ断面図
４０従来の積層インダクタの断面図

Claims

磁性体層および第１のコイルパターンを交互に積層し、前記第１のコイルパターンを積層方向に直列接続してコイルを構成し、前記第１のコイルパターンに接する領域に第１の磁気ギャップパターンが形成され、積層方向に複数の磁気ギャップをもつ積層インダクタにおいて、
一部または全ての前記第１のコイルパターンに対し並列接続された第２のコイルパターンを備え、該第２のコイルパターンに接する領域に第２の磁気ギャップパターンが形成されたことを特徴とする積層インダクタ。
請求項１に記載の積層インダクタにおいて、前記第１および第２の磁気ギャップパターンが、それぞれ前記第１のコイルパターンおよび第２のコイルパターンの内側に囲まれるように設けられていることを特徴とする積層インダクタ。
請求項１または２に記載の積層インダクタにおいて、磁性体をＮｉＺｎ系またはＮｉＣｕＺｎ系のフェライトで、また第１ギャップパターンおよび第２のギャップパターンをジルコニア（ＺｒＯ_２）で形成されていることを特徴とする積層インダクタ。
請求項１〜３のいずれかに記載の積層インダクタにおいて、磁性体をＮｉＺｎ系またはＮｉＣｕＺｎ系のフェライトで、また第１ギャップパターンおよび第２のギャップパターンをＺｎフェライトで形成されていることを特徴とする積層インダクタ。