JP2009094237A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置 Download PDF

Info

Publication number
JP2009094237A
JP2009094237A JP2007262431A JP2007262431A JP2009094237A JP 2009094237 A JP2009094237 A JP 2009094237A JP 2007262431 A JP2007262431 A JP 2007262431A JP 2007262431 A JP2007262431 A JP 2007262431A JP 2009094237 A JP2009094237 A JP 2009094237A
Authority
JP
Japan
Prior art keywords
layer
contact
memory device
semiconductor memory
nonvolatile semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007262431A
Other languages
English (en)
Inventor
Kiyohito Nishihara
清仁 西原
Fumitaka Arai
史隆 荒井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2007262431A priority Critical patent/JP2009094237A/ja
Priority to US12/244,174 priority patent/US8072025B2/en
Publication of JP2009094237A publication Critical patent/JP2009094237A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional [3D] arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional [3D] arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional [3D] arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional [3D] arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H10D30/693—Vertical IGFETs having charge trapping gate insulators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】占有面積を収縮し且つ誤動作を抑制した不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、第１絶縁層及び第１導電層が交互に積層された第１積層部１１０Ａ，１１０Ｂと、第１積層部の上面或いは下面に設けられ且つ第２絶縁層間に第２導電層が形成されるように積層された第２積層部１２０Ａ，１２０Ｂと、第１積層部又は第２積層部の上部に位置する第３積層部１３０Ａ，１３０Ｂとを備える。第３積層部は、第２積層部の第２半導体層に接し且つＸ方向に延び且つＸ方向に直交するＹ方向に並ぶように形成されたコンタクト層１３１と、コンタクト層１３１のいずれかに接し且つ積層方向に延びるように形成されたコンタクトプラグ層１３２とを備える。コンタクトプラグ１３２層は、Ｘ方向の位置が互いに異なるように配置されている。
【選択図】図２Ａ

Description

本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。
不揮発性半導体記憶装置は、メモリセルアレイ等が構成された積層構造を有する半導体層から構成される。一般に、半導体層には、表面に、半導体層内部の導電層に接続されたコンタクト層が設けられる。このコンタクト層は、配線層とコンタクトプラグにより接続される。
そして、この不揮発性半導体記憶装置においては、近年、１チップに書き込めるデータ量を増やすべく、ビット数を増加させる傾向にある。このことは、半導体層の占有面積をシュリンク（収縮）することによって可能となる。例えば、占有面積の収縮を実現した構造が、特許文献１に記載されている。
しかしながら、半導体層の占有面積の収縮に伴い、コンタクト層も微細化されることとなる。これにより、コンタクト層に形成されるコンタクトプラグ間に、ショートが生じる可能性が高くなる。すなわち、誤動作の問題が発生する。一方、この問題に対して、コンタクトプラグの径を縮小する方法が考えられるが、これは、コンタクトプラグとコンタクト層との合わせ余裕の低減を招く。また、小径となったコンタクトプラグでは、その加工は困難となり、また、コンタクトプラグの抵抗は、高くなる。
特開２００６−１２８３９０号
本発明は、占有面積を収縮し且つ誤動作を抑制した不揮発性半導体記憶装置を提供する。
本発明の一態様に係る不揮発性半導体記憶装置は、第１絶縁層及び第１導電層が交互に積層された第１積層部と、前記第１積層部の上面或いは下面に設けられ且つ第２絶縁層間に第２導電層が形成されるように積層された第２積層部と、前記第１積層部又は前記第２積層部の上部に位置する第３積層部とを備え、前記第１積層部は、前記第１絶縁層の側壁及び前記第１導電層の側壁に接して設けられた第３絶縁層と、前記第３絶縁層に接して設けられ且つ電荷を蓄積する電荷蓄積層と、当該電荷蓄積層に接して設けられた第４絶縁層と、前記第４絶縁層に接して設けられ且つ積層方向に延びるように形成された第１半導体層とを備え、前記第２積層部は、前記第２絶縁層の側壁及び前記第２導電層の側壁に接して設けられた第５絶縁層と、前記第５絶縁層及び前記第１半導体層に接して設けられ且つ積層方向に延びるように形成された第２半導体層とを備え、前記第３積層部は、前記第２半導体層に接し、前記積層方向と直交する第１方向に延び且つ前記第１方向と直交する第２方向に並ぶように形成された複数の第１コンタクト層と、前記第１コンタクト層のいずれかに接し且つ前記積層方向に延びるように形成されたコンタクトプラグ層とを備え、前記コンタクトプラグ層は、前記第１方向の位置が互いに異なるように配置されていることを特徴とする。
本発明は、占有面積を収縮し且つ誤動作を抑制した不揮発性半導体記憶装置を提供することが可能となる。
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の一実施形態について説明する。
［第１実施形態］
（第１実施形態に係る不揮発性半導体記憶装置の回路構成）
先ず、図１を参照して、不揮発性半導体記憶装置の回路構成について説明する。第１実施形態に係る不揮発性半導体記憶装置は、所謂、ＮＡＮＤ型フラッシュメモリである。
図１に示すように、データの消去単位である１つのユニットは、直列に接続された複数のメモリセルＭＣ、その一端（ソース側）に直列接続されたソース側選択トランジスタＳＳＴ、及び他端（ドレイン側）に直列接続されたドレイン側選択トランジスタＳＤＴにより構成されている。なお、図１に示す例では、８個のメモリセルＭＣが、直列接続されている。なお、図１において、メモリセルＭＣは、８個であるが、その他の数としても良いことは言うまでもない。
メモリセルＭＣとしてのメモリセルトランジスタの制御ゲートＣＧ０〜ＣＧ７には、ワード線ＷＬが接続されている。ソース側選択トランジスＳＳＴのゲート端子には、ソース側選択ゲート線ＳＧＳＬが接続されている。ソース側選択トランジスタＳＳＴのソース端子には、ソース線ＳＬが接続されている。ドレイン側選択トランジスタＳＤＴのゲート端子には、ドレイン側選択ゲート線ＳＧＤＬが接続されている。ドレイン側選択トランジスタＳＤＴのドレイン端子には、ビット線ＢＬが接続されている。
ソース側選択ゲート線ＳＧＳＬ、及びドレイン側選択ゲート線ＳＧＤＬは、選択トランジスタＳＳＴ、ＳＤＴのオン／オフを制御するために用いられる。ソース側選択トランジスタＳＳＴ，及びドレイン側選択トランジスタＳＤＴは、データ書き込み及びデータ読み出し等の際に、ユニット内のメモリセルＭＣに所定の電位を供給するためのゲートとして機能する。
このユニットがロウ方向（ワード線の延びる方向）に複数個配列されてブロックが構成されている。１個のブロックの中で同じワード線に接続された複数のメモリセルは１ページとして取り扱われ、このページごとにデータ書き込み及びデータ読み出し動作が実行される。
複数のブロックは、カラム方向（ビット線の延びる方向）に複数個配列される。また、複数個のブロックは、順番に折り返されるように配列される。すなわち、任意のブロックと、この任意のブロックの一方に隣接するブロックとは、ドレイン側選択トランジスタＳＤＴが向き合うように配置されている。上記任意のブロックとこの任意にブロックの他方に隣接するブロックとは、ソース側選択トランジスタＳＳＴが向き合うように配置されている。
（第１実施形態に係る不揮発性半導体記憶装置の具体的構成）
次に、図２Ａ及び図２Ｂを参照して、第１実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図２Ａは、第１実施形態に係る不揮発性半導体記憶装置の上面図であり、図２Ｂは、図２ＡのＩ−Ｉ’断面図である。なお、図２Ａは、上部に設けられたビット線ＢＬ（後述する配線層１３３）及び後述する絶縁層１３５を省略して示している。図２Ａ及び図２Ｂにおいて、上述したビット線ＢＬの延びる方向をＸ方向とし、上述したソース線ＳＬ（後述する配線層１３４）の延びる方向をＹ方向とする。
図２Ａ及び図２Ｂに示すように、第１実施形態に係る不揮発性半導体記憶装置は、ＳＯＩ（Silicon On Insulator）構造を有するＮＡＮＤ型フラッシュメモリである。また、第１実施形態に係るメモリセルＭＣ及び選択トランジスタＳＳＴ，ＳＤＴとしては、縦型メモリセルトランジスタ及び縦型選択トランジスタを用いている。なお、縦型のトランジスタとは、チャネルが縦方向（積層方向）に形成されるトランジスタである。
不揮発性半導体記憶装置において、基板１０上には、一対の第１積層部１１０Ａ、１１０Ｂが形成されている。第１積層部１１０Ａ上には、第２積層部１２０Ａ、及び第３積層部１３０Ａが積層されている。同様に、第１積層部１１０Ｂ上には、第２積層部１２０Ｂ、及び第３積層部１３０Ｂが積層されている。なお、第１積層部１１０Ａ（第２積層部１２０Ａ、第３積層部１３０Ａ）、第１積層部１１０Ｂ（第２積層部１２０Ｂ、第３積層部１３０Ｂ）は、Ｘ方向に所定長さ離間して形成されている。第１積層部１１０Ａ（第２積層部１２０Ａ、第３積層部１３０Ａ）と第１積層部１１０Ｂ（第２積層部１２０Ｂ、第３積層部１３０Ｂ）の外周には、絶縁層１４０、絶縁層１５０、及び絶縁層１５１が堆積されている。
第１積層部１１０Ａは、下層から、第１導電層１１１ａ〜１１１ｄと、第１層間絶縁層（第１絶縁層）１１２を交互に積層させて形成されている。第１積層部１１０Ｂは、下層から、第１導電層１１１ｅ〜１１１ｈと、第１層間絶縁層（第１絶縁層）１１２を交互に積層させて形成されている。各第１導電層１１１ａ〜１１１ｈは、上述した各メモリセルＭＣの制御ゲートＣＧ０〜ＣＧ７として機能する。
また、各第１積層部１１０Ａ，１１０Ｂは、それら第１積層部１１０Ａ，１１０Ｂが、後述する絶縁層１４０を介して対向する側面に、ブロック絶縁層（第３絶縁層）１１３、電荷蓄積層１１４、トンネル絶縁層（第４絶縁層）１１５、Ｎ−型半導体層（第１半導体層）１１６を有する。
第１導電層１１１ａ〜１１１ｈには、例えばポリシリコンが用いられる。また、制御ゲートを低抵抗化するために、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）等を用いてもよい。第１導電層１１１ａ〜１１１ｄ、及び第１導電層１１１ｅ〜１１１ｈは、Ｘ方向のそれら第１積層部１１０Ａ，１１０Ｂの対向する側とは反対側の端部に、シリサイド層１１１Ａを有する。
第１層間絶縁層１１２には、例えばシリコン酸化膜（ＳｉＯ２）が用いられる。或いは、シリコン酸化膜にホウ素（Ｂ）とリン（Ｐ）とを含ませたものをＢＰＳＧ(Boron Phosphorus Silicate Glass)、ＢＳＧ（Boron Silicate Glass）、もしくはＰＳＧ（Phosphorus Silicate Glass）等を用いてもよい。
ブロック絶縁層１１３は、第１導電層１１１ａ〜１１１ｄ及び第１層間絶縁層１１２の側壁に接して形成されている。ブロック絶縁膜１１３は、電荷蓄積層１１４に蓄積された電荷のゲート電極への拡散を防止する。ブロック絶縁層１１３としては、たとえば、シリコン酸化膜（ＳｉＯ２）が用いられる。ブロック絶縁層１１３の膜厚は、４ｎｍ程度である。
電荷蓄積層１１４は、ブロック絶縁層１１３に接して設けられ且つ電荷を蓄積するように形成されている。電荷蓄積層１１４としては、例えばシリコン窒化膜（ＳｉＮ）が用いられる。電荷蓄積層１１４の膜厚は、８ｎｍ程度である。
トンネル絶縁層１１５は、電荷蓄積層１１４に接して設けられている。トンネル絶縁層１１５は、電荷蓄積層１１４にＮ−型半導体層１１６から電荷を蓄積する際または電荷蓄積層１１４に蓄積された電荷がＮ−型半導体層１１６へ拡散する際に電位障壁となる。トンネル絶縁層１１５としては、例えば、シリコン酸化膜（ＳｉＯ２）が用いられる。シリコン酸化膜は、シリコン窒化膜よりも絶縁性に優れ、電荷の拡散を防止する機能が好適である。トンネル絶縁層１１５の膜厚は、４ｎｍ程度である。
つまり、上記ブロック絶縁層１１３、電荷蓄積層１１４、トンネル絶縁層１１５により、ＯＮＯ膜（酸化膜、窒化膜、酸化膜の積層膜）が構成されている。
Ｎ−型半導体層１１６は、Ｉ−Ｉ’方向の断面形状がＵ字型になっている。つまり、Ｎ−型半導体層１１６は、各トンネル絶縁層１１５に接して設けられ且つ積層方向に延びるよう（ピラー状）に形成された側部１１６ａ，１１６ａと、一対の側部１１６ａ、１１６ａの底を連結するように形成された底部１１６ｂを有する。側部１１６ａ，１１６ａは、後述する第２積層部２００ａの下方に位置する第２層間絶縁層１２１の上面まで形成されている。なお、Ｎ−型半導体層１１６は、低濃度のＮ−型不純物が導入された半導体層により構成される。
各第２積層部１２０Ａ，１２０Ｂは、順次、第２層間絶縁層１２１、第２導電層１２２、第２層間絶縁層１２１、第３層間絶縁層１２３を積層した構成を有する。換言すると、２つの第２層間絶縁層１２１間に第２導電層１２２が積層されている。第２導電層１２２は、第２積層部１２０Ａにおいてドレイン側選択トランジスタＳＤＴのドレイン側選択ゲート線ＳＧＤＬとして機能する。また、第２導電層１２２は、第２積層部１２０Ｂにおいてソース側選択トランジスタＳＳＴのソース側選択制御ゲート線ＳＧＳＬとして機能する。
また、各第２積層部１２０Ａ，１２０Ｂは、各第２導電層１２２が絶縁層１４０を介して対向する側面に、ゲート絶縁層（第５絶縁層）１２４、Ｐ−型半導体層（第２半導体層）１２５、Ｎ＋型半導体層１２６を有する。
第２導電層１２２には、例えばポリシリコンが用いられる。また、制御ゲートを低抵抗化するために、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）等を用いてもよい。第２導電層１２２は、Ｘ方向のそれら第２積層部１２０Ａ，１２０Ｂの対向する側とは反対側の端部に、シリサイド層１２１Ａを有する。
第２層間絶縁層１２１には、例えばシリコン酸化膜（ＳｉＯ２）が用いられる。或いは、シリコン酸化膜にホウ素（Ｂ）とリン（Ｐ）とを含ませたものをＢＰＳＧ(Boron Phosphorus Silicate Glass)、ＢＳＧ（Boron Silicate Glass）、もしくはＰＳＧ（Phosphorus Silicate Glass）等を用いてもよい。
ゲート絶縁層１２４は、第２導電層１２２、第２層間絶縁層１２１、及び第３層間絶縁層１２３の側壁に接して設けられている。Ｐ−型半導体層１２５は、積層方向に第２導電層１２２の上面から底面までの同じ高さの範囲に、ゲート絶縁層１２４及びＮ−型半導体層１１６に接して設けられ且つ積層方向に延びるように形成されている。Ｐ−型半導体層１２５は、低濃度のＰ−型不純物が導入された半導体層である。Ｎ＋型半導体層１２６は、ゲート絶縁層１２４及びＰ−型半導体層１２５の上面に接して設けられている。
各第３積層部１３０Ａ，１３０Ｂは、第３層間絶縁層１２３上にトンネル絶縁層１１５を介して形成されたコンタクト層１３１を有する。
コンタクト層１３１の一端は、Ｎ＋型半導体層１２６の上部に接するように形成されている。コンタクト層１３１は、Ｘ方向を長手方向として、Ｘ方向に延びる矩形板状に形成されている。また、コンタクト層１３１は、Ｙ方向に並ぶように形成されている。なお、コンタクト層１３１は、シリサイド層から構成されている。
さらに、第３積層部１３０Ａは、コンタクト層１３１の上面に設けられたコンタクトプラグ層１３２、コンタクトプラグ層１３２の上面に設けられた配線層１３３を有する。
コンタクトプラグ層１３２は、コンタクト層１３１の上面に形成され且つ積層方向に延びるように形成されている。コンタクトプラグ層１３２は、図２Ａに示すように、Ｙ方向に沿った直線に沿って一列に並ばず、Ｘ方向の位置が互いに異なる（ずれる）ように配置されている。図２Ａでは、コンタクトプラグ層１３２は、千鳥状に配置されている。
配線層１３３は、複数の第２導電層１２０Ａにおけるコンタクトプラグ層１３２の上面を跨ぎ且つ接するように形成されている。配線層１３３は、上述したビット線ＢＬとしての機能を有する。
また、第３積層部１３０Ｂは、コンタクト層１３１の上面に設けられた配線層１３４を有する。配線層１３４は、コンタクト層１３１の上面に形成されている。配線層１３４は、複数の第２導電層１２０Ｂにおけるコンタクト層１３１の上面を跨ぎ且つ接するように形成されている。配線層１３４は、上述したソース線ＳＬとしての機能を有する。なお、配線層１３３の底面と、絶縁層１４０，１５０の間には、絶縁層１３５が形成されている。
（第１実施形態に係る不揮発性半導体記憶装置の製造工程）
次に、図３Ａ〜図９Ａ，図９Ｃ，図１０Ａ〜図１２Ａ，図３Ｂ〜図９Ｂ，図９Ｄ，図１０Ｂ〜図１２Ｂを参照して、第１実施形態に係る不揮発性半導体記憶装置の製造工程について説明する。図３Ａ〜図９Ａ，図９Ｃ，図１０Ａ〜図１２Ａは、製造工程における上面図であり、図３Ｂ〜図９Ｂ，図９Ｄ，図１０Ｂ〜図１２Ｂは、製造工程における断面図である。
先ず、図３Ａ及び図３Ｂに示すように、基板１０上に、層間絶縁層２１１と、第１導電層２１２を交互に積層する。さらに、その上から、層間絶縁層２１３、第２導電層２１４、層間絶縁層２１３、層間絶縁層２１５を順次堆積させる。
各層間絶縁層２１１、及び各第１導電層２１２は、後の加工により、第１層間絶縁層１１２、及び制御ゲートＣＧ０〜ＣＧ７として機能する第１導電層１１１ａ〜１１１ｈとなる。また、層間絶縁層２１３、及び第２導電層２１４は、後の加工により、第２層間絶縁層１２１、及び選択トランジスタの選択ゲート線ＳＧＤＬ（ＳＧＳＬ）として機能する第２導電層１２２となる。
本第１実施形態では、第１導電層２１２、及び第２導電層２１４として、例えばポリシリコンが用いられる。また、制御ゲートＣＧを低抵抗化するために、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）等を用いてもよい、層間絶縁層２１１、層間絶縁層２１３としては、例えばシリコン酸化膜が用いられる。或いは、シリコン酸化膜にホウ素（Ｂ）とリン（Ｐ）とを含ませたものをＢＰＳＧ(Boron Phosphorus Silicate Glass)、ＢＳＧ（Boron Silicate Glass）、もしくはＰＳＧ（Phosphorus Silicate Glass）等を用いてもよい。
次に、図４Ａ及び図４Ｂに示すように、リソグラフィ法及びＲＩＥ（Reactive Ion Etching）法を用いて、第１導電層２１２、第２導電層２１４、及び層間絶縁層２１１，２１３，２１５を選択的にエッチングし、基板１０の上面が露出するように、積層させた第１導電層２１２、第２導電層２１４、及び層間絶縁層２１１，２１３，２１５を貫通させて開口部２１６を形成する。
次に、図５Ａ及び図５Ｂに示すように、開口部２１６に面した第１導電層２１２、第２導電層２１４、及び層間絶縁層２１１，２１３，２１５の側面上に、シリコン酸化膜２１７、及びシリコン窒化膜２１８を順に堆積する。この際、開口部２１６に面した基板１０上にも、シリコン酸化膜２１７、及びシリコン窒化膜２１８が形成される。なお、シリコン酸化膜２１７、及びシリコン窒化膜２１８は、後の加工により、ブロック絶縁層１１３、及び電荷蓄積層１１４となる。
次に、図６Ａ及び図６Ｂに示すように、基板１０の上面及び層間絶縁層２１５の上面が露出するように、ＲＩＥにより、シリコン窒化膜２１８及びシリコン酸化膜２１７を除去する。このＲＩＥ処理により、開口部２１６の側壁であり且つ第２導電層２１４の底面から下方にのみ、シリコン窒化膜２１８及びシリコン酸化膜２１７が残存する。
次に、図７Ａ及び図７Ｂに示すように、シリコン窒化膜２１８上、層間絶縁層２１３，２１５の側面上、及び第２導電層２１４の側面上に、シリコン酸化膜２２０を堆積する。なお、シリコン酸化膜２２０は、後の加工により、ゲート絶縁膜１２４、及びトンネル絶縁層１１５となる。続いて、シリコン酸化膜２２０の上及びその側面上に、Ｎ−型半導体層２２１を堆積する。Ｎ−型半導体層２２１としては、低濃度のＮ−型不純物（リン（Ｐ）、ヒ素（Ａｓ）等）が導入されたシリコンが用いられる。なお、Ｎ−型半導体層２２１は、後に示す工程の後、Ｎ−型半導体層１１６となる。
次に、図８Ａ及び図８Ｂに示すように、開口部２１６を埋め込むように、Ｎ−型半導体層２２１上に絶縁層２２２を堆積する。この際、絶縁層２２２の上面は、第２導電層２１４の底面とほぼ同じ位置に設定される。絶縁層２２２としては、例えばシリコン酸化膜が用いられる。続いて、絶縁層２２２の上面より上に形成されたＮ−型半導体層２２１内に、低濃度のＰ−型不純物（ホウ素（Ｂ）等）を導入する。これにより、絶縁層２２２の上面より上のＮ−型半導体層２２１内に、選択トランジスタＳＳＴ，ＳＤＴのチャネル領域としてのＰ−型半導体層２２３，２２３が形成される。すなわち、Ｐ−型半導体層２２３，２２３は、後に示す工程の後、Ｐ−型半導体層１２５，１２５となる。
次に、図９Ａ及び図９Ｂに示すように、絶縁層２２２上にさらに絶縁層２２２ａを堆積する。この際、絶縁層２２２ａの上面は、第２導電層２１３の上面とほぼ同じ位置に設定される。続いて、その絶縁層２２２ａの上面より上に形成されたＰ−型半導体層２２３，２２３内にそれぞれ、高濃度のＮ＋型不純物を導入する。これにより、絶縁層２２２ａの上面より上のＰ−型半導体層２２３，２２３に、選択トランジスタＳＳＴ（ＳＤＴ）のソース領域（ドレイン領域）としてのＮ＋型拡散層２２４，２２４が形成される。すなわち、Ｎ＋型拡散層２２４，２２４は、後に示す工程の後、Ｎ＋型半導体層１２６，１２６となる。
続いて、図９Ｃ及び図９Ｄに示すように、さらに、Ｎ＋型半導体層２２４，２２４の側面上に絶縁層２２５を形成する。そして、複数のユニットに電気的に分離するために、Ｙ方向に所定のピッチでストライプ状にＮ−型半導体層２２１、Ｐ−型半導体層２２３、及びＮ＋型半導体層２２４をエッチングする。この際、第１導電層２１２、第２導電層２１４及び層間絶縁層２１１，２１３，２１５はエッチングされず、各層は、Ｙ方向に層状に残されたままである。その後、上記エッチングにより形成された開口部に絶縁層２２６を積層させる。
次に、図１０Ａ及び図１０Ｂに示すように、Ｘ方向に隣接するブロックの第１導電層２１２を電気的に分離させるため、シリコン酸化膜２１７とは反対側の第１導電層２１２、第２導電層２１４、及び層間絶縁層２１１，２１３，２１５のＸ方向の端部が露出するように開口部２２７を形成する。
次に、図１１Ａ及び図１１Ｂに示すように、露出しているＮ＋型拡散層２２４，２２４の上部、及び露出している各第１導電層２１２のＸ方向の端部をシリサイド化する。これにより、Ｎ＋型拡散層２２４、２２４の上部に、シリサイド層２２８，２２８が形成される。すなわち、シリサイド層２２８，２２８は、後に示す工程の後、コンタクト層１３１，１３１となる。また、このシリサイド化により、各第１導電層２１２のＸ方向の端部に、シリサイド層２２９が形成される。
次に、図１２Ａ及び図１２Ｂに示すように、開口部２２７に絶縁層２３０を堆積させる。そして、第３積層部１３０Ａ、１３０Ｂを形成することにより、図２Ａ及び図２Ｂに示した状態となる。
（第１実施形態に係る不揮発性半導体記憶装置の効果）
次に、第１実施形態に係る不揮発性半導体記憶装置の効果について説明する。上記第１実施形態に係る不揮発性半導体記憶装置は、メモリセルＭＣ及び選択トランジスタを縦型にしてかつ積層しているために、ＮＡＮＤ型フラッシュメモリの面積を削減することができる。
さらに、上記第１実施形態に係る不揮発性半導体記憶装置は、Ｘ方向を長手方向とする矩形状のコンタクト層１３１を有する。さらに、不揮発性半導体記憶装置は、Ｙ方向に沿った直線に沿って一列に並ばず、Ｘ方向の位置が互いに異なる（ずれる）ように配置されたコンタクトプラグ層１３２を有している。したがって、各コンタクトプラグ層１３２間は、所定の間隔が設けられるので、コンタクトプラグ層１３２間のショートを抑制し、誤動作を抑制することができる。また、コンタクトプラグ層１３２は、千鳥状に配置されているので、Ｘ方向のマージンを確保することができる。
また、コンタクトプラグ層１３２を小径とする必要がないので、コンタクトプラグ層１３２とコンタクト層１３１との合わせ加工を容易に行なうことができる。また、コンタクトプラグ層１３２を小径とする必要がないので、その加工は容易であり、コンタクトプラグ層１３２の抵抗は、低く抑えることができる。
つまり、第１実施形態に係る不揮発性半導体記憶装置は、占有面積を収縮し且つ誤動作を抑制することができる。
［第２実施形態］
（第２実施形態に係る不揮発性半導体記憶装置の具体的構成）
次に、図１３Ａ及び図１３Ｂを参照して、本発明の第２実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図１３Ａは、第２実施形態に係る不揮発性半導体記憶装置の上面図であり、図１３Ｂは、図１３ＡのＩ−Ｉ’断面図である。なお、図１３Ａは、上部に設けられたビット線ＢＬ（配線層１３３）及び後述する絶縁層１３５を省略して示している。また、第２実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。
図１３Ａ及び図１３Ｂに示すように、第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と異なる第３積層部１３０Ｂを有する。第３積層部１３０Ｂは、第１実施形態のコンタクト層１３１及び配線層１３４の代わりに、配線層１３６を有する。配線層１３６は、複数のＮ＋型半導体層１２６に接し且つＹ方向に延びて形成されている。
（第２実施形態に係る不揮発性半導体記憶装置の効果）
上記第２実施形態に係る不揮発性半導体記憶装置は、Ｘ方向を長手方向とする矩形状のコンタクト層１３１を有する。さらに、不揮発性半導体記憶装置は、Ｙ方向に沿った直線に沿って一列に並ばず、Ｘ方向の位置が互いに異なる（ずれる）ように配置されコンタクトプラグ層１３２を有している。したがって、第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の効果を有する。また、第２実施形態に係る不揮発性半導体記憶装置は、配線層１３６により、第１実施形態よりも容易に、製造可能である。
［第３実施形態］
（第３実施形態に係る不揮発性半導体記憶装置の具体的構成）
次に、図１４Ａ及び図１４Ｂを参照して、本発明の第２実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図１４Ａは、第３実施形態に係る不揮発性半導体記憶装置の上面図であり、図１４Ｂは、図１４ＡのＩ−Ｉ’断面図である。なお、図１４Ａは、上部に設けられたビット線ＢＬ（配線層１３３）及び後述する絶縁層１３５を省略して示している。また、第３実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。
図１４Ａ及び図１４Ｂに示すように、図１４Ａ及び図１４Ｂに示すように、第２実施形態に係る不揮発性半導体記憶装置は、第１及び第２実施形態と異なる第３積層部１３０Ｂを有する。第３積層部１３０Ｂは、コンタクト層１３１及び配線層１３４の代わりに、櫛歯状の配線層１３７を有する。配線層１３７は、Ｙ方向に延びる基部１３７ａと、基部１３７からＸ方向に突出し且つＮ＋型半導体層１２６に接する突出部とを有する。
（第３実施形態に係る不揮発性半導体記憶装置の効果）
上記第３実施形態に係る不揮発性半導体記憶装置は、Ｘ方向を長手方向とする矩形状のコンタクト層１３１を有する。さらに、不揮発性半導体記憶装置は、Ｙ方向に沿った直線に沿って一列に並ばず、Ｘ方向の位置が互いに異なる（ずれる）ように配置されコンタクトプラグ層１３２を有している。したがって、第３実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の効果を有する。また、第３実施形態に係る不揮発性半導体記憶装置は、配線層１３７により、第１及び第２実施形態よりも容易に、製造可能である。
［第４実施形態］
（第４実施形態に係る不揮発性半導体記憶装置の具体的構成）
次に、図１５Ａ及び図１５Ｂを参照して、本発明の第４実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図１５Ａは、第４実施形態に係る不揮発性半導体記憶装置の上面図であり、図１５Ｂは、図１５ＡのＩ−Ｉ’断面図である。なお、図１５Ａは、上部に設けられたビット線ＢＬ（配線層１３３）及び後述する絶縁層１３５を省略して示している。また、第４実施形態において、第１〜第３実施形態と同様の構成については、同一符号を付し、その説明を省略する。
図１５Ａ及び図１５Ｂに示すように、第４実施形態に係る不揮発性半導体記憶装置においては、第１積層部１１０Ａ，１１０Ｂ及び第３積層部１３０Ａ，１３０Ｂの構成が、第１実施形態と異なる。また、第１積層部１１０Ａ，１１０Ｂと基板１０との間に第４積層部１６０Ａ，１６０Ｂが形成されている。
第１積層部１１０Ａ，１１０Ｂは、第１実施形態のＵ字型のＮ−型半導体層１１６の代わりに、Ｎ−型半導体層１１６の底部１１６ｂを省略した構造のＮ−型半導体層１１６Ａを有する。
第３積層部１３０Ａ，１３０Ｂは、コンタクト層１３１,１３１の代わりに、第３積層部１３０Ａ，１３０Ｂに共通であり且つＸ方向に延びる矩形状のコンタクト層１３８を有する。コンタクト層１３８は、各第２積層部１２０Ａ，１２０ＢのＮ＋型半導体層１２６，１２６に接続されている。
コンタクトプラグ層１３２は、コンタクト層１３８の上面に形成され且つ積層方向に延びるように形成されている。コンタクトプラグ層１３２は、図２Ａに示すように、Ｙ方向に沿った直線に沿って一列に並ばず、Ｘ方向の位置が互いに異なる（ずれる）ように配置されている。図１５Ａでは、コンタクトプラグ層１３２は、千鳥状に配置されている。
第４積層部１６０Ａ，１６０Ｂは、最下層の第１層間絶縁層１１２の下方に形成された層間絶縁層１６１、Ｎ−型半導体層１１６Ａの底部に接するように形成された積層方向に延びるＮ−型半導体層１６２、Ｎ−型半導体層１６２と層間絶縁層１６１との間に形成されたゲート絶縁層１６３を有する。
また、第４積層部１６０Ａ，１６０Ｂは、ゲート絶縁層１６３の近傍に形成されたゲート導電層１６４、及びＮ−型半導体層１６２と接続される配線層１６５を有する。配線層１６５は、ソース線ＳＬとして機能する。したがって、第４積層部１６０Ａ，１６０Ｂは、ソース側選択トランジスタＳＧＳとしての機能を有する。
つまり、第４実施形態は、第１及び第２実施形態と異なり、ソース側選択トランジスタＳＧＳを積層構造における下層に配置した構成を有する。
（第４実施形態に係る不揮発性半導体記憶装置の効果）
上記第４実施形態に係る不揮発性半導体記憶装置は、Ｘ方向を長手方向とする矩形状のコンタクト層１３８を有する。さらに、不揮発性半導体記憶装置は、Ｙ方向に沿った直線に沿って一列に並ばず、Ｘ方向の位置が互いに異なる（ずれる）ように配置されたコンタクトプラグ層１３２を有している。したがって、第４実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の効果を有する。
［第５実施形態］
（第５実施形態に係る不揮発性半導体記憶装置の具体的構成）
次に、図１６を参照して、本発明の第５実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図１６は、第５実施形態に係る不揮発性半導体記憶装置の上面図である。なお、図１６は、上部に設けられたビット線ＢＬ（配線層１３３）及び後述する絶縁層１３５を省略して示している。
図１６に示すように、第５実施形態に係る不揮発性半導体記憶装置は、第４実施形態と、コンタクトプラグ層１３２の配置のみが異なる。なお、第４実施形態において、第１〜第４実施形態と同様の構成については、同一符号を付し、その説明を省略する。
図１６に示すように、コンタクトプラグ層１３２は、千鳥配置ではなく、各コンタクト層１３８のＸ方向上の４つの位置から、選択された１つの位置に配置されている。なお、隣接するコンタクト層１３８上では、Ｘ方向に同一位置にコンタクトプラグ層１３２は、配置されない。
（第５実施形態に係る不揮発性半導体記憶装置の効果）
上記第５実施形態に係る不揮発性半導体記憶装置は、Ｘ方向を長手方向とする矩形状のコンタクト層１３８を有する。さらに、不揮発性半導体記憶装置は、Ｙ方向に沿った直線に沿って一列に並ばず、Ｘ方向の位置が互いに異なる（ずれる）ように配置されたコンタクトプラグ層１３２を有している。したがって、第５実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の効果を有する。
［第６実施形態］
（第６実施形態に係る不揮発性半導体記憶装置の具体的構成）
次に、図１７Ａ及び図１７Ｂを参照して、本発明の第６実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図１７Ａは、第６実施形態に係る不揮発性半導体記憶装置の上面図であり、図１７Ｂは、図１７ＡのＩ−Ｉ’断面図である。なお、図１７Ａは、上部に設けられたビット線ＢＬ（配線層１３３）及び後述する絶縁層１３５を省略して示している。また、第６実施形態において、第１〜第５実施形態と同様の構成については、同一符号を付し、その説明を省略する。
図１７Ａ及び図１７Ｂに示すように、第６実施形態に係る不揮発性半導体記憶装置は、第４実施形態の第４積層部１６０Ａ，１６０Ｂの代わりに第５積層部１７０Ａ，１７０Ｂを有し、その他の構成は、第４実施形態と同様である。
第５積層部１７０Ａ及び１７０Ｂは、下層から、層間絶縁層１７１、導電層１７２、層間絶縁層１７１を積載して構成されている。層間絶縁層１７１、導電層１７２、層間絶縁層１７１の側面には、ゲート絶縁層１７３が設けられている。導電層１７２のゲート絶縁層１７３と反対側の側面には、シリサイド層１７４が形成されている。また、最下層の層間絶縁層１７１には、Ｙ方向に延びる配線層１７５が設けられている。配線層１７５は、ソース線ＳＬとして機能する。また、第５積層部１７０Ａ及び１７０Ｂは、Ｎ−型半導体層１１６Ａの底部に接するように形成された積層方向に延びるＮ−型半導体層１７６を有する。
（第６実施形態に係る不揮発性半導体記憶装置の効果）
上記第６実施形態に係る不揮発性半導体記憶装置は、Ｘ方向を長手方向とする矩形状のコンタクト層１３８を有する。さらに、不揮発性半導体記憶装置は、Ｙ方向に沿った直線に沿って一列に並ばず、Ｘ方向の位置が互いに異なる（ずれる）ように配置されたコンタクトプラグ層１３２を有している。したがって、第６実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の効果を有する。
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。例えば、図１８に示すように、Ｘ方向に隣接するユニットにおいて、各ユニットのコンタクトプラグ層１３２の配置は、Ｘ方向に平行移動した配置関係としてもよい。また、図１９に示すように、Ｘ方向に隣接するユニットにおいて、各ユニットのコンタクトプラグ層１３２の配置は、ユニットの境界に対して、鏡面対象となる配置関係としてもよい。
本発明の第１実施形態に係る不揮発性半導体記憶装置の回路図である。 本発明の第１実施形態に係る不揮発性半導体記憶装置の具体的構成を示す上面図である。 本発明の第１実施形態に係る不揮発性半導体記憶装置の具体的構成を示す図２ＡのＩ−Ｉ’断面図である。 本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。 本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す図３ＡのＩ−Ｉ’断面図である。 本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。 本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す図４ＡのＩ−Ｉ’断面図である。 本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。 本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す図５ＡのＩ−Ｉ’断面図である。 本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。 本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す図６ＡのＩ−Ｉ’断面図である。 本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。 本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す図７ＡのＩ−Ｉ’断面図である。 本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。 本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す図８ＡのＩ−Ｉ’断面図である。 本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。 本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す図９ＡのＩ−Ｉ’断面図である。 本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。 本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す図９ＡのＩ−Ｉ’断面図である。 本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。 本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す図１０ＡのＩ−Ｉ’断面図である。 本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。 本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す図１１ＡのＩ−Ｉ’断面図である。 本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。 本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す図１２ＡのＩ−Ｉ’断面図である。 本発明の第２実施形態に係る不揮発性半導体記憶装置の具体的構成を示す上面図である。 本発明の第２実施形態に係る不揮発性半導体記憶装置の具体的構成を示す図１３ＡのＩ−Ｉ’断面図である。 本発明の第３実施形態に係る不揮発性半導体記憶装置の具体的構成を示す上面図である。 本発明の第３実施形態に係る不揮発性半導体記憶装置の具体的構成を示す図１４ＡのＩ−Ｉ’断面図である。 本発明の第４実施形態に係る不揮発性半導体記憶装置の具体的構成を示す上面図である。 本発明の第４実施形態に係る不揮発性半導体記憶装置の具体的構成を示す図１５ＡのＩ−Ｉ’断面図である。 本発明の第５実施形態に係る不揮発性半導体記憶装置の具体的構成を示す上面図である。 本発明の第６実施形態に係る不揮発性半導体記憶装置の具体的構成を示す上面図である。 本発明の第６実施形態に係る不揮発性半導体記憶装置の具体的構成を示す図１７ＡのＩ−Ｉ’断面図である。 本発明の他の実施形態に係る不揮発性半導体記憶装置の具体的構成を示す上面図である。 本発明の他の実施形態に係る不揮発性半導体記憶装置の具体的構成を示す上面図である。
符号の説明
ＳＳＴ…ソース側選択トランジスタ、ＳＤＴ…ドレイン側選択トランジスタ、ＭＣ…メモリセル、ＣＧ０〜ＣＧ７…制御ゲート、ＷＬ…ワード線、ＳＬ…ソース線、ＢＬ…ビット線、１０…基板、１１０Ａ，１１０Ｂ…第１積層部、１２０Ａ，１２０Ｂ…第２積層部、１３０Ａ，１３０Ｂ…第３積層部、１６０Ａ，１６０Ｂ…第４積層部、１７０Ａ，１７０Ｂ…第５積層部。

Claims (5)

  1. 第１絶縁層及び第１導電層が交互に積層された第１積層部と、
    前記第１積層部の上面或いは下面に設けられ且つ第２絶縁層間に第２導電層が形成されるように積層された第２積層部と、
    前記第１積層部又は前記第２積層部の上部に位置する第３積層部と
    を備え、
    前記第１積層部は、
    前記第１絶縁層の側壁及び前記第１導電層の側壁に接して設けられた第３絶縁層と、
    前記第３絶縁層に接して設けられ且つ電荷を蓄積する電荷蓄積層と、
    当該電荷蓄積層に接して設けられた第４絶縁層と、
    前記第４絶縁層に接して設けられ且つ積層方向に延びるように形成された第１半導体層と
    を備え、
    前記第２積層部は、
    前記第２絶縁層の側壁及び前記第２導電層の側壁に接して設けられた第５絶縁層と、
    前記第５絶縁層及び前記第１半導体層に接して設けられ且つ積層方向に延びるように形成された第２半導体層と
    を備え、
    前記第３積層部は、
    前記第２半導体層に接し、前記積層方向と直交する第１方向に延び且つ前記第１方向と直交する第２方向に並ぶように形成された複数の第１コンタクト層と、
    前記第１コンタクト層のいずれかに接し且つ前記積層方向に延びるように形成されたコンタクトプラグ層と
    を備え、
    前記コンタクトプラグ層は、前記第１方向の位置が互いに異なるように配置されている
    ことを特徴とする不揮発性半導体記憶装置。
  2. 前記コンタクトプラグ層は、千鳥状に配置されている
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記第３積層部は、
    前記第２半導体層に接し且つ前記第１方向に延びる第２コンタクト層と、
    前記第２コンタクト層に接し且つ前記第２方向に延びる第１配線層と
    を備えることを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
  4. 前記第３積層部は、
    前記第２半導体層に接し且つ前記第２方向に延びる第２配線層
    を備えることを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
  5. 前記第３積層部は、
    櫛歯状の第３配線層を備え、
    当該第３配線層は、
    前記第２方向に延びる基部と、
    当該基部から前記第１方向に突出し且つ前記第２半導体層に接する突出部と
    を備えることを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
JP2007262431A 2007-10-05 2007-10-05 不揮発性半導体記憶装置 Pending JP2009094237A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2007262431A JP2009094237A (ja) 2007-10-05 2007-10-05 不揮発性半導体記憶装置
US12/244,174 US8072025B2 (en) 2007-10-05 2008-10-02 Non-volatile semiconductor storage device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007262431A JP2009094237A (ja) 2007-10-05 2007-10-05 不揮発性半導体記憶装置

Publications (1)

Publication Number Publication Date
JP2009094237A true JP2009094237A (ja) 2009-04-30

Family

ID=40522516

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007262431A Pending JP2009094237A (ja) 2007-10-05 2007-10-05 不揮発性半導体記憶装置

Country Status (2)

Country Link
US (1) US8072025B2 (ja)
JP (1) JP2009094237A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011023688A (ja) * 2009-07-21 2011-02-03 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2011049239A (ja) * 2009-08-25 2011-03-10 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US8445343B2 (en) 2010-02-22 2013-05-21 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor devices including semiconductor layers formed in stacked insulating layers

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4320405B2 (ja) * 2007-03-27 2009-08-26 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
US8044448B2 (en) * 2008-07-25 2011-10-25 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP2010114360A (ja) * 2008-11-10 2010-05-20 Toshiba Corp 半導体装置及びその製造方法
KR101487966B1 (ko) * 2008-11-25 2015-02-03 삼성전자주식회사 3차원 반도체 메모리 장치
KR101604054B1 (ko) * 2009-09-03 2016-03-16 삼성전자주식회사 반도체 소자 및 그 형성방법
KR101182942B1 (ko) * 2011-05-24 2012-09-13 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR20120131688A (ko) * 2011-05-26 2012-12-05 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
JP2013004778A (ja) 2011-06-17 2013-01-07 Toshiba Corp 半導体記憶装置
JP2013012553A (ja) 2011-06-28 2013-01-17 Toshiba Corp 半導体記憶装置
KR20130015428A (ko) * 2011-08-03 2013-02-14 삼성전자주식회사 반도체 소자
KR101892245B1 (ko) 2011-10-17 2018-08-29 삼성전자주식회사 3차원 반도체 기억 소자
KR20130071690A (ko) * 2011-12-21 2013-07-01 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 제조 방법
US9129861B2 (en) 2012-10-05 2015-09-08 Samsung Electronics Co., Ltd. Memory device
KR102031187B1 (ko) 2012-10-05 2019-10-14 삼성전자주식회사 수직형 메모리 장치
US9287167B2 (en) 2012-10-05 2016-03-15 Samsung Electronics Co., Ltd. Vertical type memory device
KR20150085735A (ko) * 2014-01-16 2015-07-24 삼성전자주식회사 반도체 소자 및 그 제조방법
KR20150100325A (ko) * 2014-02-25 2015-09-02 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR20160013765A (ko) * 2014-07-28 2016-02-05 삼성전자주식회사 반도체 장치
US9847345B2 (en) 2016-03-18 2017-12-19 Toshiba Memory Corporation Semiconductor memory device and method of manufacturing the same
CN109346479B (zh) * 2018-10-17 2020-11-13 长江存储科技有限责任公司 3d存储器件及其制造方法
KR102644533B1 (ko) 2018-12-12 2024-03-07 삼성전자주식회사 수직형 반도체 소자
KR102801216B1 (ko) 2018-12-19 2025-04-30 삼성전자주식회사 수직형 메모리 장치
JP2020155714A (ja) * 2019-03-22 2020-09-24 キオクシア株式会社 半導体記憶装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003068886A (ja) * 2001-06-22 2003-03-07 Fujio Masuoka 半導体記憶装置
JP2005317580A (ja) * 2004-04-27 2005-11-10 Fujitsu Ltd 半導体装置
JP2006128390A (ja) * 2004-10-28 2006-05-18 Toshiba Corp 半導体装置及びその製造方法
JP2006310651A (ja) * 2005-04-28 2006-11-09 Toshiba Corp 半導体装置の製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3441140B2 (ja) 1993-12-28 2003-08-25 株式会社東芝 半導体記憶装置
JP4822841B2 (ja) * 2005-12-28 2011-11-24 株式会社東芝 半導体記憶装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003068886A (ja) * 2001-06-22 2003-03-07 Fujio Masuoka 半導体記憶装置
JP2005317580A (ja) * 2004-04-27 2005-11-10 Fujitsu Ltd 半導体装置
JP2006128390A (ja) * 2004-10-28 2006-05-18 Toshiba Corp 半導体装置及びその製造方法
JP2006310651A (ja) * 2005-04-28 2006-11-09 Toshiba Corp 半導体装置の製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011023688A (ja) * 2009-07-21 2011-02-03 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2011049239A (ja) * 2009-08-25 2011-03-10 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US8759901B2 (en) 2009-08-25 2014-06-24 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device including a charge storage layer and semiconductor region in a groove
US9406811B2 (en) 2009-08-25 2016-08-02 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device including a charge storage layer formed on first and second insulating layers
US8445343B2 (en) 2010-02-22 2013-05-21 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor devices including semiconductor layers formed in stacked insulating layers

Also Published As

Publication number Publication date
US20090090959A1 (en) 2009-04-09
US8072025B2 (en) 2011-12-06

Similar Documents

Publication Publication Date Title
JP2009094237A (ja) 不揮発性半導体記憶装置
JP7379586B2 (ja) 超微細ピッチを有する３次元ｎｏｒ型メモリアレイ：デバイスと方法
US9147681B2 (en) Electronic systems having substantially vertical semiconductor structures
US11557603B2 (en) Semiconductor devices
JP5288877B2 (ja) 不揮発性半導体記憶装置
JP2009164485A (ja) 不揮発性半導体記憶装置
US9041093B2 (en) Semiconductor memory device and manufacturing method thereof
US10636805B2 (en) Semiconductor device and method of manufacturing the same
US7800163B2 (en) Non-volatile semiconductor storage device
US10170496B2 (en) Semiconductor device and manufacturing method thereof
US20190273092A1 (en) Semiconductor storage device
US20150287739A1 (en) Semiconductor apparatus and manufacturing method of the same
WO2009119527A1 (ja) 半導体メモリ及びその製造方法
US20120205805A1 (en) Semiconductor device and method of manufacturing the same
CN107768373B (zh) 存储元件及其制造方法
US20130248975A1 (en) Non-volatile semiconductor memory device and its manufacturing method
US20250240963A1 (en) Memory device and system including the same
US20260113935A1 (en) Semiconductor memory device and method of fabricating the semiconductor memory device
KR20200060156A (ko) 반도체 장치의 제조방법
JP4504403B2 (ja) 半導体記憶装置
JP2010080853A (ja) 不揮発性半導体記憶装置およびその製造方法
US20120238099A1 (en) Method of manufacturing electronic part
CN105448922B (zh) 具有交错的控制结构的三维阵列存储器装置
US7157333B1 (en) Non-volatile memory and fabricating method thereof
JP2009117778A (ja) 半導体記憶装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100301

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120731

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120807

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130326