JP2009123719A - Device mounting substrate, manufacturing method thereof, semiconductor module, and portable device - Google Patents

Device mounting substrate, manufacturing method thereof, semiconductor module, and portable device Download PDF

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Abstract

【課題】パッド電極部から浸入する水分が配線パターン表面を拡散するのを抑制し、半導体モジュールの信頼性を向上させる。
【解決手段】半導体モジュールの配線パターン２は、絶縁基板１上に形成され、配線領域４ａと、半導体素子との接続を行う電極領域４ｃと、配線領域４ａと電極領域４ｃとの間に設けた境界領域４ｂとから構成される。配線パターン２の電極領域４ｃにはその表面に金めっき層５が設けられる。境界領域４ｂにおける配線パターン２の上面は配線領域４ａにおける配線パターン２の上面よりも窪むように形成され、境界領域４ｂには段差部２ｂが設けられる。ソルダーレジスト６は、金めっき層５の一部、及び境界領域４ｂと配線領域４ａの配線パターンを被覆して形成され、半導体素子との接続を行うための所定の開口部６ａを有する。電極領域４ｃにおける金めっき層５には導電部材８が接続され、封止樹脂層１２がこれら全体を封止している。
【選択図】図２[PROBLEMS] To suppress the diffusion of moisture entering from a pad electrode portion on the surface of a wiring pattern and improve the reliability of a semiconductor module.
A wiring pattern 2 of a semiconductor module is formed on an insulating substrate 1 and provided between a wiring region 4a, an electrode region 4c for connection with a semiconductor element, and between the wiring region 4a and the electrode region 4c. The boundary region 4b. A gold plating layer 5 is provided on the surface of the electrode region 4 c of the wiring pattern 2. The upper surface of the wiring pattern 2 in the boundary region 4b is formed so as to be recessed from the upper surface of the wiring pattern 2 in the wiring region 4a, and a step 2b is provided in the boundary region 4b. The solder resist 6 is formed so as to cover a part of the gold plating layer 5 and the wiring pattern of the boundary region 4b and the wiring region 4a, and has a predetermined opening 6a for connection with a semiconductor element. A conductive member 8 is connected to the gold plating layer 5 in the electrode region 4c, and a sealing resin layer 12 seals the whole.
[Selection] Figure 2

Description

本発明は、素子搭載用基板に関し、特にパッド電極を備える素子搭載用基板に関する。   The present invention relates to an element mounting substrate, and more particularly to an element mounting substrate including a pad electrode.

携帯電話、ＰＤＡ、ＤＶＣ、ＤＳＣといったポータブルエレクトロニクス機器の高機能化が加速するなか、こうした製品が市場で受け入れられるためには小型・軽量化が必須となっており、その実現のために高集積のシステムＬＳＩが求められている。一方、これらのエレクトロニクス機器に対しては、より使い易く便利なものが求められており、機器に使用されるＬＳＩに対し、高機能化、高性能化が要求されている。このため、ＬＳＩチップの高集積化にともないそのＩ／Ｏ数が増大する一方でパッケージ自体の小型化要求も強く、これらを両立させるために、半導体部品の高密度な基板実装に適合した半導体パッケージの開発が強く求められている。こうした要求に対応するため、ＣＳＰ（Chip Size Package）と呼ばれるパッケージ技術が種々開発されている。   As portable electronics devices such as mobile phones, PDAs, DVCs, and DSCs are accelerating their functions, miniaturization and weight reduction are essential for these products to be accepted in the market. There is a need for a system LSI. On the other hand, these electronic devices are required to be easier to use and convenient, and higher functionality and higher performance are required for LSIs used in the devices. For this reason, as the number of I / Os increases with higher integration of LSI chips, there is a strong demand for miniaturization of the package itself. In order to achieve both of these, a semiconductor package suitable for high-density board mounting of semiconductor components Development is strongly demanded. In order to meet such demands, various package technologies called CSP (Chip Size Package) have been developed.

こうしたパッケージの例として、ＢＧＡ（Ball Grid Array）が知られている。ＢＧＡ
は、パッケージ用基板の上に半導体チップを実装し、それを樹脂モールディングした後、反対側の面に外部端子としてハンダボールをエリア状に形成したものである。 As an example of such a package, BGA (Ball Grid Array) is known. BGA
In this example, a semiconductor chip is mounted on a package substrate, resin-molded, and then solder balls are formed in an area as external terminals on the opposite surface.

図１３は特許文献１に記載されたＢＧＡ型の半導体モジュールの概略断面図である。この半導体装置は、回路基板１１０の一方の面に半導体素子１０６を搭載し、他方の面に外部接続端子としてはんだボール１１２を接合したものである。回路基板１１０の一方の面には半導体素子１０６と電気的に接続する配線パターン１０３（パッド電極部１０３ａ）が設けられ、回路基板１１０の他方の面には外部接続端子を接合するランド部１０３ｂが設けられている。配線パターン１０３とランド部１０３ｂとの電気的接続は絶縁基板１０１を貫通する貫通孔１１１の内壁面に設けた導体部を介してなされる。ソルダーレジスト１０５は回路基板１１０の表面を保護している。回路基板１１０の一方の面は半導体素子１０６を搭載した後、封止樹脂層１０８により封止されている。   FIG. 13 is a schematic cross-sectional view of a BGA type semiconductor module described in Patent Document 1. In FIG. In this semiconductor device, a semiconductor element 106 is mounted on one surface of a circuit board 110, and solder balls 112 are joined to the other surface as external connection terminals. A wiring pattern 103 (pad electrode portion 103a) that is electrically connected to the semiconductor element 106 is provided on one surface of the circuit board 110, and a land portion 103b that joins an external connection terminal is provided on the other surface of the circuit board 110. Is provided. The electrical connection between the wiring pattern 103 and the land portion 103 b is made through a conductor portion provided on the inner wall surface of the through hole 111 that penetrates the insulating substrate 101. The solder resist 105 protects the surface of the circuit board 110. One surface of the circuit board 110 is sealed with a sealing resin layer 108 after mounting the semiconductor element 106.

図１４は図１３に示した半導体装置のパッド電極部（図１３のＸで示した断面部分）を拡大した断面図である。半導体素子１０６と金線などのワイヤ１０７によりワイヤ接続されるパッド電極部１０３ａは、銅からなる配線部と、その表面を覆う金めっき層１０４から構成されている。ソルダーレジスト１０５は、パッド電極部１０３ａにおける銅配線部を被覆し、さらに金めっき層１０４の一部を被覆するように設けられている。ソルダーレジスト１０５の開口部は、半導体素子１０６の搭載およびワイヤ接続などがなされた後、封止樹脂層１０８によって半導体素子１０６とともに封止される。
特開２００５−１９７６４８号公報 14 is an enlarged cross-sectional view of a pad electrode portion (cross-sectional portion indicated by X in FIG. 13) of the semiconductor device shown in FIG. The pad electrode portion 103a wire-connected to the semiconductor element 106 by a wire 107 such as a gold wire is composed of a wiring portion made of copper and a gold plating layer 104 covering the surface thereof. The solder resist 105 is provided so as to cover the copper wiring portion in the pad electrode portion 103 a and further cover a part of the gold plating layer 104. The opening of the solder resist 105 is sealed together with the semiconductor element 106 by the sealing resin layer 108 after the semiconductor element 106 is mounted and wire-connected.
JP 2005-197648 A

しかしながら、ソルダーレジスト１０５や封止樹脂層１０８は外部からの水分がこれら自体を浸透するのを抑制しているものの、それぞれの界面を経由する水分の浸入を抑制することはできていない。特に金めっき層１０４の表面は平滑であるため、ソルダーレジスト１０５との界面を経由して配線パターン１０３側に水分が入り込みやすい構造となっている。このため、金めっき層１０４近傍の配線パターン１０３部分には水分が多く存在する。このように入り込んだ水分がさらに配線パターン１０３の表面上を拡散していった場合には、半導体モジュールの動作時にプラス電圧に印加されている配線パターン１０３部分から溶け出した銅イオンが絶縁基板１０１とソルダーレジスト１０５との界面を移動して、マイナス電圧が印加されている配線パターン１０３部分に析出し、いわゆるイオンマイグレーションによるショート（絶縁破壊）が発生するという問題がある。こうした問題は従来の半導体モジュールの信頼性を向上させるのに大きな障害となっている。   However, although the solder resist 105 and the sealing resin layer 108 suppress the penetration of moisture from the outside, the penetration of moisture through the respective interfaces cannot be suppressed. In particular, since the surface of the gold plating layer 104 is smooth, the structure is such that moisture easily enters the wiring pattern 103 via the interface with the solder resist 105. For this reason, a lot of moisture exists in the wiring pattern 103 near the gold plating layer 104. When the moisture that has entered in this manner further diffuses on the surface of the wiring pattern 103, copper ions that have dissolved from the wiring pattern 103 portion that is applied with a positive voltage during the operation of the semiconductor module are insulated substrate 101. There is a problem that the interface between the solder resist 105 and the solder resist 105 moves and deposits on the portion of the wiring pattern 103 to which a negative voltage is applied, causing a short circuit (insulation breakdown) due to so-called ion migration. Such a problem is a major obstacle to improving the reliability of the conventional semiconductor module.

本発明は上記事情に鑑みなされたものであって、その目的とするところは、パッド電極部から浸入する水分が配線パターン表面を拡散するのを抑制し、素子搭載用基板の信頼性を向上させることにある。   The present invention has been made in view of the above circumstances, and an object of the present invention is to prevent moisture entering from the pad electrode portion from diffusing on the surface of the wiring pattern and to improve the reliability of the element mounting substrate. There is.

本発明のある態様は、素子搭載用基板である。当該素子搭載用基板は、配線領域とこれに接続された電極領域を含み、配線領域と電極領域との境界領域に段差部を有する、銅からなる配線層と、電極領域における配線層の表面に形成された金めっき層と、金めっき層の一部と、境界領域および配線領域の配線層とを被覆して形成され、電極領域に所定の開口部を有する絶縁層と、を備えることを特徴とする。ここで、電極領域の電極とは、たとえば、パッケージ基板もしくはモジュール基板などの回路基板に設けられたパッド電極、あるいはＬＳＩチップに代表される半導体素子に設けられたパッド電極を意味する。この電極により、素子搭載用基板とＬＳＩチップに代表される半導体素子とをワイヤボンディングで接続したり、素子搭載用基板と外部の半導体装置とをワイヤボンディングで接続したりする。   One embodiment of the present invention is an element mounting substrate. The element mounting substrate includes a wiring layer made of copper, including a wiring region and an electrode region connected thereto, and having a step portion at a boundary region between the wiring region and the electrode region, and a surface of the wiring layer in the electrode region. A gold plating layer formed, a part of the gold plating layer, an insulating layer formed so as to cover the boundary region and the wiring layer in the wiring region, and having a predetermined opening in the electrode region, And Here, the electrode in the electrode region means, for example, a pad electrode provided on a circuit board such as a package substrate or a module substrate, or a pad electrode provided on a semiconductor element typified by an LSI chip. With this electrode, the element mounting substrate and a semiconductor element typified by an LSI chip are connected by wire bonding, or the element mounting substrate and an external semiconductor device are connected by wire bonding.

この態様によれば、金めっき層と絶縁層の界面を介して浸入する水分が配線層の表面上を拡散していく距離に関して、その拡散距離が従来のように段差部を設けない場合に比べて長くなる。このため、配線領域における配線層への水分の供給が抑制され、配線層間でイオンマイグレーションが発生しにくくなる。この結果、素子搭載用基板の信頼性を向上させることができる。   According to this aspect, with respect to the distance that moisture that penetrates through the interface between the gold plating layer and the insulating layer diffuses on the surface of the wiring layer, the diffusion distance is smaller than that in the case where the step portion is not provided as in the prior art. Become longer. For this reason, the supply of moisture to the wiring layer in the wiring region is suppressed, and ion migration hardly occurs between the wiring layers. As a result, the reliability of the element mounting substrate can be improved.

上記態様において、段差部は配線領域の配線層の上面よりも窪んで形成されていることが好ましい。このようにすることで、段差部の底部側に水分が留まりやすくなり、段差部が浸入した水分の障壁として作用するため、配線層の境界領域から配線領域への水分の拡散がさらに抑制される。この結果、素子搭載用基板の信頼性をさらに向上させることができる。   In the above aspect, the stepped portion is preferably formed to be recessed from the upper surface of the wiring layer in the wiring region. By doing so, it becomes easier for moisture to stay on the bottom side of the stepped portion, and the stepped portion acts as a barrier to the infiltrated moisture, so that the diffusion of moisture from the boundary region of the wiring layer to the wiring region is further suppressed. . As a result, the reliability of the element mounting substrate can be further improved.

上記態様において、境界領域において絶縁層と接する配線層の表面は粗面加工が施されていることが好ましい。この場合、境界領域における配線層の表面に微細な凹凸が設けられるので、浸入する水分の配線層の表面上の拡散距離が長くなりその拡散が制限される。また、配線層の表面に微細な凹凸が設けられると、その部分では絶縁層との密着性が向上するので、浸入する水分が境界領域における配線層と絶縁層との界面をより拡散しにくくなる。これらの結果、配線層の境界領域から配線領域への水分の拡散がさらに抑制され、素子搭載用基板の信頼性をさらに向上させることができる。   In the above aspect, the surface of the wiring layer in contact with the insulating layer in the boundary region is preferably roughened. In this case, since fine irregularities are provided on the surface of the wiring layer in the boundary region, the diffusion distance on the surface of the wiring layer of the invading moisture becomes long and the diffusion is limited. In addition, when fine irregularities are provided on the surface of the wiring layer, the adhesiveness with the insulating layer is improved at that portion, so that the intruding moisture is less likely to diffuse at the interface between the wiring layer and the insulating layer in the boundary region. . As a result, the diffusion of moisture from the boundary region of the wiring layer to the wiring region is further suppressed, and the reliability of the element mounting substrate can be further improved.

上記態様において、配線層および絶縁層は基板上に設けられ、配線層は基板と接する側の縁部に沿って基板との間に隙間を有し、絶縁層はこの隙間を埋め込むように形成されていてもよい。このようにすることで、隙間に埋め込まれた絶縁層のアンカー効果により配線層と絶縁層との密着性が向上するので、浸入する水分が配線領域における配線層の表面上をより拡散しにくくなる。この結果、素子搭載用基板の信頼性をさらに向上させることができる。   In the above aspect, the wiring layer and the insulating layer are provided on the substrate, the wiring layer has a gap between the substrate and the edge along the side in contact with the substrate, and the insulating layer is formed so as to fill the gap. It may be. By doing so, the anchoring effect of the insulating layer embedded in the gap improves the adhesion between the wiring layer and the insulating layer, so that the intruding moisture is less likely to diffuse on the surface of the wiring layer in the wiring region. . As a result, the reliability of the element mounting substrate can be further improved.

本発明の他の態様は、半導体モジュールである。当該半導体モジュールは、上述したいずれかの態様の素子搭載用基板と、当該素子搭載用基板に実装された半導体素子と、を備えることを特徴とする。この態様において、半導体素子が素子搭載用基板にワイヤボンディング接続されていてもよい。また、半導体素子が素子搭載用基板にフリップチップ接続されていてもよい。   Another embodiment of the present invention is a semiconductor module. The semiconductor module includes the element mounting substrate according to any one of the aspects described above and a semiconductor element mounted on the element mounting substrate. In this aspect, the semiconductor element may be connected to the element mounting substrate by wire bonding. Further, the semiconductor element may be flip-chip connected to the element mounting substrate.

本発明のさらに他の態様は携帯機器である。当該携帯機器は、上述したいずれかの態様の半導体モジュールを搭載したことを特徴とする。   Yet another embodiment of the present invention is a portable device. The portable device is characterized in that the semiconductor module according to any one of the above-described aspects is mounted.

本発明のさらに他の態様は、素子搭載用基板の製造方法である。当該素子搭載用基板の製造方法は、基板の上に第１の金属層を形成する工程と、第１の金属層をパターニングして、電極領域、配線領域、および電極領域と配線領域の間に設けられた境界領域を有する配線を形成する工程と、配線および基板の表面に第２の金属層を形成する工程と、電極領域、境界領域、ならびに電極領域および境界領域の周囲の所定領域において第２の金属層の一部が露出するように、基板の上に第１のマスクを形成する工程と、第１のマスクを用いて、電極領域、境界領域、ならびに電極領域および境界領域の周囲の所定領域の第２の金属層を選択的に除去した後、電極領域および境界領域の配線層を掘り下げて、境界領域の表面を配線領域の表面より低くする工程と、第１のマスクを除去する工程と、電極領域の配線および電極領域の周囲の所定領域の基板が露出するように、基板の上に第２のマスクを形成する工程と、第２の金属層をめっきリードとして用いて電極領域に金めっき層を形成する工程と、第２のマスクおよび第２の金属層を除去する工程と、電極領域の一部、境界領域および配線領域の配線層とを絶縁層で被覆する工程と、を備えることを特徴とする。   Yet another embodiment of the present invention is a method for manufacturing an element mounting substrate. The element mounting substrate manufacturing method includes the steps of forming a first metal layer on the substrate, patterning the first metal layer, and interposing the electrode region, the wiring region, and the electrode region and the wiring region. A step of forming a wiring having the provided boundary region, a step of forming a second metal layer on the surface of the wiring and the substrate, and the electrode region, the boundary region, and the electrode region and the predetermined region around the boundary region. Forming a first mask on the substrate so that a part of the metal layer of the two is exposed, and using the first mask, the electrode region, the boundary region, and the periphery of the electrode region and the boundary region After selectively removing the second metal layer in the predetermined region, the step of digging down the electrode layer and the wiring layer in the boundary region to lower the surface of the boundary region below the surface of the wiring region, and removing the first mask Process and electrode area wiring And forming a second mask on the substrate so that the substrate in a predetermined region around the electrode region is exposed, and forming a gold plating layer in the electrode region using the second metal layer as a plating lead And a step of removing the second mask and the second metal layer, and a step of covering a part of the electrode region, the boundary region, and the wiring layer of the wiring region with an insulating layer. .

上記態様の素子搭載用基板製造方法において、第１の金属層を無電解めっき、および電解めっきを用いて形成してもよい。また、第２の金属層を無電解めっきを用いて形成してもよい。また、金めっき層がＡｕ／Ｎｉ層、またはＡｕ／Ｐｄ／Ｎｉ層であってもよい。   In the element mounting substrate manufacturing method of the above aspect, the first metal layer may be formed using electroless plating and electrolytic plating. Further, the second metal layer may be formed using electroless plating. Further, the gold plating layer may be an Au / Ni layer or an Au / Pd / Ni layer.

また、上記態様の素子搭載用基板製造方法において、配線を形成した後、配線の表面を粗化させる工程を、さらに備えてもよい。   The element mounting substrate manufacturing method of the above aspect may further include a step of roughening the surface of the wiring after the wiring is formed.

また、上記態様の素子搭載用基板製造方法において、絶縁層が被覆される領域にある配線の底部の縁部に沿って、当該配線と基板との間に隙間を設けた後、絶縁層を形成してもよい。   Further, in the element mounting substrate manufacturing method according to the above aspect, the insulating layer is formed after providing a gap between the wiring and the substrate along the edge of the bottom of the wiring in the region covered with the insulating layer. May be.

本発明によれば、パッド電極部から浸入する水分が配線パターン表面を拡散するのを抑制し、素子搭載用基板の信頼性を向上させることができる。   ADVANTAGE OF THE INVENTION According to this invention, it can suppress that the water | moisture content permeate | transmitted from a pad electrode part diffuses the wiring pattern surface, and can improve the reliability of an element mounting board | substrate.

以下、本発明を具現化した実施形態について図面に基づいて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。   DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, embodiments of the invention will be described with reference to the drawings. In all the drawings, the same reference numerals are given to the same components, and the description will be omitted as appropriate.

（第１実施形態）
図１は第１実施形態に係るパッド電極を備えた半導体モジュールの概略断面図である。また、図２は図１に示した半導体モジュールのパッド電極部（図１のＸで示した断面部分）を拡大した断面図であり、図３は図１に示した半導体モジュールのパッド電極部を上面側からみた概略平面図である。なお、図２は図３中のＡ−Ａ線に沿った断面図である。 (First embodiment)
FIG. 1 is a schematic cross-sectional view of a semiconductor module including a pad electrode according to the first embodiment. 2 is an enlarged cross-sectional view of the pad electrode portion (cross-sectional portion indicated by X in FIG. 1) of the semiconductor module shown in FIG. 1, and FIG. 3 shows the pad electrode portion of the semiconductor module shown in FIG. It is the schematic plan view seen from the upper surface side. 2 is a cross-sectional view taken along the line AA in FIG.

第１実施形態の半導体モジュールは、素子搭載用基板２０の上面に半導体素子７を搭載し、下面に外部接続端子としてはんだボール１１を接合したものである。素子搭載用基板２０の上面には半導体素子７と電気的に接続する銅からなる配線パターン２が設けられ、素子搭載用基板２０の下面には外部接続端子を接合する銅からなる配線パターン９が設けられている。配線パターン２と配線パターン９との電気的接続は絶縁基板１を貫通するビアホール１ａの内壁面に設けた導体部を介してなされる。配線パターン２はその表面に金めっき層５が設けられた電極領域４ｃと段差部２ｂを有し、電極領域４ｃにおいて導電部材８を介して半導体素子７と接続されている。ソルダーレジスト６およびソルダーレジスト１０は配線パターン２および配線パターン９の表面をそれぞれ保護している。さらに、素子搭載用基板２０の上面、および素子搭載用基板２０に搭載された半導体素子７は、封止樹脂層１２により封止されている。   In the semiconductor module of the first embodiment, the semiconductor element 7 is mounted on the upper surface of the element mounting substrate 20, and the solder balls 11 are joined to the lower surface as external connection terminals. A wiring pattern 2 made of copper that is electrically connected to the semiconductor element 7 is provided on the upper surface of the element mounting substrate 20, and a wiring pattern 9 made of copper that joins external connection terminals is provided on the lower surface of the element mounting substrate 20. Is provided. The electrical connection between the wiring pattern 2 and the wiring pattern 9 is made through a conductor portion provided on the inner wall surface of the via hole 1 a penetrating the insulating substrate 1. The wiring pattern 2 has an electrode region 4c provided with a gold plating layer 5 on the surface thereof and a stepped portion 2b, and is connected to the semiconductor element 7 through the conductive member 8 in the electrode region 4c. The solder resist 6 and the solder resist 10 protect the surfaces of the wiring pattern 2 and the wiring pattern 9, respectively. Further, the upper surface of the element mounting substrate 20 and the semiconductor element 7 mounted on the element mounting substrate 20 are sealed with a sealing resin layer 12.

具体的には、図２に示すように、配線パターン２は、コア基材として機能する絶縁基板１上に形成され、回路配線の引き回しや上下配線間の接続などを行う配線領域４ａと、半導体素子７との接続を行う電極領域（パッド電極部）４ｃと、配線領域４ａと電極領域４ｃとの間に設けられた境界領域４ｂとから構成されている。配線パターン２の電極領域４ｃにはその表面に金めっき層５が設けられている。境界領域４ｂにおける配線パターンの上面は配線領域４ａにおける配線パターンの上面よりも窪むように形成され、境界領域４ｂには段差部２ｂが設けられている。この段差部２ｂは、図３に示すように、配線パターン２を横断するように設けられている。ソルダーレジスト６は、金めっき層５の一部、及び境界領域４ｂと配線領域４ａの配線パターンを被覆して形成され、半導体素子７との接続を行うための所定の開口部６ａを有している。電極領域４ｃにおける金めっき層５には導電部材８が接続され、封止樹脂層１２がこれら全体を封止している。   Specifically, as shown in FIG. 2, the wiring pattern 2 is formed on an insulating substrate 1 that functions as a core base material, and a wiring region 4 a for routing circuit wiring, connecting between upper and lower wirings, etc., and a semiconductor An electrode region (pad electrode portion) 4c for connection to the element 7 and a boundary region 4b provided between the wiring region 4a and the electrode region 4c are configured. A gold plating layer 5 is provided on the surface of the electrode region 4 c of the wiring pattern 2. The upper surface of the wiring pattern in the boundary region 4b is formed so as to be recessed from the upper surface of the wiring pattern in the wiring region 4a, and the step portion 2b is provided in the boundary region 4b. The step 2b is provided so as to cross the wiring pattern 2 as shown in FIG. The solder resist 6 is formed so as to cover a part of the gold plating layer 5 and the wiring pattern of the boundary region 4b and the wiring region 4a, and has a predetermined opening 6a for connecting to the semiconductor element 7. Yes. A conductive member 8 is connected to the gold plating layer 5 in the electrode region 4c, and a sealing resin layer 12 seals the whole.

なお、配線パターン２は「配線層」、配線領域４ａは「配線領域」、境界領域４ｂは「境界領域」、電極領域４ｃは「電極領域」、金めっき層５は「金めっき層」、ソルダーレジスト６は「絶縁層」、及び段差部２ｂは「段差部」の一例である。   The wiring pattern 2 is “wiring layer”, the wiring region 4a is “wiring region”, the boundary region 4b is “boundary region”, the electrode region 4c is “electrode region”, the gold plating layer 5 is “gold plating layer”, and the solder The resist 6 is an example of an “insulating layer”, and the step 2b is an example of a “step”.

（製造方法）
図４〜図６は、図２に示した素子搭載用基板に係るパッド電極部の製造プロセスを説明するための概略断面図である。次に、図２、図４〜図６を参照して、第１実施形態による素子搭載用基板のパッド電極部の製造プロセスについて説明する。 (Production method)
4 to 6 are schematic cross-sectional views for explaining the manufacturing process of the pad electrode portion according to the element mounting substrate shown in FIG. Next, with reference to FIGS. 2 and 4 to 6, a process for manufacturing the pad electrode portion of the element mounting substrate according to the first embodiment will be described.

まず、図４（Ａ）に示すように、コア基材として機能する絶縁基板１上に、無電界めっき法および電界めっき法を用いて銅からなる配線層２ｚを約２０μｍの厚みで形成する。   First, as shown in FIG. 4A, a wiring layer 2z made of copper is formed with a thickness of about 20 μm on an insulating substrate 1 functioning as a core substrate by using an electroless plating method and an electroplating method.

絶縁基板１にはエポキシ樹脂を主成分とする膜が採用され、その厚さは、たとえば、約１００μｍである。素子搭載用基板の放熱性向上の観点から、絶縁基板１は高熱伝導性を有することが望ましい。このため、絶縁基板１は、銀、ビスマス、銅、アルミニウム、マグネシウム、錫、亜鉛およびこれらの合金などやシリカ、アルミナ、窒化ケイ素、窒化アルミニウムなどを高熱伝導性フィラーとして含有することが好ましい。なお、本実施形態では、図１に示したように、絶縁基板１にはビアホール１ａを設けているが、本製造方法での説明では省略する。   The insulating substrate 1 employs a film mainly composed of an epoxy resin, and has a thickness of, for example, about 100 μm. From the viewpoint of improving the heat dissipation of the element mounting substrate, the insulating substrate 1 desirably has high thermal conductivity. For this reason, the insulating substrate 1 preferably contains silver, bismuth, copper, aluminum, magnesium, tin, zinc, and alloys thereof, silica, alumina, silicon nitride, aluminum nitride, or the like as a highly thermally conductive filler. In the present embodiment, as shown in FIG. 1, the insulating substrate 1 is provided with the via hole 1a, but it is omitted in the description of the manufacturing method.

図４（Ｂ）に示すように、フォトリソグラフィ技術を用いて配線層２ｚ上に所定のパターンを有するレジストマスクＰＲ１を形成する。   As shown in FIG. 4B, a resist mask PR1 having a predetermined pattern is formed on the wiring layer 2z by using a photolithography technique.

図４（Ｃ）に示すように、塩化第二鉄を使用したウェットエッチング技術を用いて配線層２ｚをパターニングした後、ウェット処理によりレジストマスクＰＲ１を除去する。その後、薬液による洗浄処理を行うことでアッシング時に発生する残渣などを剥離する。これにより、所定の回路配線を有する配線パターン２が形成される。   As shown in FIG. 4C, after patterning the wiring layer 2z using a wet etching technique using ferric chloride, the resist mask PR1 is removed by wet processing. Then, the residue etc. which generate | occur | produce at the time of ashing are peeled by performing the washing process by a chemical | medical solution. Thereby, the wiring pattern 2 having a predetermined circuit wiring is formed.

図４（Ｄ）に示すように、無電解めっき法を用いて配線パターン２を含む絶縁基板１上の全面に銅薄膜３ｚを約１μｍの厚みでめっきする。   As shown in FIG. 4D, a copper thin film 3z is plated on the entire surface of the insulating substrate 1 including the wiring pattern 2 with a thickness of about 1 μm by using an electroless plating method.

次に、図５（Ａ）に示すように、フォトリソグラフィ技術を用いて銅薄膜３ｚ上に所定のパターンを有するレジストマスクＰＲ２を形成する。この際、レジストマスクＰＲ２は電極領域４ｃおよび境界領域４ｂにおける銅薄膜３ｚ上には形成しないようにする。   Next, as shown in FIG. 5A, a resist mask PR2 having a predetermined pattern is formed on the copper thin film 3z by using a photolithography technique. At this time, the resist mask PR2 is not formed on the copper thin film 3z in the electrode region 4c and the boundary region 4b.

図５（Ｂ）に示すように、エッチング技術を用いて銅薄膜３ｚをパターニングした後、ウェット処理によりレジストマスクＰＲ２を剥離する。この際、境界領域４ｂにおける配線パターン２の表面も同時にエッチングされるため、境界領域４ｂにおける配線パターン２の上面は配線領域４ａにおける配線パターン２の上面よりも窪み、境界領域４ｂには銅薄膜３の厚さに対応した段差部２ｂ（段差約１μｍ）が形成される。これにより、後の工程で金めっき層５をめっき形成する際に、配線パターン２に対して一括して給電するための銅薄膜３が形成される。言い換えると、銅薄膜３は、金めっき層５を形成する際のめっきリードとして用いられる。   As shown in FIG. 5B, after patterning the copper thin film 3z using an etching technique, the resist mask PR2 is peeled off by wet processing. At this time, since the surface of the wiring pattern 2 in the boundary region 4b is also etched simultaneously, the upper surface of the wiring pattern 2 in the boundary region 4b is depressed more than the upper surface of the wiring pattern 2 in the wiring region 4a. A stepped portion 2b (step difference of about 1 μm) corresponding to the thickness is formed. Thereby, when the gold plating layer 5 is formed by plating in a later step, the copper thin film 3 for supplying power to the wiring pattern 2 at once is formed. In other words, the copper thin film 3 is used as a plating lead when the gold plating layer 5 is formed.

図５（Ｃ）に示すように、フォトリソグラフィ技術を用いて配線パターン２における電極領域４ｃを含む部分に開口部を有する耐金レジストマスクＰＲ３を形成する。この際、境界領域４ｂは耐金レジストマスクＰＲ３によって覆われている。   As shown in FIG. 5C, a gold-resistant resist mask PR3 having an opening in a portion including the electrode region 4c in the wiring pattern 2 is formed by using a photolithography technique. At this time, the boundary region 4b is covered with the gold-resistant resist mask PR3.

図５（Ｄ）に示すように、エッチング技術を用いて銅薄膜３の表面を約５μｍ程度ソフトエッチングし、段差部２ａを形成する。これにより、後の工程で金めっき層５を形成した際に、パッド電極部（電極領域４ｃ）における配線の厚み（高さ）を低減することが可能になる。   As shown in FIG. 5D, the surface of the copper thin film 3 is soft-etched by about 5 μm using an etching technique to form the stepped portion 2a. Thereby, when the gold plating layer 5 is formed in a later process, it is possible to reduce the thickness (height) of the wiring in the pad electrode portion (electrode region 4c).

次に、図６（Ａ）に示すように、選択めっき法を用いて、所定領域（電極領域４ｃ）における配線パターン２の表面に金めっき層（電解Ａｕ／Ｎｉめっき膜）５を約５．５μｍ（約０．５μｍ／約５μｍ）の厚みで形成する。その後、ウェット処理により耐金レジストマスクＰＲ３を剥離する。これにより、配線パターン２の電極領域４ｃの表面に金めっき層５が選択的に形成される。なお、金めっき層５は、Ａｕ／Ｎｉ層に限られず、たとえば、金めっき層５としてＡｕ／Ｐｂ／Ｎｉ層を用いてもよい。   Next, as shown in FIG. 6A, a gold plating layer (electrolytic Au / Ni plating film) 5 is formed on the surface of the wiring pattern 2 in a predetermined region (electrode region 4c) by using a selective plating method. It is formed with a thickness of 5 μm (about 0.5 μm / about 5 μm). Thereafter, the gold resist mask PR3 is removed by wet processing. Thereby, the gold plating layer 5 is selectively formed on the surface of the electrode region 4 c of the wiring pattern 2. The gold plating layer 5 is not limited to the Au / Ni layer, and for example, an Au / Pb / Ni layer may be used as the gold plating layer 5.

図６（Ｂ）に示すように、エッチング技術を用いて全面エッチングすることにより銅薄膜３を除去する。   As shown in FIG. 6B, the copper thin film 3 is removed by etching the entire surface using an etching technique.

図６（Ｃ）に示すように、所定の開口部６ａを有し、金めっき層５の一部と、境界領域４ｂおよび配線領域４ａの配線パターン２とを被覆するようにソルダーレジスト６を形成する。ソルダーレジスト６は配線パターン２の保護膜として機能する。   As shown in FIG. 6C, a solder resist 6 is formed so as to have a predetermined opening 6a and cover a part of the gold plating layer 5 and the wiring pattern 2 in the boundary region 4b and the wiring region 4a. To do. The solder resist 6 functions as a protective film for the wiring pattern 2.

最後に、図１に示したように、配線パターン２の電極領域４ｃにおける金めっき層５に
導電部材８をワイヤボンディング接続する。ここで、導電部材８には金線などが採用される。その後、これら全体を封止するための封止樹脂層１２を形成する。封止樹脂層１２は、ソルダーレジスト６の上に形成され、半導体素子７（図１参照）および配線パターン２の電極領域４ｃ（金めっき層５）を覆うように全面に形成される。この封止樹脂層１２は、半導体素子７を外界からの影響から保護している。封止樹脂層１２の材料は、たとえば、エポキシ樹脂などの熱硬化性の絶縁性の樹脂である。なお、封止樹脂層１２中には熱伝導性を高めるためのフィラーが添加されていてもよい。 Finally, as shown in FIG. 1, the conductive member 8 is connected to the gold plating layer 5 in the electrode region 4 c of the wiring pattern 2 by wire bonding. Here, a gold wire or the like is employed for the conductive member 8. Then, the sealing resin layer 12 for sealing these whole is formed. The sealing resin layer 12 is formed on the solder resist 6 and is formed on the entire surface so as to cover the semiconductor element 7 (see FIG. 1) and the electrode region 4c (gold plating layer 5) of the wiring pattern 2. The sealing resin layer 12 protects the semiconductor element 7 from the influence from the outside. The material of the sealing resin layer 12 is, for example, a thermosetting insulating resin such as an epoxy resin. In addition, a filler for increasing thermal conductivity may be added in the sealing resin layer 12.

これらの工程により、第１実施形態の素子搭載用基板（素子搭載用基板のパッド電極部）を得ることができる。   Through these steps, the element mounting substrate of the first embodiment (pad electrode portion of the element mounting substrate) can be obtained.

以上説明した第１実施形態の素子搭載用基板および半導体モジュールによれば、以下のような効果を得ることができるようになる。
（１）金めっき層５との境界領域４ｂに段差部２ｂを設けたことで、金めっき層５とソルダーレジスト６の界面を介して浸入する水分が配線パターン２の表面上を拡散していく距離に関して、その拡散距離が従来のように段差部を設けない場合に比べて長くなる。このため、配線領域４ａにおける配線パターン２への水分の供給（拡散）が抑制され、配線パターン間でイオンマイグレーションが発生しにくくなる。この結果、素子搭載用基板ひいては半導体モジュールの信頼性を向上させることができる。
（２）境界領域４ｂにおける配線パターン２の上面が配線領域４ａにおける配線パターン２の上面よりも窪むように段差部２ｂを形成したことで、段差部２ｂの底部側に水分が留まりやすくなり、段差部２ｂが浸入した水分の障壁として作用するため、配線パターン２の境界領域４ｂから配線領域４ａへの水分の拡散がさらに抑制される。この結果、素子搭載用基板ひいては半導体モジュールの信頼性をさらに向上させることができる。
（３）配線パターン２の表面に境界領域４ｂの段差部２ｂを含む凹状の窪みを設けたことで、ソルダーレジスト６との間にアンカー効果が生じ、配線パターン２とソルダーレジスト６との間の密着性が向上する。このため、浸入する水分が境界領域４ｂにおける配線パターン２の表面上をより拡散しにくくなる。この結果、素子搭載用基板ひいては半導体モジュールの信頼性をさらに向上させることができる。
（４）金めっき層５との境界領域４ｂに段差部２ｂを設けたことで、段差部２ｂが水分の浸入源に隣接して確実に水分の拡散を抑制するので、配線領域４ａ内に段差部が設けられている場合に比べて、素子搭載用基板ひいては半導体モジュールの信頼性をより効果的に向上させることができる。 According to the element mounting substrate and the semiconductor module of the first embodiment described above, the following effects can be obtained.
(1) By providing the step portion 2 b in the boundary region 4 b with the gold plating layer 5, moisture entering through the interface between the gold plating layer 5 and the solder resist 6 diffuses on the surface of the wiring pattern 2. Regarding the distance, the diffusion distance becomes longer than in the case where the step portion is not provided as in the prior art. For this reason, the supply (diffusion) of moisture to the wiring pattern 2 in the wiring region 4a is suppressed, and ion migration hardly occurs between the wiring patterns. As a result, it is possible to improve the reliability of the element mounting substrate and thus the semiconductor module.
(2) Since the stepped portion 2b is formed such that the upper surface of the wiring pattern 2 in the boundary region 4b is depressed more than the upper surface of the wiring pattern 2 in the wiring region 4a, moisture easily remains on the bottom side of the stepped portion 2b. Since 2b acts as a barrier to moisture that has entered, diffusion of moisture from the boundary region 4b of the wiring pattern 2 to the wiring region 4a is further suppressed. As a result, the reliability of the element mounting substrate and thus the semiconductor module can be further improved.
(3) By providing a concave depression including the stepped portion 2b of the boundary region 4b on the surface of the wiring pattern 2, an anchor effect occurs between the solder resist 6 and the space between the wiring pattern 2 and the solder resist 6. Adhesion is improved. For this reason, it becomes difficult for the water | moisture content which penetrates to spread | diffuse on the surface of the wiring pattern 2 in the boundary area | region 4b. As a result, the reliability of the element mounting substrate and thus the semiconductor module can be further improved.
(4) Since the stepped portion 2b is provided in the boundary region 4b with the gold plating layer 5, the stepped portion 2b reliably suppresses the diffusion of moisture adjacent to the moisture intrusion source, so that a step is formed in the wiring region 4a. Compared with the case where the portion is provided, the reliability of the element mounting substrate and thus the semiconductor module can be improved more effectively.

（第２実施形態）
図７は図３中のＢ−Ｂ線に沿った断面図に相当し、図７（Ａ）は第１実施形態に係る半導体モジュールの断面図であり、図７（Ｂ）は第２実施形態に係る半導体モジュールの断面図である。 (Second Embodiment)
7 corresponds to a cross-sectional view taken along line BB in FIG. 3, FIG. 7 (A) is a cross-sectional view of the semiconductor module according to the first embodiment, and FIG. 7 (B) is a second embodiment. It is sectional drawing of the semiconductor module which concerns on.

第１実施形態の半導体モジュールにおける配線パターン２は、図７（Ａ）に示すように、絶縁基板１上に矩形の配線パターン２が形成され、これをソルダーレジスト６が被覆形成している。これに対して、第２実施形態の半導体モジュールにおける配線パターン２は、その底部が裾引き状態２ｃに広がり、さらにその部分の縁部に沿って絶縁基板１との間に隙間１ｂを有している。それ以外については、先の第１実施形態と同様である。   In the wiring pattern 2 in the semiconductor module of the first embodiment, as shown in FIG. 7A, a rectangular wiring pattern 2 is formed on an insulating substrate 1, and this is covered with a solder resist 6. On the other hand, the wiring pattern 2 in the semiconductor module of the second embodiment has a bottom portion that extends into the bottomed state 2c, and further has a gap 1b between the insulating substrate 1 and the edge of the portion. Yes. The rest is the same as in the first embodiment.

このような半導体モジュールは、図４（Ｃ）に示した工程でのエッチング条件を制御して配線パターン２の形状をその底部が裾引き状態２ｃになるよう加工した上で、図４（Ｃ）、図５（Ｂ）、及び図６（Ａ）に示した工程での薬液処理を制御して絶縁基板１を等方的にエッチングすることで、配線パターン２の底部の縁部に沿って絶縁基板１との間に隙間１ｂを形成することができる。なお、隙間１ｂは配線パターン２上にソルダーレジスト６を形成する際に、ソルダーレジスト６により容易に埋め込まれる。   In such a semiconductor module, the etching conditions in the step shown in FIG. 4C are controlled to process the shape of the wiring pattern 2 so that the bottom of the wiring pattern 2 is in the bottomed state 2c. Insulating along the edge of the bottom of the wiring pattern 2 by controlling the chemical treatment in the steps shown in FIGS. 5B and 6A to etch the insulating substrate 1 isotropically. A gap 1 b can be formed between the substrate 1 and the substrate 1. The gap 1b is easily filled with the solder resist 6 when the solder resist 6 is formed on the wiring pattern 2.

この第２実施形態の半導体モジュールによれば、上記（１）〜（４）の効果に加え、以下のよう
な効果を得ることができるようになる。
（５）配線パターン２に絶縁基板１と接する側の縁部に沿って絶縁基板１との間に隙間１ｂを設け、ソルダーレジスト６がこの隙間１ｂを埋め込むように形成したことで、隙間１ｂに埋め込まれたソルダーレジスト６のアンカー効果により配線パターン２とソルダーレジスト６との密着性が向上するので、浸入する水分が配線領域４ａにおける配線パターン２の表面上をより拡散しにくくなる。この結果、半導体モジュールの信頼性をさらに向上させることができる。
（６）配線パターン２の底部を裾引き状態にし、その下部に隙間１ｂを設けたことで、配線パターン２の側面を絶縁基板１側に移動していく水分の拡散距離が、それらが設けられていない場合に比べて長くなるので、水分の供給が抑制され、その分、配線パターン間でイオンマイグレーションが発生しにくくなる。この結果、半導体モジュールの信頼性を向上する。 According to the semiconductor module of the second embodiment, the following effects can be obtained in addition to the effects (1) to (4).
(5) The gap 1b is provided between the wiring pattern 2 and the insulating substrate 1 along the edge on the side in contact with the insulating substrate 1, and the solder resist 6 is formed so as to fill the gap 1b. The adhesion effect between the wiring pattern 2 and the solder resist 6 is improved by the anchor effect of the embedded solder resist 6, so that the moisture that enters is less likely to diffuse on the surface of the wiring pattern 2 in the wiring region 4 a. As a result, the reliability of the semiconductor module can be further improved.
(6) Since the bottom portion of the wiring pattern 2 is in a skirted state and the gap 1b is provided at the bottom thereof, the diffusion distance of moisture that moves the side surface of the wiring pattern 2 to the insulating substrate 1 side is provided. Therefore, the moisture supply is suppressed, and accordingly, ion migration is less likely to occur between the wiring patterns. As a result, the reliability of the semiconductor module is improved.

（第３実施形態）
図８は第３実施形態に係る半導体モジュールのパッド電極部の断面図である。第１実施形態と異なる箇所は、境界領域４ｂおよび配線領域４ａにおける配線パターン２の表面が粗面加工が施されていることである。それ以外については、先の第１実施形態と同様である。 (Third embodiment)
FIG. 8 is a cross-sectional view of the pad electrode portion of the semiconductor module according to the third embodiment. The difference from the first embodiment is that the surface of the wiring pattern 2 in the boundary region 4b and the wiring region 4a is roughened. The rest is the same as in the first embodiment.

このような半導体モジュールは、図６（Ｂ）に示した工程の後、銅からなる配線パターン２の表面をウェット処理などにより粗化することで容易に形成することができる。たとえば、酸系薬液を用いた表面処理を行うと、その表面は微小な凹凸を有する粗面となる。これにより、配線パターン２の表面が微小な凹凸を有して粗面化される。この粗面化による配線パターン２の算術平均粗さＲａは約０．３８μｍである。配線パターン２の表面のＲａは、触針式表面形状測定器で計測することができる。なお、この酸系薬液によるウェット処理では、金めっき層５の表面は粗面化されない。金めっき層５のＲａは約０．１１μｍである。   Such a semiconductor module can be easily formed by roughening the surface of the wiring pattern 2 made of copper by wet processing or the like after the step shown in FIG. For example, when a surface treatment using an acid chemical solution is performed, the surface becomes a rough surface having minute irregularities. Thereby, the surface of the wiring pattern 2 is roughened with minute irregularities. The arithmetic average roughness Ra of the wiring pattern 2 due to this roughening is about 0.38 μm. Ra of the surface of the wiring pattern 2 can be measured with a stylus type surface shape measuring instrument. Note that the surface of the gold plating layer 5 is not roughened by the wet treatment with the acid chemical solution. Ra of the gold plating layer 5 is about 0.11 μm.

この第３実施形態の半導体モジュールによれば、上記（１）〜（４）の効果に加え、以下のような効果を得ることができるようになる。
（７）境界領域４ｂにおいてソルダーレジスト６と接する配線パターン２の表面を粗面加工したことで、境界領域４ｂにおける配線パターン２の表面に微細な凹凸が設けられるので、浸入する水分の配線パターン２の表面上の拡散距離が長くなりその拡散が制限される。また、配線パターン２の表面に微細な凹凸が設けられると、その部分ではソルダーレジスト６との密着性が向上するので、浸入する水分が境界領域４ｂにおける配線パターン２とソルダーレジスト６との界面をより拡散しにくくなる。これらの結果、配線パターン２の境界領域４ｂから配線領域４ａへの水分の拡散がさらに抑制され、半導体モジュールの信頼性をさらに向上させることができる。 According to the semiconductor module of the third embodiment, the following effects can be obtained in addition to the effects (1) to (4).
(7) Since the surface of the wiring pattern 2 in contact with the solder resist 6 in the boundary region 4b is roughened, fine irregularities are provided on the surface of the wiring pattern 2 in the boundary region 4b. The diffusion distance on the surface of the film becomes long and its diffusion is limited. Further, when fine irregularities are provided on the surface of the wiring pattern 2, the adhesiveness with the solder resist 6 is improved at that portion, so that the moisture that permeates the interface between the wiring pattern 2 and the solder resist 6 in the boundary region 4 b. Difficult to diffuse more. As a result, the diffusion of moisture from the boundary region 4b of the wiring pattern 2 to the wiring region 4a is further suppressed, and the reliability of the semiconductor module can be further improved.

なお、上記実施形態では、銅薄膜３の形成・除去を利用して段差部２ｂを形成する例を示したが、本発明はこれに限らず、たとえば、フォトリソグラフィ技術を用いて境界領域４ｂにおいて段差部を形成するためのレジストマスクを別途設け、エッチング技術を用いて所望の段差部を形成するようにしてもよい。この場合にも上記効果を享受することができる。   In the above-described embodiment, an example in which the stepped portion 2b is formed by using the formation / removal of the copper thin film 3 has been described. However, the present invention is not limited to this. For example, in the boundary region 4b using a photolithography technique. A resist mask for forming the stepped portion may be separately provided, and a desired stepped portion may be formed using an etching technique. Also in this case, the above effect can be enjoyed.

上記実施形態では、素子搭載用基板２０上に設けたパッド電極部（電極領域４ｃ）での例を示したが、本発明はこれに限らず、たとえば、ＬＳＩチップに代表される半導体素子に設けられたパッド電極部であってもよい。この場合にも上記効果を享受することができる。   In the above embodiment, an example of the pad electrode portion (electrode region 4c) provided on the element mounting substrate 20 has been shown. However, the present invention is not limited to this, and for example, provided in a semiconductor element typified by an LSI chip. It may be a pad electrode portion formed. Also in this case, the above effect can be enjoyed.

上記第３実施形態では、ウェット処理による粗化の例を示したが、本発明はこれに限らず、たとえば、配線パターン２の表面をプラズマ処理などにより粗化してもよい。この場合、たとえば、アルゴンガスを用いたプラズマ照射による表面処理を行うと、その表面は微小な凹凸を有する粗面となる。なお、このプラズマ処理では金めっき層５の表面は粗面化されない。   In the third embodiment, an example of roughening by wet processing is shown. However, the present invention is not limited to this, and the surface of the wiring pattern 2 may be roughened by plasma processing or the like, for example. In this case, for example, when surface treatment is performed by plasma irradiation using argon gas, the surface becomes a rough surface having minute irregularities. In this plasma treatment, the surface of the gold plating layer 5 is not roughened.

上記実施形態では、境界領域４ｂにおける配線パターン２の表面に段差部２ｂを設けた例を示したが、たとえば、配線領域４ａにおける配線パターン２の表面に段差部を設けるようにしてもよい。この場合には、電極領域４ｃから浸入する水分がその段差部より先の配線領域に拡散しにくくなり、段差部より先の配線パターン間でイオンマイグレーションの発生が抑制される。   In the above embodiment, an example in which the stepped portion 2b is provided on the surface of the wiring pattern 2 in the boundary region 4b has been described. However, for example, a stepped portion may be provided on the surface of the wiring pattern 2 in the wiring region 4a. In this case, moisture entering from the electrode region 4c is less likely to diffuse into the wiring region ahead of the stepped portion, and the occurrence of ion migration between the wiring patterns ahead of the stepped portion is suppressed.

（第４実施形態）
図９は、第４実施形態に係るパッド電極を備えた半導体モジュールの構成を示す概略断面図である。図１０は、図９に示した半導体モジュールのパッド電極部を拡大した断面図である。第１実施形態に係る半導体モジュールでは、半導体素子７が配線パターン２の電極領域４ｃにおける金めっき層５に導電部材８がワイヤボンディング接続されている。これに対して、第４実施形態に係る半導体モジュールでは、半導体素子７が素子搭載用基板２０にフリップチップ接続されている。具体的には、バンプ９０が形成された半導体素子７の電極形成面がフェイスダウンされ、バンプ９０がはんだ９２を介して配線パターン２の電極領域４ｃにおける金めっき層５に接続されている。また、半導体素子７とソルダーレジスト６との間には、アンダーフィル９４が充填されている。 (Fourth embodiment)
FIG. 9 is a schematic cross-sectional view illustrating a configuration of a semiconductor module including a pad electrode according to the fourth embodiment. FIG. 10 is an enlarged cross-sectional view of the pad electrode portion of the semiconductor module shown in FIG. In the semiconductor module according to the first embodiment, the conductive member 8 is wire-bonded to the gold plating layer 5 in the electrode region 4 c of the wiring pattern 2 in the semiconductor element 7. In contrast, in the semiconductor module according to the fourth embodiment, the semiconductor element 7 is flip-chip connected to the element mounting substrate 20. Specifically, the electrode formation surface of the semiconductor element 7 on which the bump 90 is formed is face-downed, and the bump 90 is connected to the gold plating layer 5 in the electrode region 4 c of the wiring pattern 2 via the solder 92. An underfill 94 is filled between the semiconductor element 7 and the solder resist 6.

以上説明した第４実施形態の素子搭載用基板および半導体モジュールによれば、第１実施形態の素子搭載用基板および半導体モジュールと同様な効果を得ることができるようになる。
（８）アンダーフィル９４により、バンプ９０、はんだ９２および金めっき層５が保護されるため、バンプ９０と金めっき層５との接続信頼性が向上する。また、アンダーフィル９４により、配線領域４ａにおける配線パターン２への水分の供給（拡散）がさらに抑制され、配線パターン間でイオンマイグレーションがより一層発生しにくくなる。 According to the element mounting substrate and the semiconductor module of the fourth embodiment described above, the same effects as those of the element mounting substrate and the semiconductor module of the first embodiment can be obtained.
(8) Since the underfill 94 protects the bumps 90, the solder 92, and the gold plating layer 5, the connection reliability between the bumps 90 and the gold plating layer 5 is improved. Further, the underfill 94 further suppresses the supply (diffusion) of moisture to the wiring pattern 2 in the wiring region 4a, and ion migration is more unlikely to occur between the wiring patterns.

（第５実施形態）
次に、上述したの半導体モジュールを備えた携帯機器について説明する。なお、携帯機器として携帯電話に搭載する例を示すが、たとえば、個人用携帯情報端末（ＰＤＡ）、デジタルビデオカメラ（ＤＶＣ）、及びデジタルスチルカメラ（ＤＳＣ）といった電子機器であってもよい。 (Fifth embodiment)
Next, a portable device provided with the above-described semiconductor module will be described. In addition, although the example mounted in a mobile telephone is shown as a portable apparatus, electronic devices, such as a personal digital assistant (PDA), a digital video camera (DVC), and a digital still camera (DSC), may be sufficient, for example.

図１１は第５実施形態に係る半導体モジュールを備えた携帯電話の構成を示す図である。携帯電話２１１は、第１の筐体２１２と第２の筐体２１４が可動部２２０によって連結される構造になっている。第１の筐体２１２と第２の筐体２１４は可動部２２０を軸として回動可能である。第１の筐体２１２には文字や画像等の情報を表示する表示部２１８やスピーカ部２２４が設けられている。第２の筐体２１４には操作用ボタンなどの操作部２２２やマイク部２２６が設けられている。なお、各実施形態に係る半導体モジュールはこうした携帯電話２１１の内部に搭載されている。   FIG. 11 is a diagram illustrating a configuration of a mobile phone including the semiconductor module according to the fifth embodiment. The mobile phone 211 has a structure in which a first housing 212 and a second housing 214 are connected by a movable portion 220. The first housing 212 and the second housing 214 are rotatable about the movable portion 220 as an axis. The first housing 212 is provided with a display portion 218 and a speaker portion 224 that display information such as characters and images. The second housing 214 is provided with an operation unit 222 such as operation buttons and a microphone unit 226. Note that the semiconductor module according to each embodiment is mounted inside such a mobile phone 211.

図１２は図１１に示した携帯電話の部分断面図（第１の筐体２１２の断面図）である。本発明の各実施形態に係る半導体モジュール１３０は、外部接続電極２９０を介してプリント基板２２８に搭載され、こうしたプリント基板２２８を介して表示部２１８などと電気的に接続されている。また、半導体モジュール１３０の裏面側（外部接続電極２９０とは反対側の面）には金属基板などの放熱基板２１６が設けられ、たとえば、半導体モジュール１３０から発生する熱を第１の筐体２１２内部に篭もらせることなく、効率的に第１の筐体２１２の外部に放熱することができるようになっている。   12 is a partial cross-sectional view (cross-sectional view of the first housing 212) of the mobile phone shown in FIG. The semiconductor module 130 according to each embodiment of the present invention is mounted on the printed circuit board 228 via the external connection electrode 290 and is electrically connected to the display unit 218 and the like via the printed circuit board 228. Further, a heat radiating substrate 216 such as a metal substrate is provided on the back surface side of the semiconductor module 130 (the surface opposite to the external connection electrode 290). For example, heat generated from the semiconductor module 130 is generated inside the first housing 212. The heat can be efficiently radiated to the outside of the first housing 212 without causing any trouble.

本実施形態に係る半導体モジュールを備えた携帯機器によれば、以下の効果を得ることができる。
（１０）パッド電極部において、配線パターン２への水分の供給（拡散）が抑制され、配線パターン間でイオンマイグレーションが発生しにくくなり、半導体モジュール１３０の接続信頼性が向上するので、こうした半導体モジュール１３０を搭載した携帯機器の信頼性が向上する。
（１１）上記実施形態で示したウエハレベルＣＳＰ（Chip Size Package）プロセスにより製造された半導体モジュール１３０は薄型化・小型化されるので、こうした半導体モジュール１３０を搭載した携帯機器の薄型化・小型化を図ることができる。 According to the portable device including the semiconductor module according to the present embodiment, the following effects can be obtained.
(10) In the pad electrode portion, supply (diffusion) of moisture to the wiring pattern 2 is suppressed, ion migration is less likely to occur between the wiring patterns, and the connection reliability of the semiconductor module 130 is improved. The reliability of the mobile device equipped with 130 is improved.
(11) Since the semiconductor module 130 manufactured by the wafer level CSP (Chip Size Package) process described in the above embodiment is thinned and miniaturized, the portable device equipped with the semiconductor module 130 is thinned and miniaturized. Can be achieved.

第１実施形態に係るパッド電極を備えた半導体モジュールの概略断面図である。It is a schematic sectional drawing of the semiconductor module provided with the pad electrode which concerns on 1st Embodiment. 図１に示した半導体モジュールのパッド電極部を拡大した断面図である。It is sectional drawing to which the pad electrode part of the semiconductor module shown in FIG. 1 was expanded. 図１に示した半導体モジュールのパッド電極部を拡大した平面図である。It is the top view to which the pad electrode part of the semiconductor module shown in FIG. 1 was expanded. 図４（Ａ）〜（Ｄ）は、第１実施形態の半導体モジュールのパッド電極部の製造プロセスを説明するための断面図である。4A to 4D are cross-sectional views for explaining the manufacturing process of the pad electrode portion of the semiconductor module of the first embodiment. 図５（Ａ）〜（Ｄ）は、第１実施形態の半導体モジュールのパッド電極部の製造プロセスを説明するための断面図である。5A to 5D are cross-sectional views for explaining the manufacturing process of the pad electrode portion of the semiconductor module of the first embodiment. 図６（Ａ）〜（Ｃ）は、第１実施形態の半導体モジュールのパッド電極部の製造プロセスを説明するための断面図である。6A to 6C are cross-sectional views for explaining the manufacturing process of the pad electrode portion of the semiconductor module of the first embodiment. 図７（Ａ）および（Ｂ）は、第１および第２実施形態の半導体モジュールの配線パターン部分の断面図である。7A and 7B are cross-sectional views of the wiring pattern portions of the semiconductor modules of the first and second embodiments. 第３実施形態に係る半導体モジュールのパッド電極部を示す断面図である。It is sectional drawing which shows the pad electrode part of the semiconductor module which concerns on 3rd Embodiment. 第４実施形態に係るパッド電極を備えた半導体モジュールの構成を示す概略断面図である。It is a schematic sectional drawing which shows the structure of the semiconductor module provided with the pad electrode which concerns on 4th Embodiment. 図９に示した半導体モジュールのパッド電極部を拡大した断面図である。It is sectional drawing to which the pad electrode part of the semiconductor module shown in FIG. 9 was expanded. 第５実施形態に係る、半導体モジュールを備えた携帯電話の構成を示す図である。It is a figure which shows the structure of the mobile telephone provided with the semiconductor module based on 5th Embodiment. 図１１に示した携帯電話の部分断面図（第１の筐体の断面図）である。FIG. 12 is a partial cross-sectional view (cross-sectional view of the first housing) of the mobile phone shown in FIG. 11. 従来のＢＧＡ型の半導体装置の概略断面構造を示す断面図である。It is sectional drawing which shows schematic sectional structure of the conventional BGA type semiconductor device. 図１３に示した半導体装置のパッド電極部を拡大した断面図である。It is sectional drawing to which the pad electrode part of the semiconductor device shown in FIG. 13 was expanded.

符号の説明Explanation of symbols

１・・・絶縁基板、２・・・配線パターン、２ｂ・・・段差部、４ａ・・・配線領域、４ｂ・・・境界領域、４ｃ・・・電極領域、５・・・金めっき層、６・・・ソルダーレジスト、８・・・導電部材、１２・・・封止樹脂層   DESCRIPTION OF SYMBOLS 1 ... Insulating substrate, 2 ... Wiring pattern, 2b ... Step part, 4a ... Wiring area, 4b ... Boundary area, 4c ... Electrode area, 5 ... Gold plating layer, 6 ... Solder resist, 8 ... Conductive member, 12 ... Sealing resin layer

Claims (14)

配線領域とこれに接続された電極領域を含み、前記配線領域と前記電極領域との境界領域に段差部を有する、銅からなる配線層と、
前記電極領域における配線層の表面に形成された金めっき層と、
前記金めっき層の一部と、前記境界領域および前記配線領域の配線層とを被覆して形成され、前記電極領域に所定の開口部を有する絶縁層と、
を備える、素子搭載用基板。 A wiring layer made of copper, including a wiring region and an electrode region connected thereto, and having a step portion in a boundary region between the wiring region and the electrode region;
A gold plating layer formed on the surface of the wiring layer in the electrode region;
An insulating layer formed by covering a part of the gold plating layer, the boundary region and the wiring layer of the wiring region, and having a predetermined opening in the electrode region;
A device mounting board. 前記段差部は前記配線領域の配線層の上面よりも窪んで形成されていることを特徴とした請求項１に記載の素子搭載用基板。   The element mounting substrate according to claim 1, wherein the stepped portion is formed to be recessed from an upper surface of a wiring layer in the wiring region. 前記境界領域において前記絶縁層と接する配線層の表面は粗面加工が施されていることを特徴とした請求項１または２に記載の素子搭載用基板。   3. The element mounting substrate according to claim 1, wherein a surface of the wiring layer in contact with the insulating layer in the boundary region is roughened. 前記配線層および前記絶縁層は基板上に設けられ、
前記配線層は前記基板と接する側の縁部に沿って前記基板との間に隙間を有し、前記絶縁層はこの隙間を埋め込むように形成されていることを特徴とした請求項１〜３のいずれか一項に記載の素子搭載用基板。 The wiring layer and the insulating layer are provided on a substrate,
The wiring layer has a gap with the substrate along an edge portion in contact with the substrate, and the insulating layer is formed so as to fill the gap. The element mounting substrate according to any one of the above. 請求項１乃至４のいずれか１項に記載の素子搭載用基板と、
前記素子搭載用基板に実装された半導体素子と、
を備えることを特徴とする半導体モジュール。 The element mounting substrate according to any one of claims 1 to 4,
A semiconductor element mounted on the element mounting substrate;
A semiconductor module comprising: 前記半導体素子が前記素子搭載用基板にワイヤボンディング接続されていることを特徴とする請求項５に記載の半導体モジュール。   The semiconductor module according to claim 5, wherein the semiconductor element is connected to the element mounting substrate by wire bonding. 前記半導体素子が前記素子搭載用基板にフリップチップ接続されていることを特徴とする請求項５に記載の半導体モジュール。   6. The semiconductor module according to claim 5, wherein the semiconductor element is flip-chip connected to the element mounting substrate. 請求項５乃至７のいずれか１項に記載の半導体モジュールを搭載したことを特徴とする携帯機器。   A portable device comprising the semiconductor module according to any one of claims 5 to 7. 基板の上に第１の金属層を形成する工程と、
前記第１の金属層をパターニングして、電極領域、配線領域、および前記電極領域と前記配線領域の間に設けられた境界領域を有する配線を形成する工程と、
前記配線および前記基板の表面に第２の金属層を形成する工程と、
前記電極領域、前記境界領域、ならびに前記電極領域および前記境界領域の周囲の所定領域において前記第２の金属層の一部が露出するように、前記基板の上に第１のマスクを形成する工程と、
前記第１のマスクを用いて、前記電極領域、前記境界領域、ならびに前記電極領域および前記境界領域の周囲の所定領域の前記第２の金属層を選択的に除去した後、前記電極領域および前記境界領域の前記配線層を掘り下げて、前記境界領域の表面を前記配線領域の表面より低くする工程と、
前記第１のマスクを除去する工程と、
前記電極領域の前記配線および前記電極領域の周囲の所定領域の前記基板が露出するように、前記基板の上に第２のマスクを形成する工程と、
前記第２の金属層をめっきリードとして用いて前記電極領域に金めっき層を形成する工程と、
前記第２のマスクおよび前記第２の金属層を除去する工程と、
前記電極領域の一部、前記境界領域および前記配線領域の配線層とを絶縁層で被覆する工程と、
を備えることを特徴とする素子搭載用基板の製造方法。 Forming a first metal layer on the substrate;
Patterning the first metal layer to form a wiring having an electrode region, a wiring region, and a boundary region provided between the electrode region and the wiring region;
Forming a second metal layer on the wiring and the surface of the substrate;
Forming a first mask on the substrate such that a part of the second metal layer is exposed in the electrode region, the boundary region, and a predetermined region around the electrode region and the boundary region; When,
After selectively removing the second metal layer in the electrode region, the boundary region, and the electrode region and a predetermined region around the boundary region using the first mask, the electrode region and the electrode region Digging down the wiring layer in the boundary region to lower the surface of the boundary region lower than the surface of the wiring region;
Removing the first mask;
Forming a second mask on the substrate such that the wiring in the electrode region and the substrate in a predetermined region around the electrode region are exposed;
Forming a gold plating layer in the electrode region using the second metal layer as a plating lead;
Removing the second mask and the second metal layer;
Covering a part of the electrode region, the boundary region and the wiring layer of the wiring region with an insulating layer;
A method for manufacturing an element mounting board, comprising: 前記第１の金属層を無電解めっき、および電解めっきを用いて形成することを特徴とする請求項９に記載の素子搭載用基板の製造方法。   The method for manufacturing a substrate for mounting an element according to claim 9, wherein the first metal layer is formed using electroless plating and electrolytic plating. 前記第２の金属層を無電解めっきを用いて形成することを特徴とする請求項９または１０に記載の素子搭載用基板の製造方法。   The method for manufacturing an element mounting substrate according to claim 9 or 10, wherein the second metal layer is formed using electroless plating. 前記金めっき層がＡｕ／Ｎｉ層、またはＡｕ／Ｐｄ／Ｎｉ層であることを特徴とする請求項９乃至１１のいずれか１項に記載の素子搭載用基板の製造方法。   The method for manufacturing an element mounting substrate according to claim 9, wherein the gold plating layer is an Au / Ni layer or an Au / Pd / Ni layer. 前記配線を形成した後、前記配線の表面を粗化させる工程を、
さらに備えることを特徴とする請求項９乃至１２のいずれか１項に記載の素子搭載用基板。 After forming the wiring, the step of roughening the surface of the wiring,
The device mounting board according to claim 9, further comprising: 前記絶縁層が被覆される領域にある前記配線の底部の縁部に沿って、当該配線と前記基板との間に隙間を設けた後、前記絶縁層を形成することを特徴とする請求項９乃至１３のいずれか１項に記載の素子搭載用基板。   10. The insulating layer is formed after a gap is provided between the wiring and the substrate along an edge of the bottom of the wiring in a region covered with the insulating layer. 14. The element mounting board according to any one of items 1 to 13.
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