JP2009170468A

JP2009170468A - Ｍｏｓ電界効果トランジスタ

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Publication number: JP2009170468A
Application number: JP2008003700A
Authority: JP
Inventors: Albert O Adan; オー．アダンアルベルト
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2008-01-10
Filing date: 2008-01-10
Publication date: 2009-07-30
Anticipated expiration: 2028-01-10
Also published as: JP5280056B2

Abstract

【課題】ブレークダウン電圧を高くすること、及びオン抵抗を小さくすることの両方を実現する。
【解決手段】半導体基板上に形成され、ソースＮ＋領域８及びボディコンタクト領域９、ゲート領域、ドリフト領域及びドレインＮ＋領域６を備え、上記ドリフト領域がドレインＮ＋領域６と上記ゲート領域の間に設けられるＭＯＳ電界効果トランジスタにおいて、上記ゲート領域は、ゲート電極１０と、ゲート電極１０から突き出た複数のトレンチ４を有し、上記ドリフト領域は、複数のトレンチ４と少なくとも１つ以上のドリフト部とが交互に配置されており、ゲート電極１０は、内部に濃くドープされたポリシリコンを有し、複数のトレンチ４は、それぞれ内部に薄くドープされたポリシリコン電極５を有する。
【選択図】図２

Description

本発明は、半導体デバイスの構造、プロセス及び製造に関するものであり、特に横方向トレンチ型ＭＯＳ電界効果トランジスタに関するものである。

横方向拡散ＭＯＳ電界効果トランジスタ（The Lateral Double-Diffused MOS field effect transistor、以降ＬＤＭＯＳＦＥＴと称する）は、その効率的な構造上、高いブレークダウン電圧及び低い固有オン抵抗を有しており、電力制御エレクトロニクスの分野において広く用いられている。上記ＬＤＭＯＳＦＥＴは、ＣＭＯＳプロセスと互換性があるため、制御ロジックと共にＩＣに集積化される。一般に、上記ＬＤＭＯＳＦＥＴは、外部負荷に高い電流を供給するための出力ドライバとして用いられる。一般的に、上記ＬＤＭＯＳＦＥＴは、出力電流容量が約２Ａ〜約３Ａ未満である場合、制御回路と同一のＩＣに集積化される。より大きな電流に関しては、オフチップ型パワートランジスタを用いると、コストの面においてより効果的である。

図８に従来のＬＤＭＯＳＦＥＴの一般的なレイアウト及び構造を示す。上記従来のＬＤＭＯＳＦＥＴは、ドレイン拡散層と同一の導電型を備えた比較的長く薄くドープされた領域により、濃くドープされたドレイン拡散層がゲート電極から分離されているが、ソース拡散層が、セルフアライン的に形成され、ゲート電極と隣接する非対称な構造を備えることを特徴とする。この薄くドープされたドレイン領域は、さらにドリフト領域と称され、高い供給電圧に耐えることが出来るように設計されている。

上記ＬＤＭＯＳＦＥＴにおける２つの重要なパラメータ（key parameter）は、ブレークダウン電圧ＢＶｄｓｓ及びオン抵抗Ｒ_ＯＮである。オン抵抗Ｒ_ＯＮの異なる構成要素の物理的位置及び物理的意味は、図９に示されており、
Ｒ_ＯＮ＝Ｒ_ｃｈ＋Ｒ_ａｃｃ＋Ｒ_{ｄｒｉｆｔ}
となる。ここで、Ｒ_ｃｈは、電子が誘起されたＭＯＳＦＥＴチャンネルの抵抗であり、Ｒ_ａｃｃは、領域（ゲート−ドレインオーバーラップ領域）を誘起された蓄積（accumulation）の抵抗であり、Ｒ_{ｄｒｉｆｔ}は、薄くドープされたドレイン領域の抵抗である。

一般に、高いブレークダウン電圧ＢＶｄｓｓを得るためには、不純物を薄くドープされた長いドリフト領域が必要とされ、その結果、全体としてのオン抵抗が増加するので、ブレークダウン電圧ＢＶｄｓｓとオン抵抗Ｒ_ＯＮとの間にはトレードオフの関係が成立する。

一般に、上記ＬＤＭＯＳＦＥＴの設計技術は、ドーピングプロファイル及びドリフト領域を最大限に利用することに頼っている。これらの技術に関するものとしては、非特許文献１において提案されたＲＥＳＵＲＦ（ＲＥｄｕｃｅｄＳＵＲｆａｃｅｅｌｅｃｔｒｉｃＦｉｅｌｄ：表面電界緩和）構造がよく知られている。上記ＲＥＳＵＲＦ構造において、Ｎウェルドリフト領域（ＨＮＷ、図９参照）の及びドーピング濃度及び深さは、オフ状態において、上記Ｎウェルドリフト領域が完全空乏化されるように設計されている。その結果、電界が緩和され、上記ドリフト領域のドーピング濃度を高くすることができる。

他の手法においては、特許文献１において述べられ、且つ図１０に示されるように、ドリフト領域は、ゲート電極とドレインコンタクト領域の間に設けられたトレンチ２５の周囲に設けられ、上記ＲＥＳＵＲＦ技術を用いている。この構造においては、チャンネル領域は水平であり、電流は領域１４に流れる。

また、特許文献２及び図１１において、チャンネルは符号２５で示すように垂直であり、ゲート電極３０は、トレンチ領域に構成されている。

図１２は、非特許文献２において表されるＬＤＭＯＳの構造を示しており、スーパージャンクション構造ＲＥＳＵＲＦＬＤＭＯＳＦＥＴ（Super Junction ＲＥＳＵＲＦＬＤＭＯＳＦＥＴ）と名付けられている。ゲート及びドレインのＮ＋拡散層の間にあるドリフト領域は、Ｎ型領域及びＰ型領域を交互に配置して構成されている。これらのＮ領域及びＰ領域の幅及びドーピング濃度は、オフ状態において、上記Ｎ領域及び上記Ｐ領域が完全空乏化されるように設計されている。言い換えれば、これは、一種の横方向（２−Ｄ）ＲＥＳＵＲＦ構造である。類似の構造は、特許文献３に開示されている。

図１３は、非特許文献３において述べられたトレンチゲートを備えたＳＯＩ−Ｓｕｐｅｒ−ＪｕｎｃｔｉｏｎＭＯＳＦＥＴを示している。このＭＯＳＦＥＴの構造は、図１２に示されデバイスと同一の効果を利用しているが、ＳＯＩウエハにおいて実施されている。その上、ゲートはトレンチに埋め込まれ、この方法でトレンチを埋め込むことにより、チャンネルの電流は、ウエハの表面に対して平行に流れるが、上記トレンチの側壁に対しては垂直に流れる。
米国特許第５，５６９，９４９号公報（１９９６年１０月２９日公開）米国特許第７，０３３，８９１号公報（２００６年４月２５日公開）特開２０００−２８６４１７号公報（２０００年１０月１３日公開） J.A. Appels, and H.M.J. Vaes, "HV thin layer devices (RESURF devices)", Proc. of Intl. Electron Devices Meeting (IEDM), Technical Digest, 1979, pp. 238-241. S. G. Nassif-Khalil, L. Z. Hou and C. A. T. Salama, "SJ/RESURF LDMOST," IEEE Trans. Electron Devices, Vol. 51, No. 7, pp. 1185-1191, July 2004. J. M. Park, R. Klima and S. Selberherr, "Lateral trench gate Super-Junction SOI-LDMOSFETs with low ON-resistance," Institute for Microelectronics, TU Wien, Gusshausstrasse 27-29, A-1040 Vienna, Austria. Paper presented at ESSDERC 2002.

しかしながら、上記従来のＬＤＭＯＳＦＥＴでは、以下に示す問題点を有している。

図９に示す従来のＬＤＭＯＳＦＥＴの構造は、上記ＲＥＳＵＲＦの効果によりオン抵抗を小さくするため、オン抵抗の低減には限界がある（問題点ａ）。

特許文献１において述べられているＬＤＭＯＳＦＥＦは、トレンチ周囲のドリフト領域の長さを用いることにより表面積を低減しているため、トレンチを深く形成する必要がある等、プロセスが複雑になる（問題点ｂ）。また特許文献１のＬＤＭＯＳＦＥＴのプロセスは、問題点ａと同一の問題がある。

特許文献２において述べられているＬＤＭＯＳＦＥＴは、ドリフト領域が上記ＲＥＳＵＲＦの効果により定義されるので、サイズが小さくならない。

図１２及び図１３の両方に示されているＬＤＭＯＳＦＥＴデバイスは、Ｎ型ドリフト領域及びＰ型ドリフト領域を交互に配置することにより実施されるスーパージャンクション技術を利用している。両方の事例において、これらの領域の幅及びドーピング濃度の定義づけは、これらの領域の配列及び横方向の拡散層により制限される。

結果として、従来技術は、高い多産性を有した上でＭＯＳＦＥＴのオン抵抗を小さくするには不十分であった。

本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、ブレークダウン電圧を高くすること、及びオン抵抗を小さくすることの両方を実現することができるＭＯＳ電界効果トランジスタを提供することにある。

本発明のＭＯＳ電界効果トランジスタは、上記課題を解決するために、半導体基板上に形成され、ソース領域、ゲート領域、ドリフト領域及びドレイン領域を備え、上記ドリフト領域が上記ドレイン領域と上記ゲート領域の間に設けられるＭＯＳ電界効果トランジスタにおいて、上記ゲート領域は、ゲート電極部と、該ゲート電極部から突き出た複数のトレンチを有し、上記ドリフト領域は、上記複数のトレンチと少なくとも１つ以上のドリフト部とが交互に配置されており、上記ゲート電極部は、内部に１×１０^１９ａｔ／ｃｍ^３より高いドーピング濃度でドープされたポリシリコンを有し、上記複数のトレンチは、それぞれ内部に１×１０^１３ａｔ／ｃｍ^３〜１×１０^１９ａｔ／ｃｍ^３のドーピング濃度でドープされたポリシリコンを有することを特徴とする。

上記発明によれば、上記ドリフト部のドーピング濃度、上記複数のトレンチ内の薄くドープされたポリシリコンのドーピング濃度、該薄くドープされたポリシリコンと上記ドリフト部との幅を適宜設定することにより、ゲートオフ状態でドレインにプラス電位を印加した時、上記ドリフト領域を完全空乏化することが可能となる。従って、上記ドリフト部の電界が緩和されて、ドレインの耐圧が向上し、上記ドレイン領域−上記ソース領域間のブレークダウン電圧ＢＶｄｓｓを高くすることが出来る。その為に上記ドリフト部のドーピング濃度を従来よりも高くすることが出来るので、ＭＯＳ電界効果トランジスタのオン抵抗をより小さくする事が出来る。

また、上記ゲート領域で、１×１０^１９ａｔ／ｃｍ^３より高いドーピング濃度でドープされたポリシリコンと、１×１０^１３ａｔ／ｃｍ^３〜１×１０^１９ａｔ／ｃｍ^３のドーピング濃度でドープされたポリシリコンとに分けることにより、上記ゲート領域と上記ドレイン領域との間に等電位面が集中することなく、上記ドリフト領域における電界が緩和され、上記ドレイン領域の耐圧が向上することになる。これにより、薄くドーピングしている領域を含め、高圧Ｎウェル領域（ＨＮＷ）内のドリフト領域も全面、完全空乏化される。

その結果、電界が十分に緩和されることにより、同じ耐圧を確保する場合には、上記ＨＮＷのドーピング濃度をより高く設定することができるため、耐圧とオン抵抗とのトレードオフの関係を大幅に改善することができる。

上記ＭＯＳ電界効果トランジスタでは、上記半導体基板はシリコン基板であってもよい。

また、上記ＭＯＳ電界効果トランジスタでは、上記複数のトレンチの内部に有するポリシリコンに、上記ゲート電極部と異なる電圧を印加してもよい。

これにより、オフ状態においても、上記複数のトレンチの内部に有するポリシリコンの電位を、上記ゲート電極部と異なる電位に設定することが可能となり、上記ドリフト領域に印加される電圧低く出来る。従って、上記ドリフト領域の電界が緩和されて、ドレイン領域−ソース領域間のブレークダウン電圧を高くすることが出来る。

本発明に係るＭＯＳ電界効果トランジスタは、以上のように、ゲート領域は、ゲート電極部と、該ゲート電極部から突き出た複数のトレンチを有し、上記ドリフト領域は、上記複数のトレンチと少なくとも１つ以上のドリフト部とが交互に配置されており、上記ゲート電極部は、内部に濃くドープされたポリシリコンを有し、上記複数のトレンチは、それぞれ内部に薄くドープされたポリシリコンを有するものである。

それゆえ、ブレークダウン電圧を高くすること、及びオン抵抗を小さくすることの両方を実現するという効果を奏する。

本発明の一実施形態について実施例１〜実施例２、及び図１〜図５に基づいて説明すれば、以下の通りである。

〔実施例１〕
図１（ａ）に、本実施の形態におけるゲートドリフト領域横方向拡散ＭＯＳ電界効果トランジスタ（Gated Drift Region LDMOS field effect transistor、以降ＧＤ−ＬＤＭＯＳＦＥＴと称する）の平面図を示す。また、図１（ｂ）に、図１（ａ）に示すＧＤ−ＬＤＭＯＳＦＥＴのＡ−Ｂ間の断面図を示す。さらに、図１（ｃ）に、図１（ａ）に示すＧＤ−ＬＤＭＯＳＦＥＴのＣ−Ｄ間の断面図を示す。

本実施の形態のＧＤ−ＬＤＭＯＳＦＥＴを実現するために、図１のＧＤ−ＬＤＭＯＳＦＥＴには、浅いトレンチ４に埋め込まれたゲート電極１０が形成されている。ゲート電極１０は、Ｍ方向の長さがＬ_{ｄｒｉｆｔ}であるドリフト領域（以降、単にドリフト領域と称する）の電界を制御するために形成されている。

図２は、図１（ｂ）に示すＡ−Ｂ間の断面図を含むＧＤ−ＬＤＭＯＳＦＥＴの斜視図である。また、図３は、図２に示すＧＤ−ＬＤＭＯＳＦＥＴのＥ−Ｆ間の断面図を示す。上記Ｅ−Ｆ間の断面は、長さＬ_ｃｈのチャンネル領域（以降単にチャンネル領域と称する）を横切っており、水平部１１及びトレンチ側壁１２を有している。

図４は、図２に示すＧＤ−ＬＤＭＯＳＦＥＴのＧ−Ｈ間の断面図を示す。上記Ｇ−Ｈ間の断面は、複数のトレンチ４を有するドリフト領域の横断面図であり、高圧Ｎウェル領域（ＨＮＷ）２、及び後述するポリシリコン電極（トレンチゲート電極）５からの横方向（Ｌ方向）の電界により誘起される空間電荷層１３を示す。

図５は、従来のＬＤＭＯＳＦＥＴ及び本実施形態のＧＤ−ＬＤＭＯＳのドリフト領域に沿った電界の分布を示す図である。上記ドリフト領域におけるトレンチ間の電界は、トレンチにより誘起された空間電荷層１３のために緩和されている。

上述したＧＤ−ＬＤＭＯＳＦＥＴの構造は、Ｎチャンネル型ＧＤ−ＬＤＭＯＳＦＥＴに関するものであるが、Ｐチャンネル型ＧＤ−ＬＤＭＯＳＦＥＴに関しても同様である。

導電型がＰ型であるＰ型半導体基板１の上に、導電型がＮ型である高圧Ｎウェル領域２が形成されている。個々の半導体デバイスは、半導体酸化物３により絶縁されている。複数のトレンチ４は、シリコン基板上にエッチングにより形成されている。ポリシリコン電極５は、トレンチ４をポリシリコンで充填することにより形成されている。ポリシリコン電極５は、ゲート絶縁物により上記シリコン基板と絶縁されている。本実施形態のＧＤ−ＬＤＭＯＳＦＥＴのチャンネル領域は、Ｐ型拡散領域（ＰＢ）７により形成されている。Ｐ型拡散領域７は、ソースＮ＋領域８と同電位に維持されている。ボディＰ＋拡散層９は、上記ＧＤ−ＬＤＭＯＳＦＥＴの表面の、半導体酸化物３とソースＮ＋領域８との間に形成されている。ゲート電極１０は、ポリシリコン電極５に用いられているものと同一のポリシリコン層を用いており、上記ＧＤ−ＬＤＭＯＳＦＥＴの表面に、±Ｌ方向に沿って形成されている。

上記ドリフト領域では、ポリシリコン電極５及びドリフト部が交互に配置されている。この構造において、トレンチ４内部のポリシリコン電極５は、薄くドープされているので、上記ドリフト領域を空乏化出来る。従って、ポリシリコン電極５は、隣接するドリフト領域の空乏層を制御し、その結果上記ドリフト領域の電界を緩和することが出来る。これに伴い、ドレイン−ソース間のブレークダウン電圧ＢＶｄｓｓを高くすることが出来る。また、上述したように、上記ドリフト領域の電界を緩和することが出来るので、上記ドリフト領域のドーピング濃度をあげることが出来、オン抵抗を小さくすることが出来る。

なお、上記ドリフト領域は、ドレイン電圧Ｖｄとゲート電圧Ｖｇとの間の電位差Ｖｄ−Ｖｇの電圧が印加されることにより完全に空乏化される。ＧＤ−ＬＤＭＯＳＦＥＴが動作している状態の中で、ＧＤ−ＬＤＭＯＳＦＥＴのゲート電圧Ｖｇがゼロのときの状態はオフ状態であり、ＧＤ−ＬＤＭＯＳＦＥＴのドレイン−ソース間に印加される電圧と言う意味においては、最も厳しい条件であり、この最も厳しい条件下においても、上記ドリフト領域が完全に空乏化できる必要がある。

なお、ゲート電圧Ｖｇ＞０である場合は、以下に示す２つの状態が考えられる。１つ目の状態は、ドレイン電圧Ｖｄ＜＜ゲート電圧Ｖｇであり、三極管状態と呼ばれる。この状態では、電位差Ｖｄ−Ｖｇ＜０であるので、上記ドリフト領域を完全空乏化することはできない。２つ目の状態は、ドレイン電圧Ｖｄ＞ゲート電圧Ｖｇ−しきい値電圧Ｖｔｈであり、飽和状態と呼ばれる。飽和状態では、ドレイン電圧Ｖｄを高くすることにより、上記
ドリフト領域を完全空乏化することが可能である。しきい値電圧Ｖｔｈは、ＭＯＳＦＥＴがオフ状態からオン状態へ変化する時のゲート電圧である。

通常ＭＯＳＦＥＴは負荷が接続された状態で動作するが、ゲート電圧Ｖｇをパラメータとする動作特性曲線を考慮すれば分かるように、ゲート電圧Ｖｇ＞０の場合は、ゲート電圧Ｖｇ＝０の場合よりも、ＧＤ−ＬＤＭＯＳＦＥＴのドレイン−ソース間に印加される電圧は小さくなる。即ち、ゲート電圧Ｖｇ＝０の場合が、動作時の条件としては最も厳しい条件となる。よって、上記最も厳しい厳しい条件下において、ドリフト領域が完全に空乏化されるように、ＧＤ−ＬＤＭＯＳＦＥＴの設計を行う。この設計の対象となるのは、以下に示す４つのパラメータである。
１．ドリフト部のドーピング濃度Ｎ_{ｄｒｉｆｔ}
２．ポリシリコン電極５のドーピング濃度Ｎｇ
３．交互に配置されているポリシリコン電極５及びドリフト部の幅
４．電位差Ｖｄ−Ｖｇ
上記パラメータにおいて、ドーピング濃度Ｎ_{ｄｒｉｆｔ}及びドーピング濃度Ｎｇを低くすることにより、空間電荷層１３は、より低い電位差Ｖｄ−Ｖｇで容易に広げられ、上記ドリフト領域をより狭くすることが可能となる。

〔実施例２〕
本実施例では、実施例１において示した新しいＧＤ−ＬＤＭＯＳＦＥＴの構造及び製造方法の詳細について述べる。上記記載において、Ｎチャンネル型ＧＤ−ＬＤＭＯＳＦＥＴは検討されているが、相補論によりＰチャンネル型ＧＤ−ＬＤＭＯＳＦＥＴも容易に実施できることは当業者には明白である。

以下に、図２に示す構造を有するトレンチ型ＭＯＳＦＥＴの一連の組立について述べる。最初に、シリコン基板１は、Ｐ型にドープされる。Ｐ型にドープされたシリコン基板１の抵抗率は１０Ωｃｍ〜１００Ωｃｍとなり、Ｐ型にドープされたシリコン基板１の厚みは５００μｍ〜６５０μｍとなる。

上記一連の組立は、従来のＣＭＯＳプロセスと同様に、１×１０^１２cm^−２〜１×１０^１３ cm^−２の^３１Ｐ＋イオンを注入された後に、高温拡散プロセスによりドライブイン処理を行うことによりＮウェル領域（ＨＮＷ）２を形成することから始める。形成されたＮウェル領域（ＨＮＷ）２の深さは２μｍ〜１０μｍになるが、この深さは所望とするデバイスの電気特性に依存する。

続いて、例えばロコス（ＬＯＣＯＳ：local oxidation of silicon）により、従来から用いられている絶縁用の半導体酸化物３が形成される（または浅いトレンチ３で絶縁する）。半導体酸化物３は、３００μｍ〜６００μｍの深さを有している。半導体酸化物３は、活性領域を定義する。

次に、フォトエッチング技術によりトレンチ４が形成される。トレンチ４の深さは、３００ｎｍ〜１０００ｎｍであり、トレンチ４の幅は、２００ｎｍ〜５００ｎｍである。フォトエッチングによりトレンチ４を形成した後に、例えば酸化シリコン等により、ゲート絶縁層が、ウエハの底面及びトレンチ４の表面に形成される。ゲート絶縁層の形成後に、ポリシリコンが、ウエハ全体を覆うように堆積される。上記ポリシリコンの厚みは、１５０ｎｍ〜４００ｎｍである。上記ポリシリコンの層は、いかなるマスクも用いることなく、１×１０^１２cm^−２〜１×１０^１５ cm^−２の^３１Ｐ＋イオンを注入される。

次のステップでは、ポリシリコン電極が、従来のフォトエッチング技術によりパターニングされる。このステップでは、ＭＯＳＦＥＴ表面のゲート電極１０と、ポリシリコン電極（トレンチゲート電極）５とが形成される。ポリシリコン電極５は、ドーピング濃度が１×１０^１３ａｔ／ｃｍ^３〜１×１０^１９ａｔ／ｃｍ^３となるようにドープされる。

次に、ソースＮ＋領域８、ドレインＮ＋領域６及び濃くドープされたゲート電極１０は、深さ０．２μｍ〜０．５μｍの接合部を形成するため、フォトマスク技術、及び約１×１０^１５cm^−２〜約３×１０^１５ cm^−２のＮ型不純物（^３１Ｐ＋または^７５Ａｓ＋）の注入によりドープされる。ゲート電極１０のドーピング濃度は、１×１０^１９ａｔ／ｃｍ^３より高くする。続いて、他のフォトマスク技術を用いたステップにおいて、ボディコンタクト領域（ボディＰ＋拡散層）９は、深さ０．２μｍ〜０．５μｍの接合部を形成するため、約１×１０^１５cm^−２〜約３×１０^１５ cm^−２のＰ型不純物（^１１Ｂ＋または^４９ＢＦ_２＋）の注入によりドープされる。なお、ポリシリコン電極５及びゲート電極１０のドーピング濃度は、理論及びシミュレーションに基づき定めている。

最後に、従来のＩＣの典型的な形成の通り、層間の絶縁体の堆積、コンタクトホールの形成及び金属配線を続けて行う。

上述したように、トレンチ４内のゲート領域で、ドーピング濃度の濃い部分（ゲート電極１０）と薄い部分（ポリシリコン電極５）とに分ける必要がある理由について説明する。薄くドーピングしている領域のドーピング濃度を濃く設定すると、トレンチ４内のゲート領域が全面０Ｖに固定されるため、ドレインにプラス電圧を印加した場合、等電位面は図６に示す一点鎖線のようになる。

つまり、破線で囲んだゲートエッジ（領域Ａ）、もしくはゲート領域とドレインＮ＋領域との間（領域Ｂ）に電界が集中するため、上記ドレインの耐圧を上げるためには、領域Ａ、もしくは領域Ｂの電界を緩和する必要がある。

領域Ａの電界緩和の一例としてＨＮＷ濃度の低減が考えられるが、この場合、オン抵抗が増大するとい不具合が生じる。

一方、領域Ｂの電界を緩和する場合は、領域Ｂの距離を伸ばすことが考えられるが、この場合もオン抵抗が増大するという不具合が生じる。

従って、図６に示す構造の場合、耐圧を向上させるためにはオン抵抗の増大を伴うため、耐圧とオン抵抗のトレードオフ関係を改善できない。

そこで、図７のように薄いゲート領域（ポリシリコン電極５）を設ける。この時の等電位面は図７に示す一点鎖線のようになり、０Ｖに固定されるのは濃いゲート領域（ゲート電極１０）のみで、薄いゲート領域には等電位面が一点鎖線のように走るため、Ｌ_{ｄｒｉｆｔ}領域における電界が緩和され、上記ドレインの耐圧が向上することになる。これにより、薄くドーピングしているゲート領域を含め、ＨＮＷ内ドリフト領域も全面、完全空乏化される。

その結果、電界が十分に緩和されることにより、同じ耐圧を確保する場合には、ＨＮＷのドーピング濃度をより高く設定することができるため、耐圧とオン抵抗とのトレードオフの関係を大幅に改善することができる。

本実施形態のＧＤ−ＬＤＭＯＳＦＥＴの構造が有する２つの特徴は、関連性がある。１つ目の特徴は、薄くドープされたドリフト領域に複数のトレンチが設けられている点である。２つ目の特徴は、ドリフト領域がＲＥＳＵＲＦ構造を有している点である。上記複数のトレンチに埋め込まれたポリシリコン電極５を用い、上記複数のトレンチにより上記ドリフト領域を囲み、上記ドリフト領域における空乏層及び上記ドリフト領域における横方向の電界の強さを制御することにより、電界の強さを緩和することが達成され、その結果ブレークダウン電圧がより高くなる。

このような効果を得るために、上記複数のトレンチ間の間隔Ｘｓは、上記ドリフト部のドーピング濃度Ｎ_{ｄｒｉｆｔ}と共に最適化される必要がある。一般に、ドーピング濃度Ｎ_{ｄｒｉｆｔ}とトレンチ間の間隔Ｘｓとの積は、１０^１２ａｔ／ｃｍ^２より小さくなる。

〔実施例３〕
本発明の第３の実施例では、ダブルトレンチゲートについて説明する。本発明の第３の実施例に係るＧＤ−ＬＤＭＯＳＦＥＴ（半導体デバイス）のダブルトレンチゲートは、２つのゲート電極、即ちゲート電極１０（主ゲート電極）及びポリシリコン電極５（副ゲート電極）を有している。上述したように、主ゲート電極であるゲート電極１０は、Ｐ型拡散領域（ボディ領域）７の裏面、即ち高圧Ｎウェル領域２との接合面に形成されるチャンネル領域を制御する。副ゲート電極であるポリシリコン電極（ドリフトゲート電極）５は、上記主ゲート電極と同電位に、または上記主ゲート電極と異なる電位になる。このような構成によると、オフ状態のＧＤ−ＬＤＭＯＳＦＥＴにおいて、薄くドープされたドリフト領域を空乏化することが出来、ブレークダウン電圧を高くすることが出来る。

ダブルトレンチゲートにより、オフ状態においても、副ゲート電極であるポリシリコン電極５（ドリフトゲート電極）の電位を、主ゲート電極であるゲート電極１０と異なる電位に設定することが可能となる。即ち、例えばポリシリコン電極５に＋Ｖ１［Ｖ］の電圧を印加した場合、Ｖ１［Ｖ］分だけ電界が緩和されることになり、ＨＮＷ濃度、即ちＨＮＷ領域のドーピング濃度をより高くすることが可能となる。尚、この時、主ゲート電極であるゲート電極１０の電位は０Ｖとなる。

つまり、ドレインにＶＤ［Ｖ］印加するとした場合、ダブルトレンチゲートを使用しない場合は、図１においてＭ方向の長さがＬ_{ｄｒｉｆｔ}であるドリフト領域にＶＤ−０［Ｖ］、即ちＶＤ［Ｖ］が印加されるが、ダブルトレンチゲートの場合、上記ドリフト領域にはＶＤ−Ｖ１［Ｖ］しか印加されない。従って、上記ドリフト領域の電界が緩和されて、ドレイン領域−ソース領域間のブレークダウン電圧を高くすることが出来る。

〔実施形態の総括〕
本発明の実施形態に係るＭＯＳ電界効果トランジスタは、半導体基板上に形成され、ソースＮ＋領域８及びボディコンタクト領域９、ゲート領域、ドリフト領域及びドレインＮ＋領域６を備え、上記ドリフト領域がドレインＮ＋領域６と上記ゲート領域の間に設けられるＭＯＳ電界効果トランジスタにおいて、上記ゲート領域は、ゲート電極１０と、ゲート電極１０から突き出た複数のトレンチ４を有し、上記ドリフト領域は、複数のトレンチ４と少なくとも１つ以上のドリフト部とが交互に配置されており、ゲート電極１０は、内部に１×１０^１９ａｔ／ｃｍ^３より高いドーピング濃度でドープされたポリシリコンを有し、複数のトレンチ４は、それぞれ内部に１×１０^１３ａｔ／ｃｍ^３〜１×１０^１９ａｔ／ｃｍ^３のドーピング濃度でドープされたポリシリコン電極５を有する。

上記構成によれば、上記ドリフト部のドーピング濃度、複数のトレンチ４内の薄くドープされたポリシリコン電極５のドーピング濃度、複数のトレンチ４内の薄くドープされたポリシリコン電極５と上記ドリフト部との幅を適宜設定することにより、ゲートオフ状態でドレインＮ＋領域６にプラス電位を印加した時、上記ドリフト領域を完全空乏化することが可能となる。従って、上記ドリフト部の電界が緩和されて、上記ドレイン領域−上記ソース領域間のブレークダウン電圧ＢＶｄｓｓを高くすることが出来る。その為に上記ドリフト部のドーピング濃度を従来よりも高くすることが出来るので、ＭＯＳ電界効果トランジスタのオン抵抗をより小さくする事が出来る。

上記ＭＯＳ電界効果トランジスタでは、Ｐ型半導体基板１はシリコン基板であってもよい。

また、上記ＭＯＳ電界効果トランジスタでは、複数のトレンチ４の内部に有するポリシリコン電極５に、ゲート電極１０と異なる電圧を印加してもよい。

これにより、オフ状態においても、複数のトレンチ４の内部に有するポリシリコン電極５の電位を、ゲート電極１０と異なる電位に設定することが可能となり、上記ドリフト領域に印加される電圧低く出来る。従って、上記ドリフト領域の電界が緩和されて、ドレイン領域−ソース領域間のブレークダウン電圧を高くすることが出来る。

本発明のＭＯＳ電界効果トランジスタは、ブレークダウン電圧を高く出来、オン抵抗を小さく出来るので、ＤＣ−ＤＣコンバータ、及びハイサイドスイッチ（電源と負荷の間に置かれ、電源のＯＮ／ＯＦＦ制御を行い、スイッチの役割を担うもの）等に好適に用いることが出来る。

図１（ａ）は、本発明の実施の形態におけるＧＤ−ＬＤＭＯＳＦＥＴの平面図であり、図１（ｂ）は、図１（ａ）に示すＧＤ−ＬＤＭＯＳＦＥＴのＡ−Ｂ間の断面図であり、図１（ｃ）は、図１（ａ）に示すＧＤ−ＬＤＭＯＳＦＥＴのＣ−Ｄ間の断面図である。図１（ｂ）に示すＡ−Ｂ間の断面図を含むＧＤ−ＬＤＭＯＳＦＥＴの斜視図である。図２に示すＧＤ−ＬＤＭＯＳＦＥＴのＥ−Ｆ間の断面図である。図２に示すＧＤ−ＬＤＭＯＳＦＥＴのＧ−Ｈ間の断面図である。従来のＬＤＭＯＳＦＥＴ及び本発明の実施形態のＧＤ−ＬＤＭＯＳのドリフト領域に沿った電界の分布を示す図である。ゲート領域全体が濃くドーピングされている時の等電位面を示す図である。ゲート領域に、濃くドーピングされている部分と薄くドーピングされている部分とを設けた時の等電位面を示す図である。従来のＬＤＭＯＳＦＥＴの横断面図及び平面図である。従来のＬＤＭＯＳＦＥＴの横断面図であり、オン抵抗の構成要素を示す図である。従来のＬＤＭＯＳＦＥＴの横断面図である。従来のＬＤＭＯＳＦＥＴの横断面図である。従来のＬＤＭＯＳＦＥＴの横断面図であり、ドリフト領域がＮ型領域及びＰ型領域を交互に配置して構成されていることを示す図である。従来の、横方向トレンチゲートを備えたＳｕｐｅｒＪｕｎｃｔｉｏｎＳＯＩ−ＬＤＭＯＳＦＥＴの斜視図である。

符号の説明

１Ｐ型半導体基板（半導体基板）
２高圧Ｎウェル領域
３半導体酸化物
４トレンチ
５ポリシリコン電極
６ドレインＮ＋領域
７Ｐ型拡散領域
８ソースＮ＋領域（ソース領域）
９ボディコンタクト領域（ソース領域）
１０ゲート電極
１１水平部
１２トレンチ側壁
１３空間電荷層
ＢＶｄｓｓブレークダウン電圧
Ｎ_{ｄｒｉｆｔ} ドーピング濃度
Ｎｇドーピング濃度
Ｖｄドレイン電圧
Ｖｄ−Ｖｇ電位差
Ｖｇゲート電圧
Ｖｔｈしきい値電圧
Ｘｓ間隔

Claims

半導体基板上に形成され、ソース領域、ゲート領域、ドリフト領域及びドレイン領域を備え、上記ドリフト領域が上記ドレイン領域と上記ゲート領域の間に設けられるＭＯＳ電界効果トランジスタにおいて、
上記ゲート領域は、ゲート電極部と、該ゲート電極部から突き出た複数のトレンチを有し、
上記ドリフト領域は、上記複数のトレンチと少なくとも１つ以上のドリフト部とが交互に配置されており、
上記ゲート電極部は、内部に１×１０^１９ａｔ／ｃｍ^３より高いドーピング濃度でドープされたポリシリコンを有し、
上記複数のトレンチは、それぞれ内部に１×１０^１３ａｔ／ｃｍ^３〜１×１０^１９ａｔ／ｃｍ^３のドーピング濃度でドープされたポリシリコンを有することを特徴とするＭＯＳ電界効果トランジスタ。
上記半導体基板はシリコン基板であることを特徴とする請求項１に記載のＭＯＳ電界効果トランジスタ。
上記複数のトレンチの内部に有するポリシリコンに、上記ゲート電極部と異なる電圧を印加することを特徴とする請求項２に記載のＭＯＳ電界効果トランジスタ。