JP2009170902A

JP2009170902A - 半導体集積装置およびフューズ回路

Info

Publication number: JP2009170902A
Application number: JP2008331053A
Authority: JP
Inventors: Gyung Tae Kim; 京泰金
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2008-01-15
Filing date: 2008-12-25
Publication date: 2009-07-30
Also published as: KR100925373B1; US20090179690A1; US7830205B2; KR20090078386A; TW200931636A; TWI393245B

Abstract

【課題】フューズが占める面積を減少できる半導体集積装置のフューズ回路を提供する。
【解決手段】複数のフューズを含む第１アップフューズブロックと前記第１アップフューズブロック内のフューズ数より少ないフューズからなる第１ダウンフューズブロックとを有する第１フューズブロック；および前記第１ダウンフューズブロック内のフューズ数と同一数のフューズからなる第２アップフューズブロックと前記第１アップフューズブロック内のフューズ数と同一数のフューズからなる第２ダウンフューズブロックとを有する第２フューズブロックを備える。
【選択図】図３

Description

本発明は、半導体集積装置に関し、フューズ回路の面積を減少できる半導体集積装置に関するものである。

一般的に、半導体集積装置を構成している数多くの微細セルのうちの１つでもエラーが発生すれば、その半導体集積装置は自身の機能をろくに行うことができないため、不良セルは他の正常のメモリセルに代替するリペアーを行わなければならない。

よって、リペアーを行うために、半導体集積装置はリペアー装置を備え、リペアー装置は不良セルであるか正常セルであるかを判断するためのフューズボックスを備える。この時、フューズボックスは複数のフューズを備え、その接続状態に応じて不良セルのアドレス情報を格納する。

その次、外部アドレスが入力されれば、半導体記憶装置は、外部アドレスとフューズボックスの不良セルのアドレス情報とを比較し、これらが一致すれば、外部アドレスに該当するセルを不良セルと判断して他の正常セルに代替する（例えば、特許文献１）。

ＤＲＡＭの内部にはデータラインによって発生するフェイルが発生するセルを他のセルに代替する目的でリペアーフューズが配置されている。図２に示されたリペアーフューズ回路は４行配置構造を有しており、これは、デバイス特性を悪化させないようにすることは勿論、フューズ・ブロー・タイムが増加してレーザーリペアーシステムの容量を低下させる要素を取り除き、面積を考慮したものである。

図１に示されたフューズ回路２００は、第１〜第１６フューズ（Ｆ０〜Ｆ１５）、第１〜第１６ＮＭＯＳトランジスタ（Ｎ１〜Ｎ１６）、前記第１接続フューズＣ１、前記第２接続フューズＣ２、およびカラムリペアーアドレス回路部１０を含む。

前記第１〜第８フューズ（Ｆ０〜Ｆ７）は、各々の一端は第１ノードＮｏｄｅ＿１に接続され、他端は前記第１〜第８ＮＭＯＳトランジスタ（Ｎ１〜Ｎ８）に接続される。

前記第９〜第１６フューズ（Ｆ８〜Ｆ１５）は、各々の一端は第２ノードＮｏｄｅ＿２に接続され、他端は前記第９〜第１６ＮＭＯＳトランジスタ（Ｎ９〜Ｎ１６）に接続される。

この時、各フューズ（Ｆ０〜Ｆ１５）は複数のマットと対応し、該当マットのフェイル時、それに該当するフューズがカットされるようにフューズ回路が構成される。

前記第１接続フューズＣ１は、一端は前記第１ノードＮｏｄｅ＿１に接続され、他端は第３ノードＮｏｄｅ＿３に接続される。前記第２接続フューズＣ２は、一端は前記第２ノードＮｏｄｅ＿２に接続され、他端は前記第３ノードＮｏｄｅ＿３に接続される。

前記第１〜第１６ＮＭＯＳトランジスタ（Ｎ１〜Ｎ１６）は、各々のフューズに直列接続され、各々のゲートにマット選択信号ＸＭＡＴ＿ＹＦ＜０：１５＞が入力される。前記マット選択信号ＸＭＡＴ＿ＹＦ＜０：１５＞は該当セルマットが選択されることによってイネーブルになる信号である。

前記カラムリペアーアドレス回路部１０は前記第３ノードＮｏｄｅ＿３の電圧によりカラムリペアーアドレス信号を生成する。

選択されたマットに対応するフューズがカットされると、前記カラムリペアーアドレス信号がハイレベルで出力される。これは、現在選択されたマットがリペアーセルマットであり、リペアーがなされたことを示す。例えば、前記第２マット選択信号ＸＭＡＴ＿ＹＦ＜１＞がイネーブルになる時に前記第２フューズＦ１がカットされていれば、前記カラムリペアーアドレス信号はハイレベルになる。これにより、第２セルマットはリペアーがなされたことが分かる。

図２に示すように、半導体集積装置１は複数のブロックからなっており、各ブロックは第１〜第１６フューズ（Ｆ０〜Ｆ１５）、第１接続フューズＣ１、第２接続フューズＣ２、および２つのダミーフューズ（Ｄ１、Ｄ２）で構成することができる。前記ブロックのフューズ回路は４行からなっており、一行ごとに複数のフューズが一定間隔を維持しつつ配置される。第１行には第１〜第４フューズ（Ｆ０〜Ｆ３）および第１ダミーフューズＤ１が配置される。第２行には第５〜第８フューズ（Ｆ４〜Ｆ７）および第１接続フューズＣ１が配置される。第３行には第９〜第１２フューズ（Ｆ８〜Ｆ１１）および第２接続フューズＣ２が配置される。第４行には第１３〜第１６フューズ（Ｆ１２〜Ｆ１５）および第２ダミーフューズＤ２が配置される。

前記第１接続フューズＣ１は前記第２接続フューズＣ２に接続され、前記第１〜第８フューズ（Ｆ０〜Ｆ７）を前記第９〜第１６フューズ（Ｆ８〜Ｆ１５）に接続させる。

前記フューズ回路は各々５個ずつのフューズが一定間隔を維持しつつ配置されたものであって、一行ごとに同一面積を有する。前記フューズ回路は４行間ダイレクトコネクションおよび対称（ｓｙｍｍｅｔｒｙ）を合わせるために、フューズの間に前記ダミーフューズ２つが含まれる。これに伴い、フューズ回路の面積が増加する。

従来技術に係るフューズ回路は各々のフューズにダミーフューズを含ませることによって対称的な構造になるが、ダミーフューズがあるために不必要な面積の消耗がある。これは、半導体集積装置が小型化になるほど面積減少の要求に対する制約となり得る。
特開２００５−３５３２４７号公報

本発明は上述した問題点を解決するために導き出されたものであり、フューズが占める面積を減少できる半導体集積装置のフューズ回路を提供することをその目的とする。

上述した技術的課題を達成するための本発明に係る半導体集積装置は、複数のフューズを含む第１アップフューズブロックと前記第１アップフューズブロック内のフューズ数より少ないフューズからなる第１ダウンフューズブロックとを有する第１フューズブロック；および前記第１ダウンフューズブロック内のフューズ数ど同一数のフューズからなる第２アップフューズブロックと前記第１アップフューズブロック内のフューズ数と同一数のフューズからなる第２ダウンフューズブロックとを有する第２フューズブロックを備える。

また、本発明に係る半導体集積装置のフューズ回路は、複数のフューズを含む第１アップフューズブロックと前記第１アップフューズブロック内のフューズ数より少ないフューズからなる第１ダウンフューズブロックとを有する第１フューズブロック；前記第１ダウンフューズブロック内のフューズ数と同一数のフューズからなる第２アップフューズブロックと前記第１アップフューズブロック内のフューズ数と同一数のフューズからなる第２ダウンフューズブロックとを有する第２フューズブロック；前記第１フューズブロックおよび前記第２フューズブロック内のフューズに接続され、ブロック選択信号に応じてデータを各々のフューズに伝送する複数のトランジスタ；および前記第１フューズブロックおよび前記第２フューズブロック内のフューズから伝送されるデータによって駆動されるカラムリペアーアドレス回路部を含む。

本発明に係る半導体集積装置の他の実施形態は、複数のフューズからなる第１フューズブロック；前記第１フューズブロックと平行するように配列され、複数のフューズを含む第２フューズブロック；および前記第１フューズブロックと前記第２フューズブロックを接続する接続部を含み、前記第１フューズブロックと前記第２フューズブロックは非対称構造をなすことを特徴とする。

本発明に係る半導体集積装置のフューズ回路は、ダミーフューズの空間をさらに確保してフューズを効率的に配置することにより面積をコンパクトに維持することができ、従来の技術に比べ、前記第１フューズブロック１００および前記第２フューズブロック１１０からなる２個のフューズセットごとに１個のフューズ幅に該当する分くらいの面積減少の効果がある。

よって、本発明に係る半導体集積装置のフューズ回路においては、前記第１フューズブロックと前記第２フューズブロックの各々は上下（各２行ずつ）が非対称的な構造であるが、前記第１フューズブロックと前記第２フューズブロックを含むと対称的な構造になる構造であり、リペアーフューズボックスの面積を減少させることができ、その結果、チップ生産性を向上させることができる。

以下では添付図面に基づいて本発明の望ましい実施形態をより詳細に説明する。
図３に示すように、半導体集積装置１２０は第１フューズブロック１００および第２フューズブロック１１０を含む。

前記第１フューズブロック１００は、第１アップフューズブロック２０、第１ダウンフューズブロック３０、および第１接続部４０を含む。前記第１アップフューズブロック２０、前記第１ダウンフューズブロック３０、および前記第１接続部４０は同一平面上に配置される。

前記第１アップフューズブロック２０には複数の行ごとに複数のフューズが羅列される。

前記第１アップフューズブロック２０は複数のフューズ（Ｆ０〜Ｆ８）からなる第１フューズセットおよび第１接続フューズＣ１を含み、前記第１接続フューズＣ１を含む各フューズ（Ｆ０〜Ｆ８、Ｃ１）は２つの行にかけて一定間隔で配置され、各行には同一数のフューズが配置される。

前記第１接続フューズＣ１および前記第２接続フューズＣ２は第１接続部４０によって接続される。前記第１接続部４０は前記第１接続フューズＣ１と前記第２接続フューズＣ２を接続するために折り曲げられた部分を有する。

前記第１接続部４０は階段型タイプの配線であることが好ましい。
より詳細に説明すれば、前記第１アップフューズブロック２０は第１フューズサブブロック２１および第２フューズサブブロック２２を含む。図３に示された半導体集積装置のフューズ回路は前記第１フューズセットのフューズ数が９である場合を例示して説明したものであり、前記第１アップフューズブロック２０は第１フューズ〜第９フューズ（Ｆ０〜Ｆ８）および前記第１接続フューズＣ１を含んで１０個のフューズからなり、前記第１ダウンフューズブロック３０は第１０フューズ〜第１６フューズ（Ｆ９〜Ｆ１５）および前記第２接続フューズＣ２を含んで８個のフューズからなっている。

前記第１フューズサブブロック２１には前記第１フューズセットのフューズ（Ｆ０〜Ｆ８）のうちの５個のフューズが配置される。前記第１フューズサブブロック２１には第１フューズ〜第５フューズ（Ｆ０〜Ｆ４）が一定間隔で配置される。

前記第２フューズサブブロック２２は前記第１フューズサブブロック２１の下の行に配置され、前記第１フューズセットのフューズ（Ｆ０〜Ｆ８）のうちの４個のフューズおよび前記第１接続フューズＣ１が配置される。前記第２フューズサブブロック２２には第６フューズ〜第９フューズ（Ｆ５〜Ｆ８）および前記第１接続フューズＣ１が一定間隔で配置される。

前記第１ダウンフューズブロック３０には複数の行ごとに複数のフューズが羅列され、前記第１アップフューズブロック２０内のフューズ数より少ない数で構成される。

前記第１ダウンフューズブロック３０は前記第１フューズセットのフューズ数より２つ少ないフューズ（Ｆ９〜Ｆ１５）からなる第２フューズセットおよび第２接続フューズＣ２を含み、前記第２接続フューズＣ２を含む各フューズ（Ｆ９〜Ｆ１５、Ｃ２）は２つの行にかけて一定間隔で配置され、一行ごとに同一数のフューズが配置され得る。

前記第１ダウンフューズブロック３０は第３フューズサブブロック３１および第４フューズサブブロック３２を含む。

前記第３フューズサブブロック３１は前記第２フューズサブブロック２２の下の行に配置され、前記第２フューズセットのフューズ（Ｆ９〜Ｆ１５）のうちの３個のフューズおよび前記第２接続フューズＣ２が配置される。前記第３フューズサブブロック３１には第１０フューズ〜第１２フューズ（Ｆ９〜Ｆ１１）および前記第２接続フューズＣ２が一定間隔で配置される。

前記第４フューズサブブロック３２は前記第３フューズサブブロック３１の下の行に配置され、前記第２フューズセットのフューズ（Ｆ９〜Ｆ１５）のうちの４個のフューズが配置される。前記第４フューズサブブロック３２には第１３フューズ〜第１６フューズ（Ｆ１２〜Ｆ１５）が一定間隔で配置される。

前記第２フューズブロック１１０は、前記第１ダウンフューズブロック３０内のフューズ数と同一数のフューズからなる第２アップフューズブロック５０と、前記第１アップフューズブロック２０内のフューズ数と同一数のフューズからなる第２ダウンフューズブロック６０とを有する。

前記第２フューズブロック１１０は、第２アップフューズブロック５０、第２ダウンフューズブロック６０、および第２接続部７０を含む。

前記第２アップフューズブロック５０は複数のフューズ（Ｆ１６〜Ｆ２２）からなる第３フューズセットおよび第３接続フューズＣ３を含み、前記第３接続フューズＣ３を含む各フューズ（Ｆ１６〜Ｆ２２、Ｃ３）は２つの行にかけて一定間隔で配置され、各行には同一数のフューズが配置される。

前記第２ダウンフューズブロック６０は前記第３フューズセット内のフューズ数より２つ多いフューズ（Ｆ２３〜Ｆ３１）からなる第４フューズセットおよび第４接続フューズＣ４を含み、前記第４接続フューズＣ４を含む各フューズ（Ｆ２３〜Ｆ３１、Ｃ４）は２つの行にかけて一定間隔で配置され、各行には同一数のフューズが配置される。

第２接続部７０は前記第３接続フューズＣ３および前記第４接続フューズＣ４を接続する。
より詳細に説明すれば、図３に示された半導体集積装置１２０は前記第３フューズセットのフューズ数が７である場合を例示して説明したものであり、前記第２アップフューズブロック５０は第１７フューズ〜第２３フューズ（Ｆ１６〜Ｆ２２）および前記第３接続フューズＣ３を含んで８個のフューズからなり、前記第２ダウンフューズブロック６０は第２４フューズ〜第３２フューズ（Ｆ２３〜Ｆ３１）および前記第２接続フューズＣ２を含んで１０個のフューズからなっている。

前記第２アップフューズブロック５０は第５フューズサブブロック５１および第６フューズサブブロック５２を含む。

前記第５フューズサブブロック５１は前記第１フューズサブブロック２１の隣に配置され、前記第３フューズセットのフューズ（Ｆ１６〜Ｆ２２）のうちの４個のフューズを含む。前記第５フューズサブブロック５１には第１７フューズ〜第２０フューズ（Ｆ１６〜Ｆ１９）が一定間隔で配置される。

前記第６フューズサブブロック５２は前記第５フューズサブブロック５１の下の行に配置され、第３接続フューズＣ３および前記第３フューズセットのフューズ（Ｆ１６〜Ｆ２２）のうちの３個のフューズを含む。前記第６フューズサブブロック５２には第２１フューズ〜第２３フューズ（Ｆ２０〜Ｆ２２）および前記第３接続フューズＣ３が一定間隔で配置される。

前記第２ダウンフューズブロック６０は第７フューズサブブロック６１および第８フューズサブブロック６２を含む。

前記第７フューズサブブロック６１は前記第６フューズサブブロック５２の下の行に配置され、前記第４接続フューズＣ４および前記第４フューズセットのフューズ（Ｆ２３〜Ｆ３１）のうちの４個のフューズを含む。前記第７フューズサブブロック６１には第２４フューズ〜第２７フューズ（Ｆ２３〜Ｆ２６）および前記第４接続フューズＣ４が一定間隔で配置される。

前記第８フューズサブブロック６２は前記第７フューズサブブロック６１の下の行に配置され、前記第４フューズセットのフューズ（Ｆ２３〜Ｆ３１）のうちの５個のフューズを含む。前記第８フューズサブブロック６２には第２８フューズ〜第３２フューズ（Ｆ２７〜Ｆ３１）が一定間隔で配置される。

図４に示すように、図３に示された配置方法による半導体集積装置のフューズ回路３００は、第１〜第１６フューズ（Ｆ０〜Ｆ１５）、第１〜第１６ＮＭＯＳトランジスタ（Ｎ１〜Ｎ１６）、第１接続フューズＣ１、第２接続フューズＣ２、およびカラムリペアーアドレス回路部１０を含む。

前記第１アップフューズブロック２０を構成する前記第１フューズ〜前記第９フューズ（Ｆ０〜Ｆ８）は各々第１〜第９ＮＭＯＳトランジスタ（Ｎ１〜Ｎ９）に接続され、また、前記第１フューズ〜前記第９フューズ（Ｆ０〜Ｆ８）は第１ノードＮｏｄｅ＿１によって前記第１接続フューズＣ１に接続される。

また、前記第１ダウンフューズブロック３０を構成する前記第１０フューズ〜前記第１６フューズ（Ｆ９〜Ｆ１５）は各々第１０〜第１６ＮＭＯＳトランジスタ（Ｎ１０〜Ｎ１６）に接続され、また、前記第１０フューズ〜前記第１６フューズ（Ｎ１０〜Ｎ１６）は第２ノードＮｏｄｅ＿２によって前記第２接続フューズＣ２に接続される。

前記第１〜第１６ＮＭＯＳトランジスタ（Ｎ１〜Ｎ１６）のゲートにはマット選択信号ＸＭＡＴ＿ＹＦ＜０：１５＞が入力される。

前記第１接続フューズＣ１は、一端は前記第１ノードＮｏｄｅ＿１に接続され、他端は第３ノードＮｏｄｅ＿３に接続される。

前記カラムリペアーアドレス回路部１０は前記第３ノードＮｏｄｅ＿３の電圧に応じてカラムリペアーアドレスを生成する。前記カラムリペアーアドレス回路部１０は一般的なカラムリペアーアドレス回路によって実現することができる。

図４に示されたフューズ回路３００は、図１に示されたフューズ回路２００とは異なり、前記第１接続フューズＣ１と前記第２接続フューズＣ２に接続されたフューズ数が同一ではない。前記第１接続フューズＣ１には前記第１〜第９フューズ（Ｆ０〜Ｆ８）が接続される。また、前記第２接続フューズＣ２には前記第１０〜第１６フューズ（Ｆ９〜Ｆ１５）が接続される。

前記第２接続フューズＣ２は、一端は前記第２ノードＮｏｄｅ＿２に接続され、他端は第３ノードＮｏｄｅ＿３に接続される。

前記フューズ回路の動作は従来技術と同様であり、選択されたマットに対応するフューズがカットされると、前記カラムリペアーアドレス信号がハイレベルで出力され、現在選択されたマットがリペアーされることを示す。例えば、前記第２フューズＦ１がカットされていると、前記第２マット選択信号ＸＭＡＴ＿ＹＦ＜１＞がイネーブルになる時、前記カラムリペアーアドレスはハイレベルになる。よって、第２マットがリペアーされることが分かる。

このように、本発明が属する技術分野の当業者であれば、本発明がその技術的思想や必須特徴を変更せず、他の具体的な形態によって実施することができるため、以上で記述した実施形態はすべての面で例示的であり、限定的ではないものと理解しなければならない。本発明の範囲は前記詳細な説明よりは特許請求の範囲によって示され、特許請求の範囲の意味および範囲そしてその等価概念から導き出されるすべての変更又は変形した形態が本発明の範囲に含まれると解釈しなければならない。

従来技術に係る半導体集積装置のフューズ回路である。図１に示されたフューズで構成された半導体集積装置である。本発明に係る半導体集積装置を示す配置図である。図３に示されたリペアーフューズ回路の一実施形態を示す回路図である。

符号の説明

２０…第１アップフューズブロック
３０…第１ダウンフューズブロック
４０…第１接続部
５０…第２アップフューズブロック
６０…第２ダウンフューズブロック
７０…第２接続部
１００…第１フューズブロック
１１０…第２フューズブロック
１２０…半導体集積装置

Claims

複数のフューズを含む第１アップフューズブロックと前記第１アップフューズブロック内のフューズ数より少ないフューズからなる第１ダウンフューズブロックとを有する第１フューズブロックと、
前記第１ダウンフューズブロック内のフューズ数ど同一数のフューズからなる第２アップフューズブロックと前記第１アップフューズブロック内のフューズ数と同一数のフューズからなる第２ダウンフューズブロックと
を有する第２フューズブロックを備える半導体集積装置。
前記第１フューズブロックは、
複数のフューズからなる第１フューズセットおよび第１接続フューズを含み、前記第１接続フューズおよび前記第１フューズセット内のフューズは２つの行にかけて一定間隔で配置され、各行には同一数のフューズが配置される第１アップフューズブロックと、
前記第１フューズセットのフューズ数より少ないフューズからなる第２フューズセットおよび第２接続フューズを含み、前記第２接続フューズおよび前記第２フューズセット内のフューズは２つの行にかけて一定間隔で配置され、各行には同一数のフューズが配置される第１ダウンフューズブロックと、
前記第１接続フューズおよび前記第２接続フューズを接続する第１接続部を含む、請求項１に記載の半導体集積装置。
前記第１アップフューズブロックは、
前記第１フューズセット内のフューズのうちの一部のフューズが一定間隔で配置される第１フューズサブブロックと、
前記第１フューズサブブロックの下の行に配置され、前記第１フューズセット内のフューズのうちの前記一部以外のフューズおよび前記第１接続フューズが一定間隔で配置される第２フューズサブブロックを含む、請求項２に記載の半導体集積装置。
前記第１ダウンフューズブロックは、
前記第２フューズサブブロックの下の行に配置され、前記第２フューズセット内のフューズのうちの一部のフューズおよび前記第２接続フューズが一定間隔で配置される第３フューズサブブロックと、
前記第３フューズサブブロックの下の行に配置され、前記第２フューズセット内のフューズのうちの前記一部以外のフューズが一定間隔で配置される第４フューズサブブロックと、
を含む、請求項３に記載の半導体集積装置。
前記第１接続部は、
前記第１接続フューズおよび前記第２接続フューズを階段型タイプの配線構造によって接続することを特徴とする、請求項２に記載の半導体集積装置。
前記第２フューズブロックは、
複数のフューズからなる第３フューズセットおよび第３接続フューズを含み、前記第３接続フューズおよび前記第３フューズセット内のフューズは２つの行にかけて一定間隔で配置され、各行には同一数のフューズが配置される第２アップフューズブロックと、
前記第３フューズセット内のフューズ数より多いフューズからなる第４フューズセットおよび第４接続フューズを含み、前記第４接続フューズおよび前記第４フューズセット内のフューズは２つの行にかけて一定間隔で配置され、各行には同一数のフューズが配置される第２ダウンフューズブロックと、
前記第３接続フューズおよび前記第４接続フューズを接続する第２接続部を含む、請求項１に記載の半導体集積装置。
前記第２アップフューズブロックは、
前記第１フューズサブブロックの隣に配置され、前記第３フューズセット内のフューズのうちの一部のフューズが一定間隔で配置される第５フューズサブブロックと、
前記第５フューズサブブロックの下の行に配置され、第４接続フューズおよび前記第３フューズセット内のフューズのうちの前記一部以外のフューズが一定間隔で配置される第６フューズサブブロックを含む、請求項６に記載の半導体集積装置。
前記第２ダウンフューズブロックは、
前記第６フューズサブブロックの下の行に配置され、前記第４接続フューズおよび前記第４フューズセット内のフューズのうちの一部のフューズが一定間隔で配置される第７フューズサブブロックと、
前記第７フューズサブブロックの下の行に配置され、前記第４フューズセット内のフューズのうちの前記一部以外のフューズが一定間隔で配置される第８フューズサブブロックを含む、請求項７に記載の半導体集積装置。
前記第１アップフューズブロックは、
前記第１フューズセット内のフューズのうちの一部のフューズが一定間隔で配置される第１フューズブロックと、
前記第１フューズブロックの下の行に配置され、前記第１フューズセット内のフューズのうちの前記一部以外のフューズおよび前記第１接続フューズが一定間隔で配置される第２フューズブロックを含む、請求項８に記載の半導体集積装置。
前記第１ダウンフューズブロックは、
前記第２フューズサブブロックの下の行に配置され、前記第２フューズセット内のフューズのうちの一部のフューズおよび前記第２接続フューズが一定間隔で配置される第３フューズサブブロックと、
前記第３フューズサブブロックの下の行に配置され、前記第２フューズセット内のフューズのうちの前記一部以外のフューズが一定間隔で配置される第４フューズサブブロックと、
を含む、請求項９に記載の半導体集積装置。
前記第２接続部は、
前記第３接続フューズおよび前記第４接続フューズを階段型タイプの配線によって接続することを特徴とする、請求項６に記載の半導体集積装置。
複数のフューズを含む第１アップフューズブロックと前記第１アップフューズブロック内のフューズ数より少ないフューズからなる第１ダウンフューズブロックとを有する第１フューズブロックと、
前記第１ダウンフューズブロック内のフューズ数と同一数のフューズからなる第２アップフューズブロックと前記第１アップフューズブロック内のフューズ数と同一数のフューズからなる第２ダウンフューズブロックとを有する第２フューズブロックと、
前記第１フューズブロックおよび前記第２フューズブロック内のフューズに接続され、ブロック選択信号に応じてデータを各々のフューズに伝送する複数のトランジスタと、
前記第１フューズブロックおよび前記第２フューズブロック内のフューズから伝送されるデータによって駆動されるカラムリペアーアドレス回路部を含む半導体集積装置のフューズ回路。
前記第１フューズブロックは、
複数のフューズからなる第１フューズセットおよび第１接続フューズを含み、前記第１接続フューズおよび前記第１フューズセット内のフューズは２つの行にかけて一定間隔で配置され、各行には同一数のフューズが配置される第１アップフューズブロックと、
前記第１フューズセットのフューズ数より少ないフューズからなる第２フューズセットおよび第２接続フューズを含み、前記第２接続フューズおよび前記第２フューズセット内のフューズは２つの行にかけて一定間隔で配置され、各行には同一数のフューズが配置される第１ダウンフューズブロックと、
前記第１接続フューズおよび前記第２接続フューズを接続する第１接続部を含む、請求項１２に記載の半導体集積装置のフューズ回路。
前記第１アップフューズブロックは、
前記第１フューズセット内のフューズのうちの一部のフューズが一定間隔で配置される第１フューズサブブロックと、
前記第１フューズサブブロックの下の行に配置され、前記第１フューズセット内のフューズのうちの前記一部以外のフューズおよび前記第１接続フューズが一定間隔で配置される第２フューズサブブロックを含む、請求項１３に記載の半導体集積装置のフューズ回路。
前記第１ダウンフューズブロックは、
前記第２フューズサブブロックの下の行に配置され、前記第２フューズセット内のフューズのうちの一部のフューズおよび前記第２接続フューズが一定間隔で配置される第３フューズサブブロックと、
前記第３フューズサブブロックの下の行に配置され、前記第２フューズセット内のフューズのうちの前記一部以外のフューズが一定間隔で配置される第４フューズサブブロックと、
を含む、請求項１４に記載の半導体集積装置のフューズ回路。
複数のフューズからなる第１フューズブロックと、
前記第１フューズブロックと平行するように配列され、複数のフューズを含む第２フューズブロックと、
前記第１フューズブロックと前記第２フューズブロックを接続する接続部を含み、
前記第１フューズブロックと前記第２フューズブロックは非対称構造をなすことを特徴とする半導体集積装置。
前記第１フューズブロックは、
複数のフューズからなる第１フューズセットおよび第１接続フューズを含み、前記第１接続フューズおよび前記第１フューズセット内のフューズは２つの行にかけて一定間隔で配置され、各行には同一数のフューズが配置されることを特徴とする、請求項１６に記載の半導体集積装置。
前記第１フューズブロックは、
前記第１フューズセット内のフューズのうちの一部のフューズが一定間隔で配置される第１フューズサブブロックと、
前記第１フューズサブブロックの下の行に配置され、前記第１フューズセット内のフューズのうちの前記一部以外のフューズおよび前記第１接続フューズが一定間隔で配置される第２フューズサブブロックを含む、請求項１７に記載の半導体集積装置。
前記第２フューズブロックは、
前記第１フューズセットのフューズ数より少ないフューズからなる第２フューズセットおよび第２接続フューズを含み、前記第２接続フューズおよび前記第２フューズセット内のフューズは２つの行にかけて一定間隔で配置され、各行には同一数のフューズが配置されることを特徴とする、請求項１７に記載の半導体集積装置。
前記第１接続部は、
前記第１接続フューズおよび前記第２接続フューズを階段型タイプの配線構造によって接続することを特徴とする、請求項１７に記載の半導体集積装置。