JP2009199420A

JP2009199420A - メモリ制御装置

Info

Publication number: JP2009199420A
Application number: JP2008041392A
Authority: JP
Inventors: Tsutomu Sekibe; 勉関部; Tomohiko Kitamura; 朋彦北村
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2008-02-22
Filing date: 2008-02-22
Publication date: 2009-09-03

Abstract

【課題】アドレス変換にかかるオーバヘッドを抑制することができるといった効果を有するメモリ制御装置を提供する。
【解決手段】複数のページに区画されたデータ格納領域１０と、ページを示す物理アドレスと論理アドレスとの対応を１つのレコードとするページテーブルを格納するテーブル格納領域１１とを有し、物理アドレスでデータ格納領域１０にアクセスされるメモリ２と、メモリ２に向けて論理アドレスでアクセスの要求を行うデバイス３と、ページテーブルの複数のレコードを一時記憶するためのキャッシュ１２を有し、キャッシュ１２に記憶されたレコードが表す対応にしたがって論理アドレスを物理アドレスに変換することにより、デバイス３から要求されたアクセスをメモリ２に要求するメモリ制御部４とを備え、メモリ制御部４は、キャッシュ１２でミスヒットが発生したときに、キャッシュ１２に記憶された全てのレコードを更新する。
【選択図】図１

Description

本発明は、メモリ制御装置に関し、特に、デバイスによってアクセスが要求されたメモリの論理アドレスを物理アドレスにページテーブルを用いて変換するメモリ制御装置に関するものである。

従来、デバイスによってアクセスが要求されたメモリの論理アドレスを物理アドレスにページテーブルを用いて変換するものとして、メモリにアクセスする際のアドレス生成時に、ブロックカウンタに加えてアドレス変換テーブルを具備して、ブロックカウンタにより得られた連続的な値をアドレス変換テーブルに設定した任意のブロックアドレスに変換することで、メモリ上に点在した不連続なエリアに格納されたブロックデータに対して連続して処理することを容易にするものがある（例えば、特許文献１参照）。
特開２００２−３１９２３３号公報

しかしながら、上述した従来の技術は、論理アドレスと物理アドレスとのアドレス変換を行うときにキャッシュでミスヒットが発生すると、該当するレコードをキャッシュに読み込むためのオーバヘッドがかかるといった課題があった。

本発明は、従来の課題を解決するためになされたもので、アドレス変換にかかるオーバヘッドを抑制することができるメモリ制御装置を提供することを目的とする。

本発明のメモリ制御装置は、複数のページに区画されたデータ格納領域と、前記ページを示す物理アドレスと論理アドレスとの対応を１つのレコードとするページテーブルを格納するテーブル格納領域とを有し、前記物理アドレスで前記データ格納領域にアクセスされるメモリと、前記メモリに向けて前記論理アドレスでアクセスの要求を行うデバイスと、前記ページテーブルの複数のレコードを一時記憶するためのキャッシュを有し、前記キャッシュに記憶されたレコードが表す対応にしたがって前記論理アドレスを前記物理アドレスに変換することにより、前記デバイスから要求されたアクセスを前記メモリに要求するメモリ制御部とを備えたメモリ制御装置において、前記メモリ制御部は、前記キャッシュでミスヒットが発生したときに、前記キャッシュに記憶された全てのレコードを更新する構成を有している。

本発明は、アドレス変換にかかるオーバヘッドを抑制することができるといった効果を有するメモリ制御装置を提供することができる。

以下、本発明の実施の形態について、図面を参照して説明する。

（第１の実施の形態）
本発明の第１の実施の形態のメモリ制御装置を図１に示す。

図１に示すように、メモリ制御装置１は、メモリ２と、メモリ２に向けてアクセスの要求を行うデバイス３と、デバイス３によるアクセスの要求を制御するメモリ制御部４とを備えている。

メモリ２は、例えば、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）によって構成され、複数のページに区画されたデータ格納領域１０と、ページを示す物理アドレスと論理アドレスとの対応を１つのレコードとするページテーブルを格納するテーブル格納領域１１とを有している。

なお、本実施の形態においては、データ格納領域１０に記憶されるデータは、主に、オーディオビジュアルデータ等のように、サイズが大きな連続したデータであるものとする。また、データ格納領域１０の各ページのサイズは、４０９６バイトとする。

ページテーブルの各レコードは、各ページの先頭の物理アドレスと論理アドレスとの対応を表している。本実施の形態において、各レコードのサイズは、２バイトとする。

デバイス３は、放送受信器等から放送信号が入力される放送入力デバイス、撮影装置等から画像信号が入力される画像入力デバイス、画像信号にＭＰＥＧやＪＰＥＧ等の画像圧縮を施す画像圧縮デバイス、液晶ディスプレイ等の出力装置に画像信号を出力するための画像出力デバイス、または、ＣＰＵ（Central Processing Unit）等のようなメモリマスタによって構成されている。デバイス３は、メモリ２に向けてデータ格納領域１０のアクセスの要求を論理アドレスで行うようになっている。

メモリ制御部４は、ページテーブルの複数のレコードを一時記憶するためのキャッシュ１２を有している。本実施の形態において、キャッシュ１２は、６４個のレコードを記憶する容量、すなわち、１２８バイトの記憶容量を有するものとする。

メモリ制御部４は、キャッシュ１２に記憶されたレコードが表す対応にしたがって論理アドレスを物理アドレスに変換することにより、デバイス３から論理アドレスで要求されたアクセスを物理アドレスでメモリ２に要求するようになっている。

特に、メモリ制御部４は、キャッシュ１２でミスヒットが発生したときに、キャッシュ１２に記憶された全てのレコードを更新するようになっている。

ここで、メモリ制御部４は、メモリ２のテーブル格納領域１１に格納されたページテーブルをキャッシュ１２のサイズに応じた数、すなわち本実施の形態においては、６４個のレコード毎にグループ化し、キャッシュ１２でミスヒットが発生したときに、該当する論理アドレスに対する対応を表すレコードを含むグループでキャッシュ１２に記憶された全てのレコードを更新するようにしてもよい。

また、メモリ制御部４は、キャッシュ１２でミスヒットが発生したときに、該当する論理アドレスに対する対応を表すレコードからキャッシュ１２のサイズに応じた数、すなわち本実施の形態においては、６４個のレコードでキャッシュ１２に記憶された全てのレコードを更新するようにしてもよい。

以上のように構成されたメモリ制御装置１について図２を用いてその動作を説明する。

まず、デバイス３から論理アドレスでメモリ２のデータ格納領域１０に対するアクセスの要求が行われると（Ｓ１）、当該論理アドレスに対する対応を表すレコードがキャッシュ１２に記憶されているか否か、すなわち、キャッシュ１２でミスヒットが発生しないか否かがメモリ制御部４によって判断される（Ｓ２）。

キャッシュ１２でミスヒットが発生したと判断された場合には、当該論理アドレスに対する対応を表すレコードを含み、キャッシュ１２と同じサイズの分のレコードがメモリ制御部４によってメモリ２のテーブル格納領域１１から取得され、取得されたレコードでキャッシュ１２に記憶されたレコードが全て更新される（Ｓ３）。

キャッシュ１２でミスヒットが発生しないと判断された場合またはキャッシュ１２の全てのレコードの更新が完了した場合には、キャッシュ１２に記憶されているレコードに基づいて当該論理アドレスに対応する物理アドレスがメモリ制御部４によって特定され（Ｓ４）、特定された物理アドレスでメモリ２のデータ格納領域１０に対するアクセスが行われる（Ｓ５）。

このような本発明の第１の実施の形態のメモリ制御装置１は、キャッシュ１２でミスヒットが発生したときに、キャッシュ１２に記憶されている全てのレコードを更新することにより、サイズが大きな連続したデータに対して、続いてアクセスが要求される論理アドレスに対する対応を表すレコードがキャッシュ１２でヒットする可能性を高め、アドレス変換にかかるオーバヘッドを抑制することができる。

（第２の実施の形態）
本発明の第２の実施の形態のメモリ制御装置を図３に示す。なお、本実施の形態では、本発明の第１の実施の形態のメモリ制御装置１の構成要素と同一な構成要素には、同一の符号を付して説明を省略する。

図３に示すように、メモリ制御装置２０は、メモリ２と、メモリ２に向けてアクセスの要求を行う複数のデバイス３ａ乃至３ｃと、各デバイス３ａ乃至３ｃによるアクセスの要求を制御するメモリ制御部２４とを備えている。なお、図３において、３つのデバイス３ａ乃至３ｃが示されているが、本発明のメモリ制御装置を構成するデバイスの数を限定するものではない。

各デバイス３ａ乃至３ｃは、放送受信器等から放送信号が入力される放送入力デバイス、撮影装置等から画像信号が入力される画像入力デバイス、画像信号にＭＰＥＧやＪＰＥＧ等の画像圧縮を施す画像圧縮デバイス、液晶ディスプレイ等の出力装置に画像信号を出力するための画像出力デバイス、または、ＣＰＵ等のようなメモリマスタよってそれぞれ構成されている。各デバイス３ａ乃至３ｃは、メモリ２に向けてデータ格納領域１０のアクセスの要求を論理アドレスで行うようになっている。

メモリ制御部２４は、ページテーブルの複数のレコードを一時記憶するためにデバイス３ａ乃至３ｃにそれぞれ対応するキャッシュ１２ａ乃至１２ｃを有している。本実施の形態において、各キャッシュ１２ａ乃至１２ｃは、６４個のレコードを記憶する容量、すなわち、１２８バイトの記憶容量を有するものとする。

メモリ制御部２４は、キャッシュ１２ａ乃至１２ｃに記憶されたレコードが表す対応にしたがって論理アドレスを物理アドレスに変換することにより、デバイス３ａ乃至３ｃから論理アドレスで要求されたアクセスを物理アドレスでメモリ２に要求するようになっている。

特に、メモリ制御部２４は、キャッシュ１２ａ乃至１２ｃの何れかでミスヒットが発生したときに、ミスヒットが発生したキャッシュ１２ａ乃至１２ｃに記憶された全てのレコードを更新するようになっている。

ここで、メモリ制御部２４は、メモリ２のテーブル格納領域１１に格納されたページテーブルをキャッシュ１２ａ乃至１２ｃのサイズに応じた数、すなわち本実施の形態においては、６４個のレコード毎にグループ化し、キャッシュ１２ａ乃至１２ｃでミスヒットが発生したときに、該当する論理アドレスに対する対応を表すレコードを含むグループで、ミスヒットが発生したキャッシュ１２ａ乃至１２ｃに記憶された全てのレコードを更新するようにしてもよい。

また、メモリ制御部２４は、キャッシュ１２ａ乃至１２ｃの何れかでミスヒットが発生したときに、該当する論理アドレスに対する対応を表すレコードからキャッシュ１２ａ乃至１２ｃのサイズに応じた数、すなわち本実施の形態においては、６４個のレコードで、ミスヒットが発生したキャッシュ１２ａ乃至１２ｃに記憶された全てのレコードを更新するようにしてもよい。

以上のように構成されたメモリ制御装置２０について図４を用いてその動作を説明する。

まず、デバイス３ａ乃至３ｃの何れかから論理アドレスでメモリ２のデータ格納領域１０に対するアクセスの要求が行われると（Ｓ１１）、アクセスを要求したデバイス３ａ乃至３ｃに対応するキャッシュ１２ａ乃至１２ｃがメモリ制御部２４によって特定される（Ｓ１２）。

ここで、特定されたキャッシュ１２ａ乃至１２ｃ（以下、「特定キャッシュ」という。）に当該論理アドレスに対する対応を表すレコードが記憶されているか否か、すなわち、特定キャッシュでミスヒットが発生しないか否かがメモリ制御部２４によって判断される（Ｓ１３）。

特定キャッシュでミスヒットが発生したと判断された場合には、当該論理アドレスに対する対応を表すレコードを含み、キャッシュ１２ａ乃至１２ｃと同じサイズの分のレコードがメモリ制御部２４によってメモリ２のテーブル格納領域１１から取得され、取得されたレコードで、特定キャッシュに記憶されたレコードが全て更新される（Ｓ１４）。

特定キャッシュでミスヒットが発生しないと判断された場合または特定キャッシュの全てのレコードの更新が完了した場合には、特定キャッシュに記憶されているレコードに基づいて当該論理アドレスに対応する物理アドレスがメモリ制御部２４によって特定され（Ｓ１５）、特定された物理アドレスでメモリ２のデータ格納領域１０に対するアクセスが行われる（Ｓ１６）。

このような本発明の第２の実施の形態のメモリ制御装置２０は、キャッシュ１２ａ乃至１２ｃをデバイス３ａ乃至３ｃ毎に有し、各キャッシュ１２ａ乃至１２ｃでミスヒットが発生したときに、ミスヒットが発生したキャッシュ１２ａ乃至１２ｃに記憶されている全てのレコードを更新することにより、サイズが大きな連続したデータに対して、続いて各デバイス３ａ乃至３ｃによってアクセスが要求される論理アドレスに対する対応を表すレコードが各キャッシュ１２ａ乃至１２でヒットする可能性を高め、アドレス変換にかかるオーバヘッドを抑制することができる。

以上のように、本発明にかかるメモリ制御装置は、アドレス変換にかかるオーバヘッドを抑制することができるという効果を有し、例えば、デバイスによってアクセスが要求されたメモリの論理アドレスを物理アドレスにページテーブルを用いて変換するメモリ制御装置等として有用である。

本発明の第１の実施の形態におけるメモリ制御装置のブロック図本発明の第１の実施の形態におけるメモリ制御装置の動作を説明するためのフロー図本発明の第２の実施の形態におけるメモリ制御装置のブロック図本発明の第２の実施の形態におけるメモリ制御装置の動作を説明するためのフロー図

符号の説明

１、２０メモリ制御装置
２メモリ
３、３ａ、３ｂ、３ｃデバイス
４、２４メモリ制御部
１０データ格納領域
１１テーブル格納領域
１２、１２ａ、１２ｂ、１２ｃキャッシュ

Claims

複数のページに区画されたデータ格納領域と、前記ページを示す物理アドレスと論理アドレスとの対応を１つのレコードとするページテーブルを格納するテーブル格納領域とを有し、前記物理アドレスで前記データ格納領域にアクセスされるメモリと、
前記メモリに向けて前記論理アドレスでアクセスの要求を行うデバイスと、
前記ページテーブルの複数のレコードを一時記憶するためのキャッシュを有し、前記キャッシュに記憶されたレコードが表す対応にしたがって前記論理アドレスを前記物理アドレスに変換することにより、前記デバイスから要求されたアクセスを前記メモリに要求するメモリ制御部とを備えたメモリ制御装置において、
前記メモリ制御部は、前記キャッシュでミスヒットが発生したときに、前記キャッシュに記憶された全てのレコードを更新することを特徴とするメモリ制御装置。
前記メモリに向けて前記論理アドレスでアクセスの要求を行う少なくとも１つのデバイスをさらに備え、
前記メモリ制御部は、前記各デバイスから要求されたアクセスを前記メモリに要求することを特徴とする請求項１に記載のメモリ制御装置。
前記メモリ制御部は、前記キャッシュをデバイス毎に有し、前記キャッシュでミスヒットが発生したときに、該ミスヒットを起こしたアクセスを要求したデバイスに対応するキャッシュに記憶された全てのレコードを更新することを特徴とする請求項２に記載のメモリ制御装置。