JP2009232184A - 半導体集積回路 - Google Patents

Abstract

【課題】ダイナミックコンパレータのモード切替時に影響されることなく、後段回路用に正確に入力信号電位をサンプリングできる回路を提供する。
【解決手段】入力信号源（６０）と後段回路（９０）との間にサンプリング回路（２０）が接続され、入力信号源（６０）とダイナミックコンパレータ（７０）の入力端子（８）との間に入力信号用スイッチ（３０）が接続され、さらに、コンパレータ用キャパシタ（４０）の一端は入力信号用スイッチ（３０）と入力端子（８）と間に接続され、他端は固定電位に接続されたコンパレータ回路で構成される。タイミング制御回路（５０）は、ダイナミックコンパレータが待機モードから比較モードへの切替の前に、入力信号用スイッチ（３０）を遮断状態にする制御信号を出力し、切替の後に、サンプリング回路（２０）のサンプリングを終了させる制御信号を出力する。
【選択図】図４

Description

本発明は、半導体集積回路に関し、特にコンパレータとサンプリング回路を有する半導体集積回路に関する。

近年、電子機器内に用いられる電気信号の高速化や、電子機器内で使われている半導体装置全体の回路規模が大きくなってきていることから、半導体装置の小型化、低消費電力化が求められてきている。これに伴い、半導体装置の基本回路構成の一つであるコンパレータ自体の小型化や低消費電力化が重要となってきている。ここで、コンパレータとは、二つの入力電圧を比較し、その大小関係をデジタル値として出力させるアナログ/デジタル（Ａ／Ｄ）変換を行う装置である。

このコンパレータ回路において、特許文献１に開示されたダイナミックコンパレータ回路は、従来のコンパレータ回路と比較し、比較的回路規模が小さいにもかかわらず、入力電圧差に対する感度が高く、また待機及び動作時の消費電力が低いという利点を有している。このため、ダイナミックコンパレータは近年幅広く用いられるようになってきている。

図１は、特許文献１に開示されたダイナミックコンパレータ７０の回路図である。図１を用いて、ダイナミックコンパレータ７０の構成及び動作を説明する。

図１において、ダイナミックコンパレータ７０は、一対の交叉結合されたＮ型トランジスタＭＮ２、ＭＮ３により構成される第１のフリップフロップと、第１のフリップフロップを構成するＮ型トランジスタＭＮ２、ＭＮ３とソース及びドレインをそれぞれ共通にする初段入力信号用トランジスタ７１、７２を備える。

また、第１のフリップフロップとは異極性の一対の交叉結合されたＰ型トランジスタＭＰ１、ＭＰ２により構成される第２のフリップフロップと、第２のフリップフロップを構成するＰ型トランジスタＭＰ１、ＭＰ２とソース及びドレインをそれぞれ共通にするＰ型トランジスタＭＰ０、ＭＰ３を備える。

さらに、Ｐ型トランジスタＭＰ１、ＭＰ２のドレインと、Ｎ型トランジスタＭＮ２、ＭＮ３のドレインとの間に、Ｎ型トランジスタＭＮ６、ＭＮ７のドレインとソースがそれぞれ接続されている。Ｐ型トランジスタＭＰ０、ＭＰ３、Ｎ型トランジスタＭＮ６、ＭＮ７のゲートはモード切替端子４に接続され、モード切替端子にはパルス信号が入力される。初段入力信号用トランジスタ７１、７２のゲートは、入力信号用入力端子８と基準電位用入力端子９にそれぞれ接続され、比較すべき電圧が外部から入力される。

また、Ｎ型トランジスタＭＮ６、ＭＮ７のドレインは、出力ノードＣＭＰＢ、ＣＭＰにそれぞれ接続される。さらに、Ｎ型トランジスタＭＮ２、ＭＮ３、初段入力信号用トランジスタ７１、７２、及びＮ型トランジスタＭＮ８、ＭＮ９のソースは、低電位電源Ｖｓｓに接続される。一方、Ｐ型トランジスタＭＰ０、ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４、ＭＰ５は高電位の電源Ｖｄｄに接続される。

次に図１を参照して、ダイナミックコンパレータ７０の動作を説明する。ダイナミックコンパレータ７０は二つの動作モード、待機モード、比較モードを有する。

モード切替端子４がＬｏｗレベルの時に、待機モードに入る。待機モードでは、出力ノードＣＭＰＢ、ＣＭＰがＨｉｇｈレベルにリセットされる。それと同時に、比較モードに入ったときに、Ｎ型トランジスタＭＮ２、ＭＮ３で構成される第１のフリップフロップへ電流注入するための動作準備を行う。

モード切替端子４がＨｉｇｈレベルになると、比較モードに入る。比較モードでは、入力信号用入力端子８と、基準電位用入力端子９との電位差を比較し、その結果を出力ノードＣＭＰに論理信号電圧で出力する。図１を用いて、具体的な動作を説明する。

モード切替端子４がＬｏｗレベルからＨｉｇｈレベルに遷移した場合、Ｐ型トランジスタＭＰ０、ＭＰ３は非導通状態となり、Ｎ型トランジスタＭＮ６、ＭＮ７は導通状態となる。Ｎ型トランジスタＭＮ６、ＭＮ７を介して入力ノードＣＮ１、ＣＮ２に電流が流れ、入力ノードＣＮ１、ＣＮ２の電位が上昇し始める。ここで、例えば、入力信号用入力端子８のほうが基準電位用入力端子９よりも電位が高い場合、初段入力信号用トランジスタ７１と比較し、初段入力信号用トランジスタ７２を流れる電流のほうが小さいため、入力ノードＣＮ２の電位の方が入力ノードＣＮ１の電位よりも先に、Ｎ型トランジスタＭＮ２の閾値電圧を超える。その結果、Ｎ型トランジスタＭＮ２にも電流が流れ始め、入力ノードＣＮ１の電位は増加しなくなる。一方、入力ノードＣＮ２は電位が増加し続け、入力ノードＣＮ１と入力ノードＣＮ２との電位差が急激に増加する。

この電位差は、Ｐ型トランジスタＭＰ１、ＭＰ２で構成される第２のフリップフロップに伝えられ、同様に、出力ノードＣＭＰＢと出力ノードＣＭＰとの電位差が急激に増加する。

つまり、ダイナミックコンパレータ７０は、２重のフリップフロップにより、入力ノードＣＮ１と入力ノードＣＮ２との電位差を増加させているため、入力電位差に対し非常に高感度でかつ、入力信号に対しての出力応答が高速なコンパレータの機能を実現することができる。

なお、この種のコンパレータを用いた応用回路としては、特許文献２に開示されたコンパレータ回路がある。
特公平０２−３４４９０号公報 特開２００２−２３７７４３号公報

発明者によれば、ダイナミックコンパレータ７０の入力信号に対する出力応答が高速であるという特徴を生かし、Ａ／Ｄ変換器（コンバータ）等の離散時間処理系の入力側に用いることが考えられる。なお、以下は発明者の考察に基づく。

図２は、Ａ／Ｄコンバータ等の信号処理回路９０の入力側に、ダイナミックコンパレータ７０を用いた回路の一例を示している。この例では、ダイナミックコンパレータ７０は、信号処理回路９０に信号が入力される前に、アナログ入力信号源６０の入力信号電位が信号処理回路９０の入力信号レベルの上限を超えていないか判断するために用いられる。

図２の回路の動作を、図３のタイミングチャートを用いて説明する。まず、サンプリング時間制御用スイッチ２２を導通状態にし、サンプリング回路２０のサンプリング用入力電位保持部２４に入力信号電位をサンプリングする（１０２の時点）。入力電位保持部２４が充電されたところで、サンプリング時間制御用スイッチ２２を遮断状態にする。次にモード切替端子４をＨｉｇｈレベルにして、ダイナミックコンパレータ７０を待機モードから比較モードに切替える（１０４の時点）。これにより、入力信号電位と、信号処理回路９０の入力信号レベルの上限電位である基準電位３とを比較する。比較結果は信号線を通じて、信号処理回路９０に伝達される。信号処理回路９０は、入力信号電位が基準電位３以下であれば、サンプリング回路２０の出力電位に対して信号処理動作を行う。

ここで、サンプリング時間制御用スイッチ２２を非導通状態にしてから、モード切替端子４を切り替えることが重要である。このタイミングが重要であるのは、発明者の考察によれば、ダイナミックコンパレータ７０は、モード切替端子４によりモード切替を行うときに、ダイナミックコンパレータ７０の入力端子（８，９）にキックバックノイズが発生し、サンプリング電位が変動するのを防ぐためである。

発明者の考察に基づき、キックバックノイズが発生するメカニズムを次に説明する。図１において、ダイナミックコンパレータ７０を待機モードから比較モードに切り替えるために、モード切替端子４をＬｏｗレベルからＨｉｇｈレベルに切替える場合、Ｎ型トランジスタＭＮ６は非導通状態から導通状態に遷移する。このとき、Ｎ型トランジスタＭＮ６のゲートの電位は急激に変化するため、入力ノードＣＮ１に急激に電流が流れ込む。その結果、入力ノードＣＮ１の電位が瞬時に変動し、電位変動は、２重のフリップフロップにより急激に増幅される。この電位変動は、初段入力信号トランジスタ７１の寄生容量を含むドレイン・ゲート間容量により、キックバックノイズとして、入力ノードＣＮ１から入力信号用入力端子８に回り込むことになる。

従って、図２に示すような回路においては、ダイナミックコンパレータ７０からのキックバックノイズを避けるために、サンプリング回路２０におけるサンプリングを終了させる時点は、ダイナミックコンパレータ７０を待機モードから比較モードに切り替える前までに限られる。

一方、近年、図２に示すような離散処理時間処理系の回路では、クロック信号の高速化に伴い、充分なサンプリング時間を確保することが難しくなってきた。つまり、高速化に伴い、ダイナミックコンパレータ７０のモード切替タイミング（図３における１０６の時点から１０４の時点までの時間（待機モード））が短くなり、サンプリング時間は短くならざるを得なくなる。サンプリングが不十分だと、入力信号電位をサンプリング回路２０が保持できず、動作不良が発生してしまう。

従って、充分なサンプリング時間を確保するために、ダイナミックコンパレータ７０のモード切替後にサンプリングを終了させても、ダイナミックコンパレータ７０のモード切替がサンプリング電位を変動させない回路が望まれる。

課題を解決するために、本発明の半導体主席回路では、入力信号源は、サンプリング回路の入力端子とダイナミックコンパレータの入力端子とに接続され、前記入力信号源と前記ダイナミックコンパレータの入力端子の間にスイッチが接続される。さらに、本発明の半導体集積回路は、前記スイッチと前記ダイナミックコンパレータの入力端子との間に一端が接続され、他端は固定電位に接続されたキャパシタを有する。このコンパレータ回路において、ダイナミックコンパレータが待機モードから比較モードに切り替わる前にスイッチを導通状態から遮断状態にし、ダイナミックコンパレータが待機モードから比較モードに切り替わった後にサンプリングを終了させる。

本発明によると、ダイナミックコンパレータのモード切替が、サンプリング回路のサンプリング電位に影響を与えないようにすることができるため、ダイナミックコンパレータのモード切替後にサンプリングを終了させることができる。

[第１の実施例]
本発明の第１の実施例を図４及び図５を用いて説明する。はじめに第１の実施例の構成を、図４を用いて説明する。なお、図４，１２，１３のダイナミックコンパレータ７０は、図１に示すダイナミックコンパレータ７０と同一である。また、図６，１４，１５，１７に示す７８の内部回路は、図１のダイナミックコンパレータの内部回路７８と同一である。

ダイナミックコンパレータ７０の入力信号用入力端子８と、入力信号源６０とは、入力信号用スイッチ３０を介して接続されている。入力信号用スイッチ３０は、ダイナミックコンパレータ７０からキックバックノイズが発生した場合に、入力信号源６０側にキックバックノイズが回り込まないように回路を遮断するために用いられる。コンパレータ用キャパシタ４０の一端は、入力信号用スイッチ３０と入力信号用入力端子８との間に接続され、コンパレータ用キャパシタ４０の他端は固定電位に接続されている。コンパレータ用キャパシタ４０は、入力信号用スイッチ３０が遮断状態の時に、入力信号用入力端子８の電位が保持されるように設けられている。

入力信号源６０は、サンプリング回路２０のサンプリング用電位入力端子２６にも接続されている。サンプリング回路２０のサンプリング回路電位出力端子２５は、信号処理回路９０に接続され、サンプリングされた入力電位を、信号処理回路９０に出力する。サンプリング回路２０は、サンプリング用電位入力端子２６から入力された電位を一時的に保持し、信号処理回路９０に出力するために設けられている。

サンプリング回路２０は、サンプリング時間制御スイッチ２２と、サンプリング用入力電位保持部２４とで構成されている。サンプリング時間制御スイッチ２２とサンプリング用入力電位保持部２４とは直列に接続され、サンプリング時間制御スイッチ２２が導通している間、サンプリング用電位入力端子２６からの入力電位をサンプリング用入力電位保持部２４に充電させる。サンプリング用入力電位保持部２４は、キャパシタを含み、最も簡単な構成例としては、一端が信号線に接続され、他端は固定電位に接続されているキャパシタである。ここで、サンプリング用入力電位保持部２４のキャパシタの容量は、コンパレータ用キャパシタ４０の容量と比較し大きい。これは、一般に、ダイナミックコンパレータ７０で入力信号電位を用いた比較動作に要する時間と比較し、信号処理回路９０で入力信号電位を用いた信号処理時間の方が長いためである。このため、コンパレータ用キャパシタ４０の充電時間と比較し、サンプリング回路２０のサンプリング時間は長くなる。

サンプリング用入力電位保持部２４がキャパシタのみで構成されている場合、信号処理回路９０の入力インピーダンスが低いと、信号処理回路９０の処理中にサンプリング用入力電位保持部２４の電位が低下してしまうおそれがある。その場合は、図１９に示すようなサンプリング回路２０を用いる方がよい。図１９の回路では、サンプリング用入力電位保持部２４には、サンプリング回路電位出力端子２５とキャパシタの間に差動入力回路が介在している。このためキャパシタの電荷が直接信号処理回路９０に流れ込むことはなく、サンプリング電位の低下を抑制することができる。

信号処理回路９０は、ダイナミックコンパレータ７０による比較後に、ダイナミックコンパレータ７０の入力信号電位を入力信号として使用する回路である。信号処理回路９０が用いられる例としては、パイプライン型Ａ／Ｄコンバータ等の逐次比較型Ａ／Ｄコンバータがあげられる。例えば、入力信号電位が信号処理回路９０の入力信号レベルの上限以下であるかどうかを、あらかじめダイナミックコンパレータ７０で判断させる、などの使い方がある。

図２０にパイプライン型Ａ／Ｄコンバータ回路の例を示す。パイプライン型Ａ／Ｄコンバータは、複数のＡＤコンバータ部９５と、論理回路９４とＡ／Ｄコンバータ９６から構成される。ＡＤコンバータ部９５は、入力された信号電位を一度Ａ／Ｄコンバータでデジタル出力した後、そのデジタル出力値を再度Ｄ／Ａコンバータでアナログ変換電位に変換し、信号電位からアナログ変換電位を減算回路により差し引いた上で電位を定数倍し出力する。この出力は次のＡＤコンバータ部９５の入力電位として与えられ、同様の処理が行われる。このようにして、ＡＤコンバータ部９５の数だけ、それぞれのＡＤコンバータ部９５で逐次実行される。論理回路９４は、各ＡＤコンバータ部９５のデジタル出力値を規則に沿ってデジタルデータにして、Ａ／Ｄコンバータ出力端子９３にデジタル信号として出力する。このように信号入力端子９２から入力された信号電位を、複数のＡＤコンバータ部９５で逐次Ａ／ＤおよびＤ／Ａ変換するため、変換途中で入力電位が変動してしまうと、Ａ／Ｄコンバータ出力端子９３に出力されるデータに変換誤差が発生する。これを避けるために、信号処理回路９０の前に、サンプリング回路２０が設けられる。

ダイナミックコンパレータ７０の基準電位用入力端子９は、基準電位３に接続され、基準電位３と入力信号用入力端子８の電位とを比較し、比較結果を出力端子５に出力する。ダイナミックコンパレータ７０のモード切替端子４は、ダイナミックコンパレータ７０を待機モードと比較モードとに切替えるための制御端子である。

タイミング制御回路５０のサンプリング時間制御信号出力端子５３と入力信号用スイッチ制御信号出力端子５４とダイナミックコンパレータ制御信号出力端子５２は、それぞれ、サンプリング回路２０のサンプリング時間制御信号入力端子２３と、入力信号用スイッチ３０と、ダイナミックコンパレータ７０のモード切替端子４とに接続されている。タイミング制御回路５０は、制御信号入力１に対して、入力信号用スイッチ３０を遮断状態にする制御信号を入力信号用スイッチ制御信号出力端子５４から出力後、ダイナミックコンパレータ制御信号出力端子５２からダイナミックコンパレータ７０を待機モードから比較モードに切替える制御信号を出力し、所定時間経過後、サンプリング時間制御信号出力端子５３からサンプリング回路２０のサンプリングを終了させる制御信号を出力する。

次に第１の実施例の動作について、図５に示すタイミングチャートを参照して説明する。はじめに、サンプリング時間制御用スイッチ２２を導通状態にし、サンプリング回路２０により、入力信号源６０の電位に対してサンプリングを開始する。また、入力信号用スイッチ３０を導通状態にし、入力信号源６０の電位を、コンパレータ用キャパシタ４０に充電する。これは図５の１０２の時点に対応する。この時点では、ダイナミックコンパレータ７０は、待機モードに設定されている。

入力信号源６０の電位と基準電位３とをダイナミックコンパレータ７０で比較するために、まず入力信号用スイッチ３０を遮断状態にする。これは図５の１０３の時点に対応する。次に、モード切替端子４をＨｉｇｈレベルにして、ダイナミックコンパレータ７０を待機モードから比較モードに遷移させる。これは図５の１０４の時点に対応する。比較モード開始時点では、入力信号用スイッチ３０は遮断状態になっているが、コンパレータ用キャパシタ４０により、入力信号用入力端子８の電位は、入力信号源６０の電位に保たれている。ダイナミックコンパレータ７０は、入力信号用入力端子８の電位と、基準電位３との比較を開始する。

比較モード開始後で、サンプリングに充分な時間経過後に、サンプリング時間制御用スイッチ２２を遮断状態にし、サンプリングを終了させる。これは図５の１０５の時点に対応する。以上のタイミング制御は、すべてタイミング制御回路５０によって実行される。

以上のように、本発明では入力信号用スイッチ３０が設けられているため、比較モード開始時点（１０４の時点）でのキックバックノイズが、サンプリング回路２０に回り込むのを抑制している。この効果により、比較モード開始前までに、サンプリングを終了させる必要がなくなる。つまり、比較モード開始後に、サンプリングを終了することができるため、サンプリングに必要かつ充分な時間を確保することができる。

したがって、ダイナミックコンパレータを含むシステムが高速化して、サンプリング開始から比較モード開始時点までの時間が短縮されても、サンプリング開始からサンプリング終了までの時間を短くする必要はないため、本発明は高速動作時に特に有利な回路である。

［第２の実施例］
図６に第２の実施例の回路を示す。図６ではダイナミックコンパレータ７０の初段入力信号用トランジスタ７１、７２のみ示してある。ダイナミックコンパレータラッチ回路部７８は初段入力信号用トランジスタ以外のダイナミックコンパレータ回路の内部回路を示している。第２の実施例と第１の実施例との差異は、基準電位３と基準電位用入力端子９との間に、基準電位用スイッチ３２とコンパレータ基準電位用キャパシタ４２が接続されている点である。基準電位用スイッチ３２は、入力信号用スイッチ３０とともに、タイミング制御回路５０の入力信号用スイッチ制御信号出力端子５４の出力信号により制御される。コンパレータ基準電位用キャパシタ４２は、基準電位用スイッチ３２が遮断状態になった時でも、基準電位用入力端子９に基準電位３を与えるために接続されている。

第２の実施例では、基準電位３側にも基準電位用スイッチ３２が接続されているため、次のような新たな効果が得られる。第１の新たな効果は、待機モードから比較モードへの切替時に発生するキックバックノイズが、基準電位３側に回り込むのを抑制することができることである。

また、第２の新たな効果は、入力信号用スイッチ３０から発生するスイッチングノイズがダイナミックコンパレータ７０の出力結果に及ぼす影響を小さくすることができることである。第２の実施例では、入力信号側と基準電位３側とも、スイッチ(３０，３２)及びキャパシタ（４０，４２）が接続され対称な回路構成となっている。そのため、スイッチ（３０，３２）が導通・遮断状態に遷移したときに発生するスイッチングノイズの影響も等価となる。その結果、スイッチングノイズがダイナミックコンパレータ７０の比較結果に及ぼす影響を小さくすることができる。

［第３の実施例］
第３の実施例のレイアウトを図７に示す。図７は、第２の実施例の回路をチップ上に配置したときの、チップを上からみたときのレイアウト図を示している。第２の実施例の回路構成において、入力信号用スイッチ３０とコンパレータ用キャパシタ４０と第１の初段入力信号用トランジスタ７１と、それぞれに対応する、基準電位用スイッチ３２とコンパレータ基準電位用キャパシタ４２と第２の初段入力信号用トランジスタ７２とが、線対称な位置にレイアウト上で配置されていることを特徴とする。図７では、入力信号用スイッチ３０、コンパレータ用キャパシタ４０、第１の初段入力信号用トランジスタ７１が順番に配置されているが、配置の順番は異なってもかまわない。

第３の実施例では、第２の実施例の回路に対してさらに、レイアウト上でも、入力信号６０側と基準電位３側の、スイッチ（３０、３２）、キャパシタ（４０、４２）、初段入力信号トランジスタ（７１、７２）が、それぞれ線対称な位置に配置されているため、閾値電圧や酸化膜厚等のばらつきの影響が同じになり、ばらつきに起因するランダムオフセットによる影響を軽減することができる。その結果、新たな効果として、製造工程上の特性ばらつきに強いコンパレータが得られる。

［第４の実施例］
第４の実施例を図８に示す。タイミング制御回路５０は、第２遅延回路５６と、第１遅延回路５７と、ＡＮＤ回路１７１、ＮＯＲ回路１７３、インバータ回路１７４で構成されている。スイッチ制御信号出力端子５４は、ＮＯＲ回路１７３の出力に接続され、ＮＯＲ回路１７３の入力には、タイミング制御信号入力端子５１と第２遅延回路５６の出力とが接続されている。サンプリング時間制御信号出力端子５３は、第２遅延回路５６の出力にインバータ回路１７４を介して接続されている。また、ダイナミックコンパレータ制御信号出力端子５２は、ＡＮＤ回路１７１の出力に接続され、ＡＮＤ回路１７１の入力には、タイミング制御信号入力端子５１と第１遅延回路５７の出力とが接続されている。

次に図５と図８を用いて、タイミング制御回路５０の動作を説明する。はじめに図５の１０６の時点から説明する。この時点では、サンプリング時間制御信号出力端子５３と入力信号用スイッチ制御信号出力端子５４はＬｏｗレベルとなっている。タイミング制御信号入力端子５１がＨｉｇｈレベルからＬｏｗレベルに切り替わると、ＡＮＤ回路１７１の出力はＬｏｗレベルになり、ダイナミックコンパレータ制御信号出力端子５２はＨｉｇｈレベルからＬｏｗレベルに切り替わる。また、第２遅延回路５６と第１遅延回路５７の入力がＨｉｇｈレベルからＬｏｗレベルに切り替わるため、それぞれ所定時間経過後、それぞれの出力は、ＨｉｇｈレベルからＬｏｗレベルに切り替わる。

第２遅延回路５６の出力がＨｉｇｈレベルからＬｏｗレベルに切り替わると、ＮＯＲ回路１７３の２つの入力は共にＬｏｗレベルとなるため、スイッチ制御信号出力端子５４はＨｉｇｈレベルになる。また、第２遅延回路５６の出力がＬｏｗレベルとなるため、サンプリング時間制御信号出力端子５３もＨｉｇｈレベルとなる。これは図５における１０２の時点に対応する。なお、この時点では、第１遅延回路５７の動作は、これら出力端子５２，５３，５４の制御には関与しない。

次にタイミング制御信号入力端子５１をＬｏｗレベルからＨｉｇｈレベルに切り替えた時の動作を説明する。これは図５の１０３の時点に対応する。タイミング制御信号入力端子５１がＨｉｇｈレベルになると、ＮＯＲ回路１７３の入力の一方がＨｉｇｈレベルとなるため、入力信号用スイッチ制御信号出力端子５４はＬｏｗレベルとなる。

第２遅延回路５６と第１遅延回路５７の出力は、各々の所定時間経過後、各々ＬｏｗレベルからＨｉｇｈレベルに切り替わる。ここで、第２遅延回路５６の遅延時間の方が、第１遅延回路５７の遅延時間よりも長く設定しておく。第１遅延回路の出力がＨｉｇｈレベルになると、ＡＮＤ回路１７１の入力は共にＨｉｇｈレベルとなるため、ダイナミックコンパレータ制御信号出力端子５２はＨｉｇｈレベルになる。これは、図５の１０４の時点に対応する。

次に、第２遅延回路５６の出力がＨｉｇｈレベルになると、サンプリング時間制御信号出力端子５３はＬｏｗレベルになる。これは図５の１０５の時点に対応する。

このように、図８に示すタイミング制御回路５０により、図５に示すタイミングチャートの通りに自動的にコンパレータ回路を制御することができる。

図９に第４の実施例を例示したものを示す。入力信号用スイッチ３０と、サンプリング時間制御スイッチ２２はＮ型トランジスタで構成される。入力信号用スイッチ３０のゲートは、入力信号用スイッチ制御信号出力端子５４に接続され、サンプリング時間制御スイッチ２２のゲートは、サンプリング時間制御信号出力端子５３に接続される。第２遅延回路５６は直列に接続された偶数個のインバータで構成され、第１遅延回路５７は偶数個でかつ第２遅延回路５６のインバータよりも少ない数のインバータが直列に接続される。

ここで、タイミング制御信号入力端子５１がＨｉｇｈレベルからＬｏｗレベルに切り替わると、ＡＮＤ回路１７１の入力の一方がＬｏｗレベルになるため、ＡＮＤ回路１７１の出力、つまりダイナミックコンパレータ制御信号出力端子５２はＬｏｗレベルとなり、ダイナミックコンパレータ７０は、待機モードに移行する（図５の１０６の時点）。次に、第２遅延回路５６の出力が、所定時間経過後ＨｉｇｈレベルからＬｏｗレベルに切り替わると、インバータ回路１７４により、サンプリング時間制御信号出力端子５３はＨｉｇｈレベルとなり、サンプリング時間制御スイッチ２２が導通状態となり、サンプリングが開始される。また、ＮＯＲ回路１７３の２つの入力は共にＬｏｗレベルとなるため、入力信号用スイッチ制御信号出力端子５４はＨｉｇｈレベルとなり、入力信号用スイッチ３０も導通状態となる（図５の１０２の時点）。

タイミング制御信号入力端子５１がＬｏｗレベルからＨｉｇｈレベルに切り替わると、ＮＯＲ回路１７３の一方の入力がＨｉｇｈレベルとなるため、入力信号用スイッチ制御信号出力端子５４はＬｏｗレベルとなり、入力信号用スイッチ３０は遮断状態となる（図５の１０３の時点）。次に第１遅延回路５７の出力が所定時間経過後Ｈｉｇｈレベルになると、ＡＮＤ回路１７１の２つの入力は共にＨｉｇｈレベルとなるため、ダイナミックコンパレータ制御信号出力端子５２はＨｉｇｈレベルとなり、ダイナミックコンパレータ７０は、比較モードに移行する（図５の１０４の時点）。次に第２遅延回路５６の出力が所定時間経過後Ｈｉｇｈレベルになると、サンプリング時間制御信号出力端子５３はＬｏｗレベルとなり、サンプリング時間制御スイッチ２２は遮断状態となる（図５の１０５の時点）。ここで、ＮＯＲ回路１７３の一方の入力は、図５の１０３の時点でＨｉｇｈレベルとなっているため、入力信号用スイッチ制御信号出力端子５４は第２遅延回路５６の出力の影響を受けない。

なお、図９の遅延回路は複数のインバータ回路で構成されているが、遅延時間を発生させる回路であれば、インバータ回路に限らず、バッファ回路その他の論理ゲート回路や、タイミング発生回路等であってもかまわない。

［第５の実施例］
第５の実施例を図１０に示す。タイミング制御回路５０は、第３遅延回路５８と、第４遅延回路５９と、ＮＯＲ回路１７３、ＡＮＤ回路１７１、インバータ回路１７４とで構成されている。タイミング制御信号入力端子５１は、入力信号用スイッチ制御信号出力端子５４にＮＯＲ回路１７３を介して接続される。また、タイミング制御信号入力端子５１は、第３遅延回路５８の入力にも接続される。第３遅延回路５８の出力は、第４遅延回路５９と、ＡＮＤ回路１７１の入力に接続される。ＡＮＤ回路１７１の出力は、ダイナミックコンパレータ制御信号出力端子５２に接続される。第４遅延回路５９の出力は、ＮＯＲ回路１７３の入力と、インバータ回路１７４の入力とに接続される。インバータ回路１７４の出力および、ＮＯＲ回路１７３の出力は、それぞれサンプリング時間制御信号出力端子５３と入力信号用スイッチ制御信号出力端子５４とに接続される。また、ＮＯＲ回路１７３の一方の入力と、ＡＮＤ回路１７１の一方の入力は、共にタイミング制御信号入力端子５１に接続される。

第５の実施例では、第４の実施例における、第２遅延回路と第１遅延回路の遅延時間についての条件が必要ないという新たな効果が得られる。第５の実施例では、確実にダイナミックコンパレータ７０が比較モード開始以降に、サンプリングを終了させることが可能となる。

図１１に第５の実施例を例示する。入力信号用スイッチ３０と、サンプリング時間制御スイッチ２２はＮ型トランジスタで構成されている。入力信号用スイッチ３０のゲートは、入力信号用スイッチ制御信号出力端子５４に接続され、サンプリング時間制御スイッチ２２のゲートは、サンプリング時間制御信号出力端子５３に接続されている。第３遅延回路５８と第４遅延回路５９は直列に接続された偶数個のインバータでそれぞれ構成されている。

なお、図１１の遅延回路は複数のインバータ回路で構成されているが、遅延時間を発生させる回路であれば、インバータ回路に限らず、バッファ回路、その他の論理ゲート回路や、タイミング発生回路等であってもかまわない。

［第６の実施例］
第６の実施例を図１２に示す。第６の実施例では、第１の実施例において、複数のダイナミックコンパレータ７０により複数の基準電位３と比較するために拡張された回路構成となっている。

図１２の回路では、図４と比較して、複数の基準電位３に対応するため、入力信号用スイッチ３０とコンパレータ用キャパシタ４０とダイナミックコンパレータ７０が複数組接続される。複数個の入力信号用スイッチ３０は、入力信号源６０と、それぞれのダイナミックコンパレータ７０の入力信号用入力端子８との間に接続される。複数個のコンパレータ用キャパシタ４０は、それぞれ、入力信号用入力端子８と入力信号用スイッチ３０との間に一端が接続され、他端は固定電位に接続される。複数の入力信号用スイッチ３０はタイミング制御回路５０により、同期して動作するように接続される。入力信号用スイッチ３０がトランジスタの場合、それぞれのゲートは、入力信号用スイッチ制御信号出力端子５４に接続される。また、ダイナミックコンパレータ７０のモード切替端子４も、それぞれ、ダイナミックコンパレータ制御信号出力端子５２に接続される。

第６の実施例では、新たな効果として、一度に複数の基準電位に対して比較結果を出力することが可能となる。

なお、図１２では、ダイナミックコンパレータ７０が２個の場合を例示してあるが、３個以上の場合も同様に拡張が可能である。

［第７の実施例］
第７の実施例を図１３に示す。第６の実施例との差異は、入力信号用スイッチ３０が、まとめられてひとつのスイッチになっている点である。第６の実施例と比較して、入力信号用スイッチ３０をひとつにできるという新たな効果が得られる。

なお、図１３では、ダイナミックコンパレータ７０が２個の場合を例示してあるが、３個以上の場合も同様に拡張が可能である。

［第８の実施例］
第８の実施例を図１４に示す。第８の実施例は、第１の実施例の入力信号源がシングル入力から、差動入力に変わった場合の回路構成である。差動入力信号のプラス側信号とマイナス側信号の２信号に対応して、図６に対して、基準電位源３への接続の代わりに、マイナス側信号源Ｖｉｎｍに接続される。また、サンプリング回路２０も２信号に対応するために、２信号それぞれに対して、サンプリング時間制御用スイッチ２２とサンプリング用入力電位保持部２４が設けられる（図示せず）。各信号のサンプリング時間制御用スイッチ２２は、共にサンプリング時間制御信号入力端子２３の信号を受けて同期して動作する。サンプリング時間制御用スイッチ２２がトランジスタの場合、ゲートは、共にサンプリング時間制御信号入力端子２３に接続される。

第８の実施例では、図６に示す第２の実施例と同様に、２信号に対し対称な回路構成となっているため、入力信号用スイッチ３０により発生するスイッチングノイズの影響を抑制することができるという新たな効果が得られる。

［第９の実施例］
第９の実施例を図１５に示す。第９の実施例は、差動入力信号において、差動入力信号のプラス側信号Ｖｉｎｐとマイナス側信号Ｖｉｎｍのそれぞれに基準電位Ｖｒｐ、Ｖｒｍが与えられている場合の回路構成である。差動入力信号においては、正確な信号はＶｉｎｐ―Ｖｉｎｍでは与えられず、（Ｖｉｎｐ−Ｖｒｐ）−（Ｖｉｎｍ−Ｖｒｍ）すなわち、（Ｖｉｎｐ＋Ｖｒｍ）−（Ｖｉｎｍ＋Ｖｒｐ）で与えられる。これに対応するため、第９の実施例では、図１４に対して、さらに差動入力基準電位１３が入力される差動入力用トランジスタ７３，７４が付加される。第１の差動入力用トランジスタ７３のゲートとドレインは、それぞれ、マイナス側基準電位源Ｖｒｍと、第１の初段入力信号用トランジスタ７１のドレインに接続される。同様に第２の差動入力用トランジスタ７４のゲートとドレインは、それぞれ、プラス側基準電位源Ｖｒｐと、第２の初段入力信号用トランジスタ７２のドレインに接続される。

第９の実施例では、プラス側信号電位Ｖｉｎｐ及びマイナス側基準電位Ｖｒｍと、マイナス側信号電位Ｖｉｎｍ及びプラス側基準電位Ｖｒｐと、の間を比較した結果が、第１の初段入力信号用トランジスタ７１のドレイン電位と、第２の初段入力信号用トランジスタ７２のドレイン電位との電位差として現れる。この電位差に対して、ダイナミックコンパレータラッチ回路部７８にて比較動作を行い、比較結果をダイナミックコンパレータの出力端子５に出力する。

第９の実施例では、差動入力用トランジスタ７３、７４を付加することで、第８の実施例では対応できない、差動入力信号に対する基準電位信号が与えられた場合に対応することが可能となる。

［第１０の実施例］
第１０の実施例を図１６に示す。第１０の実施例では、第９の実施例において、差動入力信号の２信号に対する、差動入力用トランジスタ（７３，７４）と初段入力信号用トランジスタ（７１，７２）と入力信号用スイッチ（３１，３３）とコンパレータ用キャパシタ（４１，４３）が、それぞれ線対称にチップ上にレイアウトされていることを特徴とする。図１６は線対称にチップ上にレイアウトされていることを例示する、レイアウト図である。図１６に示すように、差動入力の２信号に対する各構成要素が線対称に配置される。

第１０の実施例では、差動入力信号の２信号に対する、入力信号用スイッチ（３１，３３）と、コンパレータ用キャパシタ（４１，４３）、初段入力信号用トランジスタ（７１，７２）、差動入力用トランジスタ（７３，７４）が、それぞれ線対称にチップに配置されているため、閾値電圧や酸化膜厚等のばらつきの影響が同じになり、ばらつきに起因するランダムオフセットによる影響を軽減することができる。その結果、製造工程上の特性ばらつきに強いコンパレータが得られる。

なお、図１６では、入力信号用スイッチ（３１，３３）、コンパレータ用キャパシタ（４１，４３）、初段入力信号用トランジスタ（７１，７２）、差動入力用トランジスタ（７３，７４）が順番に並べられているが、この順番は異なってもかまわない。また、一部構成要素が、線対称に配置されていなくてもかまわない。

［第１１の実施例］
第１１の実施例を図１７に示す。第１１の実施例では、第１０の実施例に対し、差動入力信号の基準電位１３に対しても、差動入力信号と同様に、入力信号用スイッチ３０とコンパレータ用キャパシタ４０が接続される

第１１の実施例では、図１５に対して、基準電位源１３と差動入力用トランジスタ（７３，７４）のゲートとの間に入力信号用スイッチ（３４，３５）がそれぞれ接続され、さらに、コンパレータ用キャパシタ（４４，４５）が、それぞれの入力信号用スイッチ（３４，３５）と差動入力用トランジスタ（７３、７４）のゲートとの間に一端が接続され、他端が固定電位に接続される。各々の信号線に接続されたそれぞれの入力信号用スイッチ（３４，３５）は、すべて入力信号用スイッチ制御信号出力端子５４からの信号により動作する。

第１１の実施例では、差動入力信号に対する基準電位源にキックバックノイズが回り込まないようにできるという新たな効果が得られる。

［第１２の実施例］
第１２の実施例を図１８に示す。第１２の実施例では、第１１の実施例において、差動入力信号用トランジスタ（７３，７４）と、初段入力信号用トランジスタ（７１，７２）と、入力信号用スイッチ（３１，３３，３４，３５）と、コンパレータ用キャパシタ（４１，４３，４４，４５）とが、それぞれ線対称にチップ上にレイアウトされていることを特徴とする。図１８は線対称にチップ上にレイアウトされていることを例示するレイアウト図である。図１８に示すように、差動入力の２信号に対する各構成要素が線対称に配置される。

第１２の実施例では、第１１の実施例の回路において、差動入力信号の２信号に対する、各構成要素が線対称に配置されているため、閾値電圧や酸化膜厚等のばらつきの影響が同じになり、ばらつきに起因するランダムオフセットによる影響を軽減することができる。その結果、製造工程上の特性ばらつきに強いという効果が得られる。

なお、入力信号源６０を用いて説明してきたが、他の回路の出力を入力信号源として用いてもよいことは明らかである。

図１は、従来のダイナミックコンパレータ回路の構成を示す回路図である。 図２は、課題を説明するための回路図である。 図３は、課題を説明するためのタイミングチャートである。 図４は、本実施例の半導体集積回路の構成を例示する回路図である。 図５は、本実施例の半導体集積回路の動作を例示するタイミングチャートである。 図６は、第２の実施例の半導体集積回路の構成を例示する回路図である。 図７は、第３の実施例の半導体集積回路の構成を例示するレイアウト図である。 図８は、第４の実施例の半導体集積回路のタイミング制御回路の構成を例示する回路図である。 図９は、第４の実施例の半導体集積回路の一部の構成を例示する回路図である。 図１０は、第５の実施例の半導体集積回路のタイミング制御回路の構成を例示する回路図である。 図１１は、第５の実施例の半導体集積回路の一部の構成を例示する回路図である。 図１２は、第６の実施例の半導体集積回路の構成を例示する回路図である。 図１３は、第７の実施例の半導体集積回路の構成を例示する回路図である。 図１４は、第８の実施例の半導体集積回路の構成を例示する回路図である。 図１５は、第９の実施例の半導体集積回路の構成を例示する回路図である。 図１６は、第１０の実施例の半導体集積回路の構成を例示するレイアウト図である。 図１７は、第１１の実施例の半導体集積回路の構成を例示する回路図である。 図１８は、第１２の実施例の半導体集積回路の構成を例示するレイアウト図である。 図１９は、サンプリング回路２０の一例を例示する回路図である。 図２０は、信号処理回路９０の一例を例示する、パイプライン型Ａ／Ｄコンバータ回路である。

符号の説明

１ 制御信号
３ 基準電位
４ モード切替端子
５ 出力端子
８ 入力信号用入力端子
９ 基準電位用入力端子
１３ 差動入力基準電位
２０ サンプリング回路
２２ サンプリング時間制御用スイッチ
２３ サンプリング時間制御信号入力端子
２４ サンプリング用入力電位保持部
２５ サンプリング回路電位出力端子
２６ サンプリング用電位入力端子
３０ 入力信号用スイッチ
３１ プラス信号用スイッチ
３２ 基準電位用スイッチ
３３ マイナス信号用スイッチ
３４ 差動入力基準電位用スイッチ
３５ 差動入力基準電位用スイッチ
３６ 入力信号用スイッチ制御端子
４０ コンパレータ用キャパシタ
４１ コンパレータプラス信号用キャパシタ
４２ コンパレータ基準電位用キャパシタ
４３ コンパレータマイナス信号用キャパシタ
４４ 差動入力基準電位用キャパシタ
４５ 差動入力基準電位用キャパシタ
５０ タイミング制御回路
５１ 制御信号入力端子
５２ ダイナミックコンパレータ制御信号出力端子
５３ サンプリング時間制御信号出力端子
５４ 入力信号用スイッチ制御信号出力端子
５６ 第２遅延回路
５７ 第１遅延回路
５８ 第３遅延回路
５９ 第４遅延回路
６０ 入力信号源
６１ 差動入力信号源
７０ ダイナミックコンパレータ
７１ 第１の初段入力信号用トランジスタ
７２ 第２の初段入力信号用トランジスタ
７３ 第１の差動入力用トランジスタ
７４ 第２の差動入力信号用トランジスタ
７８ ダイナミックコンパレータラッチ回路部
８４ コンパレータ出力端子
９０ 後段回路
９２ 信号入力端子
９３ Ａ／Ｄコンバータ出力端子
９４ 論理回路
９５ ＡＤコンバータ部
９６ Ａ／Ｄコンバータ
９７ Ｄ／Ａコンバータ
９８ 減算回路
１０２ サンプリング開始
１０３ 入力信号用スイッチ遮断時
１０４ 比較モード開始
１０５ サンプリング終了
１０６ 比較モード終了
Ｖｄｄ 電源
ＣＭＰ 第１出力ノード
ＣＭＰＢ 第２出力ノード
ＣＮ１ 第１入力ノード
ＣＮ２ 第２入力ノード
Ｖｉｎｐ プラス側信号
Ｖｉｎｍ マイナス側信号
Ｖｒｐ プラス側基準電位
Ｖｒｍ マイナス側基準電位

Claims (12)

1. 入力端子の電位をサンプリングするサンプリング回路と、
   待機モードと比較モードを有し、前記入力端子の電位と基準電位とを比較するダイナミックコンパレータと、
   前記入力端子と、前記ダイナミックコンパレータとの間に接続された入力信号用スイッチと、
   前記入力信号用スイッチと、前記ダイナミックコンパレータとの間に一端が接続され、他端が固定電位に接続されたコンパレータ用キャパシタと、
   前記サンプリング回路のサンプリングと、前記ダイナミックコンパレータのモード切替と、前記入力信号用スイッチの導通及び遮断の、タイミングを制御するタイミング制御回路と、
   を具備し、
   前記タイミング制御回路は、前記ダイナミックコンパレータが、待機モードから比較モードに切り替わる切替時の前に、前記入力信号用スイッチを導通状態から遮断状態にし、前記切替時より後に、前記サンプリング回路のサンプリングを終了させる、
   ことを特徴とする半導体集積回路。
2. 前記ダイナミックコンパレータは、微小電位差を増幅して保持するラッチ回路を用いたコンパレータであることを特徴とする、請求項１記載の半導体集積回路。
3. 前記サンプリング回路は、入力電位保持部と、サンプリング用スイッチと、を具備し、
   前記入力電位保持部は、キャパシタを含み、
   前記サンプリング用スイッチは、前記サンプリング回路の入力端子と前記入力電位保持部との間に接続され、前記サンプリング用スイッチによりサンプリングの開始と終了を制御することを特徴とする請求項２記載の半導体集積回路。
4. 前記タイミング制御回路は、制御信号を受け、前記入力信号用スイッチを遮断状態にする第１制御回路と、
   前記入力信号用スイッチが遮断状態となった後、前記ダイナミックコンパレータを待機モードから比較モードに切替える第２制御回路と、
   前記入力信号用スイッチが遮断状態となった後に、制御信号を前記サンプリング用スイッチに出力し、サンプリングを終了させる第３制御回路と、
   を有することを特徴とする請求項３記載の半導体集積回路。
5. 前記第２制御回路には第１遅延回路を含み、前記第３制御回路には第２遅延回路を含み、
   前記サンプリング回路は、前記サンプリング用スイッチを制御するためのサンプリング制御端子を具備し、
   前記ダイナミックコンパレータは、待機モードと比較モードとを切替えるモード切替端子を具備し、
   前記第１遅延回路の出力端子は、前記モード切替端子と、前記第２遅延回路の入力端子とに接続され、
   前記第２遅延回路の出力端子は、前記サンプリング制御端子に接続されていること特徴とする請求項４記載の半導体集積回路。
6. 前記第１の遅延回路は、複数のバッファ回路またはインバータ回路で構成され、
   前記第２の遅延回路は、複数のバッファ回路またはインバータ回路で構成されていることを特徴とする請求項５記載の半導体集積回路。
7. 請求項５記載の半導体集積回路において、
   基準電位端子と、
   前記基準電位端子と前記ダイナミックコンパレータとの間に接続された基準電位用スイッチと、
   前記基準電位用スイッチと、前記ダイナミックコンパレータとの間に一端が接続され、他端に固定電位が接続された基準電位用キャパシタと、
   をさらに有し、
   前記基準電位用スイッチは、前記タイミング制御回路の制御信号に応じて、前記入力信号用スイッチと同期して導通及び遮断状態が制御されることを特徴とする半導体集積回路。
8. 前記入力信号用スイッチと前記コンパレータ用キャパシタと、前記入力信号用スイッチに接続される前記ダイナミックコンパレータ内の入力初段トランジスタとが、
   前記基準電位用スイッチと前記基準電位用キャパシタと、前記基準電位用スイッチに接続される前記ダイナミックコンパレータ内の入力初段トランジスタと、
   チップ上で線対称な位置にレイアウトされていることを特徴とする請求項７記載の半導体集積回路。
9. 前記入力信号端子は差動入力信号端子であり、
   前記ダイナミックコンパレータは、前記入力信号端子の一方を基準電位として、前記入力信号端子の他方とを比較するダイナミックコンパレータであって、
   前記サンプリング回路と前記入力信号用スイッチと前記コンパレータ用キャパシタとを、前記差動入力信号端子の２入力信号の各々に対し、一組ずつ具備し、
   前記差動入力信号端子は、それぞれ対応する前記入力信号用スイッチを介して、前記ダイナミックコンパレータに接続され、
   前記差動入力信号端子の２入力信号に対応する前記サンプリング回路は、前記タイミング制御回路からの制御信号により、同期してサンプリング時間が制御され、
   前記差動入力信号端子の２入力信号に対応する前記入力信号用スイッチは、前記タイミング制御回路からの制御信号により、同期して導通及び遮断状態になることを特徴とする請求項５記載の半導体集積回路。
10. 請求項９記載の半導体集積回路において、
    前記差動入力信号端子の一方の入力信号に対応する、前記入力信号用スイッチと前記コンパレータ用キャパシタと前記ダイナミックコンパレータ内の入力初段トランジスタとが、
    前記差動入力信号端子の他方の入力信号に対応する、前記入力信号用スイッチと前記コンパレータ用キャパシタと前記ダイナミックコンパレータ内の入力初段トランジスタと、
    チップ上で線対称な位置にレイアウトされていることを特徴とする半導体集積回路。
11. 請求項５記載の半導体集積回路において、
    前記ダイナミックコンパレータと、前記入力信号用スイッチと、前記コンパレータ用キャパシタとが複数組存在し、
    前記複数の入力信号用スイッチは、前記タイミング制御回路からの制御信号により同期して導通及び遮断状態になることを特徴とする半導体集積回路。
12. 請求項５記載の半導体集積回路において、
    前記ダイナミックコンパレータと、前記コンパレータ用キャパシタと、が複数組存在し、
    前記入力信号用スイッチは、前記複数のダイナミックコンパレータの第１の入力端子に接続され、
    各組の前記ダイナミックコンパレータと前記コンパレータ用キャパシタにおいて、
    各々の前記ダイナミックコンパレータの第２の入力端子と、各々の前記コンパレータ用キャパシタの一端とが接続され、前記コンパレータ用キャパシタの他端は固定電位に接続されていることを特徴とする半導体集積回路。

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