JP2009252005A - 不良アドレス変換装置 - Google Patents

Abstract

【課題】不良アドレスを有するメモリをそのまま使用でき、事後的に欠陥が発生してもそのメモリを使用できるようにして、冗長メモリを必要としない不良アドレス変換を行う。
【解決手段】ＤＲＡＭ６の不良アドレスが登録され、アクセスされたアドレスがその不良アドレスと一致するときヒット信号を有効にするＣＡＭ３と、前記不良アドレスに対応して代替アドレスが登録され、前記ヒット信号が有効のとき前記不良アドレスに対応した代替アドレスが読み出されるＲＡＭ４と、前記ヒット信号が無効のとき前記ＣＡＭ３をアクセスするアドレスを選択し前記ヒット信号が有効のとき前記ＲＡＭ３から読み出された代替アドレスを選択するセレクタ５とを備える。
【選択図】図１

Description

本発明は、半導体チップの内部メモリ、外部メモリに拘わらず、メモリの不良アドレスを管理し、不良アドレスへのアクセスがあった場合に、別アドレス空間へアクセスさせるようにした不良アドレス変換装置に関するものである。

従来から不良メモリへの対策として、ＥＣＣ（Error Check and Collect）の機能をメモリに持たせることが行われている。これは、メモリからデータを読み出す際に、データの誤りを訂正するために、本来のデータとは別に冗長なデータを付加し、特定ビット数まのでエラーのチェックとその復元を可能にするものである。

ところが、このＥＣＣはメモリに冗長ビットを付加するので、ハードウエアとしてのコストが高くなる問題と、ＥＣＣでは訂正できるビット数に上限があるため特定のアドレスのデータの大半の損失が発生すると、対応が不可能になる問題がある。

そこで、メモリの１ブロックに欠陥が発見されたとき、この欠陥ブロックを冗長ブロックに置き換える手法が提案されている（特許文献１）。これは、ＣＡＭセットを用意して、特定のメモリブロックに欠陥が発見され、それを冗長ブロックに置換する必要があるとき、当該メモリブロックのアドレスと冗長ブロックのアドレスをＣＡＭセットに蓄積して、アドレス変換を行うものである。
特開２００４−３４２２８２号公報

ところが、上記特許文献１に記載の手法は、特別に冗長ブロックが必要になり、回路規模が大きくなり、さらにハードウエアのコストが高くなる問題がある。

本発明の目的は、不良アドレスを有するメモリをそのまま使用でき、事後的に欠陥が発生してもそのメモリを使用できるようにして、冗長メモリを必要としない不良アドレス変換装置を提供することである。

上記目的を達成するために、請求項１にかかる発明は、メモリの不良アドレスが登録され、アクセスされたアドレスが前記不良アドレスと一致するときヒット信号を有効にするＣＡＭと、前記不良アドレスに対応して代替アドレスが登録され、前記ヒット信号が有効のとき前記不良アドレスに対応した代替アドレスが読み出されるＲＡＭと、前記ヒット信号が無効のとき前記ＣＡＭをアクセスするアドレスを選択し、前記ヒット信号が有効のとき前記ＲＡＭから読み出された代替アドレスを選択するセレクタと、を備えることを特徴とする。
請求項２にかかる発明は、メモリの不良アドレスのインデックスビットに対応するインデックスのブロックに前記不良アドレスのノンインデックスビットが登録されるタグＲＡＭと、アクセスされたアドレスのインデックスによって前記タグＲＡＭから読み出されたノンインデックスビットが前記アクセスされたアドレスのノンインデックスビットと一致するときヒット信号を有効にする比較器と、前記タグＲＡＭのインデックスと同一インデックスに代替アドレスが登録され、アクセスされたアドレスのインデックスに応じて代替アドレスが読み出されるデータＲＡＭと、前記ヒット信号が無効のとき前記アクセスされたアドレスを選択し、前記ヒット信号が有効のとき前記データＲＡＭから読み出された代替アドレスを選択するセレクタと、を備えることを特徴とする。
請求項３にかかる発明は、請求項２に記載の不良アドレス変換装置において、前記タグＲＡＭは、不良アドレス用フラグとキャッシュ用フラグを備え、前記インデックスのブロックに、前記不良アドレスのノンインデックスビットが登録されたときは不良アドレス用フラグが有効となり、キャッシュされたデータのアドレスのノンインデックスビットが登録されるときはキャッシュ用フラグが有効となり、前記データＲＡＭは、前記インデックスのブロックに前記代替アドレス又はキャッシュデータが登録され、アクセスされたアドレスのインデックスビットが、前記不良アドレス用フラグが有効なインデックスと一致し、且つ前記ヒット信号が有効なときは、前記データＲＡＭから読み出された前記代替アドレスが前記セレクタから出力され、アクセスされたアドレスのインデックスビットが、前記キャッシュ用フラグが有効なインデックスと一致し、且つ前記ヒット信号が有効なときは、前記データＲＡＭからキャッシュデータが読み出される、ことを特徴とする。
請求項４にかかる発明は、請求項３に記載の不良アドレス変換装置において、前記タグＲＡＭは、さらに代替キャッシュ用フラグを備え、前記インデックスのブロックに、前記代替アドレスでキャッシュされた不良アドレスのノンインデックスビットが登録されたときは該代替キャッシュ用フラグが有効となり、前記データＲＡＭは、前記インデックスのブロックにさらに前記代替アドレスでキャッシュされたキャッシュデータが登録され、アクセスされたアドレスのインデックスビットが、前記キャッシュ用フラグと前記代替キャッシュ用フラグが有効なインデックスと一致し、且つ前記ヒット信号が有効なときは、前記データＲＡＭから前記代替アドレスでキャッシュされたキャッシュデータが読み出される、ことを特徴とする。

本発明の不良アドレス変換装置によれば、チップ検査でチップ内メモリに不良アドレスが発見されても、その代替アドレスを当該チップ内メモリに持たせることが可能になるため、予め冗長ブロック等を用意する必要はなく、チップをそのまま使用でき、チップの歩留まりが向上する。また、システム化された製品基板上のメモリに不良アドレスが発見されたときでも、その不良アドレスを当該メモリ内の別アドレスで代替できるので、当該不良メモリをそのまま使用でき、コストダウンが可能となる。さらに、製品完成の後に経年変化等でメモリに不良アドレスが発生した場合であっても、システム不良を招くことなく、そのメモリの使用を継続することができる。さらに、ＥＣＣでは対応できないような多ビットの不良に対しても、対応できる利点がある。さらに、本発明の不良アドレス変換装置自体は簡単な構成であり、チップ内に予め存在するキャッシュとの兼用も可能であり、装備のためのコストは僅かで済む。

＜第１の実施例＞
図１は本発明の第１の実施例の不良アドレス変換装置の構成を示す図である。１はＣＰＵ、２はこのＣＰＵ１に接続されるアドレスバス、３は不良アドレスの変換テーブルが登録されるＣＡＭ、４は代替アドレスが登録されるＲＡＭ、５はＣＡＭ３がヒット信号を「０」にすれば入力「０」側を選択し、ヒット信号を「１」にすれば入力「１」側を選択するセレクタ、６はＣＰＵ１によってアクセスされるＤＲＡＭである。

さて、本実施例では、システムスタート時あるいは定期的に、ＤＲＡＭ６のメモリチェックが行われ、そのＤＲＡＭ６内のメモリ素子に不良が発見されたときは、当該不良素子をアクセスする例えばワード単位のアドレス（不良アドレス）がＣＡＭ３に登録され、変換テーブルが作成される。一方、ＲＡＭ４には、ＤＲＡＭ６の通常使用しない部分の良品メモリ素子のアドレスが、例えばワード単位の代替アドレスとして予め複数個登録されていて、ＣＡＭ３の変換テーブルの被参照側との対応が取られている。

いま、ＣＡＭ３にＤＲＡＭ６の不良アドレスとして、Ｎ個のADR_F(0)〜ADR_F(N-1)が登録されていて、それら不良アドレスADR_F(0)〜ADR_F(N-1)の代替アドレスとしてＲＡＭ４に同様にＮ個のアドレスADR_R(0)〜ADR_R(N-1)が登録されているとする。

ＣＰＵ１がＤＲＡＭ６をアクセスするアドレスADR_Aが、ＣＡＭ３に登録されていないアドレスであるときは、サーチされてもＣＡＭ３からのヒット信号は「０」であるので、セレクタ５は入力「０」側を選択し、ＤＲＡＭ６は当該アドレスADR_Aによって直接アクセスされる。

一方、ＣＰＵ１からアクセスされるアドレスADR_Aが、例えばADR_F(i)であるとき、ＣＡＭ３にはそのアドレスADR_F(i)が不良アドレスとして登録されているので、そのＣＡＭ３はヒット信号を「１」にするとともに、ＣＡＭ３の変換テーブルによってＲＡＭ４がアクセスされ、当該不良アドレスADR_F(i)の代替アドレスADR_R(i)が出力する。このとき、セレクタ５はＣＡＭ３からヒット信号が「１」となっているので、入力「１」側を選択し、その代替アドレスADR_R(i)をＤＲＡＭ６に入力させる。よって、ＤＲＡＭ６は不良メモリ素子を含む不良アドレスADR_F(i)に代えて、代替アドレスADR_R(i)のメモリ素子がアクセスされ、そこにデータが書き込まれる。

＜第２の実施例＞
図２は本発明の第２の実施例の不良アドレス変換装置の構成を示す図である。図１で示したものと同じものには同じ符号を付けた。７は不良アドレスが登録されるＭ枚のタグＲＡＭ、８は代替アドレスが登録されるＭ枚のデータＲＡＭ、９は比較器である。２Ａはアドレスバス２のうちの下位数ビット（インデックスビット）のアドレスバス、２Ｂは残り上位ビット（ノンインデックスビット）のアドレスバスである。

Ｍ枚のタグＲＡＭ７は、インデックスで識別される複数ブロックをそれぞれ備え、不良アドレスは、当該不良アドレスの下位数ビット（インデックスビット）で特定されるインデックスのブロックに、当該不良アドレスの残り上位ビット（ノンインデックスビット）が格納される。すなわち、不良アドレスが例えば「１０１１０１１１」であるときは、タグＲＡＭ７のインデックスが「１１１」（不良アドレスの下位３ビットと同じ）のブロックに、不良アドレスの上位５ビットである「１０１１０」が登録される。そして、当該インデックスの有効フラグＶが「１」にセットされ、有効を示す。このタグＲＡＭ７はＭ枚が用意されるので、同一インデックスであっても、つまりインデックスビットが同一の不良アドレスがＭ個存在しても、それを全部登録することができる。

Ｍ枚のデータＲＡＭ８の各ＲＡＭは、前記Ｍ枚のタグＲＡＭ７の各ＲＡＭに対応しており、タグＲＡＭ７と同じインデックスのブロックに、代替アドレスが登録される。すなわち、上記のように、不良アドレスが例えば「１０１１０１１１」であり、１枚目のタグＲＡＭ７のインデックスが「１１１」のブロックに「１０１１０」が登録されるときは、１枚目のデータＲＡＭ８のインデックスが「１１１」のブロックに、代替アドレスが、例えば「００１１０１０１」として登録される。

比較器９は、タグＲＡＭ７から読み出されたノンインデックスビットと、ＣＰＵ１から出力するアドレスADR_Aのノンインデックスビットとを比較し、両者が一致するときにヒット信号を「１」にする。

以上のようにして、タグＲＡＭ７には、ＤＲＡＭ６の最大でＮ×Ｍ個の不良アドレスの上位数ビット（ノンンデックスビット）がそのインデックスのブロックに登録され、データＲＡＭ８の対応するインデックスのブロックには、それら不良アドレスの代替アドレスが登録される。このときは、タグＲＡＭ７の登録されたインデックスは、そのフラグＶが「１」にセットされる。

さて、ＣＰＵ１がＤＲＡＭ６のアドレスADR_Aをアクセスするとき、そのアドレスADR_Aのインデックスビットと同じインデックスによって、タグＲＡＭ７から取り出されたノンインデックスビットが、アドレスADR_Aのノンインデックスビットと一致しないときは、比較器９はヒット信号を「０」にする。よって、このときは、セレクタ５は入力「０」側を選択し、ＤＲＡＭ６は当該アドレスによって直接アクセスされる。

一方、ＣＰＵ１がＤＲＡＭ６をアクセスするアドレスADR_Aが、不良アドレスADR_F(i)のとき、タグＲＡＭ７にはその不良アドレスADR_F(i)のインデックスビットと同じビットのADDR_F(i)が登録されているので、比較器９はヒット信号を「１」にするとともに、データＲＡＭ８の当該インデックスのブロックの代替アドレスADR_R(i)がアクセスされ、出力する。このとき、セレクタ５は比較器９からのヒット信号が「１」になっているので、入力「１」側を選択し、その代替アドレスADR_R(i)によってＤＲＡＭ６がアクセスされ、そこにデータが書き込まれる。

＜第３の実施例＞
図３は本発明の第３の実施例の不良アドレス変換装置の構成を示す図である。図１および図２で示したものと同じものには同じ符号を付けた。１０はキャッシュ用タグとして使用され且つ不良アドレスが登録されるＭ枚のタグＲＡＭ、１１はキャッシュ用データが格納され且つ代替アドレスが登録されるＭ枚のデータＲＡＭである。すなわち、本実施例は、ＣＰＵの一般的なキャッシュを不良アドレス変換用に兼用させるものである。

Ｍ枚のタグＲＡＭ１０は、図２のタグＲＡＭ７と同様に、インデックスで識別される複数ブロックを備え、不良アドレスは当該不良アドレスのインデックスビットで特定されるインデックスのブロックに、当該不良アドレスのノンインデックスビットが格納される。ただし、このタグＲＡＭ１０には、各インデックスに、有効フラグＶの他に、キャッシュ用フラグＤと不良アドレス用フラグＦが追加されている。各フラグＶ，Ｄ，Ｆはそのビットが「１」のとき有効、「０」のとき無効を表す。

Ｍ枚のデータＲＡＭ１１は、前記タグＲＡＭ１０と同じインデックスのブロックに、キャッシュデータあるいは代替アドレスが登録される。

本実施例では、キャッシュの初期化の後にＤＲＡＭ６のメモリチェックを行い、不良アドレスが発見されると、当該不良アドレスの下位数ビットをインデックスビットと同じタグＲＡＭ１０のインデックスのブロックに、当該不良アドレスの上位数ビットをノンインデックスとして登録し、当該インデックスのフラグＶ，Ｆを「１」に、Ｄを「０」にセットし、これにより特定枚数目の当該インデックスを不良アドレス変換用とする。また、データＲＡＭ１１の同じインデックスのブロックには、代替アドレスを登録する。

以上のようにして、タグＲＡＭ１０の所定のインデックスのブロックには、ＤＲＡＭ６の不良アドレスADR_F(i)のノンンデックスビットが、ADDR_F(i)として登録されていて、データＲＡＭ１１には、その不良アドレスADR_F(i)の代替アドレスADR_R(i)が登録されているとする。

さて、ＣＰＵ１がＤＲＡＭ６のアドレスADR_Aをアクセスするとき、そのアドレスADR_AのインデックスビットでアクセスされたタグＲＡＭ１０のインデックスのフラグＦが「０」のときは、比較器９からのヒット信号は「０」であり、セレクタ５は入力「０」側を選択するので、ＤＲＡＭ６が直接アクセスされる。このとき、ＤＲＡＭ６が読み出しモードの場合は、当該アドレスADR_Aによってデータが読み出されてデータバス１２からＣＰＵ１に取り込まれる。また、この読み出されたデータは、データＲＡＭ１１の当該インデックスのブロックに書き込まれるとともに、タグＲＡＭ１０の当該インデックスのブロックに、アドレスADR_Aのノンインデックスビットが登録され、さらに、当該インデックスのフラグＶ，Ｄが「１」にセットされる。フラグＦは「０」のままである。

この後、ＣＰＵ１が同一のアドレスADR_Aをアクセスすると、そのアドレスADR_Aのインデックスビットにより、タグＲＡＭ１０からそのアドレスADR_Aのノンインデックスビットが読み出されるので、比較器９からのヒット信号が「１」となる。このとき、タグＲＡＭ１０のアクセスされたインデックスのフラグＶ、Ｄが「１」でＦが「０」であるので、ＤＲＡＭ６の読み出しは行われず、データＲＡＭ１１の同一インデックスのブロックに登録されているデータがそこから読み出され、データバス１２に転送される。つまり、キャッシュ動作が行われる。

一方、ＣＰＵ１がＤＲＡＭ６をアクセスするアドレスADR_Aが、不良アドレスADR_F(i)のとき、タグＲＡＭ１０には、その不良アドレスADR_F(i)のインデックスビットと同じインデックスのブロックにその不良アドレスADR_F(i)のノンインデックスビットと同じADDR_F(i)が登録されているので、比較器９はヒット信号を「１」にするとともに、データＲＡＭ１１の当該インデックスのブロックから代替アドレスADR_R(i)が出力する。このとき、比較器９のヒット信号が「１」であるので、セレクタ５は入力「１」側を選択し、その代替アドレスADR_R(i)でＤＲＡＭ６がアクセスされ、そこにデータが書き込まれる。

このように、本実施例では、通常ではキャッシュ用として使用されるタグＲＡＭ１０が、不良アドレス用として使用されるときは、その不良アドレスのインデックスビットに一致するインデックスの不良アドレス用フラグＦが「１」にセットされ、キャッシュ用としては使用できなくなるが、不良アドレス変換用装置を構成する要素として特別のメモリを用意する必要がない利点がある。

＜第４の実施例＞
図４は本発明の第４の実施例の不良アドレス変換装置の構成を示す図である。図３で示したものと同じものには同じ符号を付けた。１３はキャッシュ用タグとして使用され且つ不良アドレスが登録されるＭ枚のタグＲＡＭである。本実施例では、データＲＡＭ１１に、通常のキャッシュデータ、代替アドレス、および代替アドレスでアクセスされたキャッシュデータを登録可能とする。このために、データＲＡＭ１１の特定のインデックスに格納されているデータが、代替アドレスでアクセスされたキャッシュデータであることを示す代替キャッシュ用フラグＣを、タグＲＡＭ１３の当該インデックスに追加する。

本実施例では、通常のキャッシュ動作と不良アドレスの変換動作は、図３で説明した実施例の動作と同じである。ただ、この図３の実施例では、代替アドレスでＤＲＡＭ６をアクセスして読み出したデータについては、キャッシュが出来なかった。

そこで、本実施例では、代替アドレスでアクセスされることでＤＲＡＭ６からデータが一度読み出されると、そのデータがキャッシュデータとしてデータＲＡＭ１１に格納されようにした。つまり、ＣＰＵ１からＤＲＡＭ６に対して本来のアドレスADR_Aでアクセスすると、タグＲＡＭ１３とデータＲＡＭ１１とによって、ＤＲＡＭ６が代替アドレスによってアクセスされ、その代替アドレスに書き込まれているデータが読み出される。このデータは、ＣＰＵ１に取り込まれるとともに、データＲＡＭ１１に登録されるキャッシュ登録動作が行われる。

このキャッシュ動作では、タグＲＡＭ１３のＭ枚のＲＡＭの内のフラグＣ，Ｆ，Ｄ，Ｖが「０」で、且つアドレスADR_Aのインデックスビットと同じインデックスが検索されて、一致したインデックスの内の１つのブロックにアドレスADR_Aのノンインデックスビットが登録され、データＲＡＭ１１のＭ枚のＲＡＭの内の対応するインデックスのブロックに、前記ＤＲＡＭ６から読み出されたデータが格納される。そして、タグＲＡＭ１３の当該インデックスのフラグＣ，Ｖが「１」にセットされる。

この後、ＣＰＵ１がアドレスADR_Aをアクセスすると、そのアドレスのインデックスビットにより、タグＲＡＭ１０からそのアドレスADR_Aのノンインデックスビットが読み出されるので、比較器９からのヒット信号が「１」になる。このとき、タグＲＡＭ１３のアクセスされたインデックスのフラグＣ，Ｖが「１」、Ｄ，Ｆが「０」であるので、ＤＲＡＭ６からの読み出しは行われず、データＲＡＭ１１の同一インデックスのブロックに登録されているデータがそこから読み出され、データバス１２に転送されるキャッシュ読み出し動作が行われる。

＜その他の実施例＞
なお、ＲＡＭ４、データＲＡＭ８，１１等に登録する代替アドレスは、必ずしもＤＲＡＭ６のメモリ素子をアクセスするアドレスに限られるものではなく、別の記憶装置をアクセスするアドレスであってもよい。つまり、代替アドレスには、不良アドレスが存在するメモリ内のアドレスを割り当てるのが効率的であるが、これに限られず、別のメモリのアドレスを当てても良い。また、アドレスのインデックスビットは、アドレスの下位数ビットに限られず、他の部分をインデックスビットとしてもよく、このときは、残りビット部分が、ノンインデックスビットとなる。さらに、第１の実施例の不良アドレス変換装置（ＣＡＭ３、ＲＡＭ４、セレクタ５）および第２の実施例の不良アドレス変換装置（セレクタ５、タグＲＡＭ７、データＲＡＭ８、比較器９）は、キャッシュ無しのＣＰＵの間近くに限られず、レベル１キャッシュの外側に、さらにはレベル２、３、・・・のキャッシュの外側に設けても良い。第３の実施例の不良アドレス変換装置（セレクタ５、比較器９、タグＲＡＭ１０、データＲＡＭ１１）と第４の実施例の不良アドレス変換装置（セレクタ５、比較器９、タグＲＡＭ１３、データＲＡＭ１１）は、どのレベルのキャッシュとも兼用することができる。

本発明の第１の実施例の不良アドレス変換装置の構成を示すブロック図である。 本発明の第２の実施例の不良アドレス変換装置の構成を示すブロック図である。 本発明の第３の実施例の不良アドレス変換装置の構成を示すブロック図である。 本発明の第４の実施例の不良アドレス変換装置の構成を示すブロック図である。

符号の説明

１：ＣＰＵ、２：アドレスバス、２Ａ：アドレスバス２のインデックスビット分、２Ｂ：アドレスバス２のノンインデックスビット分、３：ＣＡＭ、４：ＲＡＭ、５：セレクタ、６：ＤＲＡＭ、７：タグＲＡＭ、８：データＲＡＭ、９：比較器、１０：タグＲＡＭ、１１：データＲＡＭ、１２：データバス、１３：タグＲＡＭ。

Claims (4)

1. メモリの不良アドレスが登録され、アクセスされたアドレスが前記不良アドレスと一致するときヒット信号を有効にするＣＡＭと、
   前記不良アドレスに対応して代替アドレスが登録され、前記ヒット信号が有効のとき前記不良アドレスに対応した代替アドレスが読み出されるＲＡＭと、
   前記ヒット信号が無効のとき前記ＣＡＭをアクセスするアドレスを選択し、前記ヒット信号が有効のとき前記ＲＡＭから読み出された代替アドレスを選択するセレクタと、
   を備えることを特徴とする不良アドレス変換装置。
2. メモリの不良アドレスのインデックスビットに対応するインデックスのブロックに前記不良アドレスのノンインデックスビットが登録されるタグＲＡＭと、
   アクセスされたアドレスのインデックスによって前記タグＲＡＭから読み出されたノンインデックスビットが前記アクセスされたアドレスのノンインデックスビットと一致するときヒット信号を有効にする比較器と、
   前記タグＲＡＭのインデックスと同一インデックスに代替アドレスが登録され、アクセスされたアドレスのインデックスに応じて代替アドレスが読み出されるデータＲＡＭと、
   前記ヒット信号が無効のとき前記アクセスされたアドレスを選択し、前記ヒット信号が有効のとき前記データＲＡＭから読み出された代替アドレスを選択するセレクタと、
   を備えることを特徴とする不良アドレス変換装置。
3. 請求項２に記載の不良アドレス変換装置において、
   前記タグＲＡＭは、不良アドレス用フラグとキャッシュ用フラグを備え、前記インデックスのブロックに、前記不良アドレスのノンインデックスビットが登録されたときは不良アドレス用フラグが有効となり、キャッシュされたデータのアドレスのノンインデックスビットが登録されるときはキャッシュ用フラグが有効となり、
   前記データＲＡＭは、前記インデックスのブロックに前記代替アドレス又はキャッシュデータが登録され、
   アクセスされたアドレスのインデックスビットが、前記不良アドレス用フラグが有効なインデックスと一致し、且つ前記ヒット信号が有効なときは、前記データＲＡＭから読み出された前記代替アドレスが前記セレクタから出力され、
   アクセスされたアドレスのインデックスビットが、前記キャッシュ用フラグが有効なインデックスと一致し、且つ前記ヒット信号が有効なときは、前記データＲＡＭからキャッシュデータが読み出される、
   ことを特徴とする不良アドレス変換装置。
4. 請求項３に記載の不良アドレス変換装置において、
   前記タグＲＡＭは、さらに代替キャッシュ用フラグを備え、前記インデックスのブロックに、前記代替アドレスでキャッシュされた不良アドレスのノンインデックスビットが登録されたときは該代替キャッシュ用フラグが有効となり、
   前記データＲＡＭは、前記インデックスのブロックにさらに前記代替アドレスでキャッシュされたキャッシュデータが登録され、
   アクセスされたアドレスのインデックスビットが、前記キャッシュ用フラグと前記代替キャッシュ用フラグが有効なインデックスと一致し、且つ前記ヒット信号が有効なときは、前記データＲＡＭから前記代替アドレスでキャッシュされたキャッシュデータが読み出される、
   ことを特徴とする不良アドレス変換装置。
   

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