JP2009266258A - Semiconductor device - Google Patents

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悟 半澤
Hitoshi Kume
均 久米
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元康 寺尾
Tomonori Sekiguchi
知紀 関口
Makoto Saen
真 佐圓
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a highly reliable large capacity phase change memory module. <P>SOLUTION: A semiconductor device includes a memory array having a structure in which a storage layer using a chalcogenide material and a memory cell constituted of a diode are stacked, and initialization condition and a rewriting condition are changed in accordance with the layer where a selected memory cell is located. A current mirror circuit is selected in accordance with an operation, and the initialization condition and the rewriting condition (here, reset condition) are changed in accordance with the operation by a control mechanism of the reset current in a voltage selection circuit and the current mirror circuit. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は半導体装置に関し、記憶情報に対応して抵抗値に差ができる素子から成るメモリセルを含む記憶装置、特に、カルコゲナイド材料の状態変化を利用して情報を記憶し、カルコゲナイド材料の状態に応じた抵抗値の差を検出して情報を弁別するメモリセルを用いた相変化メモリを含む記憶装置に適用して有効な技術に関する。   The present invention relates to a semiconductor device, and more particularly to a memory device including a memory cell including an element that can have a difference in resistance value corresponding to memory information, and more particularly, to store information by utilizing a state change of a chalcogenide material and to change the state of the chalcogenide material. The present invention relates to a technique effective when applied to a storage device including a phase change memory using a memory cell that detects a difference in resistance value and discriminates information.

本発明者が検討した技術として、例えば、相変化メモリを含む半導体装置においては、以下の技術が考えられる。記憶素子は、少なくともアンチモン（Ｓｂ）とテルル（Ｔｅ）を含むＧｅ−Ｓｂ−Ｔｅ系、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ系などのカルコゲナイド材料（または、相変化材料）を記録層の材料として用いている。また、選択素子はダイオードを用いている。カルコゲナイド材料とダイオードを用いた相変化メモリのアレイ構成は、例えば、非特許文献１で述べられている。   As a technique studied by the present inventors, for example, the following techniques are conceivable in a semiconductor device including a phase change memory. The memory element uses a chalcogenide material (or phase change material) such as Ge—Sb—Te system or Ag—In—Sb—Te system containing at least antimony (Sb) and tellurium (Te) as a material of the recording layer. Yes. The selection element uses a diode. An array configuration of a phase change memory using a chalcogenide material and a diode is described in Non-Patent Document 1, for example.

図２は、非特許文献１のFigure 26.1.2に記載されたメモリコア構成からローカル・セル・アレイＬＣＡを抜粋した図である。（ｎ＋１）本のローカル・ビット線ＬＢＬ０〜ＬＢＬｎと、（ｎ＋１）本のワード線ＷＬ０〜ＷＬｎとの交点に、相変化材料を用いた抵抗性記憶素子Ｒと選択用ダイオードＤとが直列接続されたメモリセルＭＣ００〜ＭＣｎｎが配置される。ローカル・ビット線ＬＢＬ０〜ＬＢＬｎの各々は、ＮＭＯＳトランジスタＭＮＹＳ０〜ＭＮＹＳｎを介してグローバル・ビット線ＧＢＬ０に接続される。トランジスタＭＮＹＳ０〜ＭＮＹＳｎは、夫々のゲート電極に接続されたローカル・カラム選択信号ＬＹ０〜ＬＹｎによって制御される。すなわち、トランジスタＭＮＹＳ０〜ＭＮＹＳｎの何れか一つが活性化されて導通することにより、ローカル・ビット線ＬＢＬ０〜ＬＢＬｎの何れか一つがグローバル・ビット線ＧＢＬ０に電気的に接続される。なお、ローカル・ビット線ＬＢＬ０〜ＬＢＬｎと接地電極ＶＳＳとの間には、ＮＭＯＳトランジスタＭＮＤ０〜ＭＮＤｎが夫々挿入される。トランジスタＭＮＤ０〜ＭＮＤｎは、夫々のゲート電極に接続されたローカル・ビット線放電信号ＬＢＬＤＩＳにより制御される。   FIG. 2 is a diagram in which the local cell array LCA is extracted from the memory core configuration described in FIG. 26.1.2 of Non-Patent Document 1. A resistive memory element R using a phase change material and a selection diode D are connected in series at intersections of (n + 1) local bit lines LBL0 to LBLn and (n + 1) word lines WL0 to WLn. Memory cells MC00 to MCnn are arranged. Each of local bit lines LBL0 to LBLn is connected to global bit line GBL0 via NMOS transistors MNYS0 to MNYSn. The transistors MNYS0 to MNYSn are controlled by local column selection signals LY0 to LYn connected to the respective gate electrodes. That is, any one of the transistors MNYS0 to MNYSn is activated and becomes conductive, whereby any one of the local bit lines LBL0 to LBLn is electrically connected to the global bit line GBL0. Note that NMOS transistors MND0 to MNDn are inserted between the local bit lines LBL0 to LBLn and the ground electrode VSS, respectively. Transistors MND0 to MNDn are controlled by local bit line discharge signal LBLDIS connected to the respective gate electrodes.

非特許文献２には、記憶情報を１０年間保持できる温度条件が記載されている。同文献によれば、カルコゲナイド材料にインジウム（Ｉｎ）を添加することにより、動作可能な温度範囲が８５℃〜１０５℃から１５０℃にまで拡大される。動作可能な温度範囲が拡がることにより、相変化メモリの適用範囲が拡がる。   Non-Patent Document 2 describes a temperature condition in which stored information can be retained for 10 years. According to this document, by adding indium (In) to the chalcogenide material, the operable temperature range is expanded from 85 ° C. to 105 ° C. to 150 ° C. As the operable temperature range is expanded, the application range of the phase change memory is expanded.

「アイ・イー・イー・イー、インターナショナル・ソリッド・ステート・サーキット・カンファレンス、ダイジェスト・オブ・テクニカル・ペーパーズ（ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ-Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ, Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ）」、（米国）、２００７年、ｐ．４７２−４７３“IEE International, International Solid State Circuit Conference, Digest of Technical Papers” (USA), 2007, “International International Solid-State Circuits Conference, Digest of Technical Papers”. p. 472-473 「アイ・イー・イー・イー、インターナショナル・エレクトロン・デバイス・ミーティング、ダイジェスト・オブ・テクニカル・ペーパーズ（ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ, Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ）」、（米国）、２００７年、ｐ．３０７−３１０“IEE International Electronic Device Meeting, Digest of Technical Papers” (USA), 2007, p. 307-310

本願発明者等は、本願に先立ち、カルコゲナイド材料からなる記録層とダイオードを用いた相変化メモリの大容量化を検討した。特に、ＮＡＮＤフラッシュ・メモリで採用されているＭｏｓｔｌｙ Ｇｏｏｄ Ｍｅｍｏｒｙ方式と呼ばれるアーキテクチャを相変化メモリに適用することを検討した。始めに、Ｍｏｓｔｌｙ Ｇｏｏｄ Ｍｅｍｏｒｙ方式について、以下に簡単に説明する。   Prior to the present application, the inventors of the present application examined increasing the capacity of a phase change memory using a recording layer made of a chalcogenide material and a diode. In particular, the application of an architecture called Mostly Good Memory system adopted in NAND flash memory to phase change memory was examined. First, the Mostly Good Memory system will be briefly described below.

Ｍｏｓｔｌｙ Ｇｏｏｄ Ｍｅｍｏｒｙ方式とは、チップ・ベンダがメモリ・チップの検査を行い、任意の領域毎に、該当する領域が有効か無効かの情報を記録した状態でメモリ・チップをパッケージングして出荷する方式である。ここで、任意の領域とは消去動作が行われる領域、すなわちブロックである。例えば８ギガ・ビットＮＡＮＤフラッシュ・メモリは、図３に示したように、２０４８個のブロックを有し、１１ビットのブロック・アドレス信号ＢＡ［１６：６］で選択される。各ブロックは、６４個のページで構成され、６ビットのページ・アドレス信号ＰＡ［５：０］で選択される。これらのページは、記憶情報が書込まれる２キロ・バイトのメイン領域ＭＦＤと、誤り訂正符号のチェック・ビット等が書込まれる６４バイトのスペア領域ＳＦＤとで夫々構成される。各ページ内のビットには、１２ビットのカラム・アドレス信号ＣＡ［１１：０］を用いてバイト単位でアクセス可能である。したがって、ブロック毎のメモリ容量は、１３２キロ・バイト（＝１２８キロ・バイト＋４キロ・バイト）である。チップ・ベンダは、領域情報（以下では、ブロック情報と呼ぶ。）をメイン領域と同じ形状のメモリセルで形成されたスペア領域、より具体的には、１ページ目と２ページ目のカラム・アドレス２０４８で選択される領域に書き込む。エンド・ユーザーはシステム起動時に、このような領域情報を確認することによって、無効領域（以下では、バッド・ブロック＝Ｂａｄ Ｂｌｏｃｋ）を破棄し、有効領域（以下では、グッド・ブロック＝Ｇｏｏｄ Ｂｌｏｃｋ）のみを使用することができる。   In the Mostly Good Memory method, the chip vendor inspects the memory chip, and for each area, the memory chip is packaged and shipped with information indicating whether the corresponding area is valid or invalid. It is a method. Here, the arbitrary area is an area where an erasing operation is performed, that is, a block. For example, as shown in FIG. 3, an 8-Gigabit NAND flash memory has 2048 blocks and is selected by an 11-bit block address signal BA [16: 6]. Each block is composed of 64 pages and is selected by a 6-bit page address signal PA [5: 0]. These pages are each composed of a 2-kilobyte main area MFD in which stored information is written, and a 64-byte spare area SFD in which check bits of an error correction code are written. Bits in each page can be accessed in byte units using a 12-bit column address signal CA [11: 0]. Therefore, the memory capacity for each block is 132 kilobytes (= 128 kilobytes + 4 kilobytes). The chip vendor uses area information (hereinafter referred to as block information) as a spare area formed by memory cells having the same shape as the main area, more specifically, column addresses for the first and second pages. Write to the area selected in 2048. The end user confirms such area information when starting the system, thereby discarding the invalid area (hereinafter, bad block = Bad Block) and only the valid area (hereinafter, good block = Good Block). Can be used.

図４は、製造時の初期不良による無効ブロックの確認手順を具体的に示している。ブロックを選択するためのアドレス信号ＢＡを順に遷移させながら、１ページ目と２ページ目のカラム・アドレス２０４８で選択されるスペア領域に書込まれた情報を読出し、当該ブロックの状態を確認する。無効を示す情報（ここでは、２バイトの全てがデータ‘０’）が書込まれていた場合、初期無効ブロック・テーブル（Ｉｎｉｔｉａｌ Ｉｎｖａｌｉｄ Ｂｌｏｃｋ Ｔａｂｌｅ）にその旨を記録する。システム稼動中は、このブロック・テーブルを参照しながら、グッド・ブロックのビットに選択的にアクセスする。   FIG. 4 specifically shows a procedure for checking an invalid block due to an initial failure during manufacturing. While sequentially changing the address signal BA for selecting a block, the information written in the spare area selected by the column address 2048 on the first page and the second page is read, and the state of the block is confirmed. When information indicating invalidity (here, all of 2 bytes are data ‘0’) is written, that fact is recorded in an initial invalid block table (Initial Invalid Block Table). While the system is operating, the bits of the good block are selectively accessed while referring to this block table.

このようなバッド・ブロックの確認と選択的なメモリ・アクセスを行うＭｏｓｔｌｙ Ｇｏｏｄ Ｍｅｍｏｒｙ方式ことにより、エンド・ユーザーは不良ビットを含む相変化メモリを、誤動作なく使用することが可能となる。また、チップ・ベンダは、メイン領域と同じ形状の小面積メモリセルで形成されたスペア領域に領域情報を書き込むことにより、高集積な大容量ＮＡＮＤフラッシュ・メモリを安定的に供給することが可能となる。さらに、モジュール・ベンダは、高集積かつ高信頼な大容量ＮＡＮＤフラッシュ・メモリ・モジュールを供給することが可能となる。   The Mostly Good Memory system that performs such bad block check and selective memory access enables an end user to use a phase change memory including a defective bit without malfunction. In addition, chip vendors can stably supply highly integrated large-capacity NAND flash memory by writing region information in a spare region formed by a small area memory cell having the same shape as the main region. Become. Furthermore, the module vendor can supply a highly integrated and highly reliable large-capacity NAND flash memory module.

しかし、カルコゲナイド材料で構成された抵抗性記憶素子を用いた相変化メモリにＭｏｓｔｌｙ Ｇｏｏｄ Ｍｅｍｏｒｙ方式を適用することを検討したところ、次の問題を見出した。すなわち、相変化メモリをモジュール化する顧客が行う半田リフローにおいて、相変化メモリは２００℃以上の状態に晒される。このような熱負荷によって、ブロック情報が失われてしまう虞があることが判明した。ブロック情報が消失された場合、エンド・ユーザーは不良ビットを含むバッド・ブロックを認識することができないので、システムの誤動作を引き起こす虞がある。仮に耐熱性の優れたフラッシュ・メモリを用いてブロック情報を記憶しようとすると、フラッシュ・メモリの製造工程が追加されるので、製造コストが増加する。また、ポリシリコン抵抗を用いた光学的フューズを適用した場合、相変化メモリの大容量化に応じてフューズの数が増加するので、セル占有率を低下させてしまう。したがって、相変化メモリのブロック情報は、半田リフロー後に書込まれることが望まれる。   However, when the application of the Mostly Good Memory method to a phase change memory using a resistive memory element made of a chalcogenide material was examined, the following problem was found. That is, in the solder reflow performed by the customer who modularizes the phase change memory, the phase change memory is exposed to a state of 200 ° C. or higher. It has been found that block information may be lost due to such a heat load. If the block information is lost, the end user cannot recognize a bad block including a bad bit, which may cause the system to malfunction. If an attempt is made to store block information using a flash memory having excellent heat resistance, a manufacturing process of the flash memory is added, resulting in an increase in manufacturing cost. In addition, when an optical fuse using a polysilicon resistor is applied, the number of fuses increases as the capacity of the phase change memory increases, so that the cell occupancy decreases. Therefore, it is desired that the block information of the phase change memory is written after the solder reflow.

このような製造工程における熱負荷に関する課題は、相変化メモリだけに限定されず、固体電解質メモリ、ＲｅＲＡＭ、ＭＲＡＭなどの抵抗値により記憶情報を保持する他の素子にも想定される。   The problem relating to the heat load in such a manufacturing process is not limited to the phase change memory, but is assumed for other elements that hold stored information by resistance values such as a solid electrolyte memory, ReRAM, and MRAM.

そこで、本発明の目的は、このような問題を鑑み、抵抗値により記憶情報を保持する不揮発メモリにおいて、熱負荷を受ける製造工程後にブロック情報を書き込む不揮発メモリ・モジュール製造方法を提供することにある。本発明の前記の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   Accordingly, in view of such problems, an object of the present invention is to provide a nonvolatile memory module manufacturing method in which block information is written after a manufacturing process that receives a thermal load in a nonvolatile memory that retains stored information by a resistance value. . The above object and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。   Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.

複数の第１メモリセルで構成され第１及び第２の領域を有する複数の不揮発メモリ・チップを、基板に実装し不揮発メモリ・モジュールとする第１の工程と、第１の工程の後に、第１の領域における前記複数の第１メモリセルの不良ビット情報である第１の情報を前記第２の領域に書きこむ第２の工程とを有することを特徴とする不揮発メモリ・モジュールの製造方法である。   A first step of mounting a plurality of non-volatile memory chips composed of a plurality of first memory cells and having first and second regions on a substrate to form a non-volatile memory module, and after the first step, And a second step of writing first information, which is defective bit information of the plurality of first memory cells in one region, into the second region. is there.

または、複数の第１メモリセルで構成される第１及び第２の領域と第２メモリセルで構成される第３の領域とを有する複数の不揮発メモリ・チップのそれぞれに対し、不良ビットの位置を抽出するための検査を行う第１の工程と、不揮発メモリ・チップを基板に実装する際に第２の領域に書き込まれる検査の結果を、複数の不揮発メモリの外部の記憶媒体に保存する第２の工程と、複数のメモリセルのそれぞれについて、デバイスＩＤを第３の領域に書き込む第３の工程とを有することを特徴とする不揮発メモリの製造方法である。   Alternatively, the position of the defective bit for each of the plurality of nonvolatile memory chips having the first and second regions composed of the plurality of first memory cells and the third region composed of the second memory cells. A first step of performing an inspection for extracting the data and a result of the inspection written in the second area when the nonvolatile memory chip is mounted on the substrate are stored in a storage medium outside the plurality of nonvolatile memories. And a third step of writing the device ID into the third region for each of the plurality of memory cells.

さらには、複数のメモリセルを有する不揮発メモリにおいて、第１の記憶素子を有する複数の第１メモリセルで構成され、不揮発メモリの外部から供給される第１の情報を保存するための第１の領域と、複数の第１メモリセルで構成され、第１の領域における複数の第１メモリセルの不良ビット情報である第２の情報を記憶するための第２の領域と、第２の記憶素子を有する複数の第２メモリセルで構成され、第１の領域における複数のデバイスＩＤである第３の情報を記憶するための第３の領域とを有し、第２の記憶素子が記憶情報を保持できる温度は、第１の記憶素子が記憶情報を保持できる温度よりも高温であることを特徴とする不揮発メモリである。   Further, in the nonvolatile memory having a plurality of memory cells, the first memory cell is configured by a plurality of first memory cells having a first storage element, and stores first information supplied from outside the nonvolatile memory. A second region for storing second information, which is composed of a region, a plurality of first memory cells, and which is second bit information that is defective bit information of the plurality of first memory cells in the first region; And a third region for storing third information which is a plurality of device IDs in the first region, and the second storage element stores the stored information. The non-volatile memory is characterized in that the temperature that can be held is higher than the temperature at which the first memory element can hold stored information.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、高信頼な大容量不揮発メモリを実現することができる。   A brief description of the effects obtained by typical inventions among the inventions disclosed in this application can realize a highly reliable large-capacity nonvolatile memory.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof will be omitted. The circuit elements constituting each functional block of the embodiment are not particularly limited, but are formed on a semiconductor substrate such as single crystal silicon by a known integrated circuit technology such as a CMOS (complementary MOS transistor). .

なお、実施の形態では、ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の一例としてＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いる。図面において、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）にはゲートに矢印の記号を付すことで、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）と区別することとする。図面にはＭＯＳトランジスタの基板電位の接続は特に明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。
（実施の形態１）
本実施の形態は、記憶素子にカルコゲナイド材料を用いた相変化メモリを用いたモジュール製造方法を提供する。本製造方法は具体的には、メモリを検査してから半田リフローを行ってモジュール化した後に、先の検査結果に基づくブロック情報をデータ記憶領域（ここでは、図３に示したメイン領域）と同じメモリセルで構成された冗長領域（ここでは、図３に示したスペア領域）に書き込むような工程を辿る。
《メモリアレイの構成》
まず、本実施の形態における相変化メモリのアレイ構成と、その相変化メモリを用いたモジュール製造方法を説明する。図１は、本発明による実施の形態１の半導体装置において、それに含まれる抵抗性記憶素子を用いた相変化メモリのアレイの構成例を示す図である。本相変化メモリアレイは、ユーザー領域ＵＦＤとベンダ領域ＢＦＤの二つの領域で構成される。ユーザー領域ＵＦＤは図２に示したように、カルコゲナイド材料からなる記録層とセル選択用のダイオードで構成されたメモリセルがアレイ状に配置された構成である。図３に示したように、メイン領域ＭＦＤとスペア領域ＳＦＤからなる複数のページを用いて、ブロックＢＬＫが形成される。本ユーザー領域ＵＦＤは、８本の入出力線ＩＯ０〜ＩＯ７を介して外部装置との間で記憶情報の授受を行う。一方のベンダ領域ＢＦＤは、半田リフロー時に２００℃以上の熱負荷を受けても記憶情報が保持されるようなメモリセルで構成される。このメモリセルは、例えば、フローティング・ゲート型もしくはチャージ・トラップ型のフラッシュ・メモリセル、ポリシリコン配線の断線やゲート酸化膜の絶縁破壊を利用したフューズなどで構成される。本ベンダ領域ＢＦＤも、ユーザー領域ＵＦＤと同様に８本の入出力線ＩＯ０〜ＩＯ７を介して外部装置との間で記憶情報の授受を行う。 Note that, in the embodiment, a MOS (Metal Oxide Semiconductor) transistor is used as an example of a MISFET (Metal Insulator Semiconductor Field Effect Transistor). In the drawing, a P-channel MOS transistor (PMOS transistor) is distinguished from an N-channel MOS transistor (NMOS transistor) by adding an arrow symbol to the gate. Although the connection of the substrate potential of the MOS transistor is not particularly specified in the drawing, the connection method is not particularly limited as long as the MOS transistor can operate normally.
(Embodiment 1)
This embodiment provides a module manufacturing method using a phase change memory using a chalcogenide material for a memory element. Specifically, in this manufacturing method, after inspecting the memory and performing solder reflow to form a module, the block information based on the previous inspection result is stored in the data storage area (here, the main area shown in FIG. 3). A process of writing in a redundant area (here, the spare area shown in FIG. 3) composed of the same memory cell is followed.
<Configuration of memory array>
First, the array configuration of the phase change memory and the module manufacturing method using the phase change memory in the present embodiment will be described. FIG. 1 is a diagram showing a configuration example of an array of phase change memory using a resistive memory element included in the semiconductor device according to the first embodiment of the present invention. The phase change memory array includes two areas, a user area UFD and a vendor area BFD. As shown in FIG. 2, the user area UFD has a configuration in which memory cells including a recording layer made of a chalcogenide material and a cell selection diode are arranged in an array. As shown in FIG. 3, a block BLK is formed using a plurality of pages including a main area MFD and a spare area SFD. This user area UFD exchanges stored information with external devices via eight input / output lines IO0 to IO7. One vendor region BFD is formed of memory cells that retain stored information even when subjected to a thermal load of 200 ° C. or higher during solder reflow. This memory cell is constituted by, for example, a floating gate type or charge trap type flash memory cell, a fuse utilizing disconnection of polysilicon wiring or dielectric breakdown of a gate oxide film. Similarly to the user area UFD, the vendor area BFD also exchanges stored information with external devices via the eight input / output lines IO0 to IO7.

ここで、メイン領域ＭＦＤは、外部装置からの情報を記憶するための領域である。また、スペア領域は、メイン領域ＭＦＤのメモリセルについてのバッド・ブロック情報を書き込むための領域であり、ベンダ領域はメモリ・チップのデバイスＩＤを書き込むための領域である。   Here, the main area MFD is an area for storing information from an external device. The spare area is an area for writing bad block information for the memory cells in the main area MFD, and the vendor area is an area for writing a device ID of the memory chip.

以上のメモリアレイの構成には、次に挙げるような特徴がある。
第１の特徴は、バッド・ブロック情報が書き込まれるスペア領域ＳＦＤが、メイン領域ＭＦＤと同じ素子である、相変化メモリで構成されているという点である。このため、スペア領域ＳＦＤをフラッシュ・メモリで構成する場合と比較して、製造コストを増大することなくバッド・ブロック情報を記憶することが可能である。また、ポリシリコンを用いた光学的フューズを用いた場合と比較して、セル占有率を低下させることなくバッド・ブロック情報を記憶できるという効果がある。 The configuration of the above memory array has the following characteristics.
The first feature is that the spare area SFD in which bad block information is written is composed of a phase change memory, which is the same element as the main area MFD. For this reason, it is possible to store bad block information without increasing the manufacturing cost as compared with the case where the spare area SFD is configured by a flash memory. Further, as compared with the case where an optical fuse using polysilicon is used, there is an effect that bad block information can be stored without reducing the cell occupation rate.

第２の特徴は、メモリ・チップのデバイスＩＤが書き込まれる領域であるベンダ領域ＢＦＤが、製造工程における熱負荷によっても記憶情報を保持する素子により構成されるという点である。この素子の特徴により、製造工程中で熱負荷を受けてもデバイスＩＤを保持することが可能となるため、熱負荷によるデバイスＩＤの情報の喪失を防止することができる。このように、メイン領域ＭＦＤ、スペア領域ＳＦＤを同一の記憶素子で構成し、ベンダ領域をメイン領域及びスペア領域より高温まで記憶情報を保持できる素子で構成することで、スペア領域を高温まで記憶情報を保持できる素子にしなくても良いため、素子の小面積化又は製造工程の簡略化が可能であるという効果がある。   The second feature is that the vendor area BFD, which is an area in which the device ID of the memory chip is written, is composed of elements that retain stored information even by a thermal load in the manufacturing process. Due to the feature of this element, it becomes possible to hold the device ID even when subjected to a thermal load during the manufacturing process, and thus it is possible to prevent the loss of the device ID information due to the thermal load. As described above, the main area MFD and the spare area SFD are configured by the same storage element, and the vendor area is configured by an element capable of holding the storage information up to a temperature higher than that of the main area and the spare area. Therefore, there is an effect that the area of the element can be reduced or the manufacturing process can be simplified.

デバイスＩＤに基づいてバッド・ブロック情報をスペア領域ＳＦＤに書き込む方法については、後述する。
《メモリ・モジュールの製造工程》
図５は、図１に示したメモリアレイを用いた相変化メモリ・モジュールの製造工程を示している。同図では、チップ・ベンダ側の工程とモジュール・ベンダ側の工程が夫々示されている。まず、チップ・ベンダは、前工程にてシリコン・ウェハ上に図１に示したメモリアレイを作成し、ウェハ状態のメモリとする。 A method of writing bad block information to the spare area SFD based on the device ID will be described later.
《Memory module manufacturing process》
FIG. 5 shows a manufacturing process of a phase change memory module using the memory array shown in FIG. In the drawing, the process on the chip vendor side and the process on the module vendor side are shown. First, the chip vendor creates the memory array shown in FIG. 1 on the silicon wafer in the previous process and uses it as a memory in the wafer state.

その後、ウェハ状態のメモリを検査する。この検査は、３つの工程からなる。第１に、全ビットの動作を確認し、不良ビットを含むバッド・ブロックを同定する動作検査が行われる。第２に、動作検査によって得られた、不良ビットを含むバッド・ブロックの情報を保存するブロック情報保存が行われる。この、バッド・ブロックの情報は、後述するようにハード・ディスク・ドライブ等の外部の記憶媒体に保存され、後にモジュール・ベンダがスペア領域ＳＦＤにバッド・ブロック情報を書き込む際に利用される。最後に、メモリに固有のＩＤであるデバイスＩＤが、図１に示したベンダ領域ＢＦＤに書込まれる。   Thereafter, the memory in the wafer state is inspected. This inspection consists of three steps. First, an operation test is performed to check the operation of all bits and identify bad blocks containing bad bits. Secondly, block information storage is performed to store bad block information including defective bits obtained by the operation inspection. The bad block information is stored in an external storage medium such as a hard disk drive, as will be described later, and is used later when the module vendor writes bad block information in the spare area SFD. Finally, a device ID, which is an ID unique to the memory, is written in the vendor area BFD shown in FIG.

以上の検査工程の終了後、シリコン・ウェハはチップに分割する工程においてメモリ・チップ状態とされ、その後パッケージに封入される。パッケージに封入する工程までを、チップ・ベンダが行う。以上の製造工程には、次に挙げる特徴がある。   After completion of the above inspection process, the silicon wafer is brought into a memory chip state in a process of dividing the silicon wafer into chips, and then sealed in a package. The chip vendor performs the process up to the process of encapsulating the package. The above manufacturing process has the following characteristics.

第１の特徴は、動作検査で得られたバッド・ブロック情報を、メモリの外部の記憶媒体に保存する工程を有する点である。この特徴により、後にモジュール・ベンダにより半田リフロー等の工程が行われても、この時点ではスペア領域ＳＦＤにバッド・ブロック情報が記憶されていないので、熱負荷によりバッド・ブロック情報が消失しないというという効果がある。   The first feature is that it includes a step of storing bad block information obtained by the operation test in a storage medium outside the memory. Due to this feature, even if a process such as solder reflow is performed later by a module vendor, the bad block information is not stored in the spare area SFD at this time, so that the bad block information is not lost due to a thermal load. effective.

第２の特徴は、デバイスＩＤをベンダ領域ＢＦＤに記憶する工程を有する点である。この特徴により、デバイスＩＤは後の半田リフロー等の工程でも失われない領域に記憶されるので、デバイスＩＤを参照することで、スペア領域に書き込むバッド・ブロック情報を外部の記憶媒体から得ることができるという効果がある。   The second feature is that it includes a step of storing the device ID in the vendor area BFD. Because of this feature, the device ID is stored in an area that will not be lost in a subsequent process such as solder reflow. Therefore, by referring to the device ID, bad block information to be written in the spare area can be obtained from an external storage medium. There is an effect that can be done.

上記の検査からブロック情報保存までの工程と、デバイスＩＤの保存とは、順不同に行うことが可能である。   The steps from the inspection to the block information storage and the device ID storage can be performed in any order.

また、パッケージ封入もブロック情報の保存及びデバイスＩＤの保存を行う前に行うことも可能である。但し、本実施例のようにブロック情報の保存及びデバイスＩＤの保存をした後で行うことで、パッケージ封入後に書き込みの工程を設ける必要がないため、工程が煩雑にならないという効果がある。   Further, it is possible to enclose the package before saving the block information and the device ID. However, since the block information is stored and the device ID is stored as in the present embodiment, there is no need to provide a writing process after the package is enclosed, so that the process is not complicated.

次に、モジュール・ベンダ側の工程に移る。モジュール・ベンダはまず、前述のパッケージに封入されたメモリ・チップを基板に実装し、メモリ・モジュールの組み立てを行う。この工程内において、半田リフローを行う工程があるため、相変化素子に記憶された記憶情報は、半田リフローの熱負荷で消失するおそれがある。その後、ベンダ領域ＢＦＤに記憶されたデバイスＩＤと、前述の記憶媒体に記憶されたバッド・ブロック情報とを照合し、先にチップ・ベンダが検査したバッド・ブロック情報を取得する。最後に、取得したバッド・ブロック情報を、図１に示したスペア領域に書き込む。   Next, the process moves to the module vendor side. First, the module vendor mounts the memory chip enclosed in the above-described package on a substrate, and assembles the memory module. Since there is a step of performing solder reflow in this step, the stored information stored in the phase change element may be lost due to the thermal load of solder reflow. Thereafter, the device ID stored in the vendor area BFD is compared with the bad block information stored in the storage medium to obtain the bad block information previously inspected by the chip vendor. Finally, the acquired bad block information is written into the spare area shown in FIG.

以上の製造工程には、次に挙げるような特徴がある。   The above manufacturing process has the following characteristics.

第１の特徴は、バッド・ブロック情報の書き込みが組み立て工程の後に行われる点である。この特徴により、熱負荷を受ける工程の後でバッド・ブロック情報が書き込まれるため、熱負荷による情報の消失のおそれが無く、確実にバッド・ブロック情報を記憶することができる。   The first feature is that bad block information is written after the assembly process. Due to this feature, bad block information is written after the process of receiving a heat load, so that there is no risk of information loss due to the heat load, and the bad block information can be stored reliably.

第２の特徴は、ベンダ領域ＢＦＤに記憶されたデバイスＩＤを照合して、記憶媒体に記憶されたバッド・ブロック情報を取得する点にある。このように、熱負荷を受けても記憶情報を保持できるベンダ領域ＢＦＤにデバイスＩＤが記憶されていることにより、組み立て工程の後にバッド・ブロック情報とデバイスＩＤとを照合することが可能となる。また、バッド・ブロック情報を全てベンダ領域ＢＦＤに記憶する場合と比較して、デバイスＩＤのみをベンダ領域に記憶する方が情報量が少なく、ベンダ領域によるセル面積の増加を抑えることができて有利である。   The second feature is that the device ID stored in the vendor area BFD is collated to obtain bad block information stored in the storage medium. As described above, since the device ID is stored in the vendor area BFD that can hold the stored information even under the heat load, it becomes possible to check the bad block information and the device ID after the assembly process. Compared with the case where all bad block information is stored in the vendor area BFD, it is advantageous to store only the device ID in the vendor area because the amount of information is smaller and the increase in cell area due to the vendor area can be suppressed. It is.

第３の特徴は、バッド・ブロック情報がメモリ・モジュールの外部に記憶されている点にある。外部にバッド・ブロック情報を記憶することで、熱負荷による記憶情報の消失を防ぎ、かつベンダ領域にバッド・ブロック情報を記憶する場合と比較してセル面積の増大を抑えることが可能となる。
《チップ・ベンダにおける相変化メモリの検査》
次に、チップ・ベンダにおける相変化メモリの検査システム及び検査方法を説明する。図６は、本実施の形態における相変化メモリの検査システムの例を示している。本検査システムは、相変化メモリＰＣＭ０、テスト装置ＴＤ０、データ・ベースＤＢで構成される。相変化メモリＰＣＭ０は、図１に示したようにユーザー領域ＵＦＤとベンダ領域ＢＦＤの二つの領域からなるメモリアレイで構成される。テスト装置ＴＤ０は、ウェハ状態で検査を行うための半導体検査装置であり、半導体プローバーや半導体テスター、これらを制御するパーソナル・コンピュータなどで構成される。データ・ベースＤＢは、相変化メモリＰＣＭ０の検査結果を保存するためのものであり、例えばハード・ディスク・ドライブ（Ｈａｒｄ Ｄｉｓｃ Ｄｒｉｖｅ、ＨＤＤ）などで構成され、ベンダ領域ＢＦＤに記憶されるデバイスＩＤと照合することで、メイン領域ＭＦＤのそれぞれのメモリセルについての不良ビット情報を取り出すことが可能となるように、バッド・ブロック情報が保存される。 A third feature is that bad block information is stored outside the memory module. By storing bad block information externally, loss of stored information due to thermal load can be prevented, and an increase in cell area can be suppressed as compared with the case where bad block information is stored in a vendor area.
<Inspection of phase change memory in chip vendor>
Next, a phase change memory inspection system and inspection method in a chip vendor will be described. FIG. 6 shows an example of a phase change memory inspection system according to the present embodiment. This inspection system includes a phase change memory PCM0, a test apparatus TD0, and a data base DB. As shown in FIG. 1, the phase change memory PCM0 includes a memory array including two areas, a user area UFD and a vendor area BFD. The test apparatus TD0 is a semiconductor inspection apparatus for performing inspection in a wafer state, and includes a semiconductor prober, a semiconductor tester, a personal computer that controls these, and the like. The data base DB is for storing the inspection result of the phase change memory PCM0, and is composed of, for example, a hard disk drive (HDD) and the device ID stored in the vendor area BFD and By comparing, bad block information is stored so that defective bit information about each memory cell in the main area MFD can be extracted.

このように、ベンダ領域にデバイスＩＤを記憶する工程によって、ハード・ディスク・ドライブからバッド・ブロック情報を参照し、スペア領域ＳＦＤに書き込むことができるので、ベンダ領域にバッド・ブロック情報を記憶する場合と比べて、セル面積の増大を防ぎつつ、製造工程による熱負荷によるバッド・ブロック情報の喪失を防止できる相変化メモリを実現できる。   In this way, by storing the device ID in the vendor area, the bad block information can be referred to from the hard disk drive and written to the spare area SFD, so that the bad block information is stored in the vendor area. As compared with the above, it is possible to realize a phase change memory capable of preventing the loss of bad block information due to the thermal load caused by the manufacturing process while preventing the cell area from increasing.

テスト装置は、入出力線ＩＯ［７：０］及び制御信号群ＣＭＤを介して相変化メモリＰＣＭ０と接続されている。制御信号群ＣＭＤは、コマンド・ラッチ起動信号ＣＬＥ、チップ起動信号ＣＥＢ、アドレス・ラッチ起動信号ＡＬＥ、ライト起動信号ＷＥＢ、レディー／ビジー信号ＲＢＢなどで構成される。これらの信号の詳細は、相変化メモリの動作と共に後述する。テスト装置は、さらにシステム・バスＳＹＳＢＵＳ０を介して、データ・ベースＤＢとも接続される。   The test apparatus is connected to the phase change memory PCM0 via the input / output lines IO [7: 0] and the control signal group CMD. The control signal group CMD includes a command / latch activation signal CLE, a chip activation signal CEB, an address / latch activation signal ALE, a write activation signal WEB, a ready / busy signal RBB, and the like. Details of these signals will be described later together with the operation of the phase change memory. The test apparatus is further connected to the data base DB via the system bus SYSBUS0.

図７は、図６に示した相変化メモリの検査システムで実行される検査シーケンスを示している。ここでは、説明を簡単のため、一つのチップ当たりの検査シーケンスが示されている。まず、ブロック・アドレスＢＡを０に設定する。次に、ページ・アドレスＰＡを０に設定する。続いて、図１に示したユーザー領域におけるメイン領域とスペア領域に情報‘１’を書き込み、書き込み動作が完了したか否かを確認する。この確認作業は、例えば図９で説明するように、相変化メモリ内部レジスタの値の読出し動作である。正確を期すために、図１０で説明するように書込んだ情報を直接読み出すことも可能である。期待通りに書き込み動作を行うことができれば、情報‘０’の書き込み動作も同様に確認する。両方の情報を正しく書き込むことができれば、ページ・アドレスを１つ繰り上げて、同様の検査を繰り返す。最終ページまで期待通りに記憶情報を書込めた場合は、当該ブロックのビットは全て動作可能である旨を、すなわちグッド・ブロック情報を図６に示したデータ・ベースＤＢに保存する。一方、期待通りに記憶情報を書込めなかった場合は、当該ブロックに不良ビットが含まれる旨を、すなわちバッド・ブロック情報をデータ・ベースＤＢに保存する。以上の検査を、最終ブロックまで繰り返す。   FIG. 7 shows an inspection sequence executed by the phase change memory inspection system shown in FIG. Here, for simplicity of explanation, an inspection sequence per chip is shown. First, the block address BA is set to 0. Next, the page address PA is set to 0. Subsequently, information “1” is written in the main area and the spare area in the user area shown in FIG. 1, and it is confirmed whether or not the write operation is completed. This confirmation operation is, for example, a read operation of the value of the internal register of the phase change memory as described with reference to FIG. For the sake of accuracy, it is also possible to directly read out the written information as described in FIG. If the write operation can be performed as expected, the write operation of information “0” is confirmed in the same manner. If both pieces of information can be written correctly, the page address is incremented by one and the same inspection is repeated. When the storage information can be written as expected up to the last page, the fact that all bits of the block are operable, that is, good block information is stored in the data base DB shown in FIG. On the other hand, if the storage information cannot be written as expected, the fact that the block contains a defective bit, that is, bad block information is stored in the data base DB. The above inspection is repeated until the final block.

なお、図７では、全ビット‘１’或いは‘０’のデータ・パターンを用いて動作確認する場合の例を説明したが、データ・パターンは種々の変形が可能である。例えば、情報‘１’と情報‘０’が交互に並ぶ所謂チェッカー・パターンを用いて動作確認することも可能である。この場合、隣接セル間に生じる干渉の影響も検出できるので、精度の高い検査を行うことができる。   Although FIG. 7 illustrates an example in which the operation is confirmed using the data pattern of all bits “1” or “0”, the data pattern can be variously modified. For example, it is possible to confirm the operation using a so-called checker pattern in which information ‘1’ and information ‘0’ are alternately arranged. In this case, since the influence of interference occurring between adjacent cells can also be detected, a highly accurate inspection can be performed.

図８は、図６に示したデータ・ベースＤＢに保存される検査結果の例を示している。保存される内容は、デバイスＩＤ、ブロック・アドレス、ブロックの状態である。図７で説明したように、ブロック・アドレス毎に全ビット動作可能（Ｇｏｏｄ）か、不良ビットが含まれている（Ｂａｄ）かが保存される。
《相変化メモリの動作》
まず、図９に従い、書き込み動作の例を説明する。ロウ・レベルとなっているコマンド・ラッチ起動信号ＣＬＥをハイ・レベルに駆動し、ハイ・レベルとなっているチップ起動信号ＣＥＢ及びアドレス・ラッチ起動信号ＡＬＥをロウ・レベルに駆動する。この後、第一の書き込みコマンド信号ＰＲＧ１を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）を介して入力すると、ライト起動信号ＷＥＢの立ち上がりエッジによって、第一の書き込みコマンド信号ＰＲＧ１が相変化メモリに取り込まれる。次に、また、ハイ・レベルとなっているコマンド・ラッチ起動信号ＣＬＥをロウ・レベル、ロウ・レベルとなっているアドレス・ラッチ起動信号ＡＬＥをハイ・レベルに夫々駆動して、カラム・アドレスを２回（ＣＡ１、ＣＡ２）、ロウ・アドレスを３回（ＲＡ１、ＲＡ２、ＲＡ３）に分けて順に入力する。これらのアドレスは、ライト起動信号ＷＥＢの立ち上がりエッジによって相変化メモリに取り込まれ、チップ内部ではアドレスのデコードが順次行われる。さらに、ハイ・レベルとなっているアドレス・ラッチ起動信号ＡＬＥをロウ・レベルに駆動して、記憶情報Ｄｉｎ（Ｎ）〜Ｄｉｎ（Ｍ）を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）を介して入力する。続いて、ロウ・レベルとなっているコマンド・ラッチ起動信号ＣＬＥをハイ・レベルに駆動して、第二の書き換えコマンド信号ＰＲＧ２を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）に入力する。この第二の初期化コマンド信号ＰＲＧ２は、ライト起動信号ＷＥＢの立ち上がりエッジによって相変化メモリに取り込まれて、チップ内部で書き換え動作が行われる。なお、書き換え動作において、ハイ・レベルとなっているレディー／ビジー信号ＲＢＢはロウ・レベルに駆動される。書き換え動作を終えて、ロウ・レベルとなっているレディー／ビジー信号ＲＢＢがハイ・レベルに駆動されてから、状態読み出しコマンド信号ＲＤＳを入力する。状態読み出しコマンド信号ＲＤＳは、書き込み起動信号ＷＥＢの立ち上がりエッジにてチップ内部に取り込まれる。さらに、読み出し起動信号ＲＤＢに同期して、チップ内部のレジスタに一時記憶された書き込み後の状態ＲＩＯ０が入出力線Ｉ／Ｏｘ（ｘ＝０〜７）から出力される。 FIG. 8 shows an example of inspection results stored in the data base DB shown in FIG. The saved contents are the device ID, block address, and block status. As described with reference to FIG. 7, whether all bits can be operated (Good) or bad bits are included (Bad) is stored for each block address.
<Operation of phase change memory>
First, an example of a write operation will be described with reference to FIG. The command latch activation signal CLE that is at the low level is driven to a high level, and the chip activation signal CEB and the address latch activation signal ALE that are at a high level are driven to a low level. Thereafter, when the first write command signal PRG1 is input via the input / output line I / Ox (x = 0 to 7), the first write command signal PRG1 is changed to the phase change memory by the rising edge of the write activation signal WEB. Is taken in. Next, the command latch activation signal CLE that is at the high level is driven to the low level, and the address latch activation signal ALE that is at the low level are driven to the high level, respectively. The row address is divided into three times (RA1, RA2, RA3) and input in order, twice (CA1, CA2). These addresses are taken into the phase change memory by the rising edge of the write activation signal WEB, and the addresses are sequentially decoded inside the chip. Further, the address latch activation signal ALE which is at the high level is driven to the low level, and the storage information Din (N) to Din (M) is transferred to the input / output lines I / Ox (x = 0 to 7). Input through. Subsequently, the low-level command latch activation signal CLE is driven to a high level, and the second rewrite command signal PRG2 is input to the input / output line I / Ox (x = 0 to 7). The second initialization command signal PRG2 is taken into the phase change memory by the rising edge of the write activation signal WEB, and a rewrite operation is performed inside the chip. In the rewriting operation, the ready / busy signal RBB that is at a high level is driven to a low level. After the rewrite operation is completed, the ready / busy signal RBB that is at the low level is driven to the high level, and then the state read command signal RDS is input. The state read command signal RDS is taken into the chip at the rising edge of the write activation signal WEB. Further, in synchronization with the read activation signal RDB, the written state RIO0 temporarily stored in the register in the chip is output from the input / output line I / Ox (x = 0 to 7).

次に、図１０に従い、読み出し動作の例を説明する。ロウ・レベルとなっているコマンド・ラッチ起動信号ＣＬＥをハイ・レベルに駆動し、ハイ・レベルとなっているチップ起動信号ＣＥＢ及びアドレス・ラッチ起動信号ＡＬＥをロウ・レベルに駆動する。この後、第一の読み出しコマンド信号ＲＤ１を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）を介して入力すると、ライト起動信号ＷＥＢの立ち上がりエッジによって、第一の読み出しコマンド信号ＲＤ１が相変化メモリに取り込まれる。次に、また、ハイ・レベルとなっているコマンド・ラッチ起動信号ＣＬＥをロウ・レベル、ロウ・レベルとなっているアドレス・ラッチ起動信号ＡＬＥをハイ・レベルに夫々駆動して、カラム・アドレスを２回（ＣＡ１、ＣＡ２）、ロウ・アドレスを３回（ＲＡ１、ＲＡ２、ＲＡ３）に分けて順に入力する。これらのアドレスは、ライト起動信号ＷＥＢの立ち上がりエッジによって相変化メモリに取り込まれ、チップ内部ではアドレスのデコードが順次行われる。さらに、ハイ・レベルとなっているアドレス・ラッチ起動信号ＡＬＥをロウ・レベル、ロウ・レベルとなっているコマンド・ラッチ起動信号ＣＬＥをハイ・レベルに夫々駆動して、第二の読み出しコマンド信号ＲＤ２を入出力線Ｉ／Ｏｘ（ｘ＝０〜７）に入力する。この第二の読み出しコマンド信号ＲＤ２は、ライト起動信号ＷＥＢの立ち上がりエッジによって相変化メモリに取り込まれて、読み出し動作が行われる。なお、読み出し動作において、ハイ・レベルとなっているレディー／ビジー信号ＲＢＢはロウ・レベルに駆動される。メモリアレイから読み出された記憶情報はチップ内部を転送されて、ロウ・レベルとなっているレディー／ビジー信号ＲＢＢがハイ・レベルに駆動されてから、読み出し起動信号ＲＥＢの立ち上がりエッジに同期してＤｏｕｔ（Ｎ）〜Ｄｏｕｔ（Ｍ）の順に出力される。
《モジュール・ベンダにおけるブロック情報の書き込み方法》
次にモジュール・ベンダにおける相変化メモリのブロック情報の書き込み方法を説明する。図１１は、本実施の形態における相変化メモリのブロック情報書き込みシステムの例を示している。本書き込みシステムは、チップ・ベンダ側のデータ・ベースＤＢとネットワークＮＷを介して接続されており、テスト装置ＴＤ１と相変化メモリ・モジュールＰＣＭＭＤＬ０とで構成される。テスト装置ＴＤ１は、システム・バスＳＹＳＢＵＳ１を介して相変化メモリ・モジュールＰＣＭＭＤＬ０と接続される。また、テスト装置ＴＤ１は、プリント基板に半田付けされてモジュール化された相変化メモリの検査を行うための半導体検査装置であり、検査専用ボードや半導体テスター、これらを制御するパーソナル・コンピュータ、システム・バスＳＹＳＢＵＳ１の仕様に応じたインタフェイス回路ブロックなどで構成される。 Next, an example of a read operation will be described with reference to FIG. The command latch activation signal CLE that is at the low level is driven to a high level, and the chip activation signal CEB and the address latch activation signal ALE that are at a high level are driven to a low level. Thereafter, when the first read command signal RD1 is input via the input / output line I / Ox (x = 0 to 7), the first read command signal RD1 is changed to the phase change memory by the rising edge of the write activation signal WEB. Is taken in. Next, the command latch activation signal CLE that is at the high level is driven to the low level, and the address latch activation signal ALE that is at the low level are driven to the high level, respectively. The row address is divided into three times (RA1, RA2, RA3) and input in order, twice (CA1, CA2). These addresses are taken into the phase change memory by the rising edge of the write activation signal WEB, and the addresses are sequentially decoded inside the chip. Further, the address latch start signal ALE that is at a high level is driven to a low level and the command latch start signal CLE that is at a low level is driven to a high level, respectively, and the second read command signal RD2 is driven. Are input to the input / output line I / Ox (x = 0 to 7). The second read command signal RD2 is taken into the phase change memory by the rising edge of the write activation signal WEB, and a read operation is performed. In the read operation, the ready / busy signal RBB that is at a high level is driven to a low level. The storage information read from the memory array is transferred inside the chip and the ready / busy signal RBB, which is at the low level, is driven to the high level, and then is synchronized with the rising edge of the read activation signal REB. It is output in the order of Dout (N) to Dout (M).
<Block information writing method in module vendor>
Next, a method of writing block information in the phase change memory in the module vendor will be described. FIG. 11 shows an example of a block information writing system of the phase change memory in the present embodiment. This writing system is connected to a data base DB on the chip vendor side via a network NW, and includes a test device TD1 and a phase change memory module PCMMDL0. Test device TD1 is connected to phase change memory module PCMMDL0 via system bus SYSBUS1. The test apparatus TD1 is a semiconductor inspection apparatus for inspecting a phase change memory that is soldered to a printed circuit board and modularized. The inspection apparatus board, a semiconductor tester, a personal computer, a system It is composed of an interface circuit block corresponding to the specification of the bus SYSBUS1.

図１２は、相変化メモリ・モジュールＰＣＭＭＤＬ０の構成を示している。相変化メモリ・モジュールＰＣＭＭＤＬ０は、制御回路ＣＴＬ０に、図６に示した構成の相変化メモリＰＣＭ００〜ＰＣＭ０ｎを接続した構成である。制御回路ＣＴＬ０は、システム・バスＳＹＳＢＵＳ１の仕様に応じたインタフェイス回路ブロックと、マイクロプロセッサーやプログラマブル・ロジック・デバイス、フィールド・プログラマブル・ゲート・アレイＦＰＧＡ、アプリケーション・シペシフィック集積回路（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）などで構成され、半導体検査装置から受信した情報に基づいてコマンドや入力データを生成して、ブロック情報を相変化メモリＰＣＭ００〜ＰＣＭ０ｎに書き込む。   FIG. 12 shows the configuration of the phase change memory module PCMMDL0. Phase change memory module PCMMDL0 is configured by connecting phase change memories PCM00 to PCM0n having the configuration shown in FIG. 6 to control circuit CTL0. The control circuit CTL0 includes an interface circuit block according to the specification of the system bus SYSBUS1, a microprocessor, a programmable logic device, a field programmable gate array FPGA, an application specific integrated circuit, and the like. The command and input data are generated based on the information received from the semiconductor inspection apparatus, and the block information is written in the phase change memories PCM00 to PCM0n.

図１１及び図１２に示したシステム・バスＳＹＳＢＵＳ１は、例えばシリアルＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）やインター・インテグレイテッド・サーキッド（Ｉｎｔｅｒ‐Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ、またはＩ２Ｃ）、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）バスなどの仕様に準拠した入出力ペン構成及び電気特性を有する。テスト装置ＴＤ１は図１１に示したように、ネットワークＮＷから検査結果Ｄ１を受信すると、システム・バスＳＹＳＢＵＳ１の仕様に応じた形式の情報Ｄ２に変換して、相変化メモリ・モジュールＰＣＭＭＤＬ０に転送する。情報Ｄ２は、例えば検査結果Ｄ１の他に、ＳＹＳＢＵＳ１の仕様に応じたヘッダＨＤを有する。図１２に示した制御回路ＣＴＬ０は、このような検査結果Ｄ２を受信すると、その内容を解読して、相変化メモリＰＣＭ００〜ＰＣＭ０ｎの仕様に合致する入力信号を生成して、各メモリに転送する。なお、検査結果Ｄ２は、書き込み動作に合わせて適宜分割しても良い。   The system bus SYSBUS1 shown in FIG. 11 and FIG. 12 includes, for example, serial ATA (Serial Advanced Technology Attachment), Inter-Integrated Circuit (I2C), PCI (Peripheral Incorporated specification), Input / output pen configuration and electrical characteristics. As shown in FIG. 11, when the test apparatus TD1 receives the inspection result D1 from the network NW, the test apparatus TD1 converts it into information D2 having a format according to the specification of the system bus SYSBUS1, and transfers it to the phase change memory module PCMMDL0. The information D2 includes, for example, a header HD according to the specification of SYSBUS1 in addition to the inspection result D1. When the control circuit CTL0 shown in FIG. 12 receives such a test result D2, the control circuit CTL0 decodes the contents, generates an input signal that conforms to the specifications of the phase change memories PCM00 to PCM0n, and transfers it to each memory. . The inspection result D2 may be appropriately divided according to the writing operation.

図１３は、図５に示した製造工程における半田リフロー後の工程を示している。同図の工程は、説明を簡単にするために、一つの相変化メモリの処理である。まず、図１に示したベンダ領域ＢＦＤに記憶されているデバイスＩＤを読出し、図１１に示したネットワークＮＷを介してチップ・ベンダ側にあるデータ・ベースＤＢに保管されている情報との照合を行う。次に、当該デバイスの検査結果をデータ・ベースＤＢから取得して、ブロック情報を書き込む。始めに、ブロック・アドレスＢＡが０（１０進数）の領域に状態を書き込む。すなわち、カラム・アドレス２０４８、ブロック・アドレス０、ページ・アドレス０で選択される１バイトの領域にブロック情報を書き込む。この領域は、図１に示したユーザー領域ＵＦＤ内にありスペア領域であり、メイン領域と小面積のメモリセルで構成されている。同じ当該ブロックのビットが全て動作する場合は、グッド・ブロック情報（ここでは、全ビット１）を書き込む。一方、当該ブロックに不良ビットが含まれる場合は、バッド・ブロック情報を書き込む。バッド・ブロック情報は、全ビット０以外のデータ・パターンであれば良いが、例えば、全ビット０である。同様の情報を、カラム・アドレス２０４８、ブロック・アドレス０、ページ・アドレス１で選択される１バイトの領域に書き込む。このような動作を、ブロック・アドレスを１つ繰り上げながら、全ブロックに行う。図１４は、ブロック情報を記録する際の書き込み動作におけるタイミング・チャートを示している。同図は図９に示したタイミング・チャートに準拠しており、１バイトのデータの書き込む動作が行われている。   FIG. 13 shows a process after solder reflow in the manufacturing process shown in FIG. The process shown in the figure is a process of one phase change memory for the sake of simplicity. First, the device ID stored in the vendor area BFD shown in FIG. 1 is read and collated with information stored in the data base DB on the chip vendor side via the network NW shown in FIG. Do. Next, the inspection result of the device is acquired from the data base DB, and the block information is written. First, the state is written in the area where the block address BA is 0 (decimal number). That is, block information is written in a 1-byte area selected by column address 2048, block address 0, and page address 0. This area is a spare area in the user area UFD shown in FIG. 1, and is composed of a main area and a small area memory cell. When all the bits of the same block operate, good block information (here, all bits 1) is written. On the other hand, if the block includes a defective bit, bad block information is written. The bad block information may be a data pattern other than all 0 bits, for example, all 0 bits. Similar information is written in a 1-byte area selected by column address 2048, block address 0, and page address 1. Such an operation is performed on all blocks while incrementing the block address by one. FIG. 14 shows a timing chart in the write operation when recording block information. This figure is based on the timing chart shown in FIG. 9, and an operation of writing 1-byte data is performed.

以上のような、ネットワークを介してチップベンダ側のデータベースＤＢにアクセスし、デバイスＩＤを参照してバッド・ブロック情報を読み出すことを可能とする相変化メモリ構成とモジュール製造方法により、次の三つの効果が得られる。第一の効果は、チップ・ベンダがＭｏｓｔｌｙ Ｇｏｏｄ Ｍｅｍｏｒｙ方式を用いた高集積の大容量相変化メモリを実現することができる点にある。すなわち、チップ・ベンダが不良検査を行い、モジュール・ベンダがバッド・ブロック情報を、半田リフロー後にメイン領域と同じ小面積のメモリセルで形成されたスペア領域に書き込むことにより、大容量相変化メモリの高集積化が可能となる。第二の効果は、モジュール・ベンダがＭｏｓｔｌｙ Ｇｏｏｄ Ｍｅｍｏｒｙ方式による相変化メモリを用いた相変化メモリ・モジュールを実現することができる点にある。すなわち、モジュール・ベンダは熱耐性に優れたメモリセルで構成されたベンダ領域に書込まれたデバイスＩＤに基づいて、検査結果をチップ・ベンダからバッド・ブロック情報を確実に取得することが可能となる。また、半田リフロー後に先の検査結果に基づくブロック情報を当該相変化メモリに書き込むことにより、モジュール化された相変化メモリのブロック状態を識別することが可能となる。また、ブロック情報がメイン領域と同じ小面積のメモリセルで構成されたスペア領域に書込まれた相変化メモリを用いることにより、小面積かつ大容量の相変化メモリ・モジュールを実現することも可能となる。第三の効果は、相変化メモリ・モジュールを使用するエンド・ユーザーが、短時間で確実な書き込み動作を実行できる点にある。すなわち、本製造方法による相変化メモリ・モジュールを用いることにより、動作の度に不良ビットの有無を確認することなく、全ビット動作可能な領域、すなわちグッド・ブロック領域に直ちに書き込み動作を実行することが可能となる。また、小面積の相変化メモリ・モジュールを用いることにより、システムの小面積化も可能となる。
（実施の形態２）
本実施の形態では、チップ・ベンダにおける相変化メモリの検査システムの別の構成を説明する。図１５は、その構成例を示している。同図に示した構成の特徴は図６に示した構成と比べると、検査結果を記憶する媒体がハード・ディスク・ドライブ（ＨＤＤ）で構成される据え置き型のデータ・ベースＤＢから、取り外しが可能なリムーバブル・メディア（Ｒｅｍｏｖａｂｌｅ ｍｅｄｉａ）ＲＭに置き換えられている点にある。 As described above, the phase change memory configuration and the module manufacturing method that allow reading the bad block information with reference to the device ID by accessing the database DB on the chip vendor side via the network, the following three An effect is obtained. The first effect is that a chip vendor can realize a highly integrated large-capacity phase change memory using the Mostly Good Memory system. That is, the chip vendor performs a defect inspection, and the module vendor writes bad block information to a spare area formed by memory cells having the same small area as the main area after solder reflow. High integration is possible. The second effect is that a module vendor can realize a phase change memory module using a phase change memory according to the Mostly Good Memory system. That is, the module vendor can reliably acquire the bad block information from the chip vendor based on the device ID written in the vendor area composed of memory cells having excellent heat resistance. Become. Further, by writing block information based on the previous inspection result to the phase change memory after solder reflow, it is possible to identify the block state of the modularized phase change memory. It is also possible to realize a small-area and large-capacity phase-change memory module by using a phase-change memory in which block information is written in a spare area composed of memory cells having the same small area as the main area. It becomes. The third effect is that an end user using the phase change memory module can execute a reliable write operation in a short time. In other words, by using the phase change memory module according to the present manufacturing method, the write operation is immediately executed in the area where all bits can be operated, that is, the good block area without checking for the presence or absence of a defective bit at every operation. Is possible. Further, by using a phase change memory module having a small area, the area of the system can be reduced.
(Embodiment 2)
In this embodiment, another configuration of a phase change memory inspection system in a chip vendor will be described. FIG. 15 shows an example of the configuration. Compared to the configuration shown in FIG. 6, the configuration shown in FIG. 6 can be removed from a stationary data base DB in which the medium for storing the inspection results is configured by a hard disk drive (HDD). It is replaced by a removable media (Removable media) RM.

テスト装置ＴＤ２は、図６に示したテスト装置ＴＤ０と同様にウェハ状態で検査を行うための半導体検査装置であり、半導体プローバーや半導体テスター、これらを制御するパーソナル・コンピュータなどの他に、リムーバブル・メディアＲＭの駆動装置で構成される。このようなテスト装置ＴＤ２は、リムーバル・メディアＲＭの形態に応じたリムーバル・メディア・インタフェイスＲＭＩＦを介して、リムーバブル・メディアＲＭと接続されている。リムーバブル・メディアＲＭは、フロッピー・ディスクや光磁気ディスク（Ｍａｇｎｅｔ Ｏｐｔｉｃａｌ Ｄｉｓｋ、ＭＯ）、コンパクト・ディスク（Ｃｏｍｐａｃｔ Ｄｉｓｋ、ＣＤ）、デジタル・ビデオ・ディスク（Ｄｉｇｉｔａｌ Ｖｉｄｅｏ Ｄｉｓｃ、ＤＶＤ）などである。   The test apparatus TD2 is a semiconductor inspection apparatus for performing an inspection in a wafer state in the same manner as the test apparatus TD0 shown in FIG. 6. In addition to a semiconductor prober, a semiconductor tester, a personal computer for controlling these, a removable It is composed of a drive device for media RM. Such a test apparatus TD2 is connected to the removable media RM via a removable media interface RMIF corresponding to the form of the removable media RM. The removable media RM is a floppy disk, a magneto-optical disk (Magnet Optical Disk, MO), a compact disk (Compact Disk, CD), a digital video disk (Digital Video Disc, DVD), or the like.

このように、検査結果の記憶媒体をデータ・ベースＤＢからリムーバブル・メディアＲＭに置き換えることにより、チップ・ベンダは巨大なデータ・ベースＤＢが不要となり、検査システムの設備投資を抑制することができる。一方、モジュール・ベンダは検査結果を図１１に示したようなネットワークＮＷを介さずに、パーソナル・コンピュータなどを介してリムーバブル・メディアＲＭから取得して、ブロック情報を相変化メモリに書き込むことができる。したがって、モジュール・ベンダ側の設備投資も抑制することが可能となる。
（実施の形態３）
本実施の形態では相変化メモリの検査と、ブロック情報の書き込みにおける別のシーケンスを説明する。図１６及び図１７は、これらのシーケンスの例を夫々示している。これらのシーケンスの特徴は図７及び図１３に示したシーケンスと比べると、有効領域をページ毎に判別して、その結果（以下では、ページ情報と呼ぶ）を記憶する点にある。
本検査シーケンスは、従来のＮＡＮＤフラッシュ・メモリのように複数のページで構成される領域（ここでは、ブロック）を一括して消去する必要のない、上書き可能な相変化メモリに有効である。不良ビットが特定のページのみに集中して発生しているような場合、当該ページのみを無効化することにより、動作可能なページを有効活用することができる。したがって、有効なビット数を増加することが可能となる。
（実施の形態４）
本実施の形態４では検査結果の内容と、その検査結果に応じたブロック情報を相変化メモリに記録する際の書き込み動作シーケンスの別の例を示す。図１８は、本実施の形態による検査結果の内容の例を示している。本内容の特徴は図８に示した内容と比べると、不良ビットを含むブロック・アドレスのみを記録する点にある。 As described above, by replacing the storage medium of the inspection result from the data base DB to the removable medium RM, the chip vendor does not need a huge data base DB, and can suppress the capital investment of the inspection system. On the other hand, the module vendor can obtain the test result from the removable medium RM via the personal computer or the like without using the network NW as shown in FIG. 11, and can write the block information to the phase change memory. . Accordingly, it is possible to suppress capital investment on the module / vendor side.
(Embodiment 3)
In this embodiment, another sequence in the phase change memory inspection and the block information writing will be described. FIGS. 16 and 17 show examples of these sequences, respectively. Compared with the sequences shown in FIGS. 7 and 13, these sequences are characterized in that the effective area is determined for each page and the result (hereinafter referred to as page information) is stored.
This inspection sequence is effective for an overwritable phase change memory that does not need to erase a region (here, a block) composed of a plurality of pages as in the conventional NAND flash memory. When defective bits are concentrated only on a specific page, the operable page can be effectively used by invalidating only the page. Therefore, it is possible to increase the number of effective bits.
(Embodiment 4)
The fourth embodiment shows another example of the write operation sequence when recording the contents of the inspection result and the block information corresponding to the inspection result in the phase change memory. FIG. 18 shows an example of the contents of the inspection result according to the present embodiment. The feature of this content is that only the block address including the defective bit is recorded as compared with the content shown in FIG.

図１９は、図１８に示した検査結果の内容を相変化メモリに記録する際の書き込み動作シーケンスの例を示している。本シーケンスの特徴は図１３に示したシーケンスと比べると、初期化動作を行ってからバッド・ブロック情報のみを書き込む点にある。ここで、初期化動作は、メモリセルを低抵抗化する動作である。本実施の形態に用いられる相変化メモリは、半田リフローによって記憶情報が消失される虞があるので、メモリセルの抵抗値が予期せぬ値になっている可能性がある。そこで、一旦全ビットを低抵抗化、すなわち、全ビットに情報‘１’を書込んでから、図１８に示した検査結果の内容に従ってバッド・ブロック情報（例えば、全ビット‘０’）を書き込む。   FIG. 19 shows an example of a write operation sequence when the contents of the inspection result shown in FIG. 18 are recorded in the phase change memory. Compared with the sequence shown in FIG. 13, this sequence is characterized in that only bad block information is written after the initialization operation. Here, the initialization operation is an operation for reducing the resistance of the memory cell. In the phase change memory used in this embodiment, stored information may be lost due to solder reflow, so that the resistance value of the memory cell may be an unexpected value. Therefore, the resistance of all the bits is once reduced, that is, the information “1” is written to all the bits, and then the bad block information (for example, all the bits “0”) is written according to the contents of the inspection result shown in FIG. .

以上のような検査結果の内容によって、データ・ベースに保存する情報量を低減することができる。一般に、不良ビットを含むブロック数は、全ビット動作可能なブロック数よりも少ないので、歩留りが高くなる程、情報量の低減効果は大きい。また、本書き込み動作シーケンスによって、ブロック情報を確実に書き込むことができる。さらに、モジュール化された相変化メモリ・チップの初期状態を確定することが可能となる。
（実施の形態５）
本実施の形態５では相変化メモリと、検査システム及び書き込みシステムの別の構成を説明する。図２０は、相変化メモリと検査システムの構成例を示している。本相変化メモリＰＣＭ１は、図６に示した構成の相変化メモリＰＣＭ０にテスト用制御回路ＣＴＬ１を追加した構成である。テスト用制御回路ＣＴＬ１はテスト信号線ＴＳＩＧを介してテスト装置ＴＤ３と接続されて、制御コマンドやデータの授受、チップ内部制御信号の生成などを行う。ここで、テスト用制御回路ＣＴＬ１やテスト信号群ＴＳＩＧは、チップ・ベンダ独自の仕様や既に標準化されている仕様である。同様に、テスト装置ＴＤ３はテスト仕様に対応した制御回路やインタフェイスを有する。 The amount of information stored in the data base can be reduced according to the contents of the inspection results as described above. In general, since the number of blocks including defective bits is smaller than the number of blocks that can operate on all bits, the higher the yield, the greater the effect of reducing the amount of information. Further, the block information can be reliably written by this write operation sequence. In addition, the initial state of the modularized phase change memory chip can be determined.
(Embodiment 5)
In the fifth embodiment, another configuration of the phase change memory, the inspection system, and the writing system will be described. FIG. 20 shows a configuration example of the phase change memory and the inspection system. This phase change memory PCM1 has a configuration in which a test control circuit CTL1 is added to the phase change memory PCM0 having the configuration shown in FIG. The test control circuit CTL1 is connected to the test apparatus TD3 via the test signal line TSIG, and performs transmission / reception of control commands and data, generation of chip internal control signals, and the like. Here, the test control circuit CTL1 and the test signal group TSIG have specifications unique to the chip vendor or already standardized. Similarly, the test apparatus TD3 has a control circuit and an interface corresponding to the test specification.

図２１は、モジュール・ベンダ側における相変化メモリの検査及びブロック情報書き込みシステムの例を示している。本システムは図１１と同様に、テスト装置ＴＤ４と相変化メモリ・モジュールＰＣＭＭＤＬ１で構成される。本システムの特徴は、システム・バスＳＹＳＢＵＳ１に加えてテスト信号群ＴＳＩＧを介してテスト装置ＴＤ４と相変化メモリ・モジュールＰＣＭＭＤＬ１を接続している点にある。ここで、テスト装置ＴＤ４は、テスト仕様に対応した制御回路やインタフェイスを有する。   FIG. 21 shows an example of a phase change memory inspection and block information writing system on the module vendor side. As in FIG. 11, this system is composed of a test device TD4 and a phase change memory module PCMMDL1. This system is characterized in that the test apparatus TD4 and the phase change memory module PCMMDL1 are connected via the test signal group TSIG in addition to the system bus SYSBUS1. Here, the test apparatus TD4 has a control circuit and an interface corresponding to the test specification.

図２２は、相変化メモリ・モジュールＰＣＭＭＤＬ１の構成を示している。相変化メモリ・モジュールＰＣＭＭＤＬ１は、図１２と同様の制御回路ＣＴＬ０に、図２０に示した構成の相変化メモリＰＣＭ１０〜ＰＣＭ１ｎを接続した構成である。本モジュールの特徴は、さらにテスト信号群ＴＳＩＧを有し、前述のテスト装置ＴＤ４と相変化メモリＰＣＭ１０〜ＰＣＭ１ｎが接続されている点にある。   FIG. 22 shows a configuration of the phase change memory module PCMMDL1. Phase change memory module PCMMDL1 has a configuration in which phase change memories PCM10 to PCM1n having the configuration shown in FIG. 20 are connected to control circuit CTL0 similar to FIG. The feature of this module is that it further has a test signal group TSIG, and the test device TD4 and the phase change memories PCM10 to PCM1n are connected.

次に、標準化されたテスト仕様の一例として、ＪＴＡＧ（Ｊｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ）を適用した場合の構成を説明する。ＪＴＡＧのテスト信号群ＴＳＩＧは、テスト用入力データ信号ＴＤＩ、テスト用出力データ信号ＴＤＯ、テスト・モード選択信号ＴＭＣ、テスト用クロック信号ＴＣＫで構成される。相変化メモリＰＣＭ１０〜ＰＣＭ１ｎに搭載されたテスト用制御回路ＣＴＬ１は、相変化メモリ内の制御回路と連携してＪＴＡＧ仕様の入出力信号処理を行う。このようなテスト専用信号とテスト用制御回路ＣＴＬ１によって、相変化メモリＰＣＭ１０〜ＰＣＭ１ｎの検査とブロック情報の書き込み動作を高速に行なうことが可能となる。
（実施の形態６）
本実施の形態６では、モジュール製造方法の別の工程を説明する。本工程の特徴は図２３に示すように、モジュール・ベンダが半田リフロー後に相変化メモリの全ビットの動作確認（検査）と、ブロック情報の書き込みを行う点にある。図２４は、モジュール・ベンダ側における相変化メモリの検査及びブロック情報書き込みシステムの例を示している。本システムは図１１と同様に、テスト装置ＴＤ５と相変化メモリ・モジュールＰＣＭＭＤＬ０で構成される。本テスト装置ＴＤ５の特徴は、テスト装置ＴＤ５は図６に示したテスト装置ＴＤ０と同様に相変化メモリ・チップの検査を行う機能と、図１１に示したテスト装置ＴＤ１と同様にブロック情報を書き込む機能を兼ね備えている点にある。 Next, as an example of a standardized test specification, a configuration when a JTAG (Joint Test Action Group) is applied will be described. The JTAG test signal group TSIG includes a test input data signal TDI, a test output data signal TDO, a test mode selection signal TMC, and a test clock signal TCK. The test control circuit CTL1 mounted in the phase change memories PCM10 to PCM1n performs JTAG specification input / output signal processing in cooperation with the control circuit in the phase change memory. Such a test-dedicated signal and the test control circuit CTL1 allow the phase change memories PCM10 to PCM1n to be inspected and the block information write operation to be performed at high speed.
(Embodiment 6)
In the sixth embodiment, another process of the module manufacturing method will be described. As shown in FIG. 23, the feature of this step is that the module vendor performs the operation check (inspection) of all bits of the phase change memory and the writing of block information after the solder reflow. FIG. 24 shows an example of a phase change memory inspection and block information writing system on the module vendor side. As in FIG. 11, this system is composed of a test device TD5 and a phase change memory module PCMMDL0. The test apparatus TD5 is characterized in that the test apparatus TD5 writes the block information in the same manner as the test apparatus TD1 shown in FIG. 11 and the function of inspecting the phase change memory chip as in the test apparatus TD0 shown in FIG. It has the function.

図２５は、図２３に示した製造工程における半田リフロー後の工程を示している。同図の工程は、説明を簡単にするために、一つの相変化メモリ・チップの処理である。まず、ブロック・アドレスＢＡが０番地の領域の動作を確認する。始めに、ブロック・アドレスを０に設定する。次に、ページ・アドレスＰＡを０番地に設定する。続いて、図１に示したユーザー領域におけるメイン領域とスペア領域に情報‘１’を書き込み、書き込み動作が完了したか否かを確認する。また、正確を期すために、図１０で説明するように書込んだ情報を直接読み出すことも可能である。期待通りに書き込み動作を行うことができれば、情報‘０’の書き込み動作も同様に確認する。両方の情報を正しく書き込むことができれば、ページ・アドレスＰＡを１つ繰り上げて、同様の検査を繰り返す。最終ページまで期待通りに書き込み動作を行うことができた場合は、当該ブロックのビットは全て動作可能である旨を、すなわちグッド・ブロック情報を、図１３に示したシーケンスと同様にページ・アドレス０と１のカラム・アドレス２０４８の領域に書き込む。一方、期待通りに書き込み動作を行うことができなかった場合は、当該ブロックに不良ビットが含まれる旨を、すなわちバッド・ブロック情報を前述の領域に書き込む。以上の検査と書き込みを、最終ブロックまで繰り返す。   FIG. 25 shows a step after solder reflow in the manufacturing step shown in FIG. The process shown in the figure is processing of one phase change memory chip for the sake of simplicity. First, the operation of the area where the block address BA is 0 is confirmed. First, the block address is set to zero. Next, the page address PA is set to address 0. Subsequently, information “1” is written in the main area and the spare area in the user area shown in FIG. 1, and it is confirmed whether or not the write operation is completed. For the sake of accuracy, it is also possible to directly read the written information as described in FIG. If the write operation can be performed as expected, the write operation of information “0” is confirmed in the same manner. If both pieces of information can be written correctly, the page address PA is incremented by one and the same inspection is repeated. When the write operation can be performed as expected up to the final page, the fact that all the bits of the block are operable, that is, the good block information is set to the page address 0 as in the sequence shown in FIG. And 1 in the area of column address 2048. On the other hand, if the write operation cannot be performed as expected, the fact that the block includes a defective bit, that is, bad block information is written in the above-described area. The above inspection and writing are repeated until the final block.

このようなモジュール製造方法により、チップ・ベンダは検査結果を何らかの記憶媒体に保管する必要がなくなる。また、モジュール・ベンダはネットワークに繋がれた特殊な環境でのグッド・ブロック情報及びバッド・ブロック情報の書き込み工程から解放される。すなわち、チップ・ベンダとモジュール・ベンダの双方とも設備投資を抑制することができる。したがって、相変化メモリ・モジュールの製造コストを抑制することが可能となる。
（実施の形態７）
本実施の形態７では、相変化メモリのさらに別の構成を説明する。図２６は、本相変化メモリＰＣＭ２における要部ブロック図を示している。本相変化メモリは図１と同様に、カルコゲナイド材料を用いたメモリセルで構成されて、ユーザー領域ＵＦＤに用いられるメモリアレイと、耐熱性に優れたメモリセルで構成されて、ベンダ領域ＢＦＤに用いられるメモリアレイを持つ。本相変化メモリには、さらに入出力バッファＢＵＦ、組込み自己テスト回路ＢＩＳＴ、アレイ制御回路ＡＲＹＣＴＬが追加されている。 Such a module manufacturing method eliminates the need for the chip vendor to store the inspection result in some storage medium. In addition, the module vendor is freed from writing good block information and bad block information in a special environment connected to the network. That is, both the chip vendor and the module vendor can suppress capital investment. Therefore, the manufacturing cost of the phase change memory module can be suppressed.
(Embodiment 7)
In the seventh embodiment, another configuration of the phase change memory will be described. FIG. 26 shows a principal block diagram of the phase change memory PCM2. As in FIG. 1, this phase change memory is composed of memory cells using a chalcogenide material, and is composed of a memory array used for the user area UFD and a memory cell having excellent heat resistance, and is used for the vendor area BFD. With a memory array. The phase change memory further includes an input / output buffer BUF, a built-in self test circuit BIST, and an array control circuit ARYCTL.

入出力バッファＢＵＦは、入出力線ＩＯ［７：０］を介して外部装置とデータやアドレス信号、コマンド信号の授受を行うと共に、チップ内部バスＩＢＵＳを介してユーザー領域ＵＦＤ、ベンダ領域ＢＦＤ、組込み自己テスト回路ＢＩＳＴ回路の夫々とも授受を行う。組込み自己テスト回路ＢＩＳＴは、チップ内部バスＩＢＵＳを介して受け取ったコマンドを応じてメモリアレイの動作確認やブロック情報を書き込むために、データ・パターンやアドレス信号、コマンド信号の生成及び解析を行う。データは、チップ内部バスＩＢＵＳを介してメモリアレイと授受される。アドレス信号やコマンド信号は、テスト用チップ内部バスＴＩＢＵＳ及びアレイ制御回路ＡＲＹＣＴＬからユーザー領域制御信号バスＵＣＢＵＳ、ベンダ領域制御信号バスＢＣＢＵＳを介して各領域と夫々授受される。   The input / output buffer BUF transmits / receives data, address signals, and command signals to / from external devices via the input / output lines IO [7: 0], and the user area UFD, vendor area BFD, and built-in via the chip internal bus IBUS. The self-test circuit BIST circuit is exchanged with each other. The built-in self-test circuit BIST generates and analyzes a data pattern, an address signal, and a command signal in order to check the operation of the memory array and write block information in response to a command received via the chip internal bus IBUS. Data is exchanged with the memory array via the chip internal bus IBUS. Address signals and command signals are transferred to and from the test chip internal bus TIBUS and the array control circuit ARYCTL via the user area control signal bus UCBUS and the vendor area control signal bus BCBUS.

図２７は、本実施の形態における相変化メモリの検査及びブロック情報書き込みシーケンスを示している。組込み自己テスト回路ＢＩＳＴ起動コマンドが投入されると、組込み自己テスト回路ＢＩＳＴが起動されて、図２５に示したシーケンスがチップ内部で実行される。メモリアレイの動作確認とブロック情報の書き込みが最終ブロックまで実行されると、検査終了情報を出力する。   FIG. 27 shows a phase change memory check and block information write sequence according to the present embodiment. When the built-in self test circuit BIST activation command is input, the built-in self test circuit BIST is activated and the sequence shown in FIG. 25 is executed inside the chip. When the operation check of the memory array and the writing of the block information are executed up to the final block, the inspection end information is output.

以上のような相変化メモリの構成により、図２３に示した製造工程を容易に実現することができる。すなわち、組込み自己テスト回路ＢＩＳＴによって、メモリアレイの動作確認とブロック情報の書き込みが行われるので、モジュール・ベンダは特殊なテスト装置が不要となる。よって、モジュール・ベンダの設備投資を抑制することができる。また、組込み自己テスト回路ＢＩＳＴによる検査は、装置間における信号の授受を削減することが出来るので、テスト時間を短縮することができる。よって、相変化メモリ・モジュールの製造コストを抑制することが可能となる。
（実施の形態８）
本実施の形態７では、相変化メモリを組み込んだ機器を操作するエンド・ユーザーにおける検査シーケンスを説明する。図２８は、その検査シーケンスを示している。本検査シーケンスは図２５に示したシーケンス準拠したものであるが、バッド・ブロック領域の検査を選択的に実施し、不良ビットが検出されなかったブロックを有効化する、すなわち当該ブロックにグッド・ブロック情報を書き込む点に特徴がある。 With the configuration of the phase change memory as described above, the manufacturing process shown in FIG. 23 can be easily realized. That is, since the built-in self-test circuit BIST confirms the operation of the memory array and writes the block information, the module vendor does not need a special test device. Therefore, the capital investment of the module vendor can be suppressed. In addition, since the inspection by the built-in self-test circuit BIST can reduce signal exchange between apparatuses, the test time can be shortened. Therefore, the manufacturing cost of the phase change memory module can be suppressed.
(Embodiment 8)
In the seventh embodiment, an inspection sequence for an end user who operates a device incorporating a phase change memory will be described. FIG. 28 shows the inspection sequence. Although this inspection sequence is based on the sequence shown in FIG. 25, the bad block area is selectively inspected to validate the block in which no defective bit is detected, that is, the block is a good block. It is characterized by writing information.

このような検査は、相変化メモリ・モジュールが搭載されたシステムの電源投入時や、タイマを用いて周期的に実施される。アプリケーションによっては、外部コマンドを投入することにより、強制的に実施される。このような動作シーケンスにより、モジュール製造時には不良ビットを判断されたメモリセルに電気信号が印加されて、その性能が改善されることが期待される。すなわち、所謂“試書き動作”によって、性能が改善されたメモリセルを検出、有効化することにより、グッド・ブロックを新たに補充することができる。すなわち、メモリセルの有効活用が可能となる。   Such an inspection is performed at the time of power-on of the system on which the phase change memory module is mounted or periodically using a timer. Depending on the application, it is enforced by inputting an external command. By such an operation sequence, it is expected that an electrical signal is applied to a memory cell in which a defective bit is determined at the time of module manufacture, and the performance is improved. That is, a good block can be newly supplemented by detecting and enabling a memory cell with improved performance by a so-called “trial writing operation”. That is, the memory cell can be effectively used.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、複数の実施の形態を組み合わせることにより、各々の効果を一度に得ることができる。また、例えば、記憶素子にカルコゲナイド材料を用いた相変化メモリを前提にしていたが、記憶素子の材料はカルコゲナイド材料に限定されず、製造工程における熱負荷によって記憶情報が消失してしまう虞のある不揮発メモリ全般に適用可能である。また、熱負荷も半田リフローよるものに限定されず、ＩＣカードへのカード圧着工程における熱負荷等の半田リフロー以外の熱負荷に対しても、同様の効果を発揮することが可能である。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say. For example, each effect can be obtained at once by combining a plurality of embodiments. In addition, for example, a phase change memory using a chalcogenide material is assumed as a memory element, but the material of the memory element is not limited to the chalcogenide material, and there is a possibility that stored information may be lost due to a thermal load in the manufacturing process. Applicable to all nonvolatile memories. Further, the thermal load is not limited to that based on solder reflow, and the same effect can be exerted against a thermal load other than solder reflow, such as a thermal load in a card press-bonding process to an IC card.

本発明の実施の形態１の相変化メモリ・モジュール製造方法において、相変化メモリ・モジュールに含まれる抵抗性記憶素子を用いた相変化メモリのアレイの構成例を示す図である。In the phase change memory module manufacturing method of Embodiment 1 of this invention, it is a figure which shows the structural example of the array of the phase change memory using the resistive memory element contained in a phase change memory module. 相変化材料を用いた抵抗性記憶素子で構成された不揮発メモリのアレイ構成を示す図である。It is a figure which shows the array structure of the non-volatile memory comprised by the resistive memory element using a phase change material. ＮＡＮＤ型フラッシュ・メモリにおけるメモリマップの例を示す図である。It is a figure which shows the example of the memory map in a NAND type flash memory. ＮＡＮＤ型フラッシュ・メモリにおける初期不良ブロックテーブル作成フローの例を示す図である。It is a figure which shows the example of the initial failure block table creation flow in a NAND type flash memory. 本発明の実施の形態１の相変化メモリ・モジュール製造方法において、工程の例を示す図である。It is a figure which shows the example of a process in the phase change memory module manufacturing method of Embodiment 1 of this invention. 本発明の実施の形態１の相変化メモリ・モジュール製造方法において、図１に記載のメモリアレイで構成される不揮発メモリの検査システムの例を示す図である。FIG. 2 is a diagram showing an example of a non-volatile memory inspection system including the memory array shown in FIG. 1 in the phase change memory module manufacturing method according to the first embodiment of the present invention; 本発明の実施の形態１の相変化メモリ・モジュール製造方法において、図１に記載のメモリアレイで構成される不揮発メモリの検査シーケンスの例を示す図である。FIG. 7 is a diagram showing an example of a test sequence of a nonvolatile memory configured by the memory array shown in FIG. 1 in the phase change memory module manufacturing method of Embodiment 1 of the present invention. 本発明の実施の形態１の相変化メモリ・モジュール製造方法において、図１に記載のメモリアレイで構成される不揮発メモリの検査結果の内容の例を示す図である。FIG. 3 is a diagram showing an example of the contents of a test result of a nonvolatile memory configured by the memory array shown in FIG. 1 in the phase change memory module manufacturing method according to the first embodiment of the present invention. 本発明の実施の形態１の相変化メモリ・モジュール製造方法において、図１に記載のメモリアレイで構成される不揮発メモリの書込み動作の例を示す図である。FIG. 3 is a diagram showing an example of a write operation of a nonvolatile memory configured by the memory array shown in FIG. 1 in the phase change memory module manufacturing method according to the first embodiment of the present invention. 本発明の実施の形態１の相変化メモリ・モジュール製造方法において、図１に記載のメモリアレイで構成される不揮発メモリの読出し動作の例を示す図である。FIG. 8 is a diagram showing an example of a read operation of a nonvolatile memory configured by the memory array shown in FIG. 1 in the phase change memory module manufacturing method according to the first embodiment of the present invention. 本発明の実施の形態１の相変化メモリ・モジュール製造方法において、図１に記載のメモリアレイで構成される不揮発メモリにブロック情報を書込むためのシステムの例を示す図である。FIG. 2 is a diagram showing an example of a system for writing block information to a nonvolatile memory composed of the memory array shown in FIG. 1 in the phase change memory module manufacturing method according to the first embodiment of the present invention; 本発明の実施の形態１の相変化メモリ・モジュール製造方法において、図１に記載のメモリアレイで構成される不揮発メモリを用いた相変化メモリ・モジュールの構成の例を示す図である。FIG. 3 is a diagram showing an example of the configuration of a phase change memory module using a nonvolatile memory configured by the memory array shown in FIG. 1 in the phase change memory module manufacturing method of Embodiment 1 of the present invention. 本発明の実施の形態１の相変化メモリ・モジュール製造方法において、図１に記載のメモリアレイで構成される不揮発メモリにブロック情報を書込むシーケンスの例を示す図である。FIG. 7 is a diagram showing an example of a sequence for writing block information to a nonvolatile memory configured by the memory array shown in FIG. 1 in the phase change memory module manufacturing method according to the first embodiment of the present invention; 本発明の実施の形態１の相変化メモリ・モジュール製造方法において、図１に記載のメモリアレイで構成される不揮発メモリにブロック情報を記録する際の書込み動作の例を示す図である。FIG. 6 is a diagram showing an example of a write operation when recording block information in the nonvolatile memory configured by the memory array shown in FIG. 1 in the phase change memory module manufacturing method according to the first embodiment of the present invention; 本発明の実施の形態２の相変化メモリ・モジュール製造方法において、図１に記載のメモリアレイで構成される不揮発メモリの検査システムの別の例を示す図である。FIG. 10 is a diagram showing another example of a nonvolatile memory inspection system including the memory array shown in FIG. 1 in the phase change memory module manufacturing method according to the second embodiment of the present invention; 本発明の実施の形態３の相変化メモリ・モジュール製造方法において、図１に記載のメモリアレイで構成される不揮発メモリの検査シーケンスの別の例を示す図である。In the phase change memory module manufacturing method of Embodiment 3 of this invention, it is a figure which shows another example of the test | inspection sequence of the non-volatile memory comprised by the memory array of FIG. 本発明の実施の形態３の相変化メモリ・モジュール製造方法において、図１に記載の不揮発メモリのブロック情報を書込むシーケンスの別の例を示す図である。FIG. 11 is a diagram showing another example of a sequence for writing block information of the nonvolatile memory shown in FIG. 1 in the phase change memory module manufacturing method according to the third embodiment of the present invention. 本発明の実施の形態４の相変化メモリ・モジュール製造方法において、図１に記載のメモリアレイで構成される不揮発メモリの検査結果の内容の別の例を示す図である。In the phase change memory module manufacturing method of Embodiment 4 of this invention, it is a figure which shows another example of the content of the test result of the non-volatile memory comprised by the memory array of FIG. 本発明の実施の形態４の相変化メモリ・モジュール製造方法において、図１に記載のメモリアレイで構成される不揮発メモリのブロック情報を記憶する際の書込み動作シーケンスの別の例を示す図である。FIG. 10 is a diagram showing another example of a write operation sequence when storing block information of the nonvolatile memory configured by the memory array shown in FIG. 1 in the phase change memory module manufacturing method according to the fourth embodiment of the present invention. . 本発明の実施の形態５の相変化メモリ・モジュール製造方法において、図１に記載のメモリアレイで構成される不揮発メモリアレイ及び検査システムの別の例を示す図である。In the phase change memory module manufacturing method of Embodiment 5 of this invention, it is a figure which shows another example of the non-volatile memory array comprised by the memory array of FIG. 1, and a test | inspection system. 本発明の実施の形態５の相変化メモリ・モジュール製造方法において、図１に記載の不揮発メモリアレイのブロック情報を記録するための書込みシステムの別の例を示す図である。FIG. 10 is a diagram showing another example of a writing system for recording block information of the nonvolatile memory array shown in FIG. 1 in the phase change memory module manufacturing method according to the fifth embodiment of the present invention; 本発明の実施の形態５の相変化メモリ・モジュール製造方法において、図１に記載のメモリアレイで構成される不揮発メモリを用いた相変化メモリ・モジュールの構成の別の例を示す図である。FIG. 10 is a diagram showing another example of the configuration of the phase change memory module using the nonvolatile memory configured by the memory array shown in FIG. 1 in the method for manufacturing the phase change memory module according to the fifth embodiment of the present invention. 本発明の実施の形態６の相変化メモリ・モジュール製造方法において、工程の別の例を示す図である。It is a figure which shows another example of a process in the phase change memory module manufacturing method of Embodiment 6 of this invention. 本発明の実施の形態６の相変化メモリ・モジュール製造方法において、モジュール・ベンダにおける検査及びブロック情報書込みシステムの例を示す図である。In the phase change memory module manufacturing method of Embodiment 6 of this invention, it is a figure which shows the example of the test | inspection and block information writing system in a module vendor. 本発明の実施の形態６の相変化メモリ・モジュール製造方法において、図１に記載のメモリアレイで構成される不揮発メモリの検査シーケンスの別の例を示す図である。In the phase change memory module manufacturing method of Embodiment 6 of this invention, it is a figure which shows another example of the test | inspection sequence of the non-volatile memory comprised by the memory array of FIG. 本発明の実施の形態７の相変化メモリ・モジュール製造方法において、図１に記載のメモリアレイで構成される不揮発メモリの要部回路ブロックの構成の例を示す図である。FIG. 10 is a diagram showing an example of a configuration of a main circuit block of a nonvolatile memory configured by the memory array shown in FIG. 1 in the phase change memory module manufacturing method according to the seventh embodiment of the present invention; 本発明の実施の形態７の相変化メモリ・モジュール製造方法において、図１に記載のメモリアレイで構成される不揮発メモリの検査及びブロック情報書込みシーケンスの別の例を示す図である。In the phase change memory module manufacturing method of Embodiment 7 of this invention, it is a figure which shows another example of the test | inspection of the non-volatile memory comprised by the memory array of FIG. 1, and a block information write sequence. 本発明の実施の形態８の相変化メモリ・モジュール製造方法において、図１に記載のメモリアレイで構成される不揮発メモリのエンド・ユーザーにおける検査シーケンスの例を示す図である。In the phase change memory module manufacturing method of Embodiment 8 of this invention, it is a figure which shows the example of the test | inspection sequence in the end user of the non-volatile memory comprised with the memory array of FIG.

符号の説明Explanation of symbols

ＬＣＡ ローカル・セル・アレイ
ＬＢＬ０〜ＬＢＬｎ ローカル・ビット線
ＷＬ０〜ＷＬｎ ワード線
Ｒ 抵抗性記憶素子
Ｄ 選択用ダイオード
ＭＣ００〜ＭＣｎｎ メモリセル
ＰＣＭ０、ＰＣＭ００〜ＰＣＭ０ｎ、ＰＣＭ１、ＰＣＭ１０〜ＰＣＭ１ｎ、ＰＣＭ２ 相変化メモリ
ＰＣＭＭＤＬ０、ＰＣＭＭＤＬ１ 相変化メモリ・モジュール
ＭＮＹＳ０〜ＭＮＹＳｎ、ＭＮＤ０〜ＭＮＤｎ ＮＭＯＳトランジスタ
ＧＢＬ０ グローバル・ビット線
ＬＹ０〜ＬＹｎ ローカル・カラム選択信号
ＬＢＬＤＩＳ ローカル・ビット線放電信号
ＢＡ［１６：６］ ブロック・アドレス信号
ＰＡ［５：０］ ページ・アドレス信号ＰＡ
ＣＡ［１１：０］ カラム・アドレス信号
ＭＦＤ メイン領域
ＳＦＤ スペア領域
ＵＦＤ ユーザー領域
ＢＦＤ ベンダ領域
ＢＬＫ ブロック
ＩＯ［７：０］ 入出力線、
ＴＤ０、ＴＤ１、ＴＤ２、ＴＤ３、ＴＤ４、ＴＤ５ テスト装置
ＤＢ データ・ベース
ＣＭＤ 制御信号群
ＮＷ ネットワーク
ＳＹＳＢＵＳ１ システム・バス
ＣＴＬ０、ＣＴＬ１ 制御回路
Ｄ１、Ｄ２ 検査結果
ＨＤ ヘッダ
ＲＭ リムーバル・メディア
リムーバル・メディア・インタフェイス ＲＭＩＦ
ＣＬＥ コマンド・ラッチ起動信号、
ＡＬＥ アドレス・ラッチ起動信号、
ＣＥＢ チップ起動信号、
ＲＥＢ 読み出し起動信号、
ＷＥＢ 書き込み起動信号、
ＷＰＢ 書き込み保護信号、
ＲＢＢ レディ／ビジー信号、
ＴＳＩＧ テスト信号線
ＴＤＩ テスト用入力データ信号
ＴＤＯ テスト用出力データ信号
ＴＭＣ テスト・モード選択信号
ＴＣＫ テスト用クロック信号
ＢＵＦ 入出力バッファ
ＢＩＳＴ 組込み自己テスト回路
ＡＲＹＣＴＬ アレイ制御回路
ＩＢＵＳ チップ内部バス
ＵＣＢＵＳ ユーザー領域制御信号バス
ＢＣＢＵＳ ベンダ領域制御信号バス LCA Local cell array LBL0 to LBLn Local bit lines WL0 to WLn Word line R Resistive storage element D Selection diode MC00 to MCnn Memory cells PCM0, PCM00 to PCM0n, PCM1, PCM10 to PCM1n, PCM2 Phase change memory PCMMDL0, PCMMDL1 Phase change memory modules MNYS0 to MNYSn, MND0 to MNDn NMOS transistor GBL0 Global bit lines LY0 to LYn Local column selection signal LBLDIS Local bit line discharge signal BA [16: 6] Block address signal PA [5: 0 ] Page address signal PA
CA [11: 0] Column address signal MFD Main area SFD Spare area UFD User area BFD Vendor area BLK Block IO [7: 0] I / O lines,
TD0, TD1, TD2, TD3, TD4, TD5 Test device DB Data base CMD Control signal group NW Network SYSBUS1 System bus CTL0, CTL1 Control circuit D1, D2 Test result HD Header RM Removable media removal media interface RMIF
CLE command latch start signal,
ALE address latch start signal,
CEB chip activation signal,
REB read start signal,
WEB write start signal,
WPB write protection signal,
RBB ready / busy signal,
TSIG test signal line TDI test input data signal TDO test output data signal TMC test mode selection signal TCK test clock signal BUF input / output buffer BIST built-in self test circuit ARYCTL array control circuit IBUS chip internal bus UCBUS user area control signal bus BCBUS Vendor area control signal bus

Claims (20)

複数の第１メモリセルで構成され第１及び第２の領域を有する複数の不揮発メモリ・チップを基板に実装し不揮発メモリ・モジュールとする第１の工程と、
前記第１の工程の後に、前記第１の領域における前記複数の第１メモリセルの不良ビット情報である第１の情報を前記第２の領域に書きこむ第２の工程とを有することを特徴とする不揮発メモリ・モジュールの製造方法。 A first step of mounting a plurality of nonvolatile memory chips composed of a plurality of first memory cells and having first and second regions on a substrate to form a nonvolatile memory module;
And a second step of writing first information, which is defective bit information of the plurality of first memory cells in the first region, into the second region after the first step. A method for manufacturing a nonvolatile memory module. 請求項１記載の不揮発メモリ・モジュールの製造方法において、
前記第１の工程は、前記複数の不揮発メモリ・チップを基板に実装するための半田リフローを行う第３の工程をさらに有することを特徴とする不揮発メモリ・モジュールの製造方法。 The method of manufacturing a nonvolatile memory module according to claim 1.
The method of manufacturing a nonvolatile memory module, wherein the first step further includes a third step of performing solder reflow for mounting the plurality of nonvolatile memory chips on a substrate. 請求項１記載の不揮発メモリ・モジュールの製造方法において、
前記複数の不揮発メモリ・チップのそれぞれは、デバイスＩＤを有し、
前記第１の工程と前記第２の工程の間に、前記第１の領域内に設けられた前記複数の第１メモリセルの動作結果によって抽出された第２の情報から、前記デバイスＩＤに基づいて前記第１の情報を得る第４の工程をさらに有することを特徴とする不揮発メモリ・モジュールの製造方法。 The method of manufacturing a nonvolatile memory module according to claim 1.
Each of the plurality of non-volatile memory chips has a device ID;
Based on the device ID from the second information extracted by the operation result of the plurality of first memory cells provided in the first region between the first step and the second step. The method further comprises a fourth step of obtaining the first information. 請求項３記載の不揮発メモリ・モジュールの製造方法において、
前記第２の情報は、前記不揮発メモリ・モジュールの外部の記憶媒体から得られる情報であることを特徴とする不揮発メモリ・モジュールの製造方法。 In the manufacturing method of the non-volatile memory module according to claim 3,
The method of manufacturing a nonvolatile memory module, wherein the second information is information obtained from a storage medium external to the nonvolatile memory module. 請求項３記載の不揮発メモリ・モジュールの製造方法において、
前記デバイスＩＤは、前記複数の不揮発メモリ・チップのそれぞれが有する複数の第２メモリセルで構成された第３の領域に記憶された情報であることを特徴とする不揮発メモリ・モジュールの製造方法。 In the manufacturing method of the non-volatile memory module according to claim 3,
The method of manufacturing a nonvolatile memory module, wherein the device ID is information stored in a third area composed of a plurality of second memory cells included in each of the plurality of nonvolatile memory chips. 請求項１記載の不揮発メモリ・モジュールの製造方法において、
前記複数の第１メモリセルは、カルコゲナイド材料を用いた記憶素子を有することを特徴とする不揮発メモリ・モジュールの製造方法。 The method of manufacturing a nonvolatile memory module according to claim 1.
The plurality of first memory cells include a memory element using a chalcogenide material, and a method for manufacturing a nonvolatile memory module. 請求項５記載の不揮発メモリ・モジュールの製造方法において、
前記複数の第２メモリセルは、前記第１の工程における熱負荷を受けても記憶が保持される記憶素子を有することを特徴とする不揮発メモリ・モジュールの製造方法。 In the manufacturing method of the non-volatile memory module according to claim 5,
The method of manufacturing a non-volatile memory module, wherein the plurality of second memory cells include a memory element that retains memory even when subjected to a thermal load in the first step. 複数の第１メモリセルで構成される第１及び第２の領域と第２メモリセルで構成される第３の領域とを有する複数の不揮発メモリ・チップのそれぞれに対し、不良ビットの位置を抽出するための検査を行う第１の工程と、
前記不揮発メモリ・チップを基板に実装する際に前記第２の領域に書き込まれる前記検査の結果を、前記複数の不揮発メモリの外部の記憶媒体に保存する第２の工程と、
前記複数のメモリセルのそれぞれについて、デバイスＩＤを前記第３の領域に書き込む第３の工程とを有することを特徴とする不揮発メモリの製造方法。 Extraction of the position of a defective bit for each of a plurality of nonvolatile memory chips having first and second regions composed of a plurality of first memory cells and a third region composed of a second memory cell A first step of performing an inspection to perform,
A second step of storing a result of the inspection written in the second area when the nonvolatile memory chip is mounted on a substrate in a storage medium outside the plurality of nonvolatile memories;
And a third step of writing a device ID in the third region for each of the plurality of memory cells. 請求項８記載の不揮発メモリの製造方法において、
前記複数の不揮発メモリをパッケージに封入する第４の工程をさらに有し、
前記第１の工程の終了後に前記第２の工程が行われ、
前記第２の工程及び前記第３の工程の終了後に、前記第４の工程が行われることを特徴とする不揮発メモリの製造方法。 The method of manufacturing a nonvolatile memory according to claim 8.
A fourth step of enclosing the plurality of nonvolatile memories in a package;
The second step is performed after completion of the first step,
A method for manufacturing a nonvolatile memory, wherein the fourth step is performed after the second step and the third step. 請求項８記載の不揮発メモリの製造方法において、
前記記憶媒体はハード・ディスク・ドライブであり、
前記第２の工程中に、前記ハード・ディスク・ドライブに、前記検査の結果を、前記デバイスＩＤから参照できる状態で保存する第５の工程をさらに有することを特徴とする不揮発メモリの製造方法。 The method of manufacturing a nonvolatile memory according to claim 8.
The storage medium is a hard disk drive;
A non-volatile memory manufacturing method, further comprising a fifth step of storing the result of the inspection in the hard disk drive in a state that can be referred to from the device ID during the second step. 請求項１０記載の不揮発メモリの製造方法において、
前記第５の工程において、前記検査の結果は、ネットワークを介して前記ハード・ディスク・ドライブの外部に送信可能であることを特徴とする不揮発メモリの製造方法。 The method of manufacturing a nonvolatile memory according to claim 10.
In the fifth step, the inspection result can be transmitted to the outside of the hard disk drive via a network. 請求項８記載の不揮発メモリの製造方法において、
前記記憶媒体はリムーバブル・メディアであることを特徴とする不揮発メモリの製造方法。 The method of manufacturing a nonvolatile memory according to claim 8.
The method of manufacturing a non-volatile memory, wherein the storage medium is a removable medium. 請求項８記載の不揮発メモリの製造方法において、
前記複数の第１メモリセルは、カルコゲナイド材料を用いた記憶素子を有することを特徴とする不揮発メモリの製造方法。 The method of manufacturing a nonvolatile memory according to claim 8.
The plurality of first memory cells include a memory element using a chalcogenide material. 請求項８記載の不揮発メモリの製造方法において、
前記第２メモリセルは、前記不揮発メモリを基板に実装する際の熱負荷を受けても記憶が保持される素子を有することを特徴とする不揮発メモリの製造方法。 The method of manufacturing a nonvolatile memory according to claim 8.
The method of manufacturing a nonvolatile memory, wherein the second memory cell includes an element that retains memory even when subjected to a thermal load when the nonvolatile memory is mounted on a substrate. 複数のメモリセルを有する不揮発メモリにおいて、
第１の記憶素子を有する複数の第１メモリセルで構成され、前記不揮発メモリの外部から供給される第１の情報を保存するための第１の領域と、
前記複数の第１メモリセルで構成され、前記第１の領域における前記複数の第１メモリセルの不良ビット情報である第２の情報を記憶するための第２の領域と、
第２の記憶素子を有する複数の第２メモリセルで構成され、前記第１の領域における前記複数のデバイスＩＤである第３の情報を記憶するための第３の領域とを有し、
前記第２の記憶素子が記憶情報を保持できる温度は、前記第１の記憶素子が記憶情報を保持できる温度よりも高温であることを特徴とする不揮発メモリ。 In a non-volatile memory having a plurality of memory cells,
A first region configured of a plurality of first memory cells each having a first storage element and storing first information supplied from outside the nonvolatile memory;
A second region for storing second information, which is composed of the plurality of first memory cells, and which is defective bit information of the plurality of first memory cells in the first region;
A plurality of second memory cells each having a second storage element, and a third region for storing third information that is the plurality of device IDs in the first region,
The non-volatile memory, wherein a temperature at which the second memory element can hold stored information is higher than a temperature at which the first memory element can hold stored information. 請求項１５記載の不揮発メモリにおいて、
前記第２の記憶素子は、前記不揮発メモリの製造工程における熱負荷を受けても記憶情報を保持することを特徴とする不揮発メモリ。 The non-volatile memory according to claim 15, wherein
The non-volatile memory, wherein the second memory element retains stored information even when subjected to a thermal load in the manufacturing process of the non-volatile memory. 請求項１６記載の不揮発メモリにおいて、
前記製造工程は、前記不揮発メモリを基板に実装するための半田リフローであることを特徴とする不揮発メモリ。 The nonvolatile memory according to claim 16, wherein
The non-volatile memory according to claim 1, wherein the manufacturing process is solder reflow for mounting the non-volatile memory on a substrate. 請求項１５記載の不揮発メモリにおいて、
前記第１の記憶素子は、抵抗値により記憶情報を記憶する素子であることを特徴とする不揮発メモリ。 The non-volatile memory according to claim 15, wherein
The non-volatile memory, wherein the first memory element is an element that stores memory information by a resistance value. 請求項１５記載の不揮発メモリにおいて、
前記第１の記憶素子は、カルコゲナイド材料を用いた記憶素子を有することを特徴とする不揮発メモリ。 The non-volatile memory according to claim 15, wherein
The first memory element includes a memory element using a chalcogenide material. 請求項１５記載の不揮発メモリにおいて、
前記第２の記憶素子は、ゲート酸化膜が絶縁されているか否かで情報を記憶することを特徴とする不揮発メモリ。 The non-volatile memory according to claim 15, wherein
The non-volatile memory, wherein the second memory element stores information depending on whether or not a gate oxide film is insulated.
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