JP2009289902A - Ｎａｎｄ型フラッシュメモリおよびその製造方法 - Google Patents

Abstract

【課題】隣接するメモリセルＭＣ間の干渉効果を低減ことが可能なＮＡＮＤ型フラッシュメモリを提供する。
【解決手段】ＮＡＮＤ型フラッシュメモリ１００のメモリセルは、素子領域上にゲート絶縁膜を介して形成された柱状の浮遊ゲートと、素子領域のうち浮遊ゲートの両側に位置する領域に形成された拡散層と、浮遊ゲートの側面に形成されたＩＰＤ膜を介して前記浮遊ゲートの周囲を囲むように形成された制御ゲートと、を有する。
【選択図】図１

Description

本発明は、浮遊ゲートの両側にＩＰＤ膜を介して制御ゲートが設けられたメモリセルを備えたＮＡＮＤ型フラッシュメモリおよびその製造方法に関する。

近年、ＮＡＮＤ型フラッシュメモリの微細化が進んでいる。このように微細化が進むと、積層ポリシリコン型の従来のメモリセルでは、以下の式（１）〜（３）で表されるように、寄生容量の効果によりカップリング比の確保が困難になってくる。

ここで、トンネル酸化膜の容量Ｃｏｘと膜厚ｔｏｘ、そして面積Ｓｏｘの関係は、式（１）のように表される。なお、εは誘電率である。

Ｃｏｘ＝εＳｏｘ／ｔｏｘ・・・（１）

また、隣接するポリシリコン間の絶縁膜（ＩＰＤ）の容量Ｃｉｐｄと絶縁膜の容量膜厚ｔｉｐｄ（ＳｉＯ_２換算）、そして面積Ｓｉｐｄの関係は、式（２）のように表される。

Ｃｉｐｄ＝εＳｉｐｄ／ｔｉｐｄ・・・（２）

したがって、カップリング比Ｃｒは、式（３）のように表される。

Ｃｒ＝Ｃｉｐｄ／（Ｃｏｘ＋Ｃｉｐｄ）・・・（３）

ここで、近年、浮遊ゲートＦＧの両側に制御ゲートＣＧが配置されるセル構造を有するＮＡＮＤ型フラッシュメモリが提案されている（例えば、特許文献１参照。）。このＮＡＮＤ型フラッシュメモリは、浮遊ゲートの側壁において、式（３）で表される所望のカップリング比Ｃｒを確保することができる。

上記従来のＮＡＮＤ型フラッシュメモリでは、例えば、浮遊ゲートＦＧの膜厚をできるだけ薄くし、制御ゲートＣＧの底面とシリコン基板の表面ができるだけ同じ高さになるように形成する。これにより、カップリング比Ｃｒを確保しつつ、隣接セル間干渉を抑制している。

ここで、上記従来のＮＡＮＤ型フラッシュメモリにおいて、広いしきい値電圧範囲を確保するためには、例えば、高い書き込み電圧Ｖｐｇｍを印加するか若しくは隣接セル間干渉を抑制しながらカップリング比Ｃｒを大きくする必要がある。この場合、制御ゲートＣＧと半導体（シリコン）基板との間で、電気的な短絡が生じ得るという問題があった。
特開２００５−４５２２４号公報

本発明は、隣接するメモリセルＭＣ間の干渉効果を低減することが可能なＮＡＮＤ型フラッシュメモリおよびその製造方法を提供することを目的とする。

本発明の一態様に係るＮＡＮＤ型フラッシュメモリは、
素子領域と素子分離領域とがラインアンドスペースパターンで形成された半導体基板の前記素子領域上に形成され、ビット線に一端が接続された第１の選択ゲートトランジスタと、
前記半導体基板の前記素子領域上に形成され、ソース線に一端が接続された第２の選択ゲートトランジスタと、
前記半導体基板の前記素子領域上に形成され、前記第１の選択ゲートトランジスタの他端と前記第２の選択ゲートトランジスタの他端との間で、複数個直列に接続されたメモリセルと、を備え、
前記メモリセルは、
前記素子領域上にゲート絶縁膜を介して形成された柱状の浮遊ゲートと、
前記素子領域のうち前記浮遊ゲートの両側に位置する領域に形成された拡散層と、
前記浮遊ゲートの側面に形成されたＩＰＤ膜を介して前記浮遊ゲートの周囲を囲むように形成された制御ゲートと、を有することを特徴とする。

本発明の他の態様に係るＮＡＮＤ型フラッシュメモリは、
素子領域と素子分離領域とがラインアンドスペースパターンで形成された半導体基板の前記素子領域上に形成され、ビット線に一端が接続された第１の選択ゲートトランジスタと、
前記半導体基板の前記素子領域上に形成され、ソース線に一端が接続された第２の選択ゲートトランジスタと、
前記半導体基板の前記素子領域上に形成され、前記第１の選択ゲートトランジスタの他端と前記第２の選択ゲートトランジスタの他端との間で、複数個直列に接続されたメモリセルと、を備え、
前記メモリセルは、
前記素子領域上にゲート絶縁膜を介して形成された柱状の浮遊ゲートと、
前記素子領域のうち前記浮遊ゲートの両側に位置する領域に形成された拡散層と、
前記浮遊ゲートの側面に形成されたＩＰＤ膜を介して前記浮遊ゲートの周囲を囲むように形成された第１の制御ゲートと、
前記ＩＰＤ膜を介して前記浮遊ゲートの周囲を囲むように、前記第１の制御ゲート上に層間絶縁膜を介して形成された第２の制御ゲートと、を有することを特徴とする。

本発明の一態様に係るＮＡＮＤ型フラッシュメモリの製造方法は、
浮遊ゲートの両側にＩＰＤ膜を介して制御ゲートが設けられたメモリセルを備えたＮＡＮＤ型フラッシュメモリの製造方法であって、
半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１の導電体膜を形成し、
前記ゲート絶縁膜、前記第１の導電体膜、および、前記半導体基板を、第１のレジストパターンをマスクとしてエッチングして溝を形成し、
前記溝内に、素子分離絶縁膜をその上面の高さが前記第１の導電体膜の上面の高さと等しくなるように形成し、
前記導電体膜上および前記素子分離絶縁膜上に、絶縁膜を堆積し、
前記絶縁膜上に、第２の導電体膜を堆積し、
前記浮遊ゲートが形成される領域に対応する部分が開口した第２のレジストパターンをマスクとして、
前記第２の導電体膜および前記絶縁膜をエッチングし選択的に除去して、前記第１の導電体膜に繋がるコンタクトホールを形成し、
前記コンタクトホールの内壁にＩＰＤ膜を形成し、
前記コンタクトホール内に、第３の導電体膜を形成し、
前記制御ゲートが形成される領域上に開口部を有する第３のレジストパターンをマスクとして、前記第２の導電体膜、前記絶縁膜、前記第１の導電体膜をエッチングし選択的に除去することを特徴とする。

本発明の一態様に係るＮＡＮＤ型フラッシュメモリおよびその製造方法によれば、隣接するメモリセルＭＣ間の干渉効果を低減することができる。

本発明に係る実施例では、浮遊ゲートを囲むように制御ゲート（ワード線）を形成する。これにより、メモリセル間の干渉効果を抑制でき、浮遊ゲートの側面をカップリング比確保のために十分に使える。

したがって、制御ゲートの底面をシリコン基板上面よりも上方に位置させることが可能となる。

すなわち、制御ゲートとシリコン基板との間の電気的な短絡を抑制することができる
以下、本発明を適用した各実施例について図面を参照しながら説明する。

図１は、本発明の一態様である実施例１に係るＮＡＮＤ型フラッシュメモリ１００のメモリセルアレイ近傍の模式的なパターンの平面図である。また、図２Ａは、図１に示すＮＡＮＤ型フラッシュメモリ１００のＸ−Ｘ’線に沿った断面の断面図である。また、図２Ｂは、図１に示すＮＡＮＤ型フラッシュメモリ１００のＹ−Ｙ’線に沿った断面の断面図である。

図１、図２Ａ、図２Ｂに示すように、ＮＡＮＤ型フラッシュメモリ１００のメモリセル領域では、半導体基板であるシリコン基板１上に、図中縦方向に延びる素子領域ＡＡと素子分離領域（ＳＴＩ）とがラインアンドスペースパターンで形成されている。

ＮＡＮＤ型フラッシュメモリ１００は、選択ゲートトランジスタＳＧＤＴｒ、ＳＧＳＴｒと、メモリセルＭＣとを備える。

選択ゲートトランジスタＳＧＤＴｒは、素子領域ＡＡ上に形成され、ビット線ＢＬに一端（ドレイン）が接続されている。

選択ゲートトランジスタＳＧＳＴｒは、素子領域ＡＡ上に形成され、ソース線に一端（ソース）が接続されている。

ＮＡＮＤ型フラッシュメモリ１００には、図中横方向に延びる制御ゲートＣＧ及び選択ゲートＳＧＤ、ＳＧＳが形成され、例えば、制御ゲートＣＧ（ワード線ＷＬ）の３２本おきに２個の選択ゲート（ＳＧＤ、ＳＧＳ）が形成されている。

選択ゲートＳＧＤは、素子領域ＡＡ上に形成された拡散層と、ゲート絶縁膜３とともに、選択ゲートトランジスタＳＧＤＴｒを構成する。

選択ゲートＳＧＳは、素子領域ＡＡ上に形成された拡散層と、ゲート絶縁膜３とともに、選択ゲートトランジスタＳＧＳＴｒを構成する。

メモリセルＭＣは、素子領域ＡＡ上に形成され、選択ゲートトランジスタＳＧＤＴｒの他端（ソース）と選択ゲートトランジスタＳＧＳＴｒの他端（ドレイン）との間で、複数個直列に接続されている。

このメモリセルＭＣは、拡散層２と、ゲート絶縁膜（トンネル酸化膜）３と、浮遊ゲートＦＧと、ＩＰＤ膜４と、制御ゲートＣＧ（ワード線ＷＬ）と、を有する。

拡散層２は、素子領域ＡＡのうち浮遊ゲートＦＧの両側に位置する領域に形成されている。

浮遊ゲートＦＧは、素子領域ＡＡ上にゲート絶縁膜３を介して形成された柱状（ここでは円柱状）の形状を有する。

制御ゲートＣＧ（ワード線ＷＬ）は、浮遊ゲートＦＧの側面に形成されたＩＰＤ膜４を介して浮遊ゲートＦＧの周囲を囲むように形成されている。これにより、制御ゲートがシールドとして機能し、隣接するメモリセルＭＣ間の干渉効果を低減することができる。

この制御ゲートＣＧは、隣接する素子領域ＡＡ上に亘って（すなわち、素子分離領域（ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ））の素子分離絶縁膜６を跨ぐように）、形成されている。この制御ゲートＣＧと素子分離絶縁膜６との間には、ＳｉＮ膜５が形成されている。

また、素子分離絶縁膜６の上面６ａの位置が、ゲート絶縁膜３の上面３ａの位置よりも高くなるように設定されている。

これにより、従来技術と比較して、制御ゲートＣＧ（ワード線ＷＬ）とシリコン基板１との間の電気的な短絡を抑制する（耐圧を向上する）ことができる。すなわち、ＮＡＮＤ型フラッシュメモリ１００をより安定して動作させることができる。

また、ビット線コンタクトＣＢは、ビット線ＢＬと素子領域ＡＡ（選択ゲートＳＧＤのトランジスタのドレイン）との間に接続されている。

また、ソース線コンタクトＣＳは、ソース線ＢＬと素子領域ＡＡ（選択ゲートＳＧＳのトランジスタのソース）との間に接続されている。

また、隣接するメモリセルＭＣの制御ゲートＣＧ（ワード線ＷＬ）間は、層間絶縁膜９により絶縁されている。

ここで、以上のような構成を有するＮＡＮＤ型フラッシュメモリ１００の製造方法について説明する。

図３Ａないし図１０Ａは、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の各工程におけるメモリセルアレイの各のＸ−Ｘ’線に沿った断面を示す断面図である。また、図３Ｂないし図１０Ｂは、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の各工程におけるメモリセルアレイの各のＹ−Ｙ’線に沿った断面を示す断面図である。

先ず、シリコン基板１にドーピングを行うことにより、ウェル（Ｗｅｌｌ）／チャネル（ｃｈａｎｎｅｌ）を形成する。

さらに、シリコン基板１上に、ゲート絶縁膜３となる熱酸化膜（ＳｉＯ_２）を形成する。なお、プログラム（ｐｒｏｇｒａｍ）／消去（Ｅｒａｓｅ）時に使用する高電圧が印加される領域の熱酸化膜の膜厚は、例えば、３５ｎｍ程度である。一方、該高電圧が印加されない領域の熱酸化膜の膜厚は、例えば、８ｎｍ程度である。

さらに、Ｓｉ／ＳｉＯ_２界面を窒化する。その後、浮遊ゲートＦＧとなる導電体膜であるポリシリコンを、例えば、３０ｎｍ程度堆積し、熱酸化膜２上にポリシリコン膜７を形成する。

次に、ポリシリコン膜７上全面にＳｉＮ膜８を、例えば、７０ｎｍ程度堆積する。そして、素子領域ＡＡを形成するための所望のレジストパターン（図示せず）をＳｉＮ膜８上に形成する。そして、該レジストパターンをマスクとして、ＳｉＮ膜８、ポリシリコン膜７、ゲート絶縁膜３、シリコン基板１を、順次エッチングするとともに、所望の深さの溝１ａをシリコン基板１に形成する。

次に、残存する該レジストパターンを除去した後、プラズマ（ｐｌａｓｍａ）法により形成されるＳｉＯ_２膜を堆積し、ＳｉＮ膜８が埋没するまでシリコン基板１に形成された溝１ａをＳｉＯ_２で埋め込む。なお、残存する該レジストパターンを除去した後、シリコン基板１の露出している表面を熱酸化法により２ｎｍ程度酸化しても良い。

次に、シリコン基板１上に残存するＳｉＮ膜８が露出するように、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により平坦化を行う。これにより、素子分離絶縁膜６を形成する（図３Ａ、図３Ｂ）。

次に、素子分離絶縁膜６を形成した後に、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法により、残存するＳｉＮ膜８をマスクとして、溝１ａに埋め込んだＳｉＯ_２膜をポリシリコン膜７／ＳｉＮ膜８界面まで、エッチング除去する。これにより、素子分離絶縁膜６の上面６ａの高さをポリシリコン膜７の上面の高さと等しくなるように調整する。さらに、残存するＳｉＮ膜８を、例えば、Ｈ_３ＰＯ_４液を用いて除去する（図４Ａ、図４Ｂ）。これにより、素子分離絶縁膜６の上面６ａの位置が、ゲート絶縁膜３の上面３ａの位置よりも高くなるように形成される。

次に、シリコン基板１上（すなわち、ポリシリコン膜７上および素子分離絶縁膜６上）に、絶縁膜であるシリコン窒化膜（ＳｉＮ膜）５を堆積する。さらに、このＳｉＮ膜５上に、ポリシリコンを堆積し、制御ゲートＣＧとなるポリシリコン膜１０を形成する。さらに、このポリシリコン膜１０上に、ＳｉＮ膜１１を堆積する（図５Ａ、図５Ｂ）。

次に、浮遊ゲートＦＧが形成される領域に対応する部分が開口したレジストパターン１２をマスクとして、ＳｉＮ膜１１、ポリシリコン膜１０、ＳｉＮ膜５をエッチングし選択的に除去する。これにより、ポリシリコン膜７に繋がるコンタクトホール１３を形成する（図６Ａ、図６Ｂ）。なお、ワード線ＷＬ方向（Ｘ−Ｘ’線方向）において、コンタクトホール１３は、既に形成されたたポリシリコン膜７とシリコン基板１上における位置および幅がほぼ重なるように調整される。

次に、残存する該レジストパターン１２を除去した後、シリコン基板１上（すなわち、ＳｉＮ膜１１上およびコンタクトホール１３内）に、例えば、ＳｉＮ、Ａｌ_２Ｏ_３等からなる犠牲ＩＰＤ（ｉｎｔｅｒ−ｐｏｌｙ ｄｉｅｌｅｃｔｒｉｃ）膜を堆積する。そして、ＲＩＥによりＳｉＮ膜１１上およびコンタクトホール１３底の犠牲ＩＰＤ膜を選択的に除去する。こにより、ポリシリコン膜７の上面を露出させる。このようにして、コンタクトホール１３の内壁に犠牲ＩＰＤ膜４０を形成する（図７Ａ、図７Ｂ）。

次に、シリコン基板１上（すなわち、ＳｉＮ膜１１上およびコンタクトホール１３内）に、ポリシリコンを堆積し、例えば、ＣＭＰにより、ＳｉＮ膜１１上のポリシリコンを除去する。これにより、浮遊ゲートＦＧを構成するポリシリコン膜１４を形成する。そして、犠牲ＩＰＤ膜４０をウエットエッチングにより選択的に除去する。さらに、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、犠牲ＩＰＤ膜４０を除去した後に形成される空隙に、例えば、浮遊ゲートＦＧの側面からＳｉＮ／ＳｉＯ_２／ＳｉＮの積層膜からなるＩＰＤ膜４を形成する（図８Ａ、図８Ｂ）。

なお、犠牲ＩＰＤ膜４０をそのままメモリセルＭＣのＩＰＤ膜として用いてもよい。この場合、犠牲ＩＰＤ膜４０をウエットエッチングにより選択的に除去する工程、ＡＬＤ法により、犠牲ＩＰＤ膜４０を除去した後に形成される空隙にＩＰＤ膜４を形成する工程が削減される。

ここで、図１１は、図８Ａ、図８Ｂに示す工程におけるＮＡＮＤ型フラッシュメモリ１００の部分的な平面図である。なお、図１１において、ＳｉＮ膜１１、ＳｉＮ膜５は省略している。

図１１に示すように、制御ゲートＣＧ（ワード線ＷＬ）は、浮遊ゲートＦＧの側面に形成されたＩＰＤ膜４を介して浮遊ゲートＦＧの周囲を囲むように形成されている。

そして、ＡＬＤ法によりＩＰＤ膜４を形成した後、制御ゲートＣＧのパターニングのために制御ゲートＣＧが形成される領域上に開口部を有する所望のレジストパターン（図示せず）を形成する。そして、ＲＩＥ法により、該レジストパターン１６をマスクとして、ＳｉＮ膜１１、ポリシリコン膜１０、ＳｉＮ膜５、ポリシリコン膜７を順次エッチングし、選択的に除去する。これにより、溝１５を形成する（図９Ａ、図９Ｂ）。

これにより、制御ゲートＣＧを形成する。なお、該レジストパターンの開口部の径は、浮遊ゲートＦＧの側面にＩＰＤ膜４を介して形成された制御ゲートＣＧの側面方向の膜厚が所望の値になるように、設定される。

以降は、一般的なＮＡＮＤ型フラッシュメモリの製造工程と同様に、制御ゲートＣＧのＲＩＥ後の後酸化を行う。そして、レジストパターン（図示せず）をマスクとして、所望の領域にエクステンションと呼ばれる程度の濃度( ＜１０×１０^１９/cm^３）の領域を、シリコン基板１にイオン注入を行って形成する。そして、コンタクトホール１５内に酸化膜のスペーサを形成する。さらに、レジストパターン（図示せず）をマスクとして、ディープジャンクションと呼ばれる高濃度領域をイオン注入により形成する。これにより、拡散層２を形成する（図１０Ａ、図１０Ｂ）。

そして、層間絶縁膜としてＢＰＳＧ膜をシリコン基板１上に堆積して平坦化を行い、コンタクト工程を経て、図２Ａ、図２Ｂに示すメモリセルＭＣが完成する。

以上のように、本実施例に係るＮＡＮＤ型フラッシュメモリおよびその製造方法によれば、隣接するメモリセルＭＣ間の干渉効果を低減することができる。

実施例１では、制御ゲートが１層の場合について述べた。

本実施例２では、制御ゲートが２層で構成されている場合について述べる。なお、本実施例２のＮＡＮＤ型フラッシュメモリの構成は、制御ゲートの構成以外は、実施例１で図１に示すＮＡＮＤ型フラッシュメモリ１００と同様である。

ここで、図１２Ａは、図１に示すＮＡＮＤ型フラッシュメモリ１００のＸ−Ｘ’線に沿った断面の断面図である。また、図１２Ｂは、図１に示すＮＡＮＤ型フラッシュメモリ１００のＹ−Ｙ’線に沿った断面の断面図である。

図１２Ａ、図１２Ｂに示すように、メモリセルＭＣは、拡散層２と、ゲート絶縁膜（トンネル酸化膜）３と、浮遊ゲートＦＧと、ＩＰＤ膜４と、第１の制御ゲートＣＧ１と、第２の制御ゲートＣＧ２と、を有する。

拡散層２は、素子領域ＡＡのうち浮遊ゲートＦＧの両側に位置する領域に形成されている。

浮遊ゲートＦＧは、素子領域ＡＡ上にゲート絶縁膜３を介して形成された柱状（ここでは円柱状）の形状を有する。

第１の制御ゲートＣＧ１は、浮遊ゲートＦＧの側面に形成されたＩＰＤ膜４を介して浮遊ゲートＦＧの周囲を囲むように形成されている。これにより、制御ゲートがシールドとして機能し、隣接するメモリセルＭＣ間の干渉効果を低減することができる。

この第１の制御ゲートＣＧは、隣接する素子領域ＡＡ上に亘って（すなわち、素子分離領域（ＳＴＩ）の素子分離絶縁膜６を跨ぐように）、形成されている。この制御ゲートＣＧと素子分離絶縁膜６との間には、ＳｉＮ膜５が形成されている。

また、実施例１と同様に、素子分離絶縁膜６の上面６ａの位置が、ゲート絶縁膜３の上面３ａの位置よりも高くなるように設定されている。

これにより、従来技術と比較して、制御ゲートＣＧ（ワード線ＷＬ）とシリコン基板１との間の電気的な短絡を抑制する（耐圧を向上する）ことができる。すなわち、ＮＡＮＤ型フラッシュメモリ１００をより安定して動作させることができる。

また、第２の制御ゲートＣＧ２は、ＩＰＤ膜４を介して浮遊ゲートＦＧの周囲を囲むように、第１の制御ゲートＣＧ１上に酸化膜５ａを介して形成されている。

これらの第１、第２の制御ゲートＣＧ１、ＣＧ２には、異なる電位を印加できるようになっている。

ここで、以上のような構成を有するＮＡＮＤ型フラッシュメモリ１００の動作について説明する。

（ａ）書き込み動作
先ず、メモリセルＭＣへのデータの書き込み動作について説明する。

書き込み動作は、制御ゲートＣＧ（選択ワード線ＷＬ）とウェル（シリコン基板１）との間に、書き込み電圧Ｖｐｇｍを印加することにより、浮遊ゲートＦＧに電荷を蓄積させる。これにより、メモリセルＭＣのしきい値電圧を変化させることでメモリセルＭＣに書き込みを行う。

この書き込み動作において、書き込み対象のワード線ＷＬ、すなわち、第１の制御ゲートＣＧ１および第２の制御ゲートＣＧ２に、同時に書き込み電圧Ｖｐｇｍを印加する。ここで、第１の制御ゲートＣＧ１の書き込み電圧Ｖｐｇｍを第１の書き込み電位Ｖｐｇｍ１とし、第２の制御ゲートＣＧ２の書き込み電圧Ｖｐｇｍを第２の書き込み電圧Ｖｐｇｍ２とする。

この場合、第１の書き込み電圧Ｖｐｇｍ１≦第２の書き込み電圧Ｖｐｇｍ２なるように書き込み電圧Ｖｐｇｍを設定する。

これにより、シリコン基板１に近接する第１の制御ゲートＣＧ１の電位を下げることができる。したがって、シリコン基板１と第１の制御ゲートＣＧ１との間の耐圧を確保することができる。

さらに、より高い第２の書き込みＶｐｇｍ２を印加できる。したがって、高電圧をシリコン基板１と制御ゲートとの間の浮遊ゲートＦＧに印加して、高いしきい値電圧の書き込みを可能にすることができる。

なお、書き込み対象以外のワード線ＷＬには、例えば、従来のＮＡＮＤ型フラッシュメモリの動作に準じて、パス電圧Ｖｐａｓｓ（非着目ビット線ＢＬの書き込みが起きないようにチャネルをブーストするためにワード線ＷＬに与える電位）を印加する。

以上により、制御ゲートＣＧ（選択ワード線ＷＬ）とウェル（シリコン基板１）との間に、書き込み電圧Ｖｐｇｍを印加することにより、浮遊ゲートＦＧに電荷を蓄積させる。これにより、メモリセルＭＣのしきい値電圧が上昇する（すなわち、書き込みが完了する）。

（ｂ）読み出し動作
次に、読み出し動作について説明する。ここでは、通常の読み出し動作について説明するが、ベリファイ読み出し動作についても同様である。

読み出しの対象となるワード線ＷＬ以外の第１、第２の制御ゲートＣＧ１、ＣＧ２に読み出し電圧Ｖｒｅａｄを印加する。一方、読み出し対象のワード線ＷＬの第１の制御ゲートＣＧ１には、第１のゲート電位VＣＧ１を印加し、読み出し対象の該ワード線ＷＬの第２の制御ゲートＣＧ２には、第２のゲート電位VＣＧ２を印加する。この場合、第１のゲート電位VＣＧ１≦第２のゲート電位VＣＧ２となるように設定してもよい。

例えば、第１のゲート電位VＣＧ１＝０V（接地電位）に設定してもよい。これにより、隣接するメモリセルＭＣからの干渉効果を第１の制御ゲートＣＧ１で吸収することが可能になる。これにより、ゲート電位VＣＧ＝０Vとなるバイアスも可能である。

また、第１、第２の制御ゲートＣＧ１、ＣＧ２に印加される電圧を調整して、書き込み動作時のカップリング比Ｃｒ_programと読み出し動作時のカップリング比Ｃｒ_readを変化させてもよい。例えば、書き込み時にはCG１及びＣＧ２に電圧を加えるが、読み出し時にはＧＣ２のみに電圧を加える場合である。具体的には、第１、第２の制御ゲートＣＧ１、ＣＧ２に加える電圧を、例えばそれぞれ１４V、２０VとしてメモリセルＭＣのしきい値を1Vにする（書き込む）。読み出し時において、第１の制御ゲートＣＧ１に０V、第２の制御ゲートCG２を３Ｖとする。ここで、第1及び第2制御ゲートが接するＩＰＤ膜４の面積が等しいとすると、書き込み電圧はＶｐｇｍ＝１／２＊（ＶＣＧ１＋ＶＣＧ２）＝１７Ｖとなる。一方、読み出し電圧はＶｒｅａｄ＝１／２＊（ＶＣＧ１＋ＶＣＧ２）＝１．５Ｖとなる。

第２の制御ゲート電極CG２に着目すると、３Vを加えているが結果として読み出し電圧は１．５Vとなる。すなわち、読み出し動作時のカップリング比Ｃｒ_ｒｅａｄ≦書き込み動作時のカップリング比Ｃｒ_ｐｒｏｇｒａｍとなると言える。これにより、浮遊ゲートＦＧ中の少ない電荷を大きなしきい値電圧の差として読み出すことが可能となる。

すなわち、高信頼性のＮＡＮＤ型フラッシュメモリを提供することが可能になる。

なお、ベリファイ読み出し動作においては、メモリセルＭＣのしきい値電圧と読み出し電圧（ベリファイ電圧）との大小関係に応じたビット線ＢＬの電位が、ビット線制御回路３によりセンスされ、このセンス結果に応じたデータが、ビット線制御回路３にラッチされる。そして、ビット線制御回路（図示せず）から該データがベリファイ回路（図示せず）に入力される。そして、ベリファイ回路は、該データに基づいて、しきい値電圧がベリファイレベルまで達しているか（書き込まれているか）をベリファイする。

（ｃ）消去動作
最後に消去動作について説明する。この消去動作は、従来のＮＡＮＤ型フラッシュメモリの消去動作と同様である。すなわち、例えば、メモリセルアレイのブロックのすべてのワード線ＷＬ（第１、第２の制御ゲートＣＧ１、ＣＧ２）の電位を０Vとして、シリコン基板（ウェル）１に消去電圧Ｖｅｒａを印加する。これにより、浮遊ゲートＦＧから電荷が放電される。これにより、メモリセルＭＣのしきい値電圧が下降する（すなわち、消去が完了する）。

ここで、以上のような構成・機能を有するＮＡＮＤ型フラッシュメモリ１００の製造方法について説明する。

なお、本実施例２のＮＡＮＤ型フラッシュメモリ１００の製造方法は、実施例１で説明した図４Ａ、図４Ｂまでの工程は同様である。

図１３Ａないし図１８Ａは、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の各工程におけるメモリセルアレイの各のＸ−Ｘ’線に沿った断面を示す断面図である。また、図１３Ｂないし図１８Ｂは、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の各工程におけるメモリセルアレイの各のＹ−Ｙ’線に沿った断面を示す断面図である。なお、図中、実施例１と同じ符号は、実施例１と同様の構成を示す。

図４Ａ、図４Ｂに示す工程の後、シリコン基板１上（すなわち、ポリシリコン膜７上および素子分離絶縁膜６上）に、絶縁膜であるシリコン窒化膜（ＳｉＮ膜）５を堆積する。さらに、このＳｉＮ膜５上に、ポリシリコンを例えば１００ｎｍ堆積し、第１の制御ゲートＣＧ１となるポリシリコン膜１０ａを形成する。さらに、このポリシリコン膜１０ａ上に、絶縁膜である、例えば、酸化膜（ＳｉＯ_２）５ａを堆積する。さらに、この酸化膜５ａ上に、ポリシリコンを例えば１００ｎｍ堆積し、第２の制御ゲートＣＧ２となるポリシリコン膜１０ｂを形成する。さらに、このポリシリコン膜１０ｂ上に、例えば、ＳｉＮ膜１１を堆積する（図１３Ａ、図１３Ｂ）。

次に、浮遊ゲートＦＧが形成される領域に対応する部分が開口したレジストパターン１２をマスクとして、ＳｉＮ膜１１、ポリシリコン膜１０ｂ、酸化膜５ａ、ポリシリコン膜１０ａ、ＳｉＮ膜５をエッチングし選択的に除去する。これにより、ポリシリコン膜７に繋がるコンタクトホール１３を形成する（図１４Ａ、図１４Ｂ）。なお、ワード線ＷＬ方向（Ｘ−Ｘ’線方向）において、コンタクトホール１３は、既に形成されたたポリシリコン膜７とシリコン基板１上における位置および幅がほぼ重なるように調整される。

次に、残存する該レジストパターン１２を除去した後、シリコン基板１上（すなわち、ＳｉＮ膜１１上およびコンタクトホール１３内）に、例えば、ＳｉＮ、Ａｌ_２Ｏ_３等からなる犠牲ＩＰＤ膜を堆積する。そして、ＲＩＥによりＳｉＮ膜１１上およびコンタクトホール１３底の犠牲ＩＰＤ膜を選択的に除去する。こにより、ポリシリコン膜７の上面を露出させる。このようにして、コンタクトホール１３の内壁に犠牲ＩＰＤ膜４０を形成する（図１５Ａ、図１５Ｂ）。

次に、シリコン基板１上（すなわち、ＳｉＮ膜１１上およびコンタクトホール１３内）に、ポリシリコンを堆積し、例えば、ＣＭＰにより、ＳｉＮ膜１１上のポリシリコンを除去する。これにより、浮遊ゲートＦＧを構成するポリシリコン膜１４を形成する。そして、犠牲ＩＰＤ膜４０をウエットエッチングにより選択的に除去する。さらに、ＡＬＤ法により、犠牲ＩＰＤ膜４０を除去した後に形成される空隙にＩＰＤ膜４を形成する（図１６Ａ、図１６Ｂ）。

また、実施例１と同様に、第１、第２の制御ゲートＣＧ１、ＣＧ２（ワード線ＷＬ）は、浮遊ゲートＦＧの側面に形成されたＩＰＤ膜４を介して浮遊ゲートＦＧの周囲を囲むように形成されている。

なお、実施例１と同様に、犠牲ＩＰＤ膜４０をそのままメモリセルＭＣのＩＰＤ膜として用いてもよい。この場合、犠牲ＩＰＤ膜４０をウエットエッチングにより選択的に除去する工程、ＡＬＤ法により、犠牲ＩＰＤ膜４０を除去した後に形成される空隙にＩＰＤ膜４を形成する工程が削減される。

そして、ＡＬＤ法によりＩＰＤ膜４を形成した後、第１、第２の制御ゲートＣＧ１、ＣＧ２のパターニングのために、第１、第２の制御ゲートＣＧ１、ＣＧ２が形成される領域上に開口部を有する所望のレジストパターン（図示せず）を形成する。そして、ＲＩＥ法により、該レジストパターン１６をマスクとして、ＳｉＮ膜１１、ポリシリコン膜１０、ＳｉＮ膜５、ポリシリコン膜７を順次エッチングし、選択的に除去する。これにより、コンタクトホール１５を形成する（図１７Ａ、図１７Ｂ）。その後レジストパターン１６を除去する。

これにより、第１、第２の制御ゲートＣＧ１、ＣＧ２を形成する。なお、該レジストパターンの開口部の径は、第１、第２の制御ゲートＣＧ１、ＣＧ２の膜厚が所望の値になるように、設定される。

以降は、一般的なＮＡＮＤ型フラッシュメモリの製造工程と同様に、制御ゲートＣＧのＲＩＥ後の後酸化を行う。そして、レジストパターン（図示せず）をマスクとして、所望の領域にエクステンションと呼ばれる程度の濃度( ＜１０×１０^１９/cm^３）の領域を、シリコン基板１にイオン注入を行って形成する。そして、コンタクトホール１５内に酸化膜のスペーサを形成する。さらに、レジストパターン（図示せず）をマスクとして、ディープジャンクションと呼ばれる高濃度領域をイオン注入により形成する。これにより、拡散層２を形成する（図１８Ａ、図１８Ｂ）。

そして、層間絶縁膜としてＢＰＳＧ膜をシリコン基板１上に堆積して平坦化を行い、コンタクト工程を経て、図１２Ａ、図１２Ｂに示すメモリセルＭＣが完成する。

本実施例によれば、既述のように、縦方向に制御ゲートを積層して、２本の制御ゲートで１つのメモリセルＭＣを駆動する。これにより、シリコン基板-制御ゲート間の電気的短絡を防ぎ、カップリング比Ｃｒを大きくし、書き込み電圧Ｖｐｇｍを低減させ、十分な動作マージンを確保することが可能である。

以上のように、本実施例に係るＮＡＮＤ型フラッシュメモリおよびその製造方法によれば、隣接するメモリセルＭＣ間の干渉効果を低減することができる。

本発明の一態様である実施例１に係るＮＡＮＤ型フラッシュメモリ１００のメモリセルアレイ近傍の模式的なパターンの平面図である。 図１に示すＮＡＮＤ型フラッシュメモリ１００のＸ−Ｘ’線に沿った断面の断面図である。 図１に示すＮＡＮＤ型フラッシュメモリ１００のＹ−Ｙ’線に沿った断面の断面図である。 図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各のＸ−Ｘ’線に沿った断面を示す断面図である。 図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各のＹ−Ｙ’線に沿った断面を示す断面図である。 図３Ａに続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各のＸ−Ｘ’線に沿った断面を示す断面図である。 図３Ｂに続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各のＹ−Ｙ’線に沿った断面を示す断面図である。 図４Ａに続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各のＸ−Ｘ’線に沿った断面を示す断面図である。 図４Ｂに続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各のＹ−Ｙ’線に沿った断面を示す断面図である。 図５Ａに続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各のＸ−Ｘ’線に沿った断面を示す断面図である。 図５Ｂに続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各のＹ−Ｙ’線に沿った断面を示す断面図である。 図６Ａに続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各のＸ−Ｘ’線に沿った断面を示す断面図である。 図６Ｂに続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各のＹ−Ｙ’線に沿った断面を示す断面図である。 図７Ａに続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各のＸ−Ｘ’線に沿った断面を示す断面図である。 図７Ｂに続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各のＹ−Ｙ’線に沿った断面を示す断面図である。 図８Ａに続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各のＸ−Ｘ’線に沿った断面を示す断面図である。 図８Ｂに続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各のＹ−Ｙ’線に沿った断面を示す断面図である。 図９Ａに続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各のＸ−Ｘ’線に沿った断面を示す断面図である。 図９Ｂに続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各のＹ−Ｙ’線に沿った断面を示す断面図である。 図８Ａ、図８Ｂに示す工程におけるＮＡＮＤ型フラッシュメモリ１００の部分的な平面図である。 図１に示すＮＡＮＤ型フラッシュメモリ１００のＸ−Ｘ’線に沿った断面の断面図である。 図１に示すＮＡＮＤ型フラッシュメモリ１００のＹ−Ｙ’線に沿った断面の断面図である。 図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各のＸ−Ｘ’線に沿った断面を示す断面図である。 図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各のＹ−Ｙ’線に沿った断面を示す断面図である。 図１３Ａに続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各のＸ−Ｘ’線に沿った断面を示す断面図である。 図１３Ｂに続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各のＹ−Ｙ’線に沿った断面を示す断面図である。 図１４Ａに続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各のＸ−Ｘ’線に沿った断面を示す断面図である。 図１４Ｂに続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各のＹ−Ｙ’線に沿った断面を示す断面図である。 図１５Ａに続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各のＸ−Ｘ’線に沿った断面を示す断面図である。 図１５Ｂに続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各のＹ−Ｙ’線に沿った断面を示す断面図である。 図１６Ａに続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各のＸ−Ｘ’線に沿った断面を示す断面図である。 図１６Ｂに続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各のＹ−Ｙ’線に沿った断面を示す断面図である。 図１７Ａに続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各のＸ−Ｘ’線に沿った断面を示す断面図である。 図１７Ｂに続く、図１に示すＮＡＮＤ型フラッシュメモリ１００の製造方法の工程におけるメモリセルアレイの各のＹ−Ｙ’線に沿った断面を示す断面図である。

符号の説明

１ シリコン基板（半導体基板）
２ 拡散層
３ ゲート絶縁膜（トンネル酸化膜）
４ ＩＰＤ膜
５ ＳｉＮ膜
５ａ 酸化膜（絶縁膜）
６ 素子分離絶縁膜
７ ポリシリコン膜
８ ＳｉＮ膜
９ 層間絶縁膜
１０、１０ａ、１０ｂ ポリシリコン膜
１０ｗ 膜厚
１１ ＳｉＮ膜
１２ レジストパターン
１３ コンタクトホール
１４ ポリシリコン膜
１５ コンタクトホール
１６ レジストパターン
４０ 犠牲ＩＰＤ膜
１００ ＮＡＮＤ型フラッシュメモリ
ＡＡ 素子領域
ＢＬ ビット線
ＣＢ ビット線コンタクト
ＣＧ 制御ゲート
ＣＧ１ 第１の制御ゲート
ＣＧ２ 第２の制御ゲート
ＣＳ ソース線コンタクト
ＥＩ 配線
ＦＧ 浮遊ゲート
ＰｅｒｉＴｒ 周辺トランジスタ
ＳＧ 選択ゲート
ＳＧＴｒ 選択トランジスタ
ＳＬ ソース線
ＷＬ０〜ＷＬ３１ ワード線

Claims (5)

1. 素子領域と素子分離領域とがラインアンドスペースパターンで形成された半導体基板の前記素子領域上に形成され、ビット線に一端が接続された第１の選択ゲートトランジスタと、
   前記半導体基板の前記素子領域上に形成され、ソース線に一端が接続された第２の選択ゲートトランジスタと、
   前記半導体基板の前記素子領域上に形成され、前記第１の選択ゲートトランジスタの他端と前記第２の選択ゲートトランジスタの他端との間で、複数個直列に接続されたメモリセルと、を備え、
   前記メモリセルは、
   前記素子領域上にゲート絶縁膜を介して形成された柱状の浮遊ゲートと、
   前記素子領域のうち前記浮遊ゲートの両側に位置する領域に形成された拡散層と、
   前記浮遊ゲートの側面に形成されたＩＰＤ膜を介して前記浮遊ゲートの周囲を囲むように形成された制御ゲートと、を有する
   ことを特徴とするＮＡＮＤ型フラッシュメモリ。
2. 前記制御ゲートは、隣接する前記素子領域上に亘って形成されており、
   前記素子分離領域の素子分離絶縁膜の上面の位置が、前記ゲート絶縁膜の上面の位置よりも高い
   ことを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ。
3. 素子領域と素子分離領域とがラインアンドスペースパターンで形成された半導体基板の前記素子領域上に形成され、ビット線に一端が接続された第１の選択ゲートトランジスタと、
   前記半導体基板の前記素子領域上に形成され、ソース線に一端が接続された第２の選択ゲートトランジスタと、
   前記半導体基板の前記素子領域上に形成され、前記第１の選択ゲートトランジスタの他端と前記第２の選択ゲートトランジスタの他端との間で、複数個直列に接続されたメモリセルと、を備え、
   前記メモリセルは、
   前記素子領域上にゲート絶縁膜を介して形成された柱状の浮遊ゲートと、
   前記素子領域のうち前記浮遊ゲートの両側に位置する領域に形成された拡散層と、
   前記浮遊ゲートの側面に形成されたＩＰＤ膜を介して前記浮遊ゲートの周囲を囲むように形成された第１の制御ゲートと、
   前記ＩＰＤ膜を介して前記浮遊ゲートの周囲を囲むように、前記第１の制御ゲート上に層間絶縁膜を介して形成された第２の制御ゲートと、を有する
   ことを特徴とするＮＡＮＤ型フラッシュメモリ。
4. 書き込み動作、読み出し動作、または、ベリファイ読み出し動作において、
   前記第１の制御ゲートの第１の電位は、前記第２の制御ゲートの第２の電位以下に設定される
   ことを特徴とする請求項３に記載のＮＡＮＤ型フラッシュメモリ。
5. 浮遊ゲートの両側にＩＰＤ膜を介して制御ゲートが設けられたメモリセルを備えたＮＡＮＤ型フラッシュメモリの製造方法であって、
   半導体基板上にゲート絶縁膜を形成し、
   前記ゲート絶縁膜上に第１の導電体膜を形成し、
   前記ゲート絶縁膜、前記第１の導電体膜、および、前記半導体基板を、第１のレジストパターンをマスクとしてエッチングして溝を形成し、
   前記溝内に、素子分離絶縁膜をその上面の高さが前記第１の導電体膜の上面の高さと等しくなるように形成し、
   前記導電体膜上および前記素子分離絶縁膜上に、絶縁膜を堆積し、
   前記絶縁膜上に、第２の導電体膜を堆積し、
   前記浮遊ゲートが形成される領域に対応する部分が開口した第２のレジストパターンをマスクとして、
   前記第２の導電体膜および前記絶縁膜をエッチングし選択的に除去して、前記第１の導電体膜に繋がるコンタクトホールを形成し、
   前記コンタクトホールの内壁にＩＰＤ膜を形成し、
   前記コンタクトホール内に、第３の導電体膜を形成し、
   前記制御ゲートが形成される領域上に開口部を有する第３のレジストパターンをマスクとして、前記第２の導電体膜、前記絶縁膜、前記第１の導電体膜をエッチングし選択的に除去する
   ことを特徴とするＮＡＮＤ型フラッシュメモリの製造方法。

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