JP2010056439A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】露光条件が最適化される領域の配線と異なる方向の配線を必要とする領域の露光マージン不足を回避する。
【解決手段】半導体基板と、
前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜上の第１の領域において、第１のデザインルールを適用して形成された、特定方向に沿って走る、複数の第１の配線と、
前記層間絶縁膜上の第２の領域において、前記第１のデザインルールと同じ第２のデザインルールを適用して形成された、前記特定方向に沿って走る、複数の第２の配線と、
前記層間絶縁膜中に形成され、同一電位となるべき少なくとも２つの前記第２の配線を電気的に接続して所望の配線パターンを形成する、接続部材と、
を備える。
【選択図】図２（ａ）

Description

本発明は、半導体装置、例えば半導体記憶装置、及びその製造方法に関する。

近年、半導体装置の微細化・高集積化に対応すべく、さらなる微細パターンの形成が要望されている。特に、半導体記憶装置は大容量化を目的として、開発時に適用可能なデザインルールの中でも比較的小さいデザインルールが適用される。この半導体記憶装置は、同一面内に２つの領域、即ち、メモリセル領域とそれ以外の周辺領域を有する。適用されるデザインルールはメモリセル領域と周辺領域で異なるのが一般的である。メモリセル領域は、メモリセル（記憶素子）と接続されたビット線又はワード線などを含む。このメモリセル領域においては、集積度を上げるためにデザインルールを通常、開発時点で許容される最小の値（以下、Ｆと記す）に設定する。一方、周辺領域は、メモリセルとメモリセルの駆動素子を接続する配線などを含む。この周辺領域においては、デザインルールを必ずしも最小のＦに設定する必要はなく、Ｆより大きい値に設定する場合が多い。

ところで、露光条件を最適化するために、例えば特許文献１に記載されているように、露光光源とレチクルの間にアパーチャを介在させ、このアパーチャにより変形された露光光を用いて露光を行う方法（変形照明）が知られている。この方法により、解像度及び焦点深度（Depth Of Focus；ＤＯＦ）を向上させることができる。しかし、例えば、特許文献１の図４に示される形状のアパーチャを用いた場合、縦方向のパターンに対して解像度及び焦点深度が向上するものの、横方向に対して通常の露光よりもむしろ劣化する場合がある。
特開２００１−１３５５７０号公報

本発明は、露光条件が最適化される領域の配線と異なる方向の配線を必要とする領域の露光マージン不足を回避することができる半導体装置及びその製造方法を提供することを目的とする。

本発明の一態様によれば、半導体基板と、前記半導体基板上に形成された層間絶縁膜と、前記層間絶縁膜上の第１の領域において、第１のデザインルールを適用して形成された、特定方向に沿って走る、複数の第１の配線と、前記層間絶縁膜上の第２の領域において、前記第１のデザインルールと同じ第２のデザインルールを適用して形成された、前記特定方向に沿って走る、複数の第２の配線と、前記層間絶縁膜中に形成され、同一電位となるべき少なくとも２つの前記第２の配線を電気的に接続して所望の配線パターンを形成する、接続部材と、を備えることを特徴とする半導体装置が提供される。

本発明の別態様によれば、リソグラフィ装置の最小解像度よりも小さいデザインルールを適用して形成された、同一の方向に沿って走る、層間絶縁膜上の、第１の領域における複数の第１の配線及び第２の領域における複数の第２の配線を有し、前記複数の第２の配線のうち同一の電位となるべき配線は接続部材により電気的に接続されて所望の配線パターンを形成する、半導体装置を製造する方法であって、半導体基板上に前記層間絶縁膜を形成し、前記第２の領域において、前記層間絶縁膜の所定の位置にコンタクトホールを形成した後、前記コンタクトホールに前記接続部材を埋め込み、前記層間絶縁膜及び前記接続部材の上に導電膜を形成し、前記導電膜よりも上方にマスク材を形成し、リソグラフィにより前記マスク材を、前記デザインルールの２倍の幅及びスペースのパターンに加工し、ウェットエッチングにより前記マスク材の前記パターンの幅が半分になるまで、前記マスク材をエッチングし、その後、前記マスク材の側壁に前記マスク材を囲うように、前記デザインルールと同じ寸法の膜厚を持つ環状マスク材を形成し、その後、前記マスク材を除去して、前記環状マスク材をマスクとして前記導電膜をエッチングして環状導電膜を形成し、前記環状導電膜の端部をエッチングすることにより、前記複数の第１の配線及び前記複数の第２の配線を形成する、ことを特徴とする半導体装置の製造方法が提供される。

本発明によれば、露光条件が最適化される領域の配線と異なる方向の配線を必要とする領域の露光マージン不足を回避することができる。

本発明に係る実施形態について説明する前に、本発明者が本発明をするに至った経緯について説明する。前述のように、変形照明を用いた露光を行うと、特定の方向の解像度及び焦点深度は向上するが、他の方向については通常の露光よりも劣化する場合があるという問題がある。しかし、半導体記憶装置のメモリセル領域では、ビット線やワード線のように一方向の配線が多く、また、変形照明の照明条件等の露光条件は最小デザインルールが適用されるメモリセル領域に注目して決められる。よって、メモリセル領域の配線の方向に合わせて変形照明を行うことにより、上記の問題により特に大きな不都合は生じない。

一方、周辺領域は、前述のように、メモリセル領域に比べて大きなデザインルールが適用される。とはいえ、周辺領域の中でもメモリセル領域に隣接するエリアでは、Ｆの１．５倍から３倍程度の比較的厳しいデザインルールに設定することが多い。このようなエリアでは、リソグラフィの露光マージンであるＤＯＦがメモリセル領域の半分以下になってしまう場合がある。また、周辺領域においては、配線の引き回しなどのためにメモリセル領域の配線とは異なる方向の配線、いわゆる配線の曲げが不可避である。そのため、変形照明などを用いて露光条件をメモリセル領域に最適化すると、この配線の曲げ部分において露光マージンが不足する虞がある。

上記のように、最小デザインルールが適用されるメモリセル領域よりも周辺領域において露光が困難になるという問題が露見しつつある。

メモリセル領域及び周辺領域における配線のレイアウト図を参照して、さらに説明する。

図１は、従来の半導体記憶装置における配線のレイアウトの一例を示している。この図からわかるように、同一面内に周辺領域とメモリセル領域が存在する。周辺領域の配線１０１，１０１，・・・は図中縦方向だけではなく、横方向にも走っている。即ち、周辺領域の配線１０１は曲げ部分（図中Ｍ部）を有している。ここで、配線１０１の幅は３Ｆである。

一方、メモリセル領域の配線１０２，１０２，・・・は、周辺領域の配線１０１よりも小さいデザインルールで形成されている。即ち、配線１０２の幅及び配線間のスペースは、それぞれ最小値Ｆで形成されている。また、この図からわかるように、配線１０２は図中縦方向に形成されている。このように、メモリセル領域内の配線１０２は、最小のデザインルールで形成されるものの、曲げ部分が不要であり、直線形状で構成されることが多い。

前述のように、配線１０１及び１０２は同一面内の同じ層に形成される。従って、これらの配線１０１，１０２は、通常、図１で示したような寸法及び形状の異なる配線レイアウトを含む一枚のレチクルを用いて、１回のリソグラフィ工程を経て形成される。しかし、このリソグラフィ工程において、露光条件をメモリセル領域に最適化すると、前述のように、周辺領域の露光マージンが不足する虞がある。この問題を回避する方法の一つとして、メモリセル領域用のレチクルと周辺領域用のレチクルを別々に用意し、それぞれの領域に最適化した露光条件を用いて、２回に分けて露光することが考えられる。ただし、工程の増加によるスループットの低下及びコストの上昇という問題が新たに生じてしまう。

上記の技術的認識は本発明者に独自のものであり、本発明はかかる独自の技術的認識によりなされたものである。

本発明は上記の問題を解決するために、周辺領域の配線は、メモリセル領域の配線と同じ方向に形成する。そして、配線の曲げが必要なところには、配線と異なるレイヤーに形成された接続部材を、配線間のスペースを跨ぐように形成する。これにより、同一電位となるべき隣り合う配線が電気的に接続され、所望の配線パターンが得られる。このような構成により、周辺領域の配線の走る方向を、メモリセル領域の配線の走る方向と同じにすることができ、配線のレジストパターンを形成する際、メモリセル領域に露光条件を最適化してメモリセル領域と周辺領域を一度に露光しても、周辺領域の露光マージンの不足を回避することができる。

以下、本発明に係る３つの実施形態について図面を参照しながら説明する。同一の機能を有する構成要素には同一の符号を付し、重複する説明は適宜省略する。

第1の実施形態及び第２の実施形態は、本発明に係る半導体装置であり、配線の曲げの必要な部分を接続部材で電気的に接続する点で共通するが、相違点の一つは、この接続部材が接続する配線の数である。即ち、第１の実施形態では、接続部材は隣り合う２本の配線を接続するのに対し、第２の実施形態では、接続部材は３本以上の配線を接続する。第３の実施形態は、使用するリソグラフィ装置の最小解像度よりも小さいパターンを形成可能な、いわゆる側壁加工プロセスにより、周辺領域の露光マージン不足を回避可能な第１及び第２の実施形態に係る半導体装置を製造する方法である。

（第１の実施形態）
第１の実施形態について説明する。図２（ａ）は、本実施形態に係る半導体装置における配線のレイアウトを示している。この配線のレイアウトは、前述の図１に示す従来のレイアウトと対比できるように描かれている。図２（ｂ）は、図２（ａ）のＡ−Ａ線に沿う断面図である。

図２（ａ）からわかるように、周辺領域の配線１，１，・・・及びメモリセル領域の配線２，２，・・・は、層間絶縁膜２０２の上に縦方向に形成されている。配線１の幅は最小値Ｆであり、配線２の幅及び配線２，２間のスペースは最小値Ｆである。なお、配線１，２の材料としては、導電性の材料、例えばタングステン、アルミニウム、銅などの金属のほか、リン又は砒素などの不純物がドーピングされたポリシリコンが用いられる。

また、図２（ｂ）からわかるように、半導体基板２０１の上に層間絶縁膜２０２が形成されている。この層間絶縁膜２０２の上に、配線１，１，・・・および配線２，２，・・・が形成されている。隣り合う配線１，１間のスペースを跨ぐように、コンタクトホール８が層間絶縁膜２０２に形成されている。接続部材３は、このコンタクトホール８に導電体を埋め込んで形成されており、同一電位となるべき隣り合う配線１，１を電気的に接続している。このように、この接続部材３は実質的に従来の配線の曲げ部分の役割を果たす。なお、図２（ｂ）に図示しないが、メモリセル領域の半導体基板２０１上にはメモリセルとなるトランジスタが作製され、そのトランジスタの端子と配線２が層間絶縁膜２０２に形成されたコンタクトプラグにより接続されている。

ところで、接続部材３は配線１と異なるレイヤーに形成されているため、接続部材３は配線１と異なるレイヤーに存在する導体（例えば、半導体基板２０１上の配線やトランジスタの端子）と導通してしまう虞がある。このような予期せぬ電気的な接続を防止するため、図２（ｂ）からわかるように、半導体基板２０１中の絶縁領域５が接続部材３に当接するように設けられている。この絶縁領域５は半導体基板２０１に溝を形成し、その溝に絶縁膜を埋め込んで形成されたものである。なお、この絶縁領域５は、例えば半導体基板２０１上に形成される素子を電気的に分離するための素子分離領域でもよい。また、半導体基板２０１よりも上層に接続部材３に当接する絶縁層が設けられている場合、接続部材３の底部が層間絶縁膜２０２中にある場合などには、この絶縁領域５は省略することができる。

次に、周辺領域の配線にダミー配線を付加した変形例について、図３（ａ）を参照して説明する。この図からわかるように、本変形例は、図２（ａ）に示す周辺領域の配線レイアウトにダミー配線４，４，・・・を追加したものである。広いスペース部にダミー配線を配置することで、レジストパターンの周期性を高め、それにより、リソグラフィ工程における露光マージンの向上を図ることができる。図３（ｂ）は、図３（ａ）のＡ−Ａ線に沿う断面図である。

次に、接続部材３の配置に関する２つの変形例について説明する。上記の説明では接続部材３は配線１の下に配置されているが、これらの変形例では、接続部材３は配線１の上に配置される。

一つ目の変形例を図４に示す。この図からわかるように、半導体基板２０１の上に、層間絶縁膜２０２と層間絶縁膜２０３が順次形成されている。層間絶縁膜２０２の上に配線１，１，・・・およびダミー配線４，４，・・・が形成されている。隣り合う配線１，１間のスペースを跨ぐように層間絶縁膜２０３を開口してコンタクトホール８が形成されている。接続部材３はこのコンタクトホール８に導電体を埋め込んで形成されている。この接続部材３は同一の電位となるべき隣り合う２つの配線１，１を電気的に接続している。なお、層間絶縁膜２０３上に上層配線（図示せず）が配置される場合には、配線１の電位が上層配線の影響を受けないように、接続部材３と上層配線の間の絶縁性を確保する。

二つ目の変形例を図５に示す。これは、配線１が別のレイヤーに配置された上層配線６と電気的に接続するように設計されている場合である。この図からわかるように、層間絶縁膜２０３上に上層配線６が形成されており、接続部材３は隣り合う配線１，１を電気的に接続すると同時に、配線１と上層配線６を電気的に接続している。なお、この上層配線６は他の配線から予期せぬ電位の影響を受けないよう配置される。

なお、上記の２つの変形例においてダミー配線４は省略してもよい。

上記のように、周辺領域の配線をメモリセル領域の配線と同じ方向の直線形状とし、曲げ部分の配線が必要となるところに曲げ部分の配線の役割を果たす接続部材を配置することで所望の配線パターンを得る。これにより、周辺領域において、露光マージンが少なくなる虞のある配線の曲げ形状を回避することができる。よって、配線のレジストパターンを形成する際、メモリセル領域に最適化した露光条件で露光する場合であっても、周辺領域の露光マージン不足を回避することができる。

なお、上記の説明では接続部材３は、層間絶縁膜２０２を貫通するコンタクトホール８に導電体を埋め込んで形成されているが、層間絶縁膜２０２を途中まで加工して形成された溝に埋め込まれるようにしてもよい。周辺領域の配線の幅及びスペースは、Ｆより大きな値でもよい。

以上、本実施形態によれば、露光条件が最適化される領域の配線と異なる方向の配線を必要とする領域の露光マージン不足を回避することができる。

（第２の実施形態）
次に、第２の実施形態について説明する。第１の実施形態との相違点の一つは、前述のように、接続部材が複数の配線間スペースを跨ぎ、３本以上の配線を電気的に接続する点である。

図６（ａ）は、本実施形態に係る半導体装置の周辺領域における配線のレイアウトを示している。この配線のレイアウトは、前述の図１に示す従来のレイアウトと対比できるように描かれている。図６（ｂ）は、図６（ａ）のＡ−Ａ線に沿う断面図である。

図６（ａ）からわかるように、第1の実施形態と同様、配線１，１，・・・及びダミー配線４，４，・・・が層間絶縁膜２０２上に縦方向に形成されている。配線１（４）の幅及び配線１，１（４，４）間のスペースは、ともに最小値Ｆである。また、図６（ｂ）からわかるように、コンタクトホール９は複数の配線１，１間スペースを跨ぐように形成されている。接続部材７は、このコンタクトホール９に導電体を埋め込むことにより形成されており、同一電位となるべき４本の配線１，１，１，１を電気的に接続している。このように、接続部材７は実質的に従来の配線の曲げ部分の役割を果たす。

本実施形態に係る半導体装置におけるメモリセル領域の配線レイアウトは、第１の実施形態（図２（ａ））と同じである。

なお、上記の説明では接続部材７は、層間絶縁膜２０２を貫通するコンタクトホール９に埋め込まれているが、層間絶縁膜２０２を途中まで加工して形成された溝に埋め込まれるようにしてもよい。また、周辺領域の配線の幅及びスペースは、Ｆより大きな値でもよい。ダミー配線４，４，・・・を省略してもよい。また、接続部材７は、第１の実施形態において図４及び図５を用いて説明したように、配線１の上側に作成してもよい。この際、無関係の配線などから予期しない電位の影響を受けないように、接続部材７を配置する点も同様である。

上記のように、本実施形態では、複数の配線間スペースに跨るように接続部材７を形成することにより、第１の実施形態と同じ作用効果を奏するのに加えて、配線間の接続がオープン不良になるリスクを低減することができる。さらに、コンタクトホール９が横長の形状のため、接続すべき隣接配線間のスペースが長い場合でも容易に対応できる。

以上、本実施形態によれば、露光条件が最適化される領域の配線と異なる方向の配線を必要とする領域の露光マージン不足を回避することができる。

（第３の実施形態）
次に、第３の実施形態について説明する。本実施形態は、前述のように、使用するリソグラフィ装置の最小解像度よりも小さいパターンを形成可能な、いわゆる側壁加工プロセスにより、第１及び第２の実施形態に係る半導体装置を製造する方法である。

周辺領域の配線パターンを最小デザインルールで形成する場合、使用するリソグラフィ装置の最小解像度がＦ以下であれば、以下の手法を用いて、最小デザインルールに従う所望の配線を得ることができるので問題ない。即ち、層間絶縁膜２０２及び接続部材３（７）の上に導電膜とレジストを順次形成し、露光・現像により幅及びスペースがＦのレジストパターンを形成し、その後、このレジストパターンをマスクとして導電膜をエッチングすればよい。しかし、近年、使用するリソグラフィ装置の最小解像度よりも小さいデザインルールを採用する場合が出てきている。本実施形態は、そのような場合であっても、周辺領域の露光マージン不足を回避可能な第１及び第２の実施形態に係る半導体装置を製造することができるようにするものである。

以下、図７（ａ）〜図１４を参照して、本実施形態に係る半導体装置の製造方法を説明する。なお、図７（ｂ）〜図１２（ｂ）は、それぞれ図７（ａ）〜図１２（ａ）のＣ−Ｄ線に沿う端面図である。図７（ａ）〜図１４は、周辺領域の平面図、端面図を示している。メモリセル領域の配線形成のプロセスは周辺領域と同時に進み、接続部材が無い他は周辺領域と同様である。

（１）半導体基板２０１を加工して所定の位置に溝を形成し、この溝に絶縁膜を埋込み、絶縁領域５を形成する。次いで、半導体基板２０１及び絶縁領域５上に層間絶縁膜２０２を形成し、この層間絶縁膜２０２の所定の位置を開口してコンタクトホール９を形成する。次いで、このコンタクトホール９に導電体を埋め込むことにより接続部材７を形成する。なお、図７（ｂ）からわかるように、絶縁領域５は接続部材７に当接するように形成されている。
（２）次に、図７（ｂ）に示すように、層間絶縁膜２０２と接続部材７の上に、
導電膜５８、第１マスク材５７、第２マスク材５６、第３マスク材５５、第４マスク材５４、第５マスク材５３を順次形成する。各マスク材の材料として、例えば、第１マスク材５７はシリコン窒化膜、第２マスク材５６はシリコン酸化膜、第３マスク材５５はシリコン窒化膜、第４マスク材５４はＴＥＯＳ膜、第５マスク材はポリシリコン膜をそれぞれ用いることができる。
なお、第２マスク材５６は、後の工程において除去を容易にするため、ＢＳＧ膜を使用してもよい。また、導電膜５８の材料としては、導電性の材料、例えばタングステン、アルミニウム、銅などの金属のほか、リン又は砒素などの不純物がドーピングされたポリシリコンが用いられる。
（３）次に、第５マスク材５３の上にレジスト膜を形成し、リソグラフィによりレジスト５１、５２からなるレジストパターンを形成する。このレジストパターンの幅とスペースは、それぞれ最小デザインルールの２倍である２Ｆである。この際、レジストパターンはメモリセル領域と周辺領域で同じ方向（図中縦方向）に沿って走っているため、メモリセル領域に露光条件を最適化しても、周辺領域の露光マージン不足を回避することができる。図７（ａ）にこのレジストパターンの平面図を示す。図７（ａ）中、レジスト５１（輪郭線が実線）は最終的に使用する配線になる部分であり、レジスト５２（輪郭線が破線）は最終的にダミー配線となる部分である。なお、レジスト５２は省略してもよい。
（４）次に、レジスト５１，５２をマスクにして、第５マスク材５３をエッチングし、その後、アッシングによりレジスト５１，５２を除去する。ここで、アッシングに加えて、硫酸と過酸化水素水の混合液による処理を行うことによりレジストを除去してもよい。
（５）次に、ポリシリコン膜５３をマスクにして、第４マスク材５４をエッチングする。図８（ａ）と図８（ｂ）はエッチング後の平面図及び端面図をそれぞれ示している。図８（ａ）において、レジスト５１と５２の位置に対応する第５マスク材は、それぞれ第５マスク材５３と５３’として区別して表記されている。エッチング前の第４マスク材５４のパターンは、レジスト５１, ５２をそのまま引き継いでいるため、幅及びスペースは共に２Ｆ、つまりピッチは４Ｆである。
（６）次に、第４マスク材５４のパターンを、フッ化アンモニウム水溶液等を用いたウェットエッチングにより細らせる。この際、第４マスク材５４のパターンの幅がＦ、スペースが３Ｆになるように処理条件を設定する。
（７）次に、ウェットエッチングまたはＲＩＥを用いて第５マスク材５３を除去する。除去後の平面図及び端面図を図９（ａ）及び図９（ｂ）にそれぞれ示す。
（８）次に、第３マスク材５５及び第４マスク材５４の上に、例えば、ポリシリコンからなる第６マスク材を堆積し、その後、異方性エッチングにより第４マスク材５４の側部に第６マスク材が残るように加工する。これにより、第４マスク材５４の側壁に第１環状マスク材５９が形成される。この第１環状マスク材５９の幅(膜厚)がＦになるように、堆積する第６マスク材の厚さ及びエッチバック条件を設定する。エッチバック後の平面図及び端面図を図１０（ａ）及び図１０（ｂ）にそれぞれ示す。
（９）次に、フッ化アンモニウム水溶液などを用いて第４マスク材５４を除去する。除去後の平面図及び端面図を図１１（ａ）及び図１１（ｂ）にそれぞれ示す。第１環状マスク材５９の幅及びスペースは、この段階で２ＦではなくてＦになっている。なお、第４マスク材５４の下に第３マスク材５５があるため、第４マスク材５４を除去する際、フッ化アンモニウム水溶液は第３マスク材５５には浸透せず、第３マスク材５５の下の層には影響がない。
（１０）以降、第１環状マスク材５９をマスクにして第３マスク材５５より下の膜を順次エッチングしていく。最終的には、第２マスク材５６を犠牲膜にして導電膜５８を加工し、環状導電膜６１を形成する。その後、第２マスク材５６を除去する。除去後の平面図及び端面図を図１２（ａ）及び図１２（ｂ）にそれぞれ示す。これらの図からわかるように、環状導電膜６１の幅及びスペースは共にＦである。また、図１２（ｂ）からわかるように、層間絶縁膜２０２中の接続部材７により、左右両端の環状導電膜６１，６１が電気的に接続されている。つまり、接続部材７は、第１及び第２の実施形態と同様に、従来の配線の曲げ部分の役割を果たす。
（１１）次に、層間絶縁膜２０２、接続部材７及び環状に加工された第１マスク材５７からなる第２環状マスク材６０の上にレジスト膜を形成した後、リソグラフィにより、このレジスト膜のうち環状導電膜６１の端部に対応する部分を開口する。図１３中のＡ部は、レジストを開口する部分を示している。
（１２）次に、開口した部分の第２環状マスク材６０と環状導電膜６１を、ＲＩＥなどによりエッチングして除去し、環状導電膜６１の端部を切断する。その後、レジスト膜を除去する。
（１３）最後に、第２環状マスク材６０を除去し、図１４に示すように配線１，１，・・・が完成する。配線１の幅及び配線間のスペースは共にＦである。なお、図示しないが、メモリセル領域においても、幅及び配線間のスペースが共にＦの配線２，２，・・・が完成する。
なお、上記では複数の配線間スペースを跨ぐ接続部材７を有する半導体装置の製造方法について説明したが、一つの配線間スペースを跨ぐ接続部材３を層間絶縁膜２０２中に複数形成しておくことで、第１の実施形態に係る半導体装置を製造することも可能である。また、側壁加工プロセスにより配線を形成した後に、配線の上に形成された層間絶縁膜中に接続部材を形成して、第１の実施形態で説明した変形例（図４、図５参照）に係る半導体装置を製造してもよい。
また、本実施形態は上記の側壁加工プロセスに限定されるものではない。例えば、上記の製造方法において、第２マスク材５６及び第１マスク材５７を省く場合もある。その他、当業者の用いうる側壁加工プロセスを使用することができる。

以上、本実施形態によれば、メモリセル領域に露光条件を最適化する場合でも周辺領域の露光マージン不足を防ぎ、かつ、リソグラフィの最小解像度よりも小さいデザインルールに従う配線を有する半導体装置を製造することができる。

第1乃至第３の実施形態について説明した。上記の説明では、半導体装置としてメモリセル領域とそれ以外の周辺領域を有する半導体記憶装置を想定したが、本発明はこれに限定されるものではない。本発明は、一般に、特定方向に沿って走る複数の配線を有する領域と、この領域の配線とは異なる方向の配線を必要する別の領域とを、同一面内に有する半導体装置に適用可能である。

従来の半導体記憶装置における配線のレイアウトの一例を示す図である。 第１の実施形態に係る半導体装置における配線のレイアウトを示す平面図である。 図２（ａ）のＡ−Ａ線に沿う断面図である。 第１の実施形態に係る半導体装置における周辺領域の配線レイアウトの変形例を示す平面図である。 図３（ａ）のＡ−Ａ線に沿う断面図である。 接続部材の配置に関する変形例を示す断面図である。 接続部材の配置に関する別の変形例を示す断面図である。 第２の実施形態に係る半導体装置における周辺領域の配線のレイアウトを示す平面図である。 図６（ａ）のＡ−Ａ線に沿う断面図である。 側壁加工プロセスを用いた半導体装置の製造工程を示す平面図である。 図７（ａ）のＣ−Ｄ線に沿う端面図である。 図７（ａ）に続く、側壁加工プロセスを用いた半導体装置の製造工程を示す平面図である。 図８（ａ）のＣ−Ｄ線に沿う端面図である。 図８（ａ）に続く、側壁加工プロセスを用いた半導体装置の製造工程を示す平面図である。 図９（ａ）のＣ−Ｄ線に沿う端面図である。 図９（ａ）に続く、側壁加工プロセスを用いた半導体装置の製造工程を示す平面図である。 図１０（ａ）のＣ−Ｄ線に沿う端面図である。 図１０（ａ）に続く、側壁加工プロセスを用いた半導体装置の製造工程を示す平面図である。 図１１（ａ）のＣ−Ｄ線に沿う端面図である。 図１１（ａ）に続く、側壁加工プロセスを用いた半導体装置の製造工程を示す平面図である。 図１２（ａ）のＣ−Ｄ線に沿う端面図である。 レジスト膜を開口する部分（Ａ部）を示す図である。 Ａ部の配線を除去した後の半導体装置の平面図である。

符号の説明

１，２・・・配線、３，７・・・接続部材、４・・・ダミー配線、５・・・絶縁領域、６・・・上層配線、８，９・・・コンタクトホール、５１，５２・・・レジスト、５３，５３’・・・第５マスク材、５４，５４’・・・第４マスク材、５５・・・第３マスク材、５６・・・第２マスク材、５７・・・第１マスク材、５８・・・導電膜、５９・・・第１環状マスク材、６０・・・第２環状マスク材、６１・・・環状導電膜、１０１，１０２・・・配線、２０１・・・半導体基板、２０２，２０３・・・層間絶縁膜、Ｍ・・・配線の曲げ部分、Ａ・・・レジスト膜の開口部分（端部）

Claims (5)

1. 半導体基板と、
   前記半導体基板上に形成された層間絶縁膜と、
   前記層間絶縁膜上の第１の領域において、第１のデザインルールを適用して形成された、特定方向に沿って走る、複数の第１の配線と、
   前記層間絶縁膜上の第２の領域において、前記第１のデザインルールと同じ第２のデザインルールを適用して形成された、前記特定方向に沿って走る、複数の第２の配線と、
   前記層間絶縁膜中に形成され、同一電位となるべき少なくとも２つの前記第２の配線を電気的に接続して所望の配線パターンを形成する、接続部材と、
   を備えることを特徴とする半導体装置。
2. 請求項１に記載の半導体装置であって、
   前記半導体基板に形成された絶縁領域をさらに備え、
   前記接続部材は、前記絶縁領域と当接して、前記半導体基板上の導体から絶縁されていることを特徴とする半導体装置。
3. 半導体基板と、
   前記半導体基板上に形成された第１の層間絶縁膜と、
   前記第１の層間絶縁膜上の第１の領域において、第１のデザインルールを適用して形成された、特定方向に沿って走る、複数の第１の配線と、
   前記第１の層間絶縁膜上の第２の領域において、前記第１のデザインルールと同じ第２のデザインルールを適用して形成された、前記特定方向に沿って走る、複数の第２の配線と、
   前記第１の層間絶縁膜の上に形成された第２の層間絶縁膜と、
   前記第２の層間絶縁膜中に形成され、同一電位となるべき少なくとも２つの前記第２の配線を電気的に接続して所望の配線パターンを形成する、接続部材と、
   を備えることを特徴とする半導体装置。
4. 請求項１乃至３のいずれか１つに記載の半導体装置であって、
   メモリセルアレイを構成する複数のメモリセルと、前記メモリセルを駆動する駆動素子と、をさらに備え、
   前記第１の配線はビット線であり、前記第２の配線は前記メモリセルと前記駆動素子を接続するための配線である、
   ことを特徴とする半導体装置。
5. リソグラフィ装置の最小解像度よりも小さいデザインルールを適用して形成された、同一の方向に沿って走る、層間絶縁膜上の、第１の領域における複数の第１の配線及び第２の領域における複数の第２の配線を有し、前記複数の第２の配線のうち同一の電位となるべき配線は接続部材により電気的に接続されて所望の配線パターンを形成する、半導体装置を製造する方法であって、
   半導体基板上に前記層間絶縁膜を形成し、
   前記第２の領域において、前記層間絶縁膜の所定の位置にコンタクトホールを形成した後、前記コンタクトホールに前記接続部材を埋め込み、
   前記層間絶縁膜及び前記接続部材の上に導電膜を形成し、
   前記導電膜よりも上方にマスク材を形成し、
   リソグラフィにより前記マスク材を、前記デザインルールの２倍の幅及びスペースのパターンに加工し、
   ウェットエッチングにより前記マスク材の前記パターンの幅が半分になるまで、前記マスク材をエッチングし、
   その後、前記マスク材の側壁に前記マスク材を囲うように、前記デザインルールと同じ寸法の膜厚を持つ環状マスク材を形成し、
   その後、前記マスク材を除去して、前記環状マスク材をマスクとして前記導電膜をエッチングして環状導電膜を形成し、
   前記環状導電膜の端部をエッチングすることにより、前記複数の第１の配線及び前記複数の第２の配線を形成する、
   ことを特徴とする半導体装置の製造方法。

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