JP2010141044A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】半導体装置の特性を向上できると共に、製造コストを低減できる。
【解決手段】本発明の例に関わる半導体装置は、半導体基板１上に順次積層されたコレクタ層２Ａ、ベース層３Ａ及びエミッタ層４Ａと、コレクタ層２Ａの側面上に設けられ、コレクタ層に対して歪み応力を与える第１ストレスソース膜１５Ａと、ベース層３Ａの側面上に設けられ、ベース層３Ａに対して歪み応力を与える第２ストレスソース膜１７と、を具備し、第１ストレスソース膜１５Ａ上端及び前記ベース層上端は、半導体基板表面から同じ高さに位置し、第２ストレスソース膜１７は、ベース層３Ａの側面と第１ストレスソース膜１５Ａの側面との間に設けられる。
【選択図】図２

Description

本発明は、半導体装置及びその製造方法に係り、特に、歪み技術を用いたヘテロ接合バイポーラトランジスタ及びその製造方法に関する。

従来、半導体集積回路の高性能化は、半導体集積回路を構成している半導体素子の微細化によって実現されてきた。しかし、近年においては、その微細化の限界が見えはじめ、半導体集積回路の高性能化へ向けてのスピードが、鈍化する懸念がある。その為、半導体集積回路を構成している半導体素子の特性を向上するために、微細化を伴わない新規の技術が提案されている。

例えば、ヘテロ接合型バイポーラトランジスタにおいては、ベース領域にシリコンゲルマニウム（ＳｉＧｅ）を用いたＳｉＧｅ−ＨＢＴ（Hetero junction Bipolar Transistor）の開発が推し進められている。この技術によって、バイポーラトランジスタの高速（高周波）性能指標である遮断周波数（ｆ_Ｔ）特性が向上されている。

さらなるｆ_Ｔ特性の向上のためには、ベース幅の縮小及びベース不純物濃度の低減が必要となるが、これらは、ベース抵抗（ＲＢ）の増加及びベース耐圧（ＢＶｃｅｏ）の低下を招いてしまう。

また、ｆ_Ｔ特性を向上させる技術として、歪み技術を適用したＳｉＧｅ−ＨＢＴが提案されている（例えば、特許文献１参照）。

この歪み技術を適用したＳｉＧｅ−ＨＢＴは、ｆ_Ｔ特性は向上するものの、その製造工程において、コレクタ領域及びベース領域に対して歪み応力を与えるストレスソース膜（ストレス誘起膜）を形成しなければならないため、リソグラフィ工程などの製造工程が増加し、製造工程が複雑化してしまう。この結果として、バイポーラトランジスタの製造コストが増大してしまう。

それゆえ、バイポーラトランジスタの性能向上とその製造コストの低減を両立できる技術が求められている。
特開２００８−４１８９９号公報

本発明は、半導体装置の特性を向上させると共に、製造コストを低減する技術を提案する。

本発明の例に関わる半導体装置は、半導体基板上に設けられるコレクタ層と、前記コレクタ層上に積層されるベース層と、前記ベース層上に積層されるエミッタ層と、前記コレクタ層の側面上に設けられ、前記コレクタ層に対して歪み応力を与える第１ストレスソース膜と、前記ベース層の側面上に設けられ、前記ベース層に対して歪み応力を与える第２ストレスソース膜と、を具備し、前記第１ストレスソース膜上端及び前記ベース層上端は、半導体基板表面から同じ高さに位置し、前記第２ストレスソース膜は、前記ベース層の側面と前記第１ストレスソース膜の側面との間に設けられる、ことを備える。

本発明の例に関わる半導体装置の製造方法は、半導体基板上に順次積層されたコレクタ層、ベース層及びダミー層を形成する工程と、前記コレクタ層及び前記ベース層の側面上に、バッファ層を形成する工程と、前記コレクタ層に対して歪み応力を与える第１ストレスソース膜を、前記バッファ層を介して前記コレクタ層の側面上及び前記ベース層の側面上に自己整合的に形成する工程と、前記ベース層の側面と前記第１ストレスソースとの間に介在する前記バッファ層を除去し、前記ベース層の側面を露出する工程と、前記ベース層に対して歪み応力を与える第２ストレスソース膜を、前記ベース層の露出した側面上に選択的に形成する工程と、前記コレクタ層、前記ベース層及び前記ダミー層を覆う層間絶縁膜を、前記半導体基板上に形成した後、前記層間絶縁膜の上端と前記ダミー層の上端とを一致させる工程と、前記ダミー層を除去し、前記ベース層の上面が露出する開口部を前記層間絶縁膜内に形成する工程と、前記層間絶縁膜内に形成された前記開口部内に、エミッタ層を自己整合的に形成する工程と、を具備する。

本発明によれば、半導体装置の特性を向上できると共に、製造コストを低減できる。

以下、図面を参照しながら、本発明の例を実施するためのいくつかの形態について詳細に説明する。

１． 実施形態
（１） 第１の実施形態
図１乃至図１６を用いて、本発明の第１の実施形態に係る半導体装置について、説明する。

（ａ） 構造
図１及び図２を用いて、第１の実施形態に係る半導体装置の構造について、説明する。本実施形態の半導体装置は、ヘテロ接合型バイポーラトランジスタであって、例えば、シリコンゲルマニウム（ＳｉＧｅ）をベース層に用いたＳｉＧｅ−ＨＢＴである。

図１及び図２は、本発明の第１の実施形態に係るＳｉＧｅ−ＨＢＴの構造を示している。図１は本実施形態に係るＳｉＧｅ−ＨＢＴの平面構造を図示し、図２は図１のＡ−Ａ線に沿う断面構造を図示している。
図１に示すように、本実施形態のＳｉＧｅ−ＨＢＴは、縦型構造を有している。つまり、半導体基板（例えば、Ｐ型シリコン基板）１上に、コレクタ層２Ａ、ベース層３Ａ及びエミッタ層４Ａが順次積層された構造となっている。

半導体基板１上に設けられたコレクタ層２Ａは、バイポーラトランジスタがＮＰＮ型である場合、例えば、導電型がＮ型のポリシリコン層２Ａである。但し、コレクタ層２Ａは、ポリシリコン層のような多結晶層に限定されず、エピタキシャル層など単結晶層でもよい。

コレクタ層２Ａの側面上には、バッファ膜２０（例えば、ＴＥＯＳ膜）を介して、第１ストレスソース膜１５Ａが設けられている。第１ストレスソース膜１５Ａは、コレクタ層２Ａの各側面上に設けられている。ストレスソース膜１５Ａには、例えば、絶縁性の窒化シリコン（ＳｉＮ）が用いられる。
ここで、窒化シリコンの熱膨張率は、シリコンの熱膨張率よりも大きい。本実施形態においては、この熱膨張率の違いを利用して、ストレスソース膜（窒化シリコン膜）からコレクタ層（シリコン層）に、半導体基板表面に対して垂直方向の引っ張り応力が与えられる。この垂直方向の引っ張り応力によって、コレクタ層（シリコン層）の結晶格子が歪み、この歪みに起因して、コレクタ層２Ａ中のキャリア移動度が向上する。
尚、第１ストレスソース膜１５Ａは、Ｎ型のコレクタ層２Ａに対して、引っ張り応力を加えることができればよい。それゆえ、第１ストレスソース膜２Ａには、窒化シリコン膜の代わりに、例えば、絶縁性のシリコンゲルマニウム（ＳｉＧｅ）混晶膜や酸化シリコン膜、酸化シリコン膜と窒化シリコン膜との積層膜などを用いてもよい。

ベース層３Ａは、コレクタ層２Ａ上に設けられ、このベース層３Ａには、例えば、導電性を有するシリコンゲルマニウム層（以下、ＳｉＧｅ層と呼ぶ）が用いられている。上記のように、バイポーラトランジスタがＮＰＮ型である場合、ベース層３Ａは、Ｐ型のＳｉＧｅである。ベース層３ＡとしてのＳｉＧｅは、シリコン（Ｓｉ）とゲルマニウム（Ｇｅ）とが所定の混晶比（組成比）となるように形成された混晶層である。

ここで、コレクタ、ベース及びエミッタから構成されるＨＢＴの動作速度は、電子がエミッタからコレクタへ到達するまでの時間で決まる。そのため、ベース領域を狭くし、電子の移動距離を短くすることで、動作の高速化を実現できる。但し、単純にベース領域を狭くすると、ベース抵抗（ＲＢ）の増大、ベース耐圧（ＢＶｃｅｏ）の低下が生じる。

本実施形態のように、ＳｉＧｅをベース層３Ａに用いた場合、ＳｉＧｅのバンドギャップはシリコンのバンドギャップよりも狭いため、ベース層３Ａ界面のエネルギーバリアが大きくなる。このようなＳｉＧｅのバンドギャップナロー効果を利用することによって、キャリア（ここでは、ホール）がベース領域からエミッタ領域へ注入されるのを抑制でき、これに加えて、ベース抵抗の低減のため、ベース層３Ａの不純物濃度を高くしても、ベース耐圧（ＢＶｃｅｏ）は低下しない。それゆえ、ＳｉＧｅをベース層３Ａに用いることで、ベース層３Ａの膜厚を薄くでき、ベース領域を狭くして、素子特性を向上できる。

また、例えば、ＳｉＧｅを用いたベース層３Ａ内のシリコンをゲルマニウムに置換する際に、ベース層内のゲルマニウムの混晶比（濃度）をエミッタ領域に向かうにつれて連続的に減らした傾斜型のＧｅプロファイル（不純物分布）にしてもよい。これによって、ベース領域内に電圧勾配（電界）を発生させ、キャリアのベース領域内での電界加速効果を利用することも可能である。

尚、ベース層３Ａは、ＳｉＧｅ層に限定されず、ＳｉＧｅ内にさらに炭素（Ｃ）を含むＳｉＧｅＣ混晶層でもよい。通常、ＳｉＧｅ層のＧｅの混晶比が高くなるほど、ＳｉＧｅ層の格子ひずみが大きくなる。ただし、Ｇｅの混晶比が過剰になると、ベース層３ＡとしてのＳｉＧｅ層内に転移に起因する格子欠陥（結晶欠陥）が発生し、素子特性が劣化してしまう。しかし、炭素をＳｉＧｅ層に添加することで、素子特性の劣化を引き起こす格子ひずみを緩和でき、ベース層３Ａ内に格子欠陥（結晶欠陥）が発生するのを防止できる。これによって、格子欠陥に起因する素子特性の劣化を防止できる。さらには、格子ひずみの緩和に伴い、ＳｉＧｅＣ層中に添加できるＧｅ混晶比を増加でき、素子特性（例えば、高周波特性）も向上できる。

ベース層３Ａの側面上に、第２ストレスソース膜１７が設けられている。第２ストレスソース膜１７は、例えば、導電性を有するＳｉＧｅ混晶膜である。第２ストレスソース膜１７は、例えば、ベース層３Ａ側面に加え、ベース層３Ａ上面の端部も覆っている。ストレスソース膜１７は、格子定数の違いを利用して、ベース層３Ａに応力ひずみを与えている。

この第２ストレスソース膜１７は、半導体基板１表面に対して垂直方向の引っ張り応力を、ベース層３Ａに与える。このように、ベース層３Ａに引っ張り応力が与えられることによって、ベース層３Ａ中のキャリア移動度が向上する。

ここで、ストレスソース膜１７がベース層３Ａに引っ張り応力を与えるためには、ストレスソース膜１７に用いられているＳｉＧｅの格子定数を、ベース層３Ａに用いられているＳｉＧｅの格子定数よりも、大きくしなければならない。これは、ＳｉＧｅは、Ｇｅ混晶比が高くなると格子定数が大きくなるため、格子定数の違いによってベース層３Ａに引っ張り応力を与えるためには、ストレスソース膜１７に用いられるＳｉＧｅのＧｅ混晶比を、ベース層３Ａに用いられるＳｉＧｅのＧｅ混晶比よりも高くしなければないからである。

第２ストレスソース膜１７は、例えば、選択的エピタキシャル成長法を用いて、ベース層３Ａ表面に選択的に形成される。そのため、ストレスソース膜１７を所定の形状に加工するために、フォトリソグラフィプロセスを実行することは不要である。

尚、第２ストレスソース膜１７のベース層３Ａ側面に形成された部分において、半導体基板表面に対して水平方向の厚さは、ベース層３Ａに歪み応力を与え、且つ、第１ストレスソース膜１５Ａの歪み応力の影響を受けない厚さで、形成される。

ベース層３Ａ側面は、導電性の第２ストレスソース膜１７を経由して、ベース電極層３３に接続される。ベース電極層３３は、ストレスソース膜１７に接触するポリシリコン層３０Ａと、ポリシリコン層３０Ａ表面に形成されたシリサイド層３０Ｂとを含んでいる。
このように、第２ストレスソース膜１７が導電性を有することで、本実施形態のように、ベース層３Ａ側面にストレスソース膜１７を設けても、複雑な配線レイアウトを用いることなく、ベース層３Ａとベース電極層３３とを接続することができる。尚、ポリシリコン層３０Ａには、ＳｉＧｅ−ＨＢＴの雑音指数を低減するため、高濃度の導電性不純物がドープされていてもよい。
ベース層３Ａ上には、エミッタ層４Ａが設けられている。エミッタ層４Ａは、絶縁膜２５Ａ，５０Ａによって、ベース電極層３３と電気的に絶縁されている。エミッタ層４Ａは、絶縁膜２５側面上に形成されたサイドウォール４１Ａと、ベース層３Ａ上面に接触するように、サイドウォール分内に埋め込まれた部分４２とを含んでいる。エミッタ層４Ａには、例えば、ＮＰＮ型のＨＢＴである場合、Ｎ型ポリシリコン層が用いられる。エミッタ層４Ａとベース層３Ａとを接続するための開口（エミッタ開口と呼ばれる）を形成する際、サイドウォール４１Ａをマスクとして、ベース層３Ａ上面を覆う部材がエッチングされる。このため、エミッタ開口を形成するためのフォトリソグラフィプロセスは不要となる。また、これによって、エミッタ開口を形成するための露光マスクは不要となるため、露光の加工限界よりも小さな寸法の開口を形成でき、結果として、半導体装置（ＳｉＧｅ−ＨＢＴ）を微細化できる。

エミッタ層４Ａ上面には、エミッタ電極層３５が設けられている。エミッタ電極層３５は、例えば、シリサイド層である。

また、半導体基板１上には、コレクタ層２Ａ、ベース層３Ａ及びエミッタ層４Ａを覆う第１乃至第３層間絶縁膜５５，５７，５９が設けられている。これらの層間絶縁膜５５，５７，５９内には、コンタクトプラグＣＰ１，ＣＰ２，ＣＰ３が埋め込まれている。

コレクタ層２Ａには、コンタクトプラグＣＰ１が接続されている。ベース層３Ａには、ベース電極層３３を経由して、コンタクトプラグＣＰ２が接続されている。エミッタ層４Ａには、エミッタ電極層３５を経由して、コンタクトプラグＣＰ３が接続されている。

また、図２に示す構造において、第２層間絶縁膜５７は、第１層間絶縁膜５５及び半導体基板１内に形成されたトレンチに埋め込まれ、素子分離絶縁膜ＤＴとしても機能している。素子分離絶縁膜ＤＴとして機能する部分は、例えば、ディープトレンチ（ＤＴ：Deep Trench）構造を有している。但し、層間絶縁膜５７を素子分離絶縁膜として用いずに、層間絶縁膜５７とは別途の工程で形成された絶縁膜を、半導体基板１内に設けて、素子分離絶縁膜としてもよい。また、ＤＴ構造の素子分離絶縁膜に限定されず、例えば、ＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁膜であってもよい。

以上のように、本実施形態のＳｉＧｅ−ＨＢＴは、第１及び第２ストレスソース膜１５Ａ，１７を用いて局所的（本例では、コレクタ層２Ａ及びベース層３Ａ）に歪み応力を与えられた、ローカル歪み技術が用いられている。

本発明の第１の実施形態に係るバイポーラトランジスタは、ベース層３ＡにＳｉＧｅ層を用いたヘテロ接合型バイポーラトランジスタであって、コレクタ層２Ａに歪み応力を与える第１ストレスソース膜１５がコレクタ層２Ａ側面上に設けられ、また、ベース層３Ａに歪み応力を与える第２ストレスソース膜１７がベース層３Ａ側面上に設けられている。

第１ストレスソース膜１７上端及びベース層３Ａ上端は、半導体基板１表面から同じ高さに位置しており、第２ストレスソース膜１７は、ベース層３Ａ側面と第１ストレスソース膜１５側面との間に設けられている。

本実施形態のバイポーラトランジスタ（ＳｉＧｅ−ＨＢＴ）は、ベース層３Ａに用いたＳｉＧｅのバンドギャップナロー効果と電界加速効果を利用することによって、バイポーラトランジスタの動作特性を高速化できる。
これと共に、本実施形態のＳｉＧｅ−ＨＢＴは、コレクタ層２Ａ及びベース層３Ａのそれぞれに対して歪み応力を与えることで、それらに格子歪みが生じ、コレクタ層２Ａ内及びベース層３Ａ内のキャリア移動度が向上する。

それゆえ、本実施形態に係るＳｉＧｅ−ＨＢＴにおいては、素子特性が向上できる。

また、本実施形態のＳｉＧｅ−ＨＢＴは、後述の製造方法によって、構成部材が自己整合的に形成されるため、フォトリソグラフィプロセスを削減して作製できる。

したがって、本発明の第１の実施形態に係る半導体装置（バイポーラトランジスタ）によれば、素子特性を向上できると共に、製造コストを低減できる。

（ｂ） 製造方法
以下、図２乃至図１６を用いて、本発明の第１の実施形態に係る半導体装置の製造方法について説明する。本実施形態の半導体装置の製造方法は、ヘテロ接合型バイポーラトランジスタの製造方法であって、例えば、ＳｉＧｅをベース層に用いたＳｉＧｅ−ＨＢＴの製造方法である。尚、ここで述べるＳｉＧｅ−ＨＢＴは、ＮＰＮ型であるが、本実施形態はこれに限定されない。

まず、図３に示すように、半導体基板（例えば、Ｐ型シリコン基板）１上に、Ｎ型シリコン層２、Ｐ型シリコンゲルマニウム（ＳｉＧｅ）層３及びダミー層５０，５１が、例えば、化学気相堆積法（ＣＶＤ：Chemical Vapor Deposition）法を用いて、順次堆積される。

Ｎ型シリコン層２は、バイポーラトランジスタのコレクタ層となり、Ｐ型ＳｉＧｅ膜３は、バイポーラトランジスタのベース層となる。尚、Ｐ型ＳｉＧｅ膜３内に、さらに炭素（Ｃ）を添加してもよい。

また、２つのダミー層５０，５１は、それぞれ異なる材料が用いられる。例えば、ＳｉＧｅ膜３上のダミー層５０には、ＴＥＯＳ層（酸化シリコン層）が用いられ、ＴＥＯＳ層５０上のダミー層５１には、例えば、窒化シリコン層５１が用いられる。

尚、本実施形態においては、一例として、シリコン基板を用いた場合について説明するが、シリコン基板の代わりにＳＯＩ（Silicon-On-Insulator）基板を用いてもよい。また、本実施形態においては、コレクタ層としてポリシリコン層を用いているが、これに限定されない。例えば、コレクタ層に、シリコン基板上に形成されたエピタキシャル層を用いたり、シリコン基板中に形成したＮ型不純物層を用いたり、してもよいのはもちろんである。

次に、図４に示すように、フォトリソグラフィ技術を用いた１回目のフォトリソグラフィプロセスによって、シリコン窒化膜５１上に塗布されたレジスト（図示せず）に、所定のマスクパターンが転写される。そして、パターニングされたレジストをマスクとして、半導体基板１上に積層された各膜が、異方性反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）法を用いて、順次エッチングされる。これによって、パターニングされたダミー層５０Ａ，５１Ａ下方に、所定の形状（寸法）を有するＮ型シリコン層２Ａ及びＳｉＧｅ膜３Ａが、それぞれ形成される。続いて、バッファ膜（例えば、ＴＥＯＳ膜）２０が、Ｎ型シリコン層２Ａ、ＳｉＧｅ膜３Ａ及びダミー絶縁膜５０Ａ，５１Ａをそれぞれ覆うように、例えば、ＣＶＤ法を用いて、形成される。

そして、図６に示すように、バッファ膜２０上に、シリコン窒化膜１１が、例えば、ＣＶＤ法によって、形成される。このシリコン窒化膜１５は、コレクタ層（Ｎ型シリコン層２Ａ）に対して歪み応力を与えるストレスソース膜となる。

この後、窒化シリコン膜１５に対してエッチバックが施される。これによって、図７に示すように、コレクタ層となるＮ型シリコン層２Ａの側面上に、ストレスソース膜１５Ａが形成される。ここで、ストレスソース膜１５Ａは、例えば、熱膨張率の違いを利用して、コレクタ層２Ａに対して、歪み応力を与える。本実施形態において、窒化シリコンを用いたストレスソース膜１５Ａは、Ｎ型シリコンを用いたコレクタ層２Ａに対して、半導体基板１表面に対して垂直方向の引っ張り応力を与える。これによって、ＨＢＴの動作時に、コレクタ層２Ａ中の電子移動度が向上される。尚、本実施形態においては、ストレスソース膜１５Ａに窒化シリコン膜を用いているが、これに限定されず、例えば、絶縁性のＳｉＧｅ混晶膜や酸化シリコン膜、酸化シリコン膜と窒化シリコン膜との積層膜などを用いてもよい。

この後、図８に示すように、例えば、第１層間絶縁膜（例えば、ＴＥＯＳ膜）５５が、例えば、ＣＶＤ法を用いて、半導体基板上方を覆うように堆積される。堆積された層間絶縁膜５５上端は、例えば、ＣＭＰ（Chemical Mechanical Polishing）法を用いて、ダミー層５１Ａをストッパ膜として平坦化される。さらに、層間絶縁膜５５上端は、半導体基板１表面からの高さが、ベース層（ＳｉＧｅ層）３Ａ上端と実質的に同じ高さになるまで、等方性エッチング技術（例えば、ウェットエッチング）によりエッチングされる。
この際、ダミー層（窒化シリコン膜）５１Ａ上のバッファ膜（ＴＥＯＳ膜）２０は、層間絶縁膜５５と同じ材料が用いられているため、同時にエッチングされ、ダミー層５１Ａ上から除去される。

続いて、図９に示すように、例えば、ウェットエッチング法を用いて、ストレスソース膜となる窒化シリコン膜１５Ａがエッチングされ、その上端の半導体基板表面からの高さが、ベース層３Ａの上端と実質的に同じ高さにされる。尚、この際、ダミー層５１Ａとしての窒化シリコン膜も、同時にエッチングされる。

さらに、例えば、フッ酸処理（ウェットエッチング）を用いて、ＴＥＯＳ膜が用いられたバッファ膜２０が部分的にエッチングされる。この際、ベース層（ＳｉＧｅ膜）３Ａの側面上のバッファ膜２０のみが除去され、ベース層３Ａ側面が露出する。一方、コレクタ層２Ａ側面上においては、バッファ膜２０は除去されず、コレクタ層２Ａ側面はバッファ膜２０により覆われている。また、バッファ膜２０に対するエッチングの際、本実施形態において、ダミー層５０Ａはバッファ膜２０と同じ材料（ＴＥＯＳ）が用いられている。そのため、ダミー絶縁膜５０Ａもバッファ膜２０と同時にエッチングされ、ダミー絶縁膜５０Ａは、半導体基板１表面に対して平行方向に後退する。尚、層間絶縁膜（ＴＥＯＳ膜）５５上面も、バッファ膜２０に対するエッチングの際に、エッチングされる。

次に、図１０に示すように、ベース層３Ａの側面上に、ベース層３Ａに歪み応力を与える第２ストレスソース膜１７が、例えば、選択的エピタキシャル成長法を用いて形成される。第２ストレスソース膜１７は、ベース層３Ａと同じ材料が用いられ、ここでは、ＳｉＧｅである。この第２ストレスソース膜１７は、導電性を有する。ＳｉＧｅを用いた第２ストレスソース膜１７は、Ｐ型ＳｉＧｅを用いたベース層３Ａに対して、半導体基板１表面に対して垂直方向の引っ張り応力を与える。

ここで、形成されたストレスソース膜１７としてのＳｉＧｅのＧｅ混晶比は、ベース層３ＡとしてのＳｉＧｅのＧｅ混晶比よりも大きくなるように形成される。

本実施形態では、ストレスソース膜１７とベース層３Ａとの格子定数の違いを利用して、ベース層３Ａに歪み応力を与えている。通常、ＳｉＧｅはＧｅ混晶比が大きくなると格子定数が大きくなるため、上記のように、ストレスソース膜１７としてのＳｉＧｅのＧｅ混晶比が、ベース層３ＡとしてのＰ型ＳｉＧｅのＧｅ混晶比よりも大きくされることで、ストレスソース膜１７としてのＳｉＧｅの格子定数がベース層３ＡとしてのＳｉＧｅの格子定数よりも大きくされる。これによって、ストレスソース膜１７からベース層３Ａに対して、半導体基板１表面に対して垂直方向に引っ張り応力が与えられる。

ストレスソース膜１７としてのＳｉＧｅ膜１７は、選択的エピタキシャル法を用いて形成されるので、ベース層３ＡとしてのＳｉＧｅ層３Ａの露出した表面上でのみ結晶成長し、他の膜１５Ａ，５１Ａ，５５上には成長しない。それゆえ、第２ストレスソース膜１７に対するリソグラフィプロセスは不要である。

尚、上述のように、バッファ膜２０に対するウェットエッチングの際に、ベース層３Ａ上のダミー絶縁膜５０Ａもエッチングされるため、ベース層３Ａ上面の端部が露出する。このため、ベース層３Ａ側面上に加え、露出したベース層３Ａ上面の端部にも、ストレスソース膜１７としてのＳｉＧｅ膜が選択的に形成される。

図１１に示すように、ベースの引き出し電極層となるポリシリコン層３０が、第１層間絶縁膜５５上に、例えば、ＣＶＤ法を用いて形成される。このポリシリコン膜３０は、導電性の第２ストレスソース膜１７に直接接触する。

ポリシリコン層３０上面が、例えば、ＣＭＰ法により、ダミー層５１Ａをストッパとして平坦化された後、さらに、エッチバックがポリシリコン層３０に対して施され、ダミー層５１Ａの側面の一部が露出される。この際、作製されるＨＢＴの雑音指数を低下させるために、イオン注入技術を用いて、ポリシリコン層３０内に不純物を導入してもよい。

図１２に示すように、ベース電極層３３としてのポリシリコン層は、２回目のリソグラフィプロセスによってパターニングが施された後、ＲＩＥ法によってエッチングされ、パターニングに基づいた形状に加工される。
そして、ベース電極層３３の低抵抗化のために、サリサイド技術を用いて、ポリシリコン層３０Ａ表面が選択的にシリサイド化される。これによって、シリサイド層３０Ｂが、ポリシリコン層３０Ａ表面に、自己整合的に形成される。

この後、図１３に示すように、３回目のリソグラフィプロセスとＲＩＥ技術を用いて、第１層間絶縁膜５５及び半導体基板１内に、ディープトレンチが形成される。そして、第２層間絶縁膜５７が第１層間絶縁膜５５上に形成されるのと同時に、形成されたトレンチ内に、絶縁膜５７が埋め込まれる。形成された絶縁膜５７上面は、ダミーＳｉＮ膜をストッパ膜として、例えば、ＣＭＰ法を用いて平坦化される。絶縁膜５７は、第２層間絶縁膜としても機能と共に、他の素子と電気的に分離を行うための素子分離絶縁膜として機能する。
尚、本実施形態においては、図１３に示す工程で、層間絶縁膜の形成と同時に素子分離絶縁膜を形成した。しかし、これに限定されず、図３に示す工程において、コレクタ層となるポリシリコンを形成する前に、フォトリソグラフィプロセスを用いて、半導体基板１内にトレンチを形成し、このトレンチに素子分離絶縁膜を形成してもよい。このように、図３に示す工程の前に、素子分離絶縁膜を形成しても、フォトリソグラフィプロセスの回数は増加しない。

図１４に示すように、第２ダミー層が、例えば、ＲＩＥ法によって第１ダミー層５０Ａ上から除去されて、第１ダミー絶縁膜５０Ａのみがベース層３Ａ上に残存される。第２ダミー絶縁膜の除去により、ベース層３Ａ上方に開口部Ｕが形成され、ベース電極層３０Ａ側面は露出する。

そして、露出したベース電極層３３と後の工程で形成されるエミッタ層とを電気的に絶縁するために、例えば、ＣＶＤ法を用いて、ベース電極層３３側面上及びダミー絶縁膜５０Ａ上に、絶縁膜（例えば、ＴＥＯＳ膜）２５が形成される。さらに、絶縁膜２５上に、例えば、ポリシリコン膜４１が形成される。

この後、ポリシリコン膜４１に対して、例えば、ＲＩＥ法を用いたエッチバックを行われ、図１５に示すように、ポリシリコンからなるサイドウォール４１Ａが開口部Ｕ側面上に残存する。
尚、このサイドウォール４１Ａはエミッタ層の一部分となるため、エミッタ層のプラグ効果に起因するエミッタ抵抗の上昇を抑えるために、イオン注入法を用いて、ポリシリコン膜４１内（サイドウォール４１Ａ）内に不純物を添加してもよい。

そして、サイドウォール４１Ａをマスクとして、例えば、ＲＩＥ法を用いて、ダミー層５０Ａ内に開口部Ｖが形成され、ベース層３Ａ上面が露出される。

続いて、図１６に示すように、例えば、ポリシリコン膜４２が、ＣＶＤ法を用いて、層間絶縁膜５７上及びベース層３Ａ上に堆積された後、ポリシリコン膜４２上面は層間絶縁膜５７上面をストッパとしてＣＭＰ法により平坦化される。これによって、エミッタ層４Ａが形成され、エミッタ層４Ａがベース層３Ａと電気的に接続される。このエミッタ層４Ａは、開口部Ｕ側面上のサイドウォール４１Ａと開口部ＵＶ内に埋め込まれたポリシリコン層４２とから構成される。エミッタ層４Ａ（ポリシリコン層４２）は、サイドウォール４１Ａ下方に残存した絶縁膜５０Ａによって、導電性の第２ストレスソース膜１７とは電気的に絶縁されている。

尚、プラグ効果に起因するエミッタ抵抗の上昇を抑制するため、エミッタ層４Ａ内に不純物を添加してもよい。この不純物は、ポリシリコン層４２堆積時に不純物（ドーパント）ガスを用いて同時に添加してもよいし、ポリシリコン層４２の堆積後にイオン注入法を用いて添加してもよい。

図１４乃至図１６に示すように、ベース層３Ａ上方のエミッタ開口は、エミッタ層４Ａの一部分を構成しているサイドウォール４１Ａをマスクに用いて、形成される。そして、ベース層３Ａと接続されるエミッタ層４Ａの一部分は、形成されたエミッタ開口Ｕ，Ｖ内に自己整合的に埋め込まれて、形成される。それゆえ、エミッタ層４Ａを形成するために、フォトリソグラフィプロセスを用いる必要はない。
また、サイドウォール４１を用いることで、露光（例えば、ｉ線露光）の加工限界よりも小さな寸法でエミッタ開口を形成できる。これによって、素子の微細化を図ることができる。

そして、図２に示すように、エミッタ層４Ａとしてのポリシリコン膜４１，４２Ａ上面は、サリサイド技術によりシリサイド化され、エミッタ電極層３５が、エミッタ層４Ａ上に形成される。第３層間絶縁膜５９が第２層間絶縁膜５７上に形成された後、コンタクトプラグＣＰ１，ＣＰ２，ＣＰ３が、４回目のフォトリソグラフィプロセス及びＲＩＥを用いて、層間絶縁膜５５，５７，５９内に形成される。これによって、コンタクトプラグＣＰ１，ＣＰ２，ＣＰ３が、コレクタ層２Ａ、ベース層３Ａ（ベース電極層３３）及びエミッタ層４Ａ（エミッタ電極層３５）にそれぞれ接続される。

以上の各工程によって、第１の実施形態に係るヘテロ接合型バイポーラトランジスタが完成する。

上述の本実施形態に係る半導体装置の製造方法においては、コレクタ層２Ａに歪み応力を与える第１ストレスソース膜１５Ａが、コレクタ層２Ａ側面に自己整合的に形成された後、第１ストレスソース膜１５Ａ上端及びベース層３Ａ上端が、半導体基板表面から同じ高さにされる。そして、第１ストレスソース膜１５Ａ側面とベース層３Ａ側面との間に、ベース層３Ａ側面に歪み応力を与える第２ストレスソース膜１７が選択的に形成される。

本実施形態によれば、ＳｉＧｅをベース層３Ａに用いることや、歪み技術をコレクタ層２Ａ及びベース層３Ａに用いることによって、素子特性を向上できる。

また、本実施形態によれば、エミッタ層３Ａや素子特性を向上させるためのストレスソース膜１５Ａ，１７を自己整合的に形成でき、この結果として、レジストの塗布工程やパターン転写のための露光工程などフォトリソグラフィプロセスを削減できる。また、フォトリソグラフィプロセスを削減できるため、そのフォトマスクを作製するための期間やマスクを作製するためのコストを削減できる。

以上のように、本発明の第１の実施形態に係る半導体装置（ヘテロ接合バイポーラトランジスタ）の製造方法によれば、素子特性を向上させた半導体装置を提供できると共に、半導体装置の製造コストを低減できる。

（２） 第２の実施形態
第１の実施形態においては、ローカル歪み技術を適用したヘテロ接合バイポーラトランジスタ（ＳｉＧｅ−ＨＢＴ）について、述べた。
歪み技術の１つとして、歪み応力をある部材に記憶させるストレスメモライゼーション技術（ＳＭＴ：Stress Memorization Technique）がある。

本発明の第２の実施形態においては、ローカル歪み技術に加えて、ストレスメモライゼーション技術も採用した半導体装置について、説明する。

（ａ） 構造
図１７を用いて、本発明の第２の実施形態に係る半導体装置について、説明する。本実施形態の半導体装置は、第１の実施形態と同様に、ＳｉＧｅ−ＨＢＴを例に用いて説明する。尚、第１の実施形態と同一の部材については、同じ符号を付し、それの詳細な説明は必要に応じて行う。

図１７は、本実施形態に係るＳｉＧｅ−ＨＢＴの断面構造を示している。
図１７に示すように、本実施形態においては、コレクタ層２Ａ側面と第１ストレスソース膜１５Ａとの間に、ストレスメモライゼーション（ＳＭＴ）技術によって歪み応力が記憶された膜１１Ａが設けられていることが、第１の実施形態と相違している。以下、このＳＭＴが適用されて歪み応力が記憶された膜１１Ａのことを、ＳＭＴ膜１１Ａと呼ぶ。

ＳＭＴ膜１１Ａは、例えば、ゲルマニウム（Ｇｅ）や炭素（Ｃ）など、シリコンに対して導電性不純物とはならない元素が添加された絶縁性のアモルファスシリコン膜である。このＳＭＴ膜１１Ａには、他の部材の熱膨張に起因する歪み応力が、例えば、加熱処理を用いて、記憶されている。この記憶された歪み応力が、ＳＭＴ膜１１Ａが側面上に設けられたコレクタ層２Ａに与えられる。尚、本実施形態において、ＳＭＴ膜１１Ａがコレクタ層２Ａに与える歪み応力は、例えば、半導体基板１表面に対して垂直方向の引っ張り応力である。

このように、本実施形態のＳｉＧｅ−ＨＢＴには、ローカル歪み技術を用いたストレスソース膜１５Ａ，１７Ａによる歪み応力に加え、ストレスメモライゼーション技術を用いたＳＭＴ膜１１Ａによる歪み応力も与えられる。それゆえ、ＳＭＴ膜１１Ａを用いることによって、本実施形態のＳｉＧｅ−ＨＢＴは、第１の実施形態のＳｉＧｅ−ＨＢＴよりも、さらに、コレクタ層２Ａ内でのキャリア移動度が向上する。

また、後述の本実施形態の製造方法によれば、ＳｉＧｅ−ＨＢＴにストレスメモライゼーション技術を適用した場合においても、ＳＭＴ膜は自己整合的な手法を用いて形成されるため、フォトリソグラフィプロセスを用いた工程は増加しない。

したがって、本発明の第２の実施形態の半導体装置（ＳｉＧｅ−ＨＢＴ）によれば、半導体装置の特性を向上できると共に、製造コストを低減できる。

（ｂ） 製造方法
図２乃至図２７を用いて、本発明の第２の実施形態に係る半導体装置（ＳｉＧｅ−ＨＢＴ）の製造方法について、説明する。

はじめに、第１の実施形態で述べた図２乃至図５に示す工程と同様に、半導体基板１上に、コレクタ層となる導電層、ベース層となる導電層及びダミー層（絶縁層）が、例えば、ＣＶＤ法を用いて順次形成される。そして、１回目のフォトリソグラフィプロセス及びＲＩＥ法によって、それらの膜が、所定の形状に加工される。そして、形成されたコレクタ層及びベース層の側面上にバッファ膜が形成される。

次に、図１８に示すように、バッファ膜２０上に、例えば、ポリシリコン膜１０が、ＣＶＤ法を用いて堆積される。そして、図１９に示すように、イオン注入技術を用いて、例えば、ゲルマニウム又は炭素などが形成されたポリシリコン膜内に添加されることによって、ポリシリコン膜がアモルファス化される。これによって、アモルファスシリコン膜１１が、バッファ膜２０上に形成される。

続いて、図２０に示すように、アモルファスシリコン膜に対して、例えば、ウェットエッチング処理が施され、アモルファスシリコン膜１１Ａが、バッファ膜２０を介して、コレクタ層２Ａの側面上及びベース層３Ａの側面上に残存される。

それから、図２１に示すように、半導体基板表面に対して垂直方向に引っ張り応力をアモルファスシリコン膜１１Ａに記憶させるためのＳＭＴソース膜１３が、アモルファスシリコン膜１１Ａ上に堆積される。ＳＭＴソース膜１３は、例えば、窒化シリコン膜である。
そして、アモルファスシリコン膜１１Ａ及びＳＭＴソース膜１３に対して、アニール処理を行う。これによって、ＳＭＴソース膜１３に起因する歪み応力が、アモルファスシリコン膜１１Ａに記憶される。尚、ＳＭＴソース膜１３は、シリコン窒化膜に限定されず、アモルファスシリコン膜に歪み応力（本例では、引っ張り応力）を記憶できる材料であれば、絶縁性のＳｉＧｅ混晶膜や酸化シリコン膜、酸化シリコン膜と窒化シリコン膜との積層膜であってもよい。

アニール処理の後、図２２のように、ＳＭＴソース膜は除去される。しかし、図２１に示す工程におけるアニール処理によって、除去されたＳＭＴソース膜の歪み応力（引っ張り応力）がアモルファスシリコン膜１１Ａに記憶され、このアモルファスシリコン膜１１Ａがコレクタ層２Ａに対して歪み応力を与えるＳＭＴ膜１１Ａとなる。このようにＳＭＴ膜１１Ａが形成されることによって、本実施形態に係るＳｉＧｅ−ＨＢＴにストレスメモライゼーション技術が適用される。

さらに、図２３に示すように、第１ストレスソース膜１５（例えば、窒化シリコン膜）が、ＳＭＴ膜１１Ａ上に、堆積される。このように、本実施形態においては、コレクタ層２Ａに対して、ＳＭＴ膜１１Ａによる引っ張り応力とストレスソース膜１５による引っ張り応力とが与えられることになる。それゆえ、第１の実施形態よりも強い歪み応力（引っ張り応力）をコレクタ層２Ａに与えることができるため、コレクタ層２Ａのキャリア移動度を、さらに向上できる。

そして、図２４に示すように、第１の実施形態で述べた図８乃至図１０に示す工程と同様に、ストレスソース膜１５Ａがコレクタ層２Ａの側面上に残存するようにエッチングされた後、層間絶縁膜５５が形成される。そして、例えば、ウェットエッチングを用いて、ＳＭＴ膜１１Ａ及びストレスソース膜１５Ａの一部分が選択的に除去され、ＳＭＴ膜１１Ａ及びストレスソース膜１５Ａの上端が、ベース層３Ａの上端とほぼ同じ高さにされる。続いて、ベース層３Ａ側面上のバッファ膜２０が除去され、ベース層３Ａ側面が露出される。

そして、図２５に示すように、露出したベース層３Ａ（例えば、ＳｉＧｅ層）側面上に、第２ストレスソース膜１７（例えば、ＳｉＧｅ膜）が、選択的エピタキシャル成長法を用いて、形成される。尚、第１の実施形態と同様に、ベース層３Ａに半導体基板表面に対して垂直方向の引っ張り応力を与えるために、第２ストレスソース膜１７としてのＳｉＧｅのＧｅ混晶比は、ベース層３ＡとしてのＳｉＧｅのＧｅ混晶比よりも大きくされる。
ここで、第１の実施形態と同様に、第２ストレスソース膜１７は、ベース層３Ａの表面にのみ選択的に形成されるため、第２ストレスソース膜１７に対するリソグラフィプロセスは不要である。

続いて、図２６に示すように、第１の実施形態に示す図１２示す工程と同様に、ポリシリコン層３０Ａとその表面上に自己整合的に形成されたシリサイド層３０Ｂから構成されるベース電極層３３が形成される。ベース電極層３３は、ダミー絶縁層５１Ａ上部の側面が露出されるように、形成される。尚、ポリシリコン層３０Ａを所定の形状にパターニングするために、２回目のリソグラフィプロセスが行われる。このリソグラフィプロセスの後、転写されたパターンに基づいて、ポリシリコン層がエッチングされる。

次に、図２７に示すように、第１の実施形態に示す図１３乃至図１６に示す工程と同様に、３回目のリソグラフィプロセスと、ＲＩＥ法によるエッチングによって、ディープトレンチが半導体基板１内に形成される。そして、第２層間絶縁膜５７が第１層間絶縁膜５５条に形成されるのと同時に、形成されたトレンチ内に層間絶縁膜５７が埋め込まれ、半導体基板１内に、ＤＴ構造の素子分離絶縁膜が形成される。尚、第１の実施形態と同様に、素子分離絶縁膜は、第２層間絶縁膜５７の形成とは別途の工程で形成されてもよい。また、素子分離絶縁膜の構造は、ＤＴ構造に限定されず、ＳＴＩ構造であってもよいのはもちろんである。

第２層間絶縁膜５７上面に対して平坦化処理を行った後、ベース層３Ａ上方の第２ダミー層が除去され、エミッタ層４Ａを形成するための開口部が形成される。ベース電極層３３と後の工程で開口部内に形成されるエミッタ層４Ａとを電気的に絶縁するために、開口部の側面上に絶縁膜２５Ａが形成される。

この後、開口部Ｕ内に、例えば、ポリシリコン膜が用いられたサイドウォール４１Ａが形成された後、そのサイドウォール４１Ａをマスクとして、エミッタ−ベース接合部が開口され、ベース層３Ａ上面が露出する。そして、サイドウォール４１Ａ内及び開口部Ｖ内に、ポリシリコン膜４２が、例えば、ＣＶＤ法及びＣＭＰ法を用いて、埋め込まれる。これによって、サイドウォール４１Ａとポリシリコン膜４２とから構成されるエミッタ層４Ａが形成される。このエミッタ層４Ａは、自己整合的な手法を用いて形成されるため、この形成工程においても、フォトリソグラフィプロセスは不要である。

そして、図１７に示すように、エミッタ層４Ａ上に、サリサイド技術によりエミッタ電極層（シリサイド層）３５を形成した、４回目のリソグラフィ技術とＲＩＥ技術を用いて、層間絶縁膜５５，５７，５９内に、コンタクトプラグＣＰ１，ＣＰ２，ＣＰ３が形成される。

以上の各工程によって、本実施形態に係るＳｉＧｅ−ＨＢＴが完成する。

以上のように、第２の実施形態に係る半導体装置の製造方法では、第１ストレスソース膜が形成される前に、ストレスメモライゼーション技術を用いたＳＭＴ膜１１Ａがコレクタ層２Ａ側面に形成される。これによって、ローカル歪み技術に加えて、さらに、ストレスメモライゼーション技術を適用したＳｉＧｅ−ＨＢＴを作製でき、コレクタ層２Ａ及びベース層３Ａのキャリア移動度を向上できる。

また、第２の実施形態に係る半導体装置の製造方法によれば、上記のようにストレスメモライゼーション技術を適用したＳｉＧｅ−ＨＢＴを作製する場合において、自己整合的な手法を用いた工程は増加するものの、マスクを用いたリソグラフィプロセスが増加することはない。マスクの製造期間・コストに起因する半導体装置の製造コストは生じない。

したがって、本発明の第２の実施形態に係る半導体装置の製造方法によれば、素子特性を向上させた半導体装置を提供できると共に、製造コストを低減できる。

２． その他
本発明の実施形態によれば、半導体装置の特性を向上できると共に、製造コストを低減できる。

本発明の実施形態に係る半導体装置は、例えば、高周波デバイス用のＳｉＧｅ−ＨＢＴであって、携帯電話、無線ＬＡＮ（Local Area Network）等の無線通信装置、車載用高周波レーダに適用される。

本発明の実施形態においては、ＮＰＮ型のＨＢＴを説明に用いたが、これに限定されず、ＰＮＰ型のＨＢＴであっても、本発明の実施形態で述べた効果が得られるのはもちろんである。

本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。

本発明の実施形態に係る半導体装置の構造を示す平面図。 第１の実施形態に係る半導体装置の構造を示す断面図。 第１の実施形態に係る半導体装置の製造工程の一工程を示す断面図。 第１の実施形態に係る半導体装置の製造工程の一工程を示す断面図。 第１の実施形態に係る半導体装置の製造工程の一工程を示す断面図。 第１の実施形態に係る半導体装置の製造工程の一工程を示す断面図。 第１の実施形態に係る半導体装置の製造工程の一工程を示す断面図。 第１の実施形態に係る半導体装置の製造工程の一工程を示す断面図。 第１の実施形態に係る半導体装置の製造工程の一工程を示す断面図。 第１の実施形態に係る半導体装置の製造工程の一工程を示す断面図。 第１の実施形態に係る半導体装置の製造工程の一工程を示す断面図。 第１の実施形態に係る半導体装置の製造工程の一工程を示す断面図。 第１の実施形態に係る半導体装置の製造工程の一工程を示す断面図。 第１の実施形態に係る半導体装置の製造工程の一工程を示す断面図。 第１の実施形態に係る半導体装置の製造工程の一工程を示す断面図。 第１の実施形態に係る半導体装置の製造工程の一工程を示す断面図。 第２の実施形態に係る半導体装置の構造を示す断面図。 第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図。 第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図。 第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図。 第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図。 第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図。 第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図。 第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図。 第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図。 第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図。 第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図。

符号の説明

１：半導体基板、２Ａ：コレクタ層、３Ａ：ベース層、４Ａ：エミッタ層、１５Ａ：第１ストレスソース膜、１７：第２ストレスソース膜、１１Ａ：ＳＭＴ膜、２０：バッファ膜（絶縁膜）、５０Ａ，５１Ａ：ダミー層、５５，５７，５９：層間絶縁膜。

Claims (5)

1. 半導体基板上に設けられるコレクタ層と、
   前記コレクタ層上に積層されるベース層と、
   前記ベース層上に積層されるエミッタ層と、
   前記コレクタ層の側面上に設けられ、前記コレクタ層に対して歪み応力を与える第１ストレスソース膜と、
   前記ベース層の側面上に設けられ、前記ベース層に対して歪み応力を与える第２ストレスソース膜と、を具備し、
   前記第１ストレスソース膜上端及び前記ベース層上端は、半導体基板表面から同じ高さに位置し、
   前記第２ストレスソース膜は、前記ベース層の側面と前記第１ストレスソース膜の側面との間に設けられる、ことを特徴とする半導体装置。
2. 前記コレクタ層の側面と前記第１ストレスソース膜との間に設けられ、前記第１ストレスソース膜とは別途に歪み応力を前記コレクタ層２Ａに与えるＳＭＴ膜を、
   さらに具備することを特徴とする請求項１に記載の半導体装置。
3. 前記ベース層上面の端部は、前記第２ストレスソース膜によって覆われていることを特徴とする請求項１又は２に記載の半導体装置。
4. 半導体基板上に順次積層されたコレクタ層、ベース層及びダミー層を形成する工程と、
   前記コレクタ層及び前記ベース層の側面上に、バッファ層を形成する工程と、
   前記コレクタ層に対して歪み応力を与える第１ストレスソース膜を、前記バッファ層を介して前記コレクタ層の側面上及び前記ベース層の側面上に自己整合的に形成する工程と、
   前記ベース層の側面と前記第１ストレスソースとの間に介在する前記バッファ層を除去し、前記ベース層の側面を露出する工程と、
   前記ベース層に対して歪み応力を与える第２ストレスソース膜を、前記ベース層の露出した側面上に選択的に形成する工程と、
   前記コレクタ層、前記ベース層及び前記ダミー層を覆う層間絶縁膜を、前記半導体基板上に形成した後、前記層間絶縁膜の上端と前記ダミー層の上端とを一致させる工程と、
   前記ダミー層を除去し、前記ベース層の上面が露出する開口部を前記層間絶縁膜内に形成する工程と、
   前記層間絶縁膜内に形成された前記開口部内に、エミッタ層を自己整合的に形成する工程と、
   を具備することを特徴とする半導体装置の製造方法。
5. 前記第１ストレスソース膜を形成する前に、前記バッファ層を介して前記コレクタ層の側面上にＳＭＴ膜を自己整合的に形成し、前記コレクタ層に与える歪み応力を前記ＳＭＴ膜に記憶させる工程と、
   をさらに具備することを特徴とする請求項４に記載の半導体装置の製造方法。

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