JP2010141425A - 半導体集積回路装置 - Google Patents

Abstract

【課題】消費電力を増大させることなく、データ認証部と機器間認証部とを集積回路化する。
【解決手段】チップ上に構成され、データ認証を行ってソース機器からの暗号化データを復号化するデータ認証部１１と、前記チップ上に構成され、前記ソース機器との間で機器間の認証を行うための機器間認証部１２と、前記データ認証部に供給する電源と前記機器間認証部に供給する電源とを個別に制御可能で、少なくとも前記機器間認証部が前記ソース機器との間で認証を行う場合には前記機器間認証部に電源電圧を供給する電源部３１〜３３と、を具備したことを特徴とする。
【選択図】図１

Description

本発明は、機器間認証を行って映像情報の受信を行う受信装置に好適な半導体集積回路装置に関する。

従来、映像情報及びオーディオ情報等（以下、ＡＶ情報という）のデジタル化が進められている。ＢＳデジタル放送や地上デジタル放送等のデジタル放送も開始されており、デジタル化されたＡＶ情報（ＡＶデータ）がデジタルコンテンツとして放送されるようになってきている。このようなデジタルＡＶデータを記録する装置として、ＤＶＤレコーダやハードディスクレコーダ、半導体メモリレコーダ等も普及している。

デジタル記録においては、オリジナルのＡＶデータを劣化させることなく、複製を作成することが可能であり、著作権の保護の観点から、デジタルコンテンツのコピーを制限可能にする必要性が高くなっている。このような著作権保護機能及び高画質化のための伝送、更に、ケーブルの取り回しも考慮して、１本のケーブルで非圧縮の映像信号を伝送すると共に音声信号及び制御信号を伝送するＨＤＭＩ（High-Definition Multimedia Interface）が採用されるようになってきた。なお、ＨＤＭＩについては、例えば、特許文献１等に開示されている。

ＨＤＭＩにおいては、物理層における伝送規格であるＴＭＤＳ（Transition Minimized Differential Signaling ）を採用する。また、ＨＤＭＩにおいては、ディスプレイの各種電気的仕様等を記録機器等のソース機器に自動識別させるためにＤＤＣ（ディスプレイ・データ・チャンネル）が採用される。このＤＤＣでは、Ｉ^２Ｃ（アイ・スクエア・シー）バス形式の２線式シリアル伝送が採用される。そして、このＤＤＣを利用した自動認識のために、電気的仕様等の規格としてＥＤＩＤ（extended display identification data）規格が採用される。

デジタル記録機器等のソース機器からの信号を受信するＨＤＭＩの受信装置（ＨＤＭＩ ＲＸ）においては、ＴＭＤＳ信号を受信するデータ認証部の他に、ＥＤＩＤ部を備える。ＥＤＩＤ部は、ディスプレイ装置等のレシーバ機器の性能及び機能等を確認する為のＥＤＩＤ情報を扱う。ＥＤＩＤ部は、ＥＤＩＤ情報をＤＤＣを介してソース機器に伝送して、機器間認証を可能にするためのものであり、ソース機器のアクセス時に動作可能とする。

このため、ＥＤＩＤ部には、レシーバ機器の電源のオン，オフ等の動作状態に拘わらず、ソース機器のアクセス時には常に電源が供給されている必要がある。そこで、ＥＤＩＤ部は、ソース機器からＤＤＣを介して供給される電源電圧であるＤＤＣ５Ｖによって駆動するようになっている。

近年、ＨＤＭＩに対応した出力を出力するソース機器の増加に伴い、デジタルテレビジョン受像機等のレシーバ機器には、複数のＨＤＭＩポートを備えたものが普及している。このようなレシーバ機器では、各ＨＤＭＩポート毎に、ＥＤＩＤ部を設けて各ＨＤＭＩポート毎に対応するソース機器にＥＤＩＤ情報の伝送を可能にする。

一般的には、ＥＤＩＤ部としては、ＥＤＩＤ情報を記憶したＥ^２ＰＲＯＭが採用される。従って、複数のＨＤＭＩポートを備えた場合には、ＥＤＩＤを構成するＥ^２ＰＲＯＭを複数用意すると共に、複数のＥ^２ＰＲＯＭの１つを選択するための切換スイッチが必要となる。このような複数のＥ^２ＰＲＯＭを備えたシステムについては、装置の小型化、低消費電力化等の点からは、複数のＥ^２ＰＲＯＭを集積化して、複数のＨＤＭＩポートに対応する複数のＥＤＩＤ部を１つのＬＳＩ上に構成した方が有利である。

そこで、デジタルテレビジョン受像機を構成するＳｏＣ（システムオンチップ）上に、データ認証部とＥＤＩＤ部とを内蔵したものが開発されている。しかしながら、このようなシステムでは、ＥＤＩＤ部への電源供給のためにＳｏＣに常時電力を供給する必要があり、消費電力が増大するという問題があった。
特開２００７−１０８１９８号公報

本発明は、消費電力を増大させることなく、データ認証部及びＥＤＩＤ部を集積回路化することができる半導体集積回路装置を提供することを目的とする。

本発明の一態様の半導体集積回路装置は、チップ上に構成され、データ認証を行ってソース機器からの暗号化データを復号化するデータ認証部と、前記チップ上に構成され、前記ソース機器との間で機器間の認証を行うための機器間認証部と、前記データ認証部に供給する電源と前記機器間認証部に供給する電源とを個別に制御可能で、少なくとも前記機器間認証部が前記ソース機器との間で認証を行う場合には前記機器間認証部に電源電圧を供給する電源部と、を具備したことを特徴とする。

本発明によれば、消費電力を増大させることなく、データ認証ブロック及びＥＤＩＤブロックを集積回路化することができるという効果を有する。

以下、図面を参照して本発明の実施の形態について詳細に説明する。図１は本発明の第１の実施の形態に係る半導体集積回路装置を示すブロック図である。

図１の半導体集積回路装置１０はＨＤＭＩ受信装置を構成するＳＯＣ（システムオンチップ）を示している。この半導体集積回路装置１０は、入力可能なＴＭＤＳ信号が３系統で、４系統のＨＤＭＩポートに対応する。なお、本実施の形態においては、入力数はこれに限定されるものではない。

半導体集積回路装置１０は、データ認証ブロック１１及びＥＤＩＤブロック１２を有する。データ認証ブロック１１は、ＨＤＣＰ（High-bandwidth Digital Content Protection system）認証を行って、入力されたＴＭＤＳ信号に基づく映像データ及び音声データを出力する。機器間認証部としてのＥＤＩＤブロック１２は、ソース機器がレシーバ機器の性能・機能を確認するためのＥＤＩＤ情報を扱い、ソース機器に対してＥＤＩＤ情報を送信すると共に、ソース機器からのＨＤＣＰ認証のための情報（以下、ＨＤＣＰ認証情報という）をデータ認証ブロック１１に供給するようになっている。

データ認証ブロック１１は、制御部２０によって各部が制御される（図示省略）。物理層（ＰＨＹ）部１４Ａ〜１４Ｃには夫々端子Ｔ１〜Ｔ３を介してＴＭＤＳ信号が入力される。物理層部１４Ａ〜１４Ｃは、夫々入力されたＴＭＤＳ信号に対する処理によって、差動信号であるＴＭＤＳ信号をデジタル信号に変換してセレクタ１５に出力する。セレクタ１５は、制御部２０からチャンネル選択信号が与えられて、物理層部１４Ａ〜１４Ｃの出力の１つをチャンネル選択信号に基づいて選択してデマルチプレクサ１６に出力する。デマルチプレクサ１６は、入力された信号から映像データ及び音声データ等を分離してＨＤＣＰ認証部１７に出力する。

ＨＤＣＰレシーバ１８は、後述するように、ＤＤＣ４チャンネルのうち選択されたチャンネルのＩ^２Ｃバスを介して伝送されたＨＤＣＰ認証情報がセレクタ２３を介して入力される。ＨＤＣＰレシーバ１８は受信したＨＤＣＰ認証情報をＨＤＣＰ認証部１７に出力するようになっている。

デマルチプレクサ１６からＨＤＣＰ認証部１７に入力されたデータにはＨＤＣＰによる暗号化が施されている。ＨＤＣＰ認証部１７は、ＨＤＣＰレシーバ１８から暗号化データに対するＨＤＣＰ認証情報が与えられる。キーＲＯＭ１９には、暗号化データの復号化のための認証鍵が格納されている。ＨＤＣＰ認証部１７は、ＨＤＣＰレシーバ１８からのＨＤＣＰ情報及びキーＲＯＭ１９からの認証鍵を用いて、ＨＤＣＰ認証を行う。これにより、ＨＤＣＰ認証部１７は、暗号化データを復号化し、選択されたチャンネルの映像データ及び音声データを出力する。

本実施の形態においては、データ認証ブロック１１には、電源回路３１から、スイッチ３２を介して電源電圧が供給されるようになっている。スイッチ３２は、例えばシステムの主電源のオン，オフに応じてオン，オフするものであり、例えばディスプレイ装置に適用した場合には、ＨＤＭＩポートに接続されたソース機器からのＴＭＤＳ信号に対する表示を行う場合にはオンとなって、データ認証ブロック１１に対する電源投入を行うようになっている。

なお、データ認証ブロック１１内の各部には、クロック発振器２９からデータ認証システムクロックが供給されるようになっている。クロック発振器２９は、水晶発振子３０の出力が与えられ、データ認証システムクロック及びＥＤＩＤシステムクロックを発生することができるようになっている。なお、クロック発振器２９は、発振制御部３６からの発振制御信号によって、ＥＤＩＤシステムクロックを発振するか又は停止するかが制御されるようになっている。

また、制御部２０は、ソース機器にＨＤＭＩ接続可能であることを知らせるホットプラグ信号（HOT PLUG）を生成して出力するようになっている。

一方、ＥＤＩＤブロック１２は、ＥＤＩＤメモリ部２１、ＥＤＩＤレシーバ２２Ａ〜２２Ｄ、セレクタ２３，２５及びスイッチ２４によって構成されている。ＥＤＩＤメモリ部２１は、ＥＤＩＤ情報を記憶するための記憶領域を有し、例えばＳＲＡＭ等によって構成することができる。図１の例では、ＥＤＩＤメモリ部２１は、４チャンネルのＨＤＭＩポートに対応した４つのＥＤＩＤ情報を記憶及び処理することができる。

なお、この場合には、４つのＥＤＩＤ情報間の相違は、物理アドレスのみであり、１つのＥＤＩＤ情報と残りのＥＤＩＤ情報については物理アドレスの差分情報である物理アドレスが存在するアドレスデータ及び物理アドレスデータのみを記憶するようにしてもよい。この場合には、ＥＤＩＤメモリ部２１における必要な記憶容量を削減可能である。これにより、ＥＤＩＤのチャンネル数が増えた場合でもＥＤＩＤメモリ部２１の記憶容量の増加を抑制することができ、ＬＳＩ設計上、ＥＤＩＤのチャンネル数を増やすことが比較的容易となる。

なお、ＥＤＩＤメモリ部２１をＳＲＡＭで構成することにより、ＥＤＩＤ情報をレシーバ機器の機能・性能に応じて容易に書き換えることが可能となる。

ＥＤＩＤメモリ部２１からソース機器に伝送するＥＤＩＤ情報はＤＤＣのＩ^２Ｃバスによって伝送される。図１においては、チャンネルＡ〜Ｃの４チャンネルのＩ^２Ｃバスが設けられており、各Ｉ^２Ｃバスは、図示しない４つのソース機器に接続可能である。チャンネルＡ〜Ｄの各Ｉ^２Ｃバスは、夫々ＤＤＣのＳＣＬ（シリアルクロック）、ＳＤＡ（シリアルデータ）、ＡＣＫ（アクノレッジ）（ＳＣＬ／ＳＤＡ／ＡＣＫ＿ＤＤＣ＿Ａ〜Ｄ）を伝送する。

ＥＤＩＤレシーバ２２Ａ〜２２Ｄは、夫々端子Ｔ４〜Ｔ７を介して各チャンネルのＩ^２Ｃバスに接続されており、ソース機器からのＥＤＩＤ情報読出し要求に応じて、ＥＤＩＤメモリ部２１からのＥＤＩＤ情報を、Ｉ^２Ｃバス介して接続されたソース機器に供給することができるようになっている。

ＥＤＩＤレシーバ２２Ａ〜２２Ｄは、夫々ソース機器からＨＤＣＰ認証情報を受信して、セレクタ２３に供給することができる。セレクタ２３は、制御部２０からチャンネル選択信号が与えられて、ＨＤＣＰレシーバ１８に接続すべきＩ^２Ｃバスを選択する。セレクタ２３によって、チャンネル選択信号に対応するソース機器からのＨＤＣＰ認証情報がＨＤＣＰレシーバ１８に供給される。

本実施の形態においては、ＥＤＩＤブロック１２は、半導体集積回路装置１０内に組み込まれたことから、ＤＤＣを介して供給されるＤＤＣ５Ｖを電源とすることはできない。本実施の形態においては、ＥＤＩＤブロック１２には、電源回路３３から電源電圧が供給されるようになっている。電源回路３３は、データ認証ブロックの動作状態に拘わらず、常時電源電圧を発生してＥＤＩＤブロック１２に供給するようになっている。なお、ＥＤＩＤブロック１２には後述するクロック発振器２９からＥＤＩＤシステムクロックが供給されて、各部が動作するようになっている。

なお、電源回路３３は、データ認証ブロック１１及びＥＤＩＤブロック１２以外の各部にも電源電圧を供給することができるようになっている。

このように、本実施の形態においては、電源回路３１，３３を備えて、データ認証ブロック１１とＥＤＩＤブロック１２とで、独立して電源電圧を供給することを可能にしている。これにより、データ認証ブロック１１の電源をオフにした状態であっても、ＥＤＩＤブロック１２の電源をオンにすることができ、ソース機器からアクセスがあった場合に、ＥＤＩＤブロック１２とソース機器との間でＥＤＩＤ情報の送受信を確実に行うことが可能である。

更に、本実施の形態においては、ソース機器からＥＤＩＤブロック１２に対してアクセスがない場合において、ＥＤＩＤシステムクロックの供給を停止させることで、ＥＤＩＤブロック１２の電力消費を抑制することができるようになっている。

本実施の形態においては、ＥＤＩＤシステムクロックの供給の停止はＭＣＵ（microcontroller unit）２８によって制御される。一方、ＥＤＩＤシステムクロックの供給の開始は、ＤＤＣによって伝送されるＤＤＣ５Ｖをトリガとして実行される。ＭＣＵ２８はシステムの主電源のオフ等の場合に、ＥＤＩＤシステムクロックの発振を停止させるための発振停止信号を発振制御部３６に出力する。発振制御部３６は発振停止信号が入力されると、クロック発振器２９のＥＤＩＤシステムクロックの発振を停止させるための発振制御信号をクロック発振器２９に出力する。

チャンネルＡ〜Ｃの４チャンネルのＤＤＣ５Ｖは、半導体集積回路装置１０の端子Ｔ９を介してＩ／Ｏ制御部２７に供給されると共に発振停止解除部３５にも供給される。発振停止解除部３５は、ＤＤＣ５Ｖの伝送を検出することで、ソース機器からＥＤＩＤブロック１２に対するアクセスの有無を判定する。発振停止解除部３５は、ＤＤＣ５Ｖを検出すると、発振停止を解除するための発振停止解除信号を発振制御部３６に出力する。発振制御部３６は発振停止解除信号が入力されると、クロック発振器２９のＥＤＩＤシステムクロックの発振停止を解除して、発振させるための発振制御信号をクロック発振器２９に出力する。即ち、ＭＣＵ２８及び発振停止解除部３５によって、ＥＤＩＤシステムクロックの発振及び停止を制御するクロック制御部が構成される。

クロック発振器２９は、発振制御信号に基づいてＥＤＩＤシステムクロックの発振又は発振停止を行う。クロック発振器２９からのＥＤＩＤシステムクロックは、発振安定回路３７に供給される。発振安定回路３７は、クロック発振器２９からのクロックをＭＣＵ２８に供給すると共に、ＭＣＵ２８からのデータに基づいて、ＥＤＩＤシステムクロックが安定的に発振されているか否かを判定する。発振安定回路３７は、クロック発振器２９からのＥＤＩＤシステムクロックの発振が安定すると、このＥＤＩＤシステムクロックをＥＤＩＤブロック１２に供給するようになっている。

発振安定回路３７は、発振開始直後において、発振が安定するまで、ＥＤＩＤブロックに対するＥＤＩＤシステムクロックを供給しないディレイ機能を有することになる。これにより、発振起動時、再開時の不安定なシステムクロックがＥＤＩＤブロック１２に供給されることを阻止して、ＥＤＩＤブロック１２の各回路が誤動作をするを防止することができる。

このように、クロック発振器２９からのＥＤＩＤシステムクロックは、４チャンネルのＤＤＣ５Ｖの検出結果に基づいて発振が制御される。即ち、ソース機器からＤＤＣ５Ｖが伝送されていない場合には、ＥＤＩＤブロック１２の消費電力を抑制するように、ＥＤＩＤシステムクロックの発振を停止させて、ＥＤＩＤブロック１２において電流が流れることが抑制される。一方、ソース機器からＤＤＣ５Ｖが伝送されている場合には、ソース機器がＥＤＩＤ情報を読み出すことができるように、ＥＤＩＤシステムクロックの発振を再開させて、ＥＤＩＤブロック１２を動作させる。

Ｉ／Ｏ制御部２７は、入力されたＤＤＣ５Ｖをセレクタ２５を介して制御部２０に出力する。セレクタ２５は、ＥＤＩＤメモリ部２１からのチャンネル選択信号に基づくチャンネルのＤＤＣ５Ｖを選択して制御部２０に出力する。

制御部２０は、上述したように、ホットプラグ信号を出力する。スイッチ２４は、ＥＤＩＤメモリ部２１からのチャンネル選択信号に基づいて、選択されたチャンネルのホットプラグ信号を選択してＩ／Ｏ制御部２６に出力する。Ｉ／Ｏ制御部２６は、ＥＤＩＤメモリ部２１に制御されて、ホットプラグ信号を端子Ｔ８から対応するチャンネルを介して対応するソース機器に出力する。

また、ＭＣＵ２８は、内部バス３４を介して、ＥＤＩＤメモリ部２１に対する各ＥＤＩＤ情報の書き込みを制御することができるようになっている。なお、図１では内部バス３４を利用してＥＤＩＤ情報を書き込む例を示したが、Ｉ^２Ｃバス等の他のインタフェースを利用して書き込みを行うことも可能である。なお、ＥＤＩＤメモリ部２１をＳＲＡＭで構成した場合には、ＥＤＩＤブロック１２に電源電圧が供給される度に、ＭＣＵ２８によってＥＤＩＤメモリ部２１は初期設定される。

更に、ＭＣＵ２８は、図示しないＩ^２Ｃバスを介してチャンネル選択信号を伝送して、セレクタ２５を制御するようにしてもよい。また、ＭＣＵ２８は、図示しないＩ^２Ｃバスを介してチャンネル選択信号を伝送して、スイッチ２４を制御するようにしてもよい。また、ＭＣＵ２８は、制御部２０から出力されるホットプラグ信号とは無関係に、ホットプラグ信号を出力するようにしてもよい。

また、本実施の形態においては、ＨＤＭＩ入力用のスイッチ１３が設けられている。スイッチ１３は、２入力のＴＭＤＳ信号の一方を選択して物理層部１４Ｃに供給するようになっている。ＭＣＵ２８は端子Ｔ１０を介してスイッチ１３に制御信号を供給して、スイッチ１３の選択を制御するようになっている。外付けのスイッチ１３を用いて、入力されるＴＭＤＳ信号を選択することで、データ認証ブロックの入力数よりも多い入力に対応可能である。

次に、このように構成された実施の形態の動作について説明する。

いま、図１の半導体集積回路装置１０が組み込まれたディスプレイ装置において、ＨＤＭＩポートに接続されたソース機器からの映像を表示させるものとする。ここで、ＨＤＭＩポートに接続されたソース機器の電源をオンにするものとする。ディスプレイ装置の主電源をオンにすることによって、スイッチ３２もオンとなり、電源回路３１からの電源電圧がデータ認証ブロック１１に供給される。また、電源回路３３の電源電圧は常時ＥＤＩＤブロック１２及び他の回路部分に供給されている。

制御部２０はユーザの選択操作に基づくチャンネル選択信号を発生して各部に供給する。ソース機器の電源をオンにすると、ソース機器からＤＤＣを介したＤＤＣ５Ｖが発振停止解除部３５に供給される。発振停止解除部３５はソース機器がアクセスしたことを検出し、検出結果を発振制御部３６に出力する。発振制御部３６は、クロック発振器２９を制御して、データ認証システムクロックだけでなく、ＥＤＩＤシステムクロックも発生させる。これにより、ＭＣＵ２８及びＥＤＩＤブロック１２も動作を開始する。

制御部２０はＨＤＭＩ接続可能であることを知らせるホットプラグ信号を発生し、スイッチ２４及びＩ／Ｏ制御部２６を介して対応するソース機器に出力する。ＥＤＩＤレシーバ２２Ａ〜２２Ｄは、ソース機器からの各チャンネルＡ〜ＤのＩ^２Ｃバスを介して入力されたＥＤＩＤ情報の読み出し要求に従って、ＥＤＩＤメモリ部２１に格納されているＥＤＩＤ情報を読出して対応するソース機器に出力する。これにより、ソース機器は、レシーバ機器の情報を取得し、機器間での認証が行われる。

チャンネル選択信号によって指定された機器からのＤＤＣ５Ｖはセレクタ２５を介して制御部２０に供給される。また、チャンネル選択信号によって指定されたソース機器からのＨＤＣＰ認証情報は、セレクタ２３を介してＨＤＣＰレシーバ１８に供給される。

チャンネル選択信号によって指定された機器からのＴＭＤＳ信号は、物理層部１４Ａ〜１４Ｃによってデジタル信号に変換された後セレクタ１５によって選択されてデマルチプレクサ１６に供給される。デマルチプレクサ１６は、入力された信号から映像データ及び音声データ等を分離してＨＤＣＰ認証部１７に供給する。

ＨＤＣＰ認証部１７は、ＨＤＣＰレシーバ１８からＨＤＣＰ認証情報が与えられ、キーＲＯＭ１９から認証鍵が与えられて、ＨＤＣＰ認証を行う。これにより、デマルチプレクサ１６からの暗号化データは復号化され、ＨＤＣＰ認証部１７から映像データ及び音声データが出力される。こうして、レシーバ機器であるディスプレイ装置において、ソース機器からの映像の映出が可能である。

ここで、システムの主電源がオフとなりスイッチ３２がオフとなって、データ認証ブロック１１への電源電圧の供給が停止するものとする。この場合には、ＭＣＵ２８は、発振停止信号を発振制御部３６に与える。これにより、発振制御部３６は、クロック発振器２９の発振を停止させる。

即ち、この場合には、ＥＤＩＤブロック１２には、電源回路３３からの電源電圧は供給されているが、クロック発振器２９からのＥＤＩＤシステムクロック供給されていない。従って、ＥＤＩＤブロック１２は動作を停止し、消費電力が削減される。

この場合においても、ＥＤＩＤブロック１２及び他の回路部分には、電源回路３３から電源電圧が供給されている。ここで、ＨＤＭＩポートに接続されたソース機器の電源がオンとなって、４つのチャンネルＡ〜ＤのいずれかのＤＤＣ５Ｖが半導体集積回路装置１０に伝送されるものとする。発振停止解除部３５は、ＤＤＣ５Ｖが伝送されたことを検出すると、この検出結果に基づいて発振停止解除信号を発振制御部３６に出力する。発振制御部３６は、クロック発振器２９のＥＤＩＤシステムクロックの発振を再開させる。クロック発振器２９からのクロックは発振安定回路３７を介してＭＣＵ２８に供給されて、ＭＣＵ２８は動作を開始する。また、発振安定回路３７からのＥＤＩＤシステムクロックはＥＤＩＤブロック１２に供給されて、ＥＤＩＤブロック１２の動作が再開される。

即ち、例えばシステムの主電源がオフの場合でも、電源回路３３は常時ＥＤＩＤブロック１２に電源電圧を供給しており、ＥＤＩＤシステムクロックの供給を再開することで、ＥＤＩＤブロック１２を動作させて、ソース機器との間でＥＤＩＤ情報の授受による機器認証を可能にすることができる。

このように、本実施の形態においては、ＨＤＭＩ受信装置の電源系をデータ認証ブロック用とＥＤＩＤブロック用とで２系統に分けて、各ブロック毎に電源供給を制御可能にする。そして、データ認証ブロック用の電源はオン，オフ可能にし、ＥＤＩＤブロック用の電源は常時オンとする。これにより、データ認証ブロックの状態に拘わらず、ソース機器との間でＥＤＩＤ情報の伝送を可能にして、機器間認証を可能にする。

また、単にＥＤＩＤブロックに常時電源電圧を供給すると、ソース機器からのアクセスが無い場合でも、ＥＤＩＤブロックにおける消費電力が増大する。そこで、ＤＤＣ５Ｖを検出して、ＤＤＣ５Ｖが伝送されない場合には、ＥＤＩＤブロック用のシステムクロックを停止させる。これにより、ソース機器からのアクセスが無い場合にＥＤＩＤブロックに電流が流れることを防止して、消費電力を低減可能とする。

また、発振安定回路は、発振が安定するまでＥＤＩＤブロックへのシステムクロックの供給を遅延させるディレイ機能を有する。これにより、発振起動時、再開時に不安定なシステムクロックが供給されることを防止する。仮に、不安定なシステムクロックがＥＤＩＤブロックに供給されると、ＥＤＩＤブロックの記憶装置の記憶内容が変わったり、ＥＤＩＤブロックの各回路が誤動作をすることが考えられる。クロック発生のディレイ機能を備えることにより、ＥＤＩＤブロックにおける誤動作の発生を防止することができる。

図２は第１の実施の形態の変形例の半導体集積回路装置１０’を示すブロック図である。図２において図１と同一の構成要素には同一符号を付して説明を省略する。

図１ではＭＣＵ２８が、内部バス３４を利用してＥＤＩＤメモリ部２１にＥＤＩＤ情報を書き込む例を示したが、Ｉ^２Ｃバスのコントローラであるバス制御部４２によってＥＤＩＤ情報の書き込みを行うようにしてもよい。

図３は本発明の第２の実施の形態を示すブロック図である。図３において図１と同一の構成要素には同一符号を付して説明を省略する。

本実施の形態はＭＣＵ２８及び発振停止解除部３５を省略しバス制御部４２を付加した半導体集積回路装置４０を採用した点が第１の実施の形態の半導体集積回路装置１０と異なる。本実施の形態においては、半導体集積回路装置４０の外部に外部ＭＣＵ４１を採用する。

第１の実施の形態においてはＭＣＵ２８、発振停止解除部３５及び発振制御部３６によってＥＤＩＤブロック１２に対するクロック供給を制御したが、本実施の形態においては、外部ＭＣＵ４１によってＥＤＩＤブロック１２に対するクロック供給を制御する。

外部ＭＣＵ４１は、クロック発振器２９の発振を制御するための発振制御信号を発生して半導体集積回路装置４０の端子Ｔ１１に供給する。端子Ｔ１１を介して入力された発振制御信号はクロック発振器２９に供給されるようになっている。４つのチャンネルＡ〜ＤのＤＤＣ５Ｖは、Ｉ／Ｏ制御部２７に供給されると共に、外部ＭＣＵ４１にも供給される。外部ＭＣＵ４１は、ＤＤＣ５Ｖが伝送されている場合には、クロック発振器２９にＥＤＩＤシステムクロックを発振させるための発振制御信号を生成し、ＤＤＣ５Ｖが伝送されない場合にはクロック発振器２９にＥＤＩＤシステムクロックの発振を停止させるための発振制御信号を生成する。

第１の実施の形態においては、外部イベント入力であるＤＤＣ５Ｖの伝送を検出して発振を再開させるための発振停止解除部３５を設けた。この発振停止解除部３５によってＭＣＵ２８へのクロック供給及びＥＤＩＤブロック１２へのクロック供給を再開した。これに対し、本実施の形態においては、十分に低消費電力の外部ＭＣＵ４１を採用しており、外部ＭＣＵ４１のみによってＤＤＣ５Ｖの検出とクロック発振器２９の発振制御とを行うようになっている。

また、外部ＭＣＵ４１はＥＤＩＤメモリ部２１に対するＥＤＩＤ情報の書き込みの制御を行う。この場合には、外部ＭＣＵ４１は、ＥＤＩＤメモリ部２１に対してバス制御部４２を介してアクセスを行う。バス制御部４２は、外部ＭＣＵ４１とＥＤＩＤメモリ部２１との間のバスの伝送制御を行う。例えば、外部ＭＣＵ４１とＥＤＩＤメモリ部２１との間がＩ^２Ｃバスで接続されている場合には、バス制御部４２はＩ^２Ｃバスに対応した制御を行う。また、外部ＭＣＵ４１とスイッチ１３との間をＩ^２Ｃバスによって接続することも可能である。この場合には、外部ＭＣＵ４１とＥＤＩＤメモリ部２１との間のインタフェース及び外部ＭＣＵ４１とスイッチ１３との間のインタフェースを共通化することができるという利点がある。なお、バス制御部４２はＩ^２Ｃバス以外の他のインタフェース（例えば、ＵＡＲＴ等）を採用してもよい。

更に、外部ＭＣＵ４１は、図示しないＩ^２Ｃバスを介して、チャンネル選択信号を用いて、セレクタ２５を制御するようにしてもよい。また、外部ＭＣＵ４１は、図示しないＩ^２Ｃバスを介して、チャンネル選択信号を用いて、スイッチ２４を制御するようにしてもよい。また、外付ＭＣＵ４１は、制御部２０から出力されるホットプラグ信号とは無関係に、ホットプラグ信号を出力するようにしてもよい。

このように構成された実施の形態においても第１の実施の形態と同様に、ＥＤＩＤブロック１２へのＥＤＩＤシステムクロックの供給及び停止をＤＤＣ５Ｖの検出に基づいて行う。本実施の形態においては、各チャンネルのＤＤＣ５Ｖは、外部ＭＣＵ４１に供給される。外部ＭＣＵ４１は、ソース機器からのアクセスをＤＤＣ５Ｖによって検出して、検出結果に応じた発振制御信号を発生する。即ち、外部ＭＣＵ４１は、ＤＤＣ５Ｖの入力状態を確認し、ＤＤＣ５Ｖが伝送されていない場合にはＥＤＩＤシステムクロックの発生を停止させ、ＤＤＣ５Ｖが伝送されている場合にのみＥＤＩＤシステムクロックを発生させるように、クロック発振器２９を制御する。これにより、ＥＤＩＤブロック１２の消費電力を低減することを可能にしている。

このように本実施の形態においても、第１の実施の形態と同様の効果を得ることができる。更に、外部ＭＣＵとＥＤＩＤメモリ部との間及び外部ＭＣＵと外付けのスイッチとの間のインタフェースとして共通の例えばＩ^２Ｃバスを用いることで、端子を共通化することが可能である。

図４は本発明の第３の実施の形態を示すブロック図である。図４において図２及び図３と同一の構成要素には同一符号を付して説明を省略する。

図４はＭＣＵ２８を内蔵した半導体集積回路装置１０’又は外部ＭＣＵ４１を利用する半導体集積回路装置４０のいずれにも対応可能な半導体集積回路装置５０を示している。図４の半導体集積回路装置５０において、太線部分は外付けＭＣＵ４１が存在しない場合等においてアクティブにする回路部分を示している。この太線部分の回路部分は、外付けＭＣＵ４１が存在する場合等においては、アクティブとならない。

また、図４において、破線部分は外付けＭＣＵ４１が存在する場合等においてアクティブにする回路部分を示している。この破線部分の回路部分は、外付けＭＣＵ４１が存在しない場合等においては、アクティブとならない。

半導体集積回路装置５０においては、太線部分をアクティブにするか又は破線部分をアクティブにする設定を行うためのＭＣＵイネーブルが端子Ｔ１２に供給されるようになっている。半導体集積回路装置５０においては、端子Ｔ１２のＭＣＵイネーブルが例えばＨレベルの場合に、太線部分をアクティブにし、Ｌレベルの場合に破線部分をアクティブにする。

即ち、ＭＣＵイネーブルがＨレベルの場合には、半導体集積回路装置５０は図２の半導体集積回路装置１０’と同一の構成となり、ＭＣＵイネーブルがＬレベルの場合には、半導体集積回路装置５０は図３の半導体集積回路装置４０と同一の構成となる。

このように、本実施の形態においては、外付けＭＣＵが利用可能であるか否かに拘わらず、共通の半導体集積回路装置５０を用いて、第２又は第３の実施の形態と同様の半導体集積回路装置を構成可能である。

なお、図４の例は内蔵のＭＣＵ２８とＥＤＩＤメモリ部２１との間のインタフェースとして、Ｉ^２Ｃバスを利用している。これにより、スイッチ１３を制御するためのインタフェースとしてＩ^２Ｃバスを採用することで、共通の端子Ｔ１０を利用することができる。

図４では、半導体集積回路装置１０’及び４０に対応した回路について説明したが、端子等を追加することで、図１の半導体集積回路装置１０と図３の半導体集積回路装置４０とのいずれにも対応したＨＤＭＩ受信装置を構成することができることは明らかである。

なお、上記各実施の形態においては、ＥＤＩＤブロックには電源電圧を常時供給し、システムクロックのＥＤＩＤブロックへの供給を停止させることによって消費電力を低減させるようにしたが、ＥＤＩＤブロックに供給する電源電圧を直接オン，オフ制御し、ソース機器からのアクセスが無い場合にはＥＤＩＤブロックへの電源電圧の供給を停止させるように構成してもよい。

また、上記各実施の形態においては、複数入力の例について説明したが、１入力の場合にも同様に適用可能である。なお、１入力の場合には、入力を選択するセレクタ及びスイッチ等は省略可能である。

本発明の第１の実施の形態に係る半導体集積回路装置を示すブロック図。 第１の実施の形態の変形例を示すブロック図。 本発明の第２の実施の形態を示すブロック図。 本発明の第３の実施の形態を示すブロック図。

符号の説明

１０…半導体集積回路装置、１１…データ認証ブロック、１２…ＥＤＩＤブロック、２１…ＥＤＩＤメモリ部、２８…ＭＣＵ、２９…クロック発振器、３１，３３…電源回路、３５…発振停止解除部、３６…発振制御部。

Claims (5)

1. チップ上に構成され、データ認証を行ってソース機器からの暗号化データを復号化するデータ認証部と、
   前記チップ上に構成され、前記ソース機器との間で機器間の認証を行うための機器間認証部と、
   前記データ認証部に供給する電源と前記機器間認証部に供給する電源とを個別に制御可能で、少なくとも前記機器間認証部が前記ソース機器との間で認証を行う場合には前記機器間認証部に電源電圧を供給する電源部と、
   を具備したことを特徴とする半導体集積回路装置。
2. 前記機器間認証部にシステムクロックを供給するものであって、前記機器間認証部が前記ソース機器との間で認証を行う場合にのみ前記機器間認証部に前記システムクロックを供給するように制御されるクロック発生部、
   を更に具備したことを特徴とする請求項１に記載の半導体集積回路装置。
3. 前記クロック発生部は、前記チップ上に設けられたクロック制御部又は前記チップ外に設けられた外部コントローラによって制御されることを特徴とする請求項２に記載の半導体集積回路装置。
4. 前記クロック制御部又は前記外部コントローラは、前記ソース機器から供給される電源電圧に基づいて前記クロック発生部を制御することを特徴とする請求項３に記載の半導体集積回路装置。
5. 前記クロック制御部をアクティブ又は非アクティブに切換可能にすると共に前記外部コントローラによる制御の可否を切換可能にして、前記外部コントローラの有無に拘わらず前記クロック発生部を制御可能にしたことを特徴とする請求項３又は４に記載の半導体集積回路装置。

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