JP2010141576A - 半導体デバイスおよびディスプレイ装置 - Google Patents

Abstract

【課題】クロック信号の復帰時に発生する誤動作を防止する。
【解決手段】クロック分配回路１０は、クロック信号ＣＫを受け、複数の経路Ｐ１〜Ｐ３に分配する。デジタル回路３０は、複数の経路Ｐ１〜Ｐ３に対応づけられた複数の領域Ｒ１〜Ｒ３に分割されている。各領域Ｒ１〜Ｒ３が共通の電源電圧Ｖｄｄを受ける。また各領域Ｒ１〜Ｒ３はクロック分配回路１０により分配されたクロック信号ＣＫ１〜ＣＫ３と同期動作する。クロック分配回路１０は、クロック信号ＣＫが非入力状態から入力状態に遷移するとき、複数の経路Ｐ１〜Ｐ３それぞれに対して、時間差を付けてクロック信号を分配する。
【選択図】図１

Description

本発明は、クロック信号と同期動作する半導体デバイスに関する。

液晶ディスプレイなどのＦＰＤ（フラットパネルディスプレイ）には、グラフィックチップから送信される画像データを受信し、適切なタイミングにてゲートドライバおよびソースドライバへと転送するタイミングコントローラと呼ばれる回路が設けられる。

近年のＦＰＤには、消費電力を抑えるために、表示する画像の特性（解像度や色数）に応じて、グラフィックチップからタイミングコントローラに対する画像データの伝送周波数を切りかえるものが存在する。
特開２００６−１８９９９６号公報 特開２００７−３２３１１４号公報

タイミングコントローラには、画像データとともに、基準となるクロック信号が入力されているが、伝送周波数を切りかえる際に、このクロック信号が一瞬停止し、次の周波数に切りかわる場合がある。

このとき、停止状態から急にクロック信号が入力されると、タイミングコントローラ内の非動作状態の論理回路（論理ゲートおよびメモリ）が突然動作し始め、回路には急激に電流が流れることになる。タイミングコントローラには、ＬＤＯ（Low Drop Output）やスイッチングレギュレータなどの電源回路から安定化された電源電圧が供給されている。ところが、タイミングコントローラに急激に電流が流れると、電源回路のフィードバックがそれに追従できずに、電源電圧がドロップする。このときタイミングコントローラは、電源電圧が所定の値に復帰するまでの期間、動作不能となり、誤動作の原因となっていた。

かかる問題は、タイミングコントローラに限らず、さまざまな半導体デバイスで発生しうる。

本発明は係る課題に鑑みてなされたものであり、その目的のひとつは、クロック信号の切りかえに対応した半導体デバイスの提供にある。

本発明のある態様は、半導体デバイスに関する。この半導体デバイスは、クロック信号を受け、複数の経路に分配するクロック分配回路と、複数の経路に対応づけられた複数の領域に分割されたデジタル回路と、を備える。デジタル回路の各領域は、共通の電源電圧を受け、それぞれがクロック分配回路により分配されたクロック信号と同期動作する。クロック分配回路は、クロック信号が非入力状態から入力状態に遷移するとき、複数の経路それぞれに対して、時間差を付けてクロック信号を分配する。

この態様によると、デジタル回路の各領域が順々に動作状態となるため、デジタル回路全体の電流は段階的に増加する。その結果、電源回路が電流の変化に追従することができ、電源電圧の変動（ドロップ）を抑制し、デジタル回路を安定動作させることが可能となる。

ある態様の半導体デバイスは、クロック信号の入力の有無を検出するクロック検出部をさらに備えてもよい。クロック分配回路は、クロック検出部によりクロック信号の入力が検出されたことを契機として、複数の経路に対するクロック信号の分配を開始してもよい。

クロック分配回路は、クロック信号を複数の経路に分配する分配部と、複数の経路ごとに設けられた複数のゲートと、複数のゲートのオン、オフを制御するゲート制御部と、を含んでもよい。ゲート制御部は、クロック検出部によりクロック信号の入力が検出されたことを契機として、複数のゲートを、所定のシーケンスで順に導通させてもよい。

半導体デバイスは、グラフィックスプロセッサから、画像データおよびクロック信号を受け、ゲートドライバおよびソースドライバへと転送するタイミングコントローラであってもよい。
このタイミングコントローラは、画像データの解像度や色数によって画像データの伝送レートが変化するディスプレイ装置に好適に利用できる。つまりクロック信号の周波数切りかえにともない、クロック信号が瞬断しその後復帰する場合であっても、タイミングコントローラを安定動作させることができる。

本発明の別の態様は、ディスプレイ装置である。このディスプレイ装置は、ディスプレイパネルと、ディスプレイパネルの走査線を駆動するゲートドライバと、ディスプレイパネルのデータ線を駆動するソースドライバと、画像データおよびクロック信号を受け、ゲートドライバおよびソースドライバへと転送する上述のタイミングコントローラと、を備える。

この態様によると、クロック信号が瞬断しても、タイミングコントローラが安定動作するため、ディスプレイパネルに表示される画像の乱れを抑制することができる。

なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明に係る半導体デバイスによれば、クロック信号の急激に変化に対応できる。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

図１は、実施の形態に係る半導体デバイスの構成を示すブロック図である。半導体デバイス１００は、クロック分配回路１０、クロック検出回路２０、デジタル回路３０、電源回路４０を備える。

電源回路４０は、半導体デバイス１００の各ブロックに対して、安定した電源電圧Ｖｄｄを供給する。電源回路４０はＬＤＯあるいはスイッチングレギュレータなどを含んで構成される。

クロック分配回路１０は、クロック信号ＣＫを受け、これを複数ｎ（以下ではｎ＝３の場合を説明する）の経路Ｐ１〜Ｐ３に分配する。

デジタル回路３０は、複数の経路Ｐ１〜Ｐ３それぞれに対応づけられた複数の領域Ｒ１〜Ｒ３に分割されている。各領域Ｒ１〜Ｒ３は、電源回路４０により安定化された共通の電源電圧Ｖｄｄを受けて動作する。また、各領域Ｒ１〜Ｒ３はそれぞれ、対応する経路Ｐ１〜Ｐ３を介して入力されたクロック信号ＣＫ１〜ＣＫ３と同期して、所定の信号処理を実行する。信号処理の内容は特に限定されず、任意で構わない。

クロック分配回路１０は、クロック信号ＣＫが非入力状態から入力状態に遷移するとき、複数の経路Ｐ１〜Ｐ３それぞれに対して、時間差を付けてクロック信号ＣＫ１〜ＣＫ３を分配する。

クロック検出回路２０は、外部からのクロック信号ＣＫの入力の有無を検出し、入力時にアサートされるクロック検出信号Ｓ１を生成し、クロック分配回路１０へと供給する。クロック分配回路１０は、クロック検出信号Ｓ１がアサートされると、つまり、クロック信号ＣＫの入力が検出されたことを契機として、複数の経路Ｐ１〜Ｐ３に対するクロック信号ＣＫ１〜ＣＫ３の分配を開始する。

上述の機能を実現するために、クロック分配回路１０は、分配部１２、ゲートＧ１〜Ｇ３、ゲート制御部１４を含んで構成されてもよい。

分配部１２は、クロック信号ＣＫを複数の経路Ｐ１〜Ｐ３に分配する。分配部１２は、ツリー型の配線であってもよいし、ツリー型に配線された複数のバッファを含んでもよい。

複数のゲートＧ１〜Ｇ３は、複数の経路Ｐ１〜Ｐ３ごとに設けられ、対応する制御信号ＳＧ１〜ＳＧ３に応じてオン・オフ（開閉）が制御される。たとえば、ゲートＧ１〜Ｇ３はＡＮＤゲートであってもよい。ゲートＧ１〜Ｇ３はそれぞれ、対応するゲート制御信号ＳＧ１〜ＳＧ３がアサートされると、導通状態（オン）となる。

ゲート制御部１４は、クロック検出信号Ｓ１がアサートされると、すなわちクロック信号ＣＫの入力が検出されたことを契機として、複数のゲートＧ１〜Ｇ３を、所定のシーケンスで順に開く。たとえばゲート制御部１４には、各ゲート制御信号ＳＧ１〜ＳＧ３をアサートするタイミングを示すデータＤ１〜Ｄ３が入力されてもよい。一例では、データＤ１〜Ｄ３は、クロック検出信号Ｓ１がアサートされてから、クロック信号ＣＫ１〜ＣＫ３をそれぞれアクティブとするタイミングまでの時間差τ１〜τ３を指定するデータである。ゲート制御部１４は、ＣＲ時定数を利用したタイマや、デジタル的なカウンタ回路を利用して構成することができる。データＤ１、Ｄ２、Ｄ３は、メモリに格納されており、ユーザが自由に書き換え可能とすることが望ましい。この場合、電源回路４０の性能などに応じて、クロック信号ＣＫ１、ＣＫ２、ＣＫ３をアクティブとする順番とタイミングを最適化することができる。また半導体デバイス１００の設計変更にも柔軟に対応できる。

以上が半導体デバイス１００の構成である。続いてその動作を説明する。図２は、図１の半導体デバイス１００の動作を示すタイムチャートである。なお、本明細書中のタイムチャートの縦軸および横軸は、理解を容易とするために適宜拡大、縮小したものであり、また示される各波形も、理解の容易のために簡略化されている。

時刻ｔ１以前に、クロック信号ＣＫは停止状態（非入力状態）であり、デジタル回路３０の領域Ｒ１〜Ｒ３の動作は停止している。時刻ｔ１に、クロック信号ＣＫが入力されると、クロック検出信号Ｓ１がアサートされる。これを契機に、クロック分配回路１０は、予め設定された時間差τ１、τ２、τ３ごとに、クロック信号ＣＫ１、ＣＫ２、ＣＫ３を、領域Ｒ１、Ｒ２、Ｒ３に対して順に分配する。

時刻ｔ２にクロック信号ＣＫ１がアクティブとなると、領域Ｒ１が動作を開始するため、電源回路４０から領域Ｒ１に対して電流Ｉｄ１が引きこまれ、これに応答して電源回路４０からの電源電圧Ｖｄｄがわずかに低下し、電源回路４０のフィードバック作用によって再びもとの目標値に戻る。電源電圧Ｖｄｄのレベルが目標値に復帰するには、ゼロでないある程度の時間を要し、この時間は、電源回路４０のフィードバックループの帯域（応答速度）に依存する。時刻ｔ３、ｔ４においても同様のことが起こり、電源回路４０からデジタル回路３０に供給される総電流Ｉｄは、電流Ｉｄ２、Ｉｄ３ずつ増加する。

以上が半導体デバイス１００の動作である。半導体デバイス１００の利点は、従来の半導体デバイスの動作との比較によって明確となる。図２には、従来の、いいかえればクロック分配回路１０が設けられない半導体デバイスの動作における電源電圧Ｖｄｄ’および電源電流Ｉｄ’の波形が一点鎖線で示されている。従来の回路において、デジタル回路３０は全体が共通のクロック信号ＣＫにもとづいて動作する。

時刻ｔ１以前に、クロック信号ＣＫは停止状態（非入力状態）であり、デジタル回路３０の動作は停止している。時刻ｔ１に、クロック信号ＣＫが入力されると、デジタル回路３０全体が一斉に動作を開始する。このとき、電源回路４０から大きな電流がデジタル回路３０に引きこまれ、電源回路４０からの電源電圧Ｖｄｄが大きくドロップする。その後、電源回路４０のフィードバック作用によって再びもとの目標値に戻って安定化されるが、電源電圧Ｖｄｄのドロップ量が大きいため、元の目標値に戻るまでの時間が長くなる。デジタル回路３０は、電源電圧Ｖｄｄがあるしきい値電圧を下回ると、動作不能となる。したがって、電源電圧Ｖｄｄのドロップ量が大きい場合、しきい値電圧以上に復帰するまでの期間、デジタル回路３０は誤動作するおそれがある。

翻って図１の半導体デバイス１００の動作に着目すると、時刻ｔ２、ｔ３、ｔ４において生じる電源電圧Ｖｄｄ（実線）のドロップ量は、従来の電源電圧Ｖｄｄ’のドロップ量（一点鎖線）に比べて小さい。なぜなら、電源電圧Ｖｄｄのドロップ量は、デジタル回路３０に引き込まれる電流（さらにいえば、電流の変化量）に依存するところ、図１のデジタル回路３０は、複数の領域Ｒ１〜Ｒ３に分割されているため、電流量の変化は、従来の回路に比べて各段に小さいからである。

その結果、図１の半導体デバイス１００によれば、各領域Ｒ１、Ｒ２、Ｒ３が動作を開始する時刻ｔ２、ｔ３、ｔ４における電源電圧Ｖｄｄのドロップ量を小さくし、しきい値電圧を下回らないようにすることができ、あるいは下回ったとしても、極めて短時間で目標値に復帰させることができ、半導体デバイス１００が誤動作するのを防止し、あるいは半導体デバイス１００が信号処理を行えない無効期間を従来に比べて大幅に短縮することができる。

続いて、図１の半導体デバイス１００の好適なアプリケーションを説明する。半導体デバイス１００は、ＦＰＤのタイミングコントローラに好適に利用できる。
図３は、図１の半導体デバイス（以下、タイミングコントローラＴＣとも称する）１００を備えるＦＰＤ３００の構成を示すブロック図である。

ＦＰＤ３００は、液晶ディスプレイであり、ＬＣＤパネル３０２、複数のゲートドライバＧＤ１〜ＧＤｎ、複数のソースドライバＳＤ１〜ＳＤｍ、タイミングコントローラＴＣを備える。

ＬＣＤパネル３０２は、複数のデータ線と複数の走査線、データ線と走査線の交点に設けられた画素を含む。なおパネルは、ＬＣＤに限定されず、有機ＥＬパネルやプラズマディスプレイパネルであってもよい。複数のゲートドライバＧＤ１〜ＧＤｎは、ＬＣＤパネル３０２の走査線を順次選択して駆動する。またソースドライバＳＤ１〜ＳＤｍは、ＬＣＤパネル３０２のデータ線に、輝度に応じた電気信号（電流もしくは電圧）を印加して駆動する。
タイミングコントローラＴＣは、図示しないグラフィックスプロセッサから、バスを介して画像データＤｇｒｐおよびクロック信号ＣＫを受ける。タイミングコントローラＴＣは、クロック信号ＣＫと同期して、水平同期信号および垂直同期信号を発生し、ソースドライバＳＤ１〜ＳＤに対し、画像データＤｇｒｐに応じた輝度データを送出するとともに、ゲートドライバＧＤ１〜ＧＤｎに適切な走査線を選択させる。

ここで、グラフィックスプロセッサから入力される画像データＤｇｒｐの解像度やフレームレート、色数などは、映像の種類等によって変化する場合がある。この場合に、グラフィックスプロセッサは、映像データＤｇｒｐの伝送レートを変化させ、あわせてクロック信号ＣＫの周波数も変化させる。グラフィックスプロセッサ側において、クロック信号をＰＬＬ回路などによって生成する場合、その周波数の切りかえにはある期間が必要である。したがって、クロック信号ＣＫの周波数の切りかえに際して、クロック信号ＣＫが一旦とぎれ、その後、次の周波数のクロック信号ＣＫが入力される。

かかる状況において、図１で示した半導体デバイス１００を利用すれば、クロック信号がとぎれてから、入力される際に、誤動作を防止することができ、ＦＰＤ３００は安定した画像を表示することができる。

実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎないことはいうまでもなく、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能であることはいうまでもない。

実施の形態に係る半導体デバイスの構成を示すブロック図である。 図１の半導体デバイスの動作を示すタイムチャートである。 図１の半導体デバイスであるタイミングコントローラを備えるＦＰＤの構成を示すブロック図である。

符号の説明

１００…半導体デバイス、１０…クロック分配回路、１２…分配部、Ｇ１，Ｇ２，Ｇ３…ゲート、１４…ゲート制御部、２０…クロック検出回路、３０…デジタル回路、４０…電源回路、Ｓ１…クロック検出信号、３００…ＦＰＤ、３０２…ＬＣＤパネル、ＧＤ…ゲートドライバ、ＳＤ…ソースドライバ、ＴＣ…タイミングコントローラ。

Claims (5)

1. クロック信号を受け、複数の経路に分配するクロック分配回路と、
   前記複数の経路に対応づけられた複数の領域に分割されており、各領域が共通の電源電圧を受けるとともに、各領域が前記クロック分配回路により分配された前記クロック信号と同期動作する、デジタル回路と、
   を備え、
   前記クロック分配回路は、前記クロック信号が非入力状態から入力状態に遷移するとき、前記複数の経路それぞれに対して、時間差を付けてクロック信号を分配することを特徴とする半導体デバイス。
2. 前記クロック信号の入力の有無を検出するクロック検出部をさらに備え、
   前記クロック分配回路は、前記クロック検出部により前記クロック信号の入力が検出されたことを契機として、前記複数の経路に対するクロック信号の分配を開始することを特徴とする請求項１に記載の半導体デバイス。
3. 前記クロック分配回路は、
   前記クロック信号を複数の経路に分配する分配部と、
   前記複数の経路ごとに設けられた複数のゲートと、
   前記複数のゲートのオン、オフを制御するゲート制御部と、
   を含み、前記ゲート制御部は、前記クロック検出部により前記クロック信号の入力が検出されたことを契機として、前記複数のゲートを、所定のシーケンスで順に導通させることを特徴とする請求項２に記載の半導体デバイス。
4. 前記半導体デバイスは、グラフィックスプロセッサから、画像データおよび前記クロック信号を受け、ゲートドライバおよびソースドライバへと転送するタイミングコントローラであることを特徴とする請求項１から３のいずれかに記載の半導体デバイス。
5. ディスプレイパネルと、
   前記ディスプレイパネルの走査線を駆動するゲートドライバと、
   前記ディスプレイパネルのデータ線を駆動するソースドライバと、
   画像データおよびクロック信号を受け、前記ゲートドライバおよび前記ソースドライバへと転送する請求項４に記載の半導体デバイスであるタイミングコントローラと、
   を備えることを特徴とするディスプレイ装置。

Images