JP2010146620A - 半導体記憶装置 - Google Patents

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Abstract

【課題】アクセス対象外の回路領域をアドレス信号に基づいてダイナミックに非活性化させることにより、諸費電力を低減する。
【解決手段】アドレス信号に基づいて選択される複数の回路領域をそれぞれ有し、対応するバンク選択信号（ソーストランジスタ制御信号ＳＴＣ１〜ＳＴＣ４）によって選択される複数のメモリバンク２１〜２４と、バンク選択信号に基づいて選択されるメモリバンクに含まれる複数の回路領域のうち、アドレス信号ＰＸ０〜ＰＸ７に基づいていずれかの回路領域を活性化させるとともに、残りの回路領域の少なくとも一つを非活性化させる選択的活性化回路２００とを備える。本発明によれば、外部コマンドによる一括制御ではなく、アドレス信号に応じたダイナミックな制御によって、アクティブ時における消費電力を削減することが可能となる。
【選択図】図３

Description

本発明は半導体記憶装置に関し、特に、消費電力が低減された半導体記憶装置に関する。
近年、半導体装置の動作電圧は消費電力の低減を目的として徐々に低下しており、現在では１Ｖ台という非常に低い電圧が用いられることがある。動作電圧が低下すると、これに応じてトランジスタのしきい値電圧を低下させる必要があることから、非導通状態にあるトランジスタのサブスレッショルド電流が増大するという問題が生じる。
このような問題を解決すべく、特許文献１には、スタンバイ時において論理が固定される回路領域の電源配線を、主電源配線と疑似電源配線に分ける方法が提案されている。すなわち、アクティブ時においては主電源配線と疑似電源配線とを短絡させることによってこれら両方の電源配線に正しく電力供給を行い、これにより、当該回路領域に動作電圧を正しく供給する。一方、スタンバイ時においては主電源配線と疑似電源配線とを切断することによって疑似電源配線への電力供給をカットし、これにより、あらかじめ定められた固定論理の維持に無関係なトランジスタへの電力供給を停止させる。
その結果、しきい値の低いトランジスタを用いても、スタンバイ時におけるサブスレッショルド電流が削減されることから、消費電力が削減される。しかも、しきい値の低いトランジスタはスイッチング速度が高速であることから、アクティブ時における動作速度が高められる。つまり、高速動作と低消費電力を両立させることが可能となる。
このような疑似電源配線を用いた低消費電力化技術をＤＲＡＭ（Dynamic Random Access Memory）などの半導体記憶装置に適用する場合には、外部から供給されるコマンドによってスタンバイ状態となる期間に主電源配線と疑似電源配線とを切断すればよい。
特開平１１−３１３８５号公報
しかしながら、外部コマンドによってスタンバイ状態となる期間において主電源配線と疑似電源配線とを切断するだけでは、チップを全体的にスタンバイ状態とするか、チップを全体的にアクティブ状態とするかのいずれかの制御しかできない。つまり、内部回路の一部分のみをスタンバイ状態とし、当該回路部分においてのみ主電源配線と疑似電源配線を切断するといった制御を行うことができない。このため、消費電力を十分に低減させることができなかった。したがって、より消費電力を低減可能な半導体記憶装置が望まれている。
本発明の一側面による半導体記憶装置は、アドレス信号に基づいて選択される複数の回路領域をそれぞれ有し、対応するバンク選択信号によって選択される複数のメモリバンクと、バンク選択信号に基づいて選択されるメモリバンクに含まれる複数の回路領域のうち、アドレス信号に基づいていずれかの回路領域を活性化させるとともに、残りの回路領域の少なくとも一つを非活性化させる選択的活性化回路と、を備えることを特徴とする。
本発明の他の側面による半導体記憶装置は、ワード線及びビット線に接続された複数のメモリセルを有するメモリバンクと、複数のワードドライバを含み、行アドレスに基づいてワード線の選択を行う行デコーダと、列アドレスに基づいてビット線の選択を行う列デコーダと、行アドレスに基づいて、複数のワードドライバのいずれかを活性化させ、残りのワードドライバを非活性化させる選択的活性化回路と、を備え、ワードドライバは、主電源配線と、疑似電源配線と、主電源配線と疑似電源配線との間に接続されたスイッチと、主電源配線及び疑似電源配線に接続された論理回路とを含み、選択的活性化回路は、活性化させるワードドライバに含まれるスイッチをオンさせ、非活性化させるワードドライバに含まれるスイッチをオフさせることを特徴とする。
尚、本発明において回路領域の「活性化」とは、アドレス信号に応じて当該回路領域の出力信号が変化しうる状態とすることをいう。すなわち、当該回路領域が活性化されている場合、所定のアドレス信号が入力されると出力信号が活性化され、所定のアドレス信号とは異なるアドレス信号が入力されると出力信号が非活性化される。逆に、「非活性化」とは、アドレス信号に関わらず当該回路領域の出力信号が固定される状態とすることをいう。すなわち、当該回路領域が非活性化されている場合、所定のアドレス信号が入力されても出力信号は活性化されず、もちろん、所定のアドレス信号とは異なるアドレス信号が入力されても出力信号は活性化されない。
このように、本発明による半導体記憶装置では、アドレス信号に基づき動作が必要な回路領域を活性化させるとともに、動作が必要でない回路領域を非活性化させている。このため、外部コマンドによる一括制御ではなく、アドレス信号に応じたダイナミックな制御によって、アクティブ時における消費電力を削減することが可能となる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい第１の実施形態による半導体記憶装置１０の全体構成を示すブロック図である。
図１に示すように、本実施形態による半導体記憶装置１０は、複数のメモリセルを含むメモリセルアレイ２０と、メモリセルアレイ２０に対する行系のアクセスを行う行デコーダ３０と、メモリセルアレイ２０に対する列系のアクセスを行う列デコーダ４０とを有している。メモリセルアレイ２０には、サブワード線ＳＷＬ、ビット線ＢＬ、及びこれらに接続されたメモリセルＭＣが含まれており、サブワード線ＳＷＬの選択は行アドレス信号ＸＡに基づき行デコーダ３０によって行われ、ビット線ＢＬの選択は列アドレス信号ＹＡに基づき列デコーダ４０によって行われる。このようにして選択されたメモリセルＭＣは、データアンプ５０に接続され、これによってデータ入出力端子ＤＱを介したリードデータの出力及びライトデータの入力を行うことができる。
行デコーダ３０に供給される行アドレス信号ＸＡ及び列デコーダ４０に供給される列アドレス信号ＹＡは、いずれもアドレス端子ＡＤＤを介して外部から供給され、アドレスバッファ６０を介して行デコーダ３０又は列デコーダ４０に供給される。アドレス端子ＡＤＤに供給されたアドレス信号のうち、アクティブコマンドに同期して供給されるアドレス信号は行アドレス信号ＸＡであり、リードコマンド又はライトコマンドに同期して供給されるアドレス信号は列アドレス信号ＹＡである。したがって、アクティブコマンドに同期して供給された行アドレス信号ＸＡは、アドレスバッファ６０を介して行デコーダ３０に供給され、リードコマンド又はライトコマンドに同期して供給された列アドレス信号ＹＡは、アドレスバッファ６０を介して列デコーダ４０に供給される。
上述した各種コマンドは、コマンド端子ＣＭＤを介して外部から供給され、コマンドデコーダ７０に供給される。コマンドデコーダ７０は、コマンド端子ＣＭＤを介して供給されるコマンドを解読する回路であり、解読の結果に基づいて各種内部コマンドＩＣＭＤを生成する。生成された各種内部コマンドＩＣＭＤは、各回路ブロックに供給される。
図１に示すように、内部コマンドＩＣＭＤが供給される回路の一つに、ソーストランジスタ制御回路１００がある。ソーストランジスタ制御回路１００は、アドレス信号及びコマンドに基づき、ソーストランジスタ制御信号ＳＴＣを生成する回路である。ソーストランジスタ制御信号ＳＴＣは、メモリセルアレイ２０のうち、アクセス対象となるメモリバンクに関連する回路領域を活性化させ、アクセス対象外のメモリバンクに関連する回路領域を非活性化させるための信号、すなわちバンク選択信号である。
図２は、メモリセルアレイ２０のバンク構成を示すブロック図である。
図２に示すように、本実施形態においてはメモリセルアレイ２０が４つのメモリバンク２１〜２４に分割されている。メモリバンクの選択は、行アドレスＸＡの一部であるバンクアドレスによって行われる。つまり、ソーストランジスタ制御回路１００は、コマンド及びバンクアドレスを受け、これに基づいて、各メモリバンク２１〜２４に対応するソーストランジスタ制御信号ＳＴＣ１〜ＳＴＣ４のいずれかを活性化させる。
図３は、メモリバンク２１の主要部を拡大して示す図である。
図３に示すように、メモリバンク２１はＸ方向に２分割されており、これら２分割されたメモリ領域間には、Ｙ方向に延在する行デコーダ列３１が配置されている。行デコーダ列３１には、８つのメインワードドライバ８０〜８７（８つの回路領域）が含まれている。メインワードドライバ８０〜８７は、それぞれ対応するメインワード線（図示せず）を活性化させる回路である。また、メモリバンク２１は、Ｙ方向に８分割されたメモリ領域＃０〜＃７によって構成されている。これらメモリ領域＃０〜＃７は、それぞれ対応するメインワード線が活性化されると、アクセス可能な状態となる。
本実施形態においては、メモリバンク２１に供給される行アドレスＸＡは、Ｘ０〜Ｘ９からなる１０ビットの下位アドレスと、Ｘ１０〜Ｘ１２からなる３ビットの上位アドレスに分かれる。このうち、上位アドレスＸ１０〜Ｘ１２は行プリデコーダ３２に供給され、これによって８ビットのプリデコード信号ＰＸ０〜ＰＸ７のいずれか１ビットが活性化される。行デコーダ列３１と行プリデコーダ３２は、図１に示した行デコーダ３０を構成する回路ブロックである。
プリデコード信号ＰＸ０〜ＰＸ７は、それぞれメインワードドライバ８０〜８７を選択する信号である。上述の通り、８ビットのプリデコード信号ＰＸ０〜ＰＸ７のうち活性化されるのは１ビットだけであることから、メインワードドライバ８０〜８７のうち、活性化されるのは１つのメインワードドライバのみとなる。このことは、メモリ領域＃０〜＃７のうちアクセスされるのは１つのメモリ領域のみであり、残り７つのメモリ領域はアクセスされないことを意味する。
一方、下位アドレスＸ０〜Ｘ９は、図示しない行プリデコーダによってプリデコードされた後、その一部がメインワードドライバ８０〜８７に対して共通に供給される。他の一部はメモリバンク２１内に配置されたサブワードドライバ（図示せず）に供給される。すなわち、上位アドレスＸ１０〜Ｘ１２によってメモリ領域＃０〜＃７のいずれかが選択され、下位アドレスＸ０〜Ｘ９によって選択されたメモリ領域＃０〜＃７に含まれるいずれかのサブワード線が選択されることになる。
尚、図３に示した例では、行デコーダ列３１を２分割されたメモリバンク２１の中央に配置しているが、本発明がこれに限定されるものではない。したがって、メモリバンク２１を分割することなく、行デコーダ列３１をメモリバンクの一辺に沿って配置しても構わないし、行デコーダ列３１を２列以上に分割し、３分割以上に分割されたメモリバンク２１内に配置しても構わない。さらには、プリデコードされる上位アドレスについても３ビットである必要はない。
他のメモリバンク２２〜２４についても、上述したメモリバンク２１と同様の構成を有している。
図４は、行デコーダ列３１及びその周辺部の回路をより詳細に示す図である。
図４に示すように、行デコーダ列３１には、Ｙ方向に配列された複数のメインワードドライバ８０，８１・・・が含まれており、メインワードドライバのＹ方向における両隣にはセンスアンプコントローラ９０，９１，９２・・・が配置されている。上述の通り、メインワードドライバ８０，８１・・・は、それぞれ対応するメインワード線ＭＷＬＢを活性化させるための回路であり、各メインワード線ＭＷＬＢは、それぞれ対応するメモリ領域＃０〜＃７に配置されたサブワードドライバＳＷＤに供給される。また、センスアンプコントローラ９０，９１，９２・・・は、それぞれ対応するセンスアンプコントロール信号ＡＳＡＰＴを活性化させるための回路であり、各センスアンプコントロール信号ＡＳＡＰＴは、それぞれ対応するメモリ領域＃０〜＃７間に配置されたセンスアンプＳＡに供給される。
メインワードドライバ８０，８１・・・は、それぞれ対応するソースゲート制御信号ＳＧＣ０，ＳＧＣ１・・・に基づいて活性化される。一方、センスアンプコントローラ９０，９１，９２・・・は、隣接するメインワードドライバが活性化された場合に同時に活性化される。したがって、端部に位置するセンスアンプコントローラ９０にはソースゲート制御信号ＳＧＣ０がそのまま供給され、メインワードドライバ８０，８１に挟まれたセンスアンプコントローラ９１にはソースゲート制御信号ＳＧＣ０，ＳＧＣ１のオア信号ＳＧＣ０１が供給される。
このようなソースゲート制御信号ＳＧＣ０，ＳＧＣ１・・・及びＳＧＣ０１，ＳＧＣ１２・・・は、図４に示す選択的活性化回路２００によって生成される。選択的活性化回路２００は、ソーストランジスタ制御信号ＳＴＣ１とプリデコード信号ＰＸ０，ＰＸ１・・・に基づいてソースゲート制御信号ＳＧＣ０，ＳＧＣ１・・・を生成するロジック回路である。
図４に示すように、本実施形態における選択的活性化回路２００は、ソーストランジスタ制御信号ＳＴＣ１とプリデコード信号ＰＸ０，ＰＸ１・・・との論理積を取るアンドゲート２１０，２１１・・・を有しており、その出力がソースゲート制御信号ＳＧＣ０，ＳＧＣ１・・・となる。上述の通り、ソースゲート制御信号ＳＧＣ０，ＳＧＣ１・・・は、それぞれ対応するメインワードドライバ８０，８１・・・に供給されるとともに、隣接する２つのソースゲート制御信号ＳＧＣ０，ＳＧＣ１・・・はオアゲート２２１，２２２・・・によって論理和が取られ、その出力ＳＧＣ０１，ＳＧＣ１２・・・が（端部以外の）センスアンプコントローラ９１，９２・・・に供給される。
かかる構成により、バンク選択信号であるソーストランジスタ制御信号ＳＴＣ１〜ＳＴＣ３に基づいて選択されるメモリバンクに含まれるメインワードドライバ８０，８１・・・のうち、プリデコード信号ＰＸ０〜ＰＸ７に基づいていずれか１つのワードドライバが活性化されるとともに、残りのワードドライバは全て非活性化されることになる。さらに、センスアンプコントローラ９０，９１，９２・・・については、活性化されたワードドライバに隣接する２つのセンスアンプコントローラだけが活性化されるとともに、残りのセンスアンプコントローラは全て非活性化されることになる。これにより、アクセス対象となるメモリ領域に関連する１つのメインワードドライバ及び２つのセンスアンプコントローラだけが活性化し、他は非活性状態となる。
図５は、選択的活性化回路２００の動作を説明するためのタイミング図である。
図５に示すように、ソーストランジスタ制御信号ＳＴＣ１は、アドレス信号及びコマンドに基づきメモリバンク２１へのアクセスが要求されると、メモリバンク２１に含まれるどのメモリ領域が選択されるかにかかわらず活性化する。これに対し、プリデコード信号ＰＸ０〜ＰＸ７は、行アドレスＸＡの上位アドレスＸ１０〜Ｘ１２に基づき、そのいずれか１ビットが活性化する。図５に示す例では、期間Ｔ０においてはプリデコード信号ＰＸ０が活性化し、期間Ｔ１においてはプリデコード信号ＰＸ１が活性化している。ソーストランジスタ制御信号ＳＴＣ１については、期間Ｔ０，Ｔ１の両方において活性化する。
そして、選択的活性化回路２００には、ソーストランジスタ制御信号ＳＴＣ１とプリデコード信号ＰＸ０，ＰＸ１・・・との論理積を取るアンドゲート２１０，２１１・・・が設けられていることから、期間Ｔ０においてソースゲート制御信号ＳＧＣ０が活性化し、期間Ｔ１においてソースゲート制御信号ＳＧＣ１が活性化する。これにより、期間Ｔ０においては、メインワードドライバ８０のみが活性化し、他のワードドライバ８１〜８７は非活性状態に保たれる。同様に、期間Ｔ１においては、ワードドライバ８１のみが活性化し、他のメインワードドライバ８０，８２〜８７は非活性状態に保たれる。
さらに、選択的活性化回路２００には、２つのソースゲート制御信号ＳＧＣ０，ＳＧＣ１・・・の論理和を取るオアゲート２２１，２２２・・・が設けられていることから、期間Ｔ０，Ｔ１のいずれにおいてもソースゲート制御信号ＳＧＣ０１が活性化する。また、上述の通り、ソースゲート制御信号ＳＧＣ０は、センスアンプコントローラ９０にそのまま供給される。これらにより、期間Ｔ０においては、センスアンプコントローラ９０，９１のみが活性化し、他のセンスアンプコントローラ９２〜９８は非活性状態に保たれる。同様に、期間Ｔ１においては、センスアンプコントローラ９１，９２のみが活性化し、他のセンスアンプコントローラ９０，９３〜９８は非活性状態に保たれる。
図６は、メインワードドライバ８０の回路図である。
図６に示すように、メインワードドライバ８０は、内部信号ＲＭＳ１〜ＲＭＳ３を受けて、メインワード線ＭＷＬＢを駆動するロジック回路である。内部信号ＲＭＳ１〜ＲＭＳ３は、いずれも行アドレスＸＡに基づいて生成される信号（プリデコード信号）である。
メインワードドライバ８０のロジックを構成するＰチャンネルＭＯＳトランジスタＰ１１〜Ｐ１５のうち、一部のトランジスタＰ１１，Ｐ１２，Ｐ１５についてはそのソースが主電源配線ＶＰＰに接続されており、他の一部のトランジスタＰ１３についてはそのソースが疑似電源配線ＶＰＰＺに接続されている。主電源配線ＶＰＰと疑似電源配線ＶＰＰＺとの間には、スイッチであるＰＭＯＳソーストランジスタＰ１が接続されており、そのゲートにはソースゲート制御信号ＳＧＣ０の反転信号ＳＧＣ０Ｂが供給される。これにより、ソースゲート制御信号ＳＧＣ０がハイレベル（活性状態）であれば主電源配線ＶＰＰと疑似電源配線ＶＰＰＺとが短絡され、これによって疑似電源配線ＶＰＰＺには主電源配線ＶＰＰと同じ電位が供給される。逆に、ソースゲート制御信号ＳＧＣ０がローレベル（非活性状態）であれば主電源配線ＶＰＰと疑似電源配線ＶＰＰＺとが切断され、これによって疑似電源配線ＶＰＰＺには電力供給されなくなる。
また、メインワードドライバ８０のロジックを構成するＮチャンネルＭＯＳトランジスタＮ１１〜Ｎ１４のうち、一部のトランジスタＮ１２，Ｎ１３についてはそのソースが主電源配線ＶＳＳ又はＶＫＫに接続されており、他の一部のトランジスタＮ１４についてはそのソースが疑似電源配線ＶＫＫＺに接続されている。主電源配線ＶＫＫと疑似電源配線ＶＫＫＺとの間には、スイッチであるＮＭＯＳソーストランジスタＮ１が接続されており、そのゲートにはソースゲート制御信号ＳＧＣ０が供給される。これにより、ソースゲート制御信号ＳＧＣ０がハイレベル（活性状態）であれば主電源配線ＶＫＫと疑似電源配線ＶＫＫＺとが短絡され、これによって疑似電源配線ＶＫＫＺには主電源配線ＶＫＫと同じ電位が供給される。逆に、ソースゲート制御信号ＳＧＣ０がローレベル（非活性状態）であれば主電源配線ＶＫＫと疑似電源配線ＶＫＫＺとが切断され、これによって疑似電源配線ＶＫＫＺには電力供給されなくなる。
主電源配線ＶＰＰ，ＶＳＳ，ＶＫＫに接続されたトランジスタは、非活性時においてメインワードドライバの論理を固定するために必要なトランジスタ（オンすべきトランジスタ）であり、疑似電源配線ＶＰＰＺ，ＶＫＫＺに接続されたトランジスタは、非活性時において論理を固定するために必要ないトランジスタ（オフすべきトランジスタ）である。したがって、ソースゲート制御信号ＳＧＣ０が非活性状態になると、論理を固定するために必要のないトランジスタのソースには電力供給されなくなることから、非活性時においてサブスレッショルド電流による電力消費がほとんど無くなる。このため、しきい値電圧の低い高速なトランジスタを用いつつ、非活性時における消費電力を低減することが可能となる。
他のメインワードドライバ８１〜８７についても、同様の回路構成を有している。
図７は、メインワードドライバ８０の動作を説明するための波形図である。
図７に示すように、ソースゲート制御信号ＳＧＣ０がハイレベルに活性化している期間Ｔ１１において、内部信号ＲＭＳ１〜ＲＭＳ３が所定の論理レベルとなった場合、メインワード線ＭＷＬＢがローレベルに駆動される。これにより、対応するサブワードドライバＳＷＤは選択状態となる。これに対し、ソースゲート制御信号ＳＧＣ０がハイレベルに活性化している場合であっても、内部信号ＲＭＳ１〜ＲＭＳ３が上記所定の論理レベルとは異なる論理レベルであれば、メインワード線ＭＷＬＢがハイレベルに駆動される。これにより、対応するサブワードドライバＳＷＤは非選択状態となる。
そして、ソースゲート制御信号ＳＧＣ０がローレベルに非活性化している期間Ｔ１０，Ｔ１２においては、上述の通り、ＰＭＯＳソーストランジスタＰ１及びＮＭＯＳソーストランジスタＮ１がオフすることから、疑似電源配線ＶＰＰＺ，ＶＫＫＺへの電力供給が停止される。これにより、メインワード線ＭＷＬＢをハイレベルに保ちつつ、消費電力が大幅に削減される。
ここで、ソースゲート制御信号ＳＧＣ０が非活性化となるケースとしては、まず、当該メモリバンク２１がアクセス対象外であるケースが挙げられる。この場合には、ソーストランジスタ制御信号ＳＴＣ１自体が非活性状態となることから、プリデコード信号ＰＸ０〜ＰＸ７の値にかかわらず、ソースゲート制御信号ＳＧＣ０は非活性となる。次に、当該メモリバンク２１がアクセス対象ではあるものの、プリデコード信号ＰＸ０が非活性であり、プリデコード信号ＰＸ１〜ＰＸ７のいずれかが活性状態であるケースが挙げられる。このケースは、対応するメモリ領域＃０がアクセス対象外であるケースであり、活性化させる必要のないメインワードドライバ８０の消費電力が削減される。さらに、コマンドにより、半導体記憶装置１０の全体がスタンバイ状態となっているケースも挙げられる。この場合には、全てのソースゲート制御信号が非活性となる。
図８は、センスアンプコントローラ９１の回路図である。
図８に示すように、センスアンプコントローラ９１は、内部信号ＲＭＳＢ，ＲＳＡＰＢを受けて、センスアンプコントロール信号ＡＳＡＰＴの論理レベルを制御するロジック回路である。内部信号ＲＭＳＢはプリデコード信号であり、内部信号ＲＳＡＰＢはセンス開始信号である。
センスアンプコントローラ９１のロジックを構成するＰチャンネルＭＯＳトランジスタＰ２１〜Ｐ２７のうち、一部のトランジスタＰ２３，Ｐ２４，Ｐ２６についてはそのソースが主電源配線ＶＰＰ又はＶＤＤに接続されており、他の一部のトランジスタＰ２１，Ｐ２５，Ｐ２７についてはそのソースが疑似電源配線ＶＰＰＺ又はＶＤＤＺに接続されている。主電源配線ＶＰＰと疑似電源配線ＶＰＰＺとの間には、スイッチであるＰＭＯＳソーストランジスタＰ２が接続されており、そのゲートにはソースゲート制御信号ＳＧＣ０１の反転信号ＳＧＣ０１Ｂが供給される。同様に、主電源配線ＶＤＤと疑似電源配線ＶＤＤＺとの間には、スイッチであるＰＭＯＳソーストランジスタＰ３が接続されており、そのゲートにはソースゲート制御信号ＳＧＣ０１の反転信号ＳＧＣ０１Ｂが供給される。これにより、ソースゲート制御信号ＳＧＣ０１がハイレベル（活性状態）であれば主電源配線ＶＰＰと疑似電源配線ＶＰＰＺとが短絡され、これによって疑似電源配線ＶＰＰＺには主電源配線ＶＰＰと同じ電位が供給されるとともに、主電源配線ＶＤＤと疑似電源配線ＶＤＤＺとが短絡され、これによって疑似電源配線ＶＤＤＺには主電源配線ＶＤＤと同じ電位が供給される。逆に、ソースゲート制御信号ＳＧＣ０１がローレベル（非活性状態）であれば主電源配線ＶＰＰと疑似電源配線ＶＰＰＺとが切断されるとともに、主電源配線ＶＤＤと疑似電源配線ＶＤＤＺとが切断され、これによって疑似電源配線ＶＰＰＺ，ＶＤＤＺには電力供給されなくなる。
また、センスアンプコントローラ９１のロジックを構成するＮチャンネルＭＯＳトランジスタＮ２１〜Ｎ２９のうち、一部のトランジスタＮ２１，Ｎ２２，Ｎ２７，Ｎ２９についてはそのソースが主電源配線ＶＳＳに接続されており、他の一部のトランジスタＮ２３，Ｎ２５，Ｎ２８についてはそのソースが疑似電源配線ＶＳＳＺに接続されている。主電源配線ＶＳＳと疑似電源配線ＶＳＳＺとの間には、スイッチであるＮＭＯＳソーストランジスタＮ２が接続されており、そのゲートにはソースゲート制御信号ＳＧＣ０１が供給される。これにより、ソースゲート制御信号ＳＧＣ０１がハイレベル（活性状態）であれば主電源配線ＶＳＳと疑似電源配線ＶＳＳＺとが短絡され、これによって疑似電源配線ＶＳＳＺには主電源配線ＶＳＳと同じ電位が供給される。逆に、ソースゲート制御信号ＳＧＣ０１がローレベル（非活性状態）であれば主電源配線ＶＳＳと疑似電源配線ＶＳＳＺとが切断され、これによって疑似電源配線ＶＳＳＺには電力供給されなくなる。
主電源配線ＶＰＰ，ＶＤＤ，ＶＳＳに接続されたトランジスタは、非活性時においてセンスアンプコントローラの論理を固定するために必要なトランジスタ（オンすべきトランジスタ）であり、疑似電源配線ＶＰＰＺ，ＶＤＤＺ，ＶＳＳＺに接続されたトランジスタは、非活性時において論理を固定するために必要ないトランジスタ（オフすべきトランジスタ）である。したがって、ソースゲート制御信号ＳＧＣ０１が非活性状態になると、論理を固定するために必要のないトランジスタのソースには電力供給されなくなることから、非活性時においてサブスレッショルド電流による電力消費がほとんど無くなる。このため、しきい値電圧の低い高速なトランジスタを用いつつ、非活性時における消費電力を低減することが可能となる。
他のセンスアンプコントローラ９０，９２〜９８についても、同様の回路構成を有している。
図９は、センスアンプコントローラ９１の動作を説明するための波形図である。
図９に示すように、ソースゲート制御信号ＳＧＣ０１がハイレベルに活性化している期間Ｔ２１において、内部信号ＲＭＳＢ，ＲＳＡＰＢが所定の論理レベルとなった場合、センスアンプコントロール信号ＡＳＡＰＴはハイレベルとされる。これにより、対応するセンスアンプＳＡが選択状態となる。これに対し、ソースゲート制御信号ＳＧＣ０１がハイレベルに活性化している場合であっても、内部信号ＲＭＳＢ，ＲＳＡＰＢが上記所定の論理レベルとは異なる論理レベルであれば、センスアンプコントロール信号ＡＳＡＰＴはローレベルとなる。これにより、対応するセンスアンプＳＡは非選択状態となる。
そして、ソースゲート制御信号ＳＧＣ０１がローレベルに非活性化している期間Ｔ２０，Ｔ２２においては、上述の通り、ＰＭＯＳソーストランジスタＰ２，Ｐ３及びＮＭＯＳソーストランジスタＮ２がオフすることから、疑似電源配線ＶＰＰＺ，ＶＤＤＺ，ＶＳＳＺへの電力供給が停止される。これにより、センスアンプコントロール信号ＡＳＡＰＴをローレベルに保ちつつ、消費電力が大幅に削減される。
以上説明したように、本実施形態によれば、コマンドによって半導体記憶装置１０の全体をスタンバイ状態とする場合だけでなく、当該メモリバンクがアクセス対象外であるケースや、当該メモリバンクがアクセス対象であるものの対応するメモリ領域がアクセス対象外であるケースにおいて、メインワードドライバ８０〜８７やセンスアンプコントローラ９０〜９８を選択的に非活性状態としている。すなわち、アクセス中においても、アクセス対象外の回路領域を選択的に非活性状態とすることができることから、従来に比べて消費電力を削減することが可能となる。
次に、本発明の好ましい第２の実施形態について説明する。
図１０は、第２の実施形態におけるメモリバンク２１の主要部を拡大して示す図であり、第１の実施形態における図３に対応している。
図１０に示すように、本実施形態では、ソーストランジスタ制御回路１００にＳＲラッチ回路１１０が含まれており、その出力がソーストランジスタ制御信号ＳＴＣ１となる点において、第１の実施形態と異なる。その他の点は、上述した第１の実施形態と同様であることから、重複する説明は省略する。
ＳＲラッチ回路１１０のセット側入力端Ｓには、パルス生成回路１２０を介して内部信号ＲＡＳＢが供給される。内部信号ＲＡＳＢは、アクティブコマンドが発行されたことに応答してローレベルとなる信号である。したがって、アクティブコマンドが発行されるとＳＲラッチ回路１１０がセットされ、これにより、ソーストランジスタ制御信号ＳＴＣ１がハイレベルに活性化される。つまり、アクティブコマンドが発行されると、行アドレスＸＡの値にかかわらずソーストランジスタ制御信号ＳＴＣ１が活性化される。
また、ＳＲラッチ回路１１０のリセット入力端Ｒには、インバータ１３０を介して内部信号ＲＡＳＯＫＴが供給される。内部信号ＲＡＳＯＫＴは、当該メモリバンク２１のセンス動作が完了した時点でハイレベルとなる信号である。したがって、センス動作が完了すると、ソーストランジスタ制御信号ＳＴＣ１は非活性状態に戻る。
図１１は、第２の実施形態における行デコーダ列３１及びその周辺部の回路をより詳細に示す図であり、第１の実施形態における図４に対応している。
図１１に示すように、本実施形態における選択的活性化回路３００は、ソーストランジスタ制御信号ＳＴＣ１とプリデコード信号ＰＸ０，ＰＸ１・・・のいずれか１つとの論理和を取るオアゲート３３０，３３１・・・と、ソーストランジスタ制御信号ＳＴＣ１とプリデコード信号ＰＸ０，ＰＸ１・・・のいずれか２つとの論理和を取るオアゲート３４０，３４１・・・によって構成されている。オアゲート３３０，３３１・・・の出力であるソースゲート制御信号ＳＧＣ０，ＳＧＣ１・・・は、対応するメインワードドライバ８０〜８７に供給されるとともに、端部に位置するセンスアンプコントローラ９０，９８（図示せず）に供給される。また、オアゲート３４０，３４１・・・の出力であるソースゲート制御信号ＳＧＣ０１，ＳＧＣ１２・・・は、対応する（端部以外の）センスアンプコントローラ９１，９２・・・に供給される。選択的活性化回路３００の動作波形は図１２に示されている。
かかる構成により、バンク選択信号であるソーストランジスタ制御信号ＳＴＣ１が活性化すると、プリデコード信号ＰＸ０〜ＰＸ７の値にかかわらず一旦全てのメインワードドライバ８０〜８７及びセンスアンプコントローラ９０〜９８が活性化される。上述の通り、ソーストランジスタ制御信号ＳＴＣ１はアクティブコマンドの発行に応答して活性化されることから、アクティブコマンドが発行されると、一旦全てのメインワードドライバ８０〜８７及びセンスアンプコントローラ９０〜９８が活性化されることになる。
その後、当該メモリバンク２１のセンス動作が完了すると、ソーストランジスタ制御信号ＳＴＣ１は非活性状態に戻ることから、その後は、プリデコード信号ＰＸ０〜ＰＸ７に応じた１つのメインワードドライバ及び２つのセンスアンプコントローラのみが活性状態を維持し、他のメインワードドライバ及びセンスアンプコントローラについては非活性化される。
このように、本実施形態では、アクティブコマンドが発行されると、一旦全てのメインワードドライバ８０〜８７及びセンスアンプコントローラ９０〜９８が活性化されることから、選択的活性化回路３００の存在によるアクセス速度の低下を抑制することが可能となる。
図１２に示すように、内部信号ＲＡＳＢがローレベルとなっている期間Ｔ３０、すなわち半導体記憶装置１０がアクティブ状態となる期間は最大で７０μｓｅｃである。一方、内部信号ＲＡＳＢがローレベルに遷移してから内部信号ＲＡＳＯＫＴが活性化するまでの期間Ｔ３１は、約２０〜３０ｎｓｅｃである。すなわち、全てのメインワードドライバ８０〜８７及びセンスアンプコントローラ９０〜９８が活性化される期間Ｔ３１は、半導体記憶装置１０がアクティブ状態となる期間Ｔ３０に比べて非常に短い。したがって、本実施形態では、全てのメインワードドライバ８０〜８７及びセンスアンプコントローラ９０〜９８を一旦活性化しているが、第１の実施形態と比較した消費電力の増大は非常に少ない。つまり、第１の実施形態に対して消費電力の増大を最小限に抑制しつつ、第１の実施形態よりも高速なアクセスを実現することが可能となる。
図１３は、本発明の第３の実施形態を示すブロック図である。
第３の実施形態では、図１３に示すように、ソーストランジスタ制御信号ＳＴＣ１が列デコーダ４０を構成するカラム選択回路群４１に供給されている。カラム選択回路群４１は、複数のカラム選択回路４００，４０１・・・を含んでおり、これらカラム選択回路４００，４０１・・・は、それぞれ対応するプリデコード信号ＰＹ０，ＰＹ１・・・に基づいて選択される。プリデコード信号ＰＹ０，ＰＹ１・・・は、列アドレスＹＡの一部を列プリデコーダ４２によってプリデコードすることによって生成される信号である。これらカラム選択回路群４１及び列プリデコーダ４２は、図１に示した列デコーダ４０を構成する。
このような構成において、複数のカラム選択回路４００，４０１・・・は、第１及び第２の実施形態と同様に、ソーストランジスタ制御信号ＳＴＣ１及びプリデコード信号ＰＹ０，ＰＹ１・・・に基づいて選択的に活性化される。これにより、アクセス対象となるメモリ領域に関連するカラム選択回路のみが活性化され、他のカラム選択回路については非活性状態に保たれる。第１及び第２の実施形態と同様、活性状態とは、カラム選択回路内の主電源配線と疑似電源配線とが短絡された状態を指し、非活性状態とは、カラム選択回路内の主電源配線と疑似電源配線とが切断された状態を指す。
このように、列デコーダ４０においてもアクセス対象外の回路領域を選択的に非活性状態とすれば、従来に比べて消費電力を削減することが可能となる。もちろん、行デコーダ３０及び列デコーダ４０の両方において、アクセス対象外の回路領域を選択的に非活性状態とすれば、消費電力をよりいっそう削減することが可能となる。
尚、図１３に示す実施形態において、第２の実施形態のように一旦全てのカラム選択回路４００，４０１・・・を活性化させることによってアクセスの高速化を図る場合には、図１０に示した内部信号ＲＡＳＢに代えて、リードコマンド又はライトコマンドの発行に応答してローレベルとなる内部信号ＣＡＳＢを用いればよい。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、第１の実施形態では、選択的活性化回路２００によっていずれか１つのメインワードドライバを活性化させるとともに、残りのメインワードドライバを全て非活性化させているが、残りのメインワードドライバを全て非活性化させることは必須でなく、そのうちの少なくとも一つを非活性化させれば足りる。
本発明の好ましい第１の実施形態による半導体記憶装置１０の全体構成を示すブロック図である。 メモリセルアレイ２０のバンク構成を示すブロック図である。 メモリバンク２１の主要部を拡大して示す図である。 行デコーダ列３１及びその周辺部の回路をより詳細に示す図である。 選択的活性化回路２００の動作を説明するためのタイミング図である。 メインワードドライバ８０の回路図である。 メインワードドライバ８０の動作を説明するための波形図である。 センスアンプコントローラ９１の回路図である。 センスアンプコントローラ９１の動作を説明するための波形図である。 本発明の第２の実施形態におけるメモリバンク２１の主要部を拡大して示す図である。 第２の実施形態における行デコーダ列３１及びその周辺部の回路をより詳細に示す図である。 選択的活性化回路３００の動作を説明するためのタイミング図である。 本発明の第３の実施形態を示すブロック図である。
符号の説明
１０ 半導体記憶装置
２０ メモリセルアレイ
２１〜２４ メモリバンク
３０ 行デコーダ
３１ 行デコーダ列
３２ 行プリデコーダ
４０ 列デコーダ
４１ カラム選択回路群
４２ 列プリデコーダ
５０ データアンプ
６０ アドレスバッファ
７０ コマンドデコーダ
８０，８１・・・ メインワードドライバ
９０，９１・・・ センスアンプコントローラ
１００ ソーストランジスタ制御回路
１１０ ＳＲラッチ回路
１２０ パルス生成回路
１３０ インバータ
２００，３００ 選択的活性化回路
４００，４０１・・・ カラム選択回路
Ｎ１，Ｎ２ ソーストランジスタ
Ｐ１〜Ｐ３ ソーストランジスタ

Claims (10)

  1. アドレス信号に基づいて選択される複数の回路領域をそれぞれ有し、対応するバンク選択信号によって選択される複数のメモリバンクと、
    前記バンク選択信号に基づいて選択されるメモリバンクに含まれる前記複数の回路領域のうち、前記アドレス信号に基づいていずれかの回路領域を活性化させるとともに、残りの回路領域の少なくとも一つを非活性化させる選択的活性化回路と、を備えることを特徴とする半導体記憶装置。
  2. 前記複数の回路領域は、主電源配線と、疑似電源配線と、前記主電源配線と前記疑似電源配線との間に接続されたスイッチと、前記主電源配線及び前記疑似電源配線に接続された論理回路とを含み、
    前記選択的活性化回路は、前記アドレス信号及び前記バンク選択信号に基づいて、活性化させる回路領域に含まれる前記スイッチをオンさせ、非活性化させる回路領域に含まれる前記スイッチをオフさせることを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記複数の回路領域はワードドライバを含んでおり、
    前記選択的活性化回路は、前記アドレス信号のうち行アドレス信号及び前記バンク選択信号に基づいて、選択されたワードドライバを活性化させるとともに、残りのワードドライバを非活性化させることを特徴とする請求項１又は２に記載の半導体記憶装置。
  4. 前記行アドレスの一部をデコードすることによりプリデコード信号を生成する行プリデコーダをさらに備え、
    前記プリデコード信号の各ビットは、それぞれ前記複数の回路領域に含まれるワードドライバに対応しており、
    前記選択的活性化回路は、前記プリデコード信号及び前記バンク選択信号に基づいて、前記ワードドライバの活性化及び非活性化を制御することを特徴とする請求項３に記載の半導体記憶装置。
  5. 前記複数の回路領域は２以上のプリデコード信号のいずれが活性状態であっても選択されるセンスアンプコントローラをさらに含んでおり、
    前記選択的活性化回路は、前記プリデコード信号及び前記バンク選択信号に基づいて、選択されたセンスアンプコントローラを活性化させるとともに、残りのセンスアンプコントローラを非活性化させることを特徴とする請求項４に記載の半導体記憶装置。
  6. 前記バンク選択信号は、前記行アドレスの入力に応答して活性化し、前記メモリバンクのセンス動作完了に応答して非活性化し、
    前記選択的活性化回路は、前記バンク選択信号及び対応する前記プリデコード信号の少なくとも一方が活性状態であるワードドライバを活性化させることを特徴とする請求項４又は５に記載の半導体記憶装置。
  7. 前記複数の回路領域はカラム選択回路を含んでおり、
    前記選択的活性化回路は、前記アドレス信号のうち列アドレス信号及び前記バンク選択信号に基づいて、前記カラム選択回路の活性化及び非活性化を制御することを特徴とする請求項１乃至６のいずれか一項に記載の半導体記憶装置。
  8. ワード線及びビット線に接続された複数のメモリセルを有するメモリバンクと、
    複数のワードドライバを含み、行アドレスに基づいて前記ワード線の選択を行う行デコーダと、
    列アドレスに基づいて前記ビット線の選択を行う列デコーダと、
    前記行アドレスに基づいて、前記複数のワードドライバのいずれかを活性化させ、残りのワードドライバを非活性化させる選択的活性化回路と、を備え、
    前記ワードドライバは、主電源配線と、疑似電源配線と、前記主電源配線と前記疑似電源配線との間に接続されたスイッチと、前記主電源配線及び前記疑似電源配線に接続された論理回路とを含み、
    前記選択的活性化回路は、活性化させる前記ワードドライバに含まれる前記スイッチをオンさせ、非活性化させる前記ワードドライバに含まれる前記スイッチをオフさせることを特徴とする半導体記憶装置。
  9. 前記選択的活性化回路は、いずれのワードドライバを活性化させるかに関わらず前記複数のワードドライバを全て活性化させ、その後、前記残りのワードドライバを非活性化させることを特徴とする請求項８に記載の半導体記憶装置。
  10. 前記選択的活性化回路は、前記メモリバンクのセンス動作完了に応答して、前記残りのワードドライバを非活性化させることを特徴とする請求項９に記載の半導体記憶装置。
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