JP2010146627A - ダイナミック型半導体記憶装置およびそのリフレッシュ制御方法 - Google Patents

Abstract

【課題】 低電流動作のために、ＳＣＲＣを適用した場合にセルフリフレッシュ電流を低減すること。
【解決手段】 スタンバイ状態と活性状態を有するサブスレショルド電流低減回路（３００）を適用したコマンド＋行系制御回路ＳＣＲＣ領域（１２０）を備えたダイナミック型半導体記憶装置は、セルフリフレッシュモード時において、スタンバイ状態を解除してコマンド＋行系制御回路ＳＣＲＣ領域（１２０）を活性化し、Ｎ本（Ｎは２以上の整数）のワード線を連続して活性化してメモリセルをリフレッシュした後、スタンバイ状態にしてコマンド＋行系制御回路ＳＣＲＣ領域（１２０）を非活性化するリフレッシュ制御回路（２０１）を備える。
【選択図】 図４

Description

本発明は、ダイナミック型半導体記憶回路に関し、特に、セルフリフレッシュ回路を備えたダイナミック型半導体記憶装置およびそのリフレッシュ制御方法に関する。

この技術分野において周知のように、ダイナミックランダムアクセスメモリ（以下「ＤＲＡＭ」とも略称する）は、１つのメモリセルが、１個のスイッチングトランジスタと、１個のデータ記憶キャパシタとによって構成される、ダイナミック型半導体記憶装置である。そのため、ＤＲＡＭは、半導体基板における高集積化に適した半導体メモリとして広く普及している。

ＤＲＡＭでは、データ信号がキャパシタによって保持されるため、周期的にキャパシタにストアされたデータ信号を増幅して再書込みするという「リフレッシュ動作」が必要である。換言すれば、キャパシタに充電された電荷は、リーク電流によって次第に放電し、ついにはデータが消えてしまう。このため、ある一定時間ごとにメモリセルに対して再書込み（リフレッシュ）を行う必要がある。この一定時間は、「リフレッシュ間隔」と呼ばれる。

ＤＲＡＭにおいて、メモリセルのアドレスは、行（row）×列（column）で示されるようになっているとともに、アドレスバスを介してアドレスを指定する際には、アドレス信号を一度に送らずに行アドレスと列アドレスとに分けて送るようになっている。この際に、アドレスバスを介して行アドレスのビットをＤＲＡＭに渡すときの制御信号は、行アドレスストローブ信号／ＲＡＳと呼ばれ、列アドレスのビットをＤＲＡＭに渡すときの制御信号は、列アドレスストローブ信号／ＣＡＳと呼ばれる。そして、通常は行アドレスの出力に対して行アドレスストローブ信号／ＲＡＳを出力した状態で、列アドレスの出力に対して列アドレスストローブ信号／ＣＡＳを出力する。

リフレッシュ動作では、例えば、ＤＲＡＭに対して列アドレスストローブ信号／ＣＡＳを出した状態で行アドレスストローブ信号／ＲＡＳを出力することにより、行アドレスで選択（指定）された行（ワード線）のメモリセルすべてが同時にリフレッシュされる。上述のようなタイミングで、列アドレスストローブ信号／ＣＡＳと行アドレスストローブ信号／ＲＡＳが入力されるたびに、順次、行を移動してメモリセルを順番にリフレッシュするようになっている。

通常この１サイクルのリフレッシュ動作は、リフレッシュ用の行アドレス（リフレッシュアドレス）をリフレッシュアドレスカウンタから与え、行アドレスストローブ信号／ＲＡＳを立ち下げてから立ち上げるまでの期間に行われる。この期間は、「リフレッシュ期間」と呼ばれる。通常、リフレッシュ期間の後に通常の動作期間が続く。リフレッシュ期間に通常の動作期間を加えた期間が、上記「リフレッシュ間隔」である。

近年のＤＲＡＭのほとんどは、外部からのリフレッシュ制御を必要とすることなく、リフレッシュ動作を行うことができる機能を有している。この機能は、一般に、「セルフリフレッシュ機能」と呼ばれている。すなわち、セルフリフレッシュ機能では、リフレッシュアドレスだけでなく行アドレスストローブ信号／ＲＡＳもチップの内部で生成する方式を採用している。この方式は、「セルフリフレッシュ方式」と呼ばれる。セルフリフレッシュ方式では、内部のリフレッシュタイマによって自動的にリフレッシュ要求信号が生成され、チップ内部で自動的にＲＡＳ系の信号を生成してメモリセルアレイのリフレッシュを行う。

尚、リフレッシュ周期とは、メモリセルアレイ内の１つの行が１回リフレッシュされてから次にリフレッシュされるまでの時間長さに相当する。

このようなセルフリフレッシュ機能を備えたダイナミック型半導体記憶装置は、従来から種々提案されている。

例えば、特開平６−１２４５８７号公報（特許文献１）は、セルフリフレッシュモードを有する改善されたダイナミックランダムアクセスメモリ（ＤＲＡＭ）を開示している。この特許文献１に開示されたＤＲＡＭでは、セルフリフレッシュ期間の最初の期間および／または最後の期間において、短周期を有するリフレッシュクロック信号を用いた集中リフレッシュをメモリセルアレイ内のすべての行について行っている。

また、特開平９−７３６７号公報（特許文献２）は、オートモードからセルフモードへの遷移にかかる時間を短縮するとともに電力消費量を低減できるようにしたＤＲＡＭリフレッシュ装置を開示している。

一方、半導体集積回路を低電圧動作させる為に、トランジスタの閾値を下げた場合に生じるスタンバイ電流（待機時電流）の増加を低減する技術が知られている。そのような技術は、この分野において、サブスレショルド電流低減回路（Sub threshold current reduction circuit；ＳＣＲＣ）と呼ばれている。そのようなＳＣＲＣは、例えば、特開平５−２１０９７６号公報（特許文献３）に開示されている。

特開平６−１２４５８７号公報（図１、段落００２９〜００３０） 特開平９−７３６７号公報（図１〜３、段落００１４、 ００２４） 特開平５−２１０９７６号公報

従来より、携帯電話等の携帯機器に用いられるＤＲＡＭでは、低電圧の動作電源回路及び低消費電力が要求されている。このような要求の下で、コマンドデコーダ、行系制御隘路、列系制御回路等について、スタンバイ時の電流低減の為に、サブスレショルド電流低減回路（ＳＣＲＣ）を適用していた。しかしながら、これら回路のうち、行系制御回路はセルフリフレッシュ動作時にも動作を行う。そして、行制御回路が、ワード線に接続されるメモリセルをリフレッシュするために、ワード線を１行ずつ順に活性化していく。このとき、従来のＤＲＡＭでは、行系制御回路がスタンバイ状態から活性化されてワード線を１行のみ活性化してメモリセルをリフレッシュし、そのリフレッシュが終了する度に行系制御回路はスタンバイ状態に戻っていた。その為、スタンバイ時（待機時）とアクティブ時（動作時）がワード線を１行ずつリフレッシュする度に周期的に切り替わることになる。その結果、従来のＤＲＡＭでは、行系制御回路の活性化（動作状態）／非活性化（スタンバイ状態）のスイッチングによるサブスレショルド電流低減回路（ＳＣＲＣ）の充放電のため、却ってセルフリフレッシュ電流が低減できないという問題があった。

本発明のダイナミック型半導体記憶装置は、スタンバイ状態と活性状態を有するサブスレショルド電流低減回路を適用した行系制御回路を備えたダイナミック型半導体記憶装置であって、セルフリフレッシュモード時に、スタンバイ状態を解除して行系制御回路を活性化し、Ｎ本（Ｎは２以上の整数）のワード線を連続して活性化してメモリセルをリフレッシュした後、スタンバイ状態にして行制御回路を非活性化するリフレッシュ制御回路を備える。

本発明のリフレッシュ制御方法は、スタンバイ状態と活性状態を有するサブスレショルド電流低減回路を適用した行系制御回路を備えたダイナミック型半導体記憶装置のセルフリフレッシュ動作を制御するリフレッシュ制御方法であって、セルフリフレッシュモード時に、前記スタンバイ状態を解除して前記行系制御回路を活性化し、Ｎ本（Ｎは２以上の整数）のワード線を連続して活性化してメモリセルをリフレッシュした後、前記スタンバイ状態にして行系制御回路を非活性化する。

セルフリフレッシュ時に、Ｎ本のワード線をまとめてリフレッシュしてから、スタンバイモードに入るようにしているので、アクティブ時とスタンバイ時の切り替わり回数が減り、行系制御回路（スタンバイ状態時にサブスレショルド電流低減回路を適用）のスイッチングによる充放電回数が減少して消費電流を減らすことができる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

図１を参照して、本発明に係るリフレッシュ制御方法が適用されるダイナミック型半導体記憶装置について説明する。ダイナミック型半導体記憶装置は、ＤＲＡＭ回路１００と、ＳＣＲＣ制御信号発生回路２００とを備える。

ＤＲＡＭ回路１００は、メモリセルアレイ１１０と、コマンド＋行系制御回路ＳＣＲＣ領域１２０と、列系制御回路ＳＣＲＣ領域１３０とを備えている。

コマンド＋行系制御回路ＳＣＲＣ領域１２０および列系制御回路ＳＣＲＣ領域１３０のＳＣＲＣドライバは、ＳＣＲＣ制御信号発生回路２００によって制御される。ＳＣＲＣ制御信号発生回路２００に含まれるセルフリフレッシュ制御回路２０１の詳細については、後で図４を参照して説明する。

サブスレショルド電流低減回路（ＳＣＲＣ）は、ＳＣＲＣ制御信号発生回路２００以外のコマンド＋行系制御回路ＳＣＲＣ領域１２０および列系制御回路ＳＣＲＣ領域１３０に使用されている。サブスレショルド電流低減回路(ＳＣＲＣ)の詳細については、後で図２を参照して詳細に説明する。

ＳＣＲＣ制御信号発生回路２００は、コマンド＋行系制御回路ＳＣＲＣ領域１２０から、後述する行活性化信号ＲＯＷＡＣＴＩＶＥおよびセルフリフレッシュ期間信号ＳＥＬＦＲＥＦを受ける。これら行活性化信号ＲＯＷＡＣＴＩＶＥおよびセルフリフレッシュ期間信号ＳＥＬＦＲＥＦに応答して、ＳＣＲＣ制御信号発生回路２００は、コマンド＋行系制御回路ＳＣＲＣ制御信号および列系制御回路ＳＣＲＣ制御信号を、それぞれ、コマンド＋行系制御回路ＳＣＲＣ領域１２０および列系制御回路ＳＣＲＣ領域１３０へ送出する。

ＳＣＲＣ制御信号発生回路２００は、後述するようなＤＲＡＭ回路１００のセルフリフレッシュ制御回路（図４における符号２０１）を含んで構成される。

セルフリフレッシュ時は、列系制御回路ＳＣＲＣ領域１３０は動作しないので、列系制御回路ＳＣＲＣ領域１３０は、列系制御回路ＳＣＲＣ制御信号（ＡＣＴＩＶＥ−Ｃ、およびその反転信号／ＡＣＴＩＶＥ−Ｃ）によりスタンバイ状態となっている。一方、セルフリフレッシュ時、コマンド＋行系制御回路ＳＣＲＣ領域１２０は動作するので、コマンド＋行系制御回路ＳＣＲＣ領域１２０は、コマンド＋行系制御回路ＳＣＲＣ制御信号により、後述するように、オン／オフする。

メモリセルアレイ１１０は、１ビットを記憶するメモリセルが行方向と列方向にマトリクス状に多数配置されたものである。外部から供給されるアドレス信号により、メモリセルアレイ１１０のアクセス対象となる行アドレス（Ｘアドレス）又は列アドレス（Ｙアドレス）が指定される。

コマンド＋行系制御回路ＳＣＲＣ領域１２０は、コマンドデコーダ１２２と、Ｘアドレスバッファ（行アドレスバッファ）１２４と、Ｘデコーダ・センスアンプドライバ（行デコーダ・センスアンプドライバ）１２６と、行制御回路１２８とを備えて構成されている。このコマンド＋行系制御回路ＳＣＲＣ領域１２０の中で、コマンドデコーダ１２２を除く上記部分を行系制御回路と称する。

コマンドデコーダ１２２は、コマンド＋行系制御回路ＳＣＲＣ制御信号の組合せパターンに基づき規定される制御コマンドを判別し、動作内容に対応する制御信号を各部に送出する。尚、コマンド＋行系制御回路ＳＣＲＣ制御信号については、後で図４を参照して説明する。

Ｘアドレスバッファ（行アドレスバッファ）１２４は、アドレス信号により指定されるＸアドレス（行アドレス）を保持する。Ｘデコーダ・センスアンプドライバ（行デコーダ・センスアンプドライバ）１２６は、コマンドデコーダ１２２の出力制御信号等を受ける行制御回路１２８によって制御され、指定されたＸアドレス（行アドレス）に対応する１本のワード線を選択すると共に、列側に配置されたセンスアンプを活性化する。

列系制御回路ＳＣＲＣ領域１３０は、Ｙアドレスバッファ（列アドレスバッファ）１３２と、Ｙデコーダ（列デコータ）１３４を備えて構成される。

Ｙアドレスバッファ（列アドレスバッファ）１３２は、アドレス信号により指定されるＹアドレス（列アドレス）を保持する。Ｙデコータ（列デコーダ）１３４は、指定されたＹアドレス（列アドレス）に対応する１本のビット線を選択する。

図２は、図１に示したＤＲＡＭ回路１００の周辺回路に使用されるサブスレショルド電流低減回路（ＳＣＲＣ）３００の一例を示す回路図である。

なお、図２に示すサブスレショルド電流低減回路（ＳＣＲＣ）３００は、その基本的な構成及び動作を説明するものであって、必ずしも、上記のコマンド＋行系制御回路ＳＣＲＣ領域１２０および列系制御回路ＳＣＲＣ領域１３０の構成が図２の構成に限定されるものではない。

図示のサブスレショルド電流低減回路（ＳＣＲＣ）３００は、ロジック部分３１０と、第１のスイッチ回路３２０と、第２のスイッチ回路３３０とから構成される。

なお、この第１のスイッチ回路３２０と第２のスイッチ回路３３０とを、まとめて、ＳＣＲＣドライバと称している。

サブスレショルド電流低減回路（ＳＣＲＣ）３００は、第１及び第２の電源線ＶＤＤおよびＶＳＳと、第１及び第２の別電線線ＶＤＤ２およびＶＳＳ２とに接続されている。第１の電源線ＶＤＤに供給される第１の電源電圧ＶＤＤは、第２の電源線ＶＳＳに供給される第２の電源電圧ＶＳＳよりも高い。すなわち、ＶＤＤ＞ＶＳＳである。また、第１の別電源線ＶＤＤ２には、第１のスイッチ回路３２０を介して第１の電源電圧ＶＤＤが供給され、第２の別電源線ＶＳＳ２には、第２のスイッチ回路３３０を介して第２の電源電圧ＶＳＳが供給される構成となっている。そして、待機時（スタンバイ時）には、第１のスイッチ回路３２０及び第２のスイッチ回路３３０（ＳＣＲＣドライバ）がオフし、第１の別電源線ＶＤＤ２への第１の電源電圧ＶＤＤの供給、及び第２の別電源線ＶＳＳ２への第２の電源電圧ＶＳＳの供給が遮断される構成となっている。

図示のロジック部分３１０は、第１乃至第４のＣＭＯＳインバータ回路３１１、３１２、３１３、及び３１４が縦続接続された回路である。第１乃至第４のＣＭＯＳインバータ回路３１１〜３１４の各々は、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとから構成されている。ロジック部分３１０を構成するトランジスタには、Low Vthトランジスタ（低閾値トランジスタ）が使用される。

第１のスイッチ回路３２０は、第１の電源線ＶＤＤと第１の別電源線ＶＤＤ２との間に接続されている。図示の第１のスイッチ回路３２０は、ｐチャネルＭＯＳトランジスタから構成されている。このｐチャネルＭＯＳトランジスタのゲートには、反転アクティブ信号／ＡＣＴＩＶＥが供給される。尚、記号／は反転信号を表しており、／ＡＣＴＩＶＥはＡＣＴＩＶＥの反転信号であることを意味する。このｐチャネルＭＯＳトランジスタのソースは、第１の電源線ＶＤＤに接続され、ドレインは第１の別電源線ＶＤＤ２に接続されている。

第２のスイッチ回路３３０は、第２の電源線ＶＳＳと第２の別電源線ＶＳＳ２との間に接続されている。図示の第２のスイッチ回路３３０は、ｎチャネルＭＯＳトランジスタから構成されている。このｎチャネルＭＯＳトランジスタのゲートには、アクティブ信号ＡＣＴＩＶＥが供給される。このｎチャネルＭＯＳトランジスタのソースは、第２の電源線ＶＳＳに接続され、ドレインは第２の別電源線ＶＳＳ２に接続されている。

尚、図２に示したサブスレショルド電流低減回路（ＳＣＲＣ）３００では、第１のスイッチ回路３２０をｐチャネルＭＯＳトランジスタで構成し、第２のスイッチ回路３３０をｎチャネルＭＯＳトランジスタで構成しているが、第１のスイッチ回路３２０をｎチャネルＭＯＳトランジスタで構成し、第２のスイッチ回路３３０をｐチャネルＭＯＳトランジスタで構成しても良い。この場合、第１のスイッチ回路３２０にはアクティブ信号ＡＣＴＩＶＥが供給され、第２のスイッチ回路３３０には反転アクティブ信号／ＡＣＴＩＶＥが供給される。

第１及び第２のスイッチ回路３２０、３３０（ＳＣＲＣドライバ）を構成するトランジスタには、Normal Vthトランジスタ（通常閾値トランジスタ）が使用される。

図２に示されるように、第１及び第３のＣＭＯＳインバータ回路３１１及び３１３のｐチャネルＭＯＳトランジスタのソースは第１の電源線ＶＤＤに接続され、第２及び第４のＣＭＯＳインバータ回路３１２及び３１４のｐチャネルＭＯＳトランジスタのソースは第１の別電源線ＶＤＤ２に接続されている。また、第２及び第４のＣＭＯＳインバータ回路３１２及び３１４のｎチャネルＭＯＳトランジスタのソースは第２の電源線ＶＳＳに接続され、第１及び第３のＣＭＯＳインバータ回路３１１及び３１３のｎチャネルＭＯＳトランジスタのソースは第２の別電源線ＶＳＳ２に接続されている。

待機時（スタンバイ時）に、ロジック部分３１０の各節点が図２に図示されているようになっているとする。すなわち、第１のＣＭＯＳインバータ回路３１１の入力が論理“Ｌ”レベル、第１のＣＭＯＳインバータ回路３１１の出力（第２のＣＭＯＳインバータ回路３１２の入力）が論理“Ｈ”レベル、第２のＣＭＯＳインバータ回路３１２の出力（第３のＣＭＯＳインバータ回路３１３の入力）が論理“Ｌ”レベル、第３のＣＭＯＳインバータ回路３１３の出力（第４のＣＭＯＳインバータ回路３１４の入力）が論理“Ｈ”レベルであるとする。

この場合、図２に示されるように、オフするべきトランジスタが交互に生じる。Low VthトランジスタではＶｇｓ＝０Ｖでも、リーク電流が流れる。その結果、オフするべきトランジスタが完全にオフせず、待機時電流が流れてしまう。

そこで、サブスレショルド電流低減回路（ＳＣＲＣ）３００では、図２に示されるように、オフすべきトランジスタのソースを別電源線（ＶＤＤ２、ＶＳＳ２）に接続し、これをNormal Vthトランジスタで待機時に遮断することで、待機時電流を低減している。

ところで、活性時（アクティブ時）には、第１の別電源線ＶＤＤ２を第１の電源線ＶＤＤに接続し、第２の別電線線ＶＳＳ２を第２の電源線ＶＳＳに接続する必要がある。そこで、反転アクティブ信号／ＡＣＴＩＶＥを論理“Ｌ”レベルにして、第１の電源線ＶＤＤと第１の別電源線ＶＤＤ２とを接続する第１のスイッチ回路３２０をオンさせ、アクティブ信号ＡＣＴＩＶＥを論理“Ｈ”レベルにして、第２の電源線ＶＳＳと第２の別電源線ＶＳＳ２とを接続する第２のスイッチ回路３３０をオンさせている。

この第１及び第２のスイッチ回路３２０、３３０（ＳＣＲＣドライバ）のトランジスタのサイズは、Low Vthのロジック部分３１０のトランジスタのサイズの総和の１／３程度ないと、このトランジスタ部での電圧降下により、ロジック部分３１０の動作が遅くなる。従って、待機時（スタンバイ時）と活性時（アクティブ時）の切り替わりが頻繁に起こる場合は、このトランジスタのゲートの充放電電流が大きくなり、サブスレショルド電流低減回路（ＳＣＲＣ）３００を適用することによりかえって消費電流が増加するという問題が生じる。

特に、第１の電源線ＶＤＤに供給される第１の電源電圧ＶＤＤの低電圧化に伴い、活性時のアクティブ信号ＡＣＴＩＶＥのレベルを第１の電源電圧ＶＤＤ以上にポンプで昇圧したり、活性時の反転アクティブ信号／ＡＣＴＩＶＥのレベルを、第２の電源線ＶＳＳに供給される第２の電源電圧ＶＳＳより負の電圧になるように、ポンプで生成することが行われる。このような場合、高電圧や負電圧を生成するのに余分の電力が必要になるので、この問題がさらに顕著となる。

ＤＲＡＭ回路１００のセルフリフレッシュ電流の低減の為に、図２に示したようなサブスレショルド電流低減回路（ＳＣＲＣ）３００を、ＤＲＡＭ回路１００に適用した場合を考える。

ここで、図３を参照して、本発明の理解を容易にするために、従来のＤＲＡＭ回路の動作について説明する。図３において、ＣＫＥは外部から入力されるクロックイネーブル信号であり、ＷＬは、行アドレスに従ってメモリセルアレイ１１０のワード線を選択するため行制御回路が出力するタイミング信号を示し、ＡＣＴＩＶＥはサブスレショルド電流低減回路（ＳＣＲＣ）３００を活性化するアクティブ信号である。

前述したように、従来の低消費電力が要求されるＤＲＡＭ回路では、図３に示されるように、セルフリフレッシュ動作をワード線１行ずつ周期的に行っている。このため、サブスレショルド電流低減回路（ＳＣＲＣ）３００も、ワード線１行ずつ変化するアクティブ信号ＡＣＴＩＶＥによって、スタンバイ時とアクティブ時が周期的に切り替わる。その結果、従来のＤＲＡＭ回路では、サブスレショルド電流低減回路（ＳＣＲＣ）３００を適用した行系制御回路のスイッチング時の充放電電流によりセルフリフレッシュ電流を低減することができないという問題がある。

次に図４を参照して、図１に示したＳＣＲＣ制御信号発生回路２００の一部を構成するセルフリフレッシュ制御回路２０１について説明する。図４は、セルフリフレッシュ制御回路２０１の構成例を示す回路図であり、本発明の特徴ある構成を備えるものである。

前述したように、ＤＲＡＭ回路１００のコマンドデコータ１２２には、コマンド＋行系制御回路ＳＣＲＣ制御信号が供給される。このコマンド＋行系制御回路ＳＣＲＣ制御信号は、具体的には、後で説明する図５のアクティブ信号ＡＣＴＩＶＥ、およびその反転アクティブ信号／ＡＣＴＩＶＥである。また、コマンドデコーダ１２２には、外部から入力されるクロック信号ＣＬＫ、クロックイネーブル信号ＣＫＥ、チップセレクト信号／ＣＳ、行アドレスストローブ信号／ＲＡＳ、列アドレスストロール信号／ＣＡＳ（以後、これらの信号を、コマンド信号と総称する場合がある。）が供給される。コマンドデコータ１２２は、ダイナミック型半導体記憶装置の現在の状態（モード）と外部から入力されるこれらコマンド信号によりコマンドを判別し、対応する制御信号を各部に送出する。ダイナミック型半導体記憶装置の現在の状態（モード）がスタンバイ状態にあるとき、入力された上記のコマンド信号がセルフリフレッシュコマンドであると判別すると、コマンドデコーダ１２２がコマンド結果信号ＡＣＴとセルフリフレッシュ期間信号ＳＥＬＦＲＥＦとを出力する。セルフリフレッシュ期間信号ＳＥＬＦＲＥＦは、セルフリフレッシュ期間を示す信号である。

図４におけるコマンドデコーダ１２２及び行制御回路１２８は、図１のコマンド＋行系制御回路ＳＣＲＣ領域１２０の一部を構成するものである。そして、この行制御回路１２８は、外部信号を受けてコマンドデコーダ１２２から送られてくるデコード結果信号ＡＣＴ又はセルフリフレッシュ制御回路２０１で生成した内部活性化信号ＡＣＴＳに応答して、後述するような、行活性化信号ＲＯＷＡＣＴＩＶＥとリフレッシュ終了信号ＲＥＦＥＮＤとを出力する。行活性化信号ＲＯＷＡＣＴＩＶＥは、リフレッシュ動作中、論理“Ｈ”となる信号である。リフレッシュ終了信号ＲＥＦＥＮＤは、当該ＤＲＡＭ回路１００が１行リフレッシュ終了し、次のリフレッシュコマンドを受付可となる時に出る信号である。

後で詳述するように、セルフリフレッシュ制御回路２０１は、セルフリフレッシュモード時にサブスレショルド電流低減回路（ＳＣＲＣ）３００（図２）を適用して構成したコマンド＋行系制御回路ＳＣＲＣ領域１２０を活性化してＮ本（Ｎは２以上の整数）のワード線を連続して活性化してメモリセルをリフレッシュした後、サブスレショルド電流低減回路（ＳＣＲＣ）３００を適用したコマンド＋行系制御回路ＳＣＲＣ領域１２０を非活性化するリフレッシュ制御手段を備えている。図示の例では、Ｎは４に等しい。

詳述すると、セルフリフレッシュ制御回路２０１は、第１のインバータ回路２０２と、長周期タイマ２０４と、第１のＯＲ回路２０６と、カウンタ２０８と、ＡＮＤ回路２１０と、第２のＯＲ回路２１２と、第２のインバータ回路２１４を備えて構成されている。

ダイナミック型半導体記憶装置の現在の状態（モード）がスタンバイ状態にあるとき、セルフリフレッシュコマンドが入力されると、コマンドデコーダ１２２よりセルフリフレッシュ期間信号ＳＥＬＲＥＦが論理“Ｈ”として出力される。つまり、セルフリフレッシュモード期間中、セルフリフレッシュ期間信号ＳＥＬＦＲＥＦは論理“Ｈ”となる。そして、第１のインバータ回路２０２は、セルフリフレッシュ期間信号ＳＥＬＦＲＥＦを反転して、反転セルフリフレッシュ期間信号／ＳＥＬＦＲＥＦを出力する。

長周期タイマ２０４は、反転セルフリフレッシュ期間信号／ＳＥＬＦＲＥＦに応答して、セルフリフレッシュモードエントリ後に一定周期で、リフレッシュ要求信号ＲＥＦＲＥＱを生成する。すなわち、長周期タイマ２０４は、セルフリフレッシュモード時において、アクティブ信号ＡＣＴＩＶＥ、及びその反転アクティブ信号／ＡＣＴＩＶＥの周期を決定するためのタイマとして働く。

第１のＯＲ回路２０６は、リフレッシュ要求信号ＲＥＦＲＥＱと上記リフレッシュ終了信号ＲＥＦＥＮＤとの論理和をとり、第１の論理和結果信号としてリフレッシュ論理和信号ＲＥＦＯＲを出力する。

カウンタ２０８は、反転セルフリフレッシュ期間信号／ＳＥＬＦＲＥＦによって活性化され、リフレッシュ要求信号ＲＥＦＲＥＱが論理“Ｈ”レベルとなってから、リフレッシュ終了信号ＲＥＦＥＮＤが３回（（Ｎ−１）回）入力されるまで、論理“Ｈ”となる選択信号ＳＥＬＦＰを出力する回路である。換言すれば、カウンタ２０８は、セルフリフレッシュ期間信号ＳＥＬＲＥＦがセルフリフレッシュ期間を示している間、リフレッシュ論理和信号ＲＥＦＯＲをカウントして、そのカウント値がＮになるまで論理“Ｈ”レベルの選択信号ＳＥＬＦＰを出力する。

すなわち、第１のＯＲ回路２０６とカウンタ２０８との組み合わせは、セルフリフレッシュ期間信号ＳＥＬＲＥＦがセルフリフレッシュ期間を示している間、リフレッシュ要求信号ＲＥＦＲＥＱとリフレッシュ終了信号ＲＥＦＥＮＤとをカウントして、そのカウント値がＮになるまで選択信号ＳＥＬＦＰを出力する選択信号出力回路として働く。

ＡＮＤ回路２１０は、選択信号ＳＥＬＦＰとリフレッシュ論理和信号ＲＥＦＯＲとの論理積をとり、論理積結果信号として上記内部活性化信号ＡＣＴＳを生成する。すなわち、選択信号ＳＥＬＦＰが論理“Ｈ”の期間、ＡＮＤ回路２１０は、リフレッシュ要求信号ＲＥＦＲＥＱまたはリフレッシュ終了信号ＲＥＦＥＮＤによって内部活性化信号ＡＣＴＳを生成する。この内部活性化信号ＡＣＴＳによって行制御回路１２８を制御し、ＤＲＡＭ回路１００は、Ｎ行分（４行分）のリフレッシュを行う。

すなわち、ＡＮＤ回路２１０は、選択信号ＳＥＬＦＰが出力されている間、リフレッシュ要求信号ＲＥＦＲＥＱとリフレッシュ終了信号ＲＥＦＥＮＤとにより、Ｎ本のワード線を連続して活性化してメモリセルをリフレッシュさせるための内部活性化信号ＡＣＴＳとして生成する内部活性化回路として働く。

第２のＯＲ回路２１２は、行活性化信号ＲＯＷＡＣＴＩＶＥと反転セルフリフレッシュ期間信号／ＳＥＬＦＲＥＦと選択信号ＳＥＬＦＰとの論理和をとり、第２の論理和結果信号としてアクティブ信号ＡＣＴＩＶＥを出力する。従って、反転セルフリフレッシュ期間信号／ＳＥＬＦＲＥＦまたは選択信号ＳＥＬＦＰまたは行活性化信号ＲＯＷＡＣＴＩＶＥが論理“Ｈ”レベルの期間、アクティブ信号ＡＣＴＩＶＥが論理“Ｈ”レベルとなる。このアクティブ信号ＡＣＴＩＶＥは、ＤＲＡＭ回路１００内のサブスレショルド電流低減回路（ＳＣＲＣ）３００（図２）のＳＣＲＣドライバをオン・オフしてスタンバイ、アクティブを切り替える切替信号の１つである。つまり、アクティブ信号ＡＣＴＩＶＥは、図１のコマンド＋行系制御回路ＳＣＲＣ領域１２０のスタンバイ状態とアクティブ状態とを切り替える切替信号となる。

第２のインバータ回路２１４は、アクティブ信号ＡＣＴＩＶＥを反転して、反転アクティブ信号／ＡＣＴＩＶＥを、上記切替信号の相補信号として出力する。

したがって、第１のインバータ回路２０２と第２のＯＲ回路２１２と第２のインバータ回路２１４との組み合わせは、セルフリフレッシュ期間信号ＳＥＬＦＲＥＦと行活性化信号ＲＯＷＡＣＴＩＶＥと選択信号ＳＥＬＦＰとに応答して、サブスレショルド電流低減回路（ＳＣＲＣ）３００（図２）を適用したコマンド＋行系制御回路ＳＣＲＣ領域１２０のスタンバイ、アクティブを切り替える切替信号を生成するスタンバイ／アクティブ切替回路として動作する。

上述したように、第１のインバータ回路２０２と第１のＯＲ回路２０６とカウンタ２０８とＡＮＤ回路２１０と第２のＯＲ回路２１２と第２のインバータ回路２１４との組み合わせは、セルフリフレッシュモード時において、サブスレッショルド電流低減回路（ＳＣＲＣ）（図２）を適用したコマンド＋行系制御回路ＳＣＲＣ領域１２０を活性化してＮ本のワード線を連続して活性化してメモリセルをリフレッシュした後、サブスレッショルド電流低減回路（ＳＣＲＣ）（図２）を適用したコマンド＋行系制御回路ＳＣＲＣ領域１２０を非活性化するリフレッシュ制御手段として働く。このリフレッシュ制御手段は、サブスレッショルド電流低減回路（ＳＣＲＣ）（図２）を適用したコマンド＋行系制御回路ＳＣＲＣ領域１２０を、連続選択されるＮ本のワード線の選択終了に同期して非活性化する。

尚、図示の例では、連続選択されるワード線の本数Ｎは４本であるが、この本数Ｎは、カウンタ２０８の構成（カウント数）を変更することによって、任意の値に容易に変えることができる。

図５は、図４に示したセルフリフレッシュ制御回路２０１の動作の一例を示すタイムチャートである。アクティブ信号ＡＣＴＩＶＥが論理“Ｈ”レベルの期間に、内部活性化信号ＡＣＴＳのパルスが４回出ていることが分かる。すなわち、一回のアクティブに対して、４行分のリフレッシュが行われる。

図６は、ＤＲＡＭ回路１００の動作を説明するためのタイムチャートである。図６において、ＣＫＥは外部から入力されるクロックイネーブル信号であり、ＷＬは、行アドレスに従ってメモリセルアレイ１１０のワード線を選択するため行制御回路１２８が出力するタイミング信号を示し、ＡＣＴＩＶＥはＳＣＲＣドライバをオンさせてサブスレショルド電流低減回路（ＳＣＲＣ）３００（図２）を適用したコマンド＋行系制御回路ＳＣＲＣ領域１２０を活性化するアクティブ信号である。タイミング信号ＷＬは、図５に示した内部活性化信号ＡＣＴＳに相当する。

図６から明らかなように、本実施の形態では、４行リフレッシュしてから、スタンバイ時に切り替わっている。これにより、アクティブ信号ＡＣＴＩＶＥの切り替わり回数を減らして、コマンド＋行系制御回路ＳＣＲＣ領域１２０に適用したサブスレショルド電流低減回路（ＳＣＲＣ）３００（図２）自体での充放電電流（セルフリフレッシュ電流）を、従来の１／４に減らしている。

尚、一般的に、クロックイネーブル信号ＣＫＥが論理“Ｈ”レベルとなると、セルフリフレッシュ制御回路はセルフリフレッシュ動作から抜ける。本実施の形態のセルフリフレッシュ制御回路２０１でも、４行リフレッシュが終了するまで、セルフリフレッシュ動作が継続するのではなく、クロックイネーブル信号ＣＫＥが論理“Ｈ”レベルとなった時点で、リフレッシュしていた行のリフレッシュが終了すると、セルフリフレッシュ動作から抜ける。したがって、セルフリフレッシュ制御回路２０１がセルフリフレッシュ動作から抜けるタイミングは、従来と同じなので、外部からみた使い勝手に関しては従来品と同じである。

次に、最適なセルフリフレッシュ行数（ワード線数）Ｎについて説明する。Ｎ行単位だと、サブスレショルド電流低減回路（ＳＣＲＣ）３００（図２）が適用されたコマンド＋行系制御回路ＳＣＲＣ領域１２０の活性化／非活性化の切り替え頻度が１／Ｎになるので、サブスレショルド電流低減回路（ＳＣＲＣ）３００（図２）が適用されたコマンド＋行系制御回路ＳＣＲＣ領域１２０の制御電流（セルフリフレッシュ電流の一部）が１／Ｎになる。したがって、Ｎが大きいほど有利である。しかしながら、セルフリフレッシュ時は、携帯電話等の電源ＩＣの能力を絞って低消費電力化している顧客もある。そのため、あまりバースト長（アクティブ信号ＡＣＴＩＶＥが論理“Ｈ”レベルの期間）を長くすると、電源が容量不足となり、リフレッシュにおいて誤動作する可能性がある。このような事情から、最適なセルフリフレッシュ行数（ワード線数）Ｎとしては、４〜８程度が適当である。

以上、本発明について好ましい実施の形態について説明してきたが、本発明は上述した実施の形態に限定されず、本発明の趣旨（主題）を逸脱しない範囲内で種々の変形・変更が可能なのは勿論である。例えば、上述した実施の形態では、セルフリフレッシュ制御回路２０１が、長周期タイマ２０４と選択信号出力回路とスタンバイ／アクティブ切替回路と内部活性化回路とから構成されているが、このような構成に限定されないのは勿論である。

本発明に係るリフレッシュ制御方法が適用されるダイナミック型半導体記憶装置の構成を示すブロック図である。 図１に示したＤＲＡＭ回路の周辺回路に使用されるサブスレショルド電流低減回路（ＳＣＲＣ）の一例を示す回路である。 従来のＤＲＡＭ回路の動作を説明するためのタイムチャートである。 図１に示したＳＣＲＣ制御信号発生回路に含まれるセルフリフレッシュ制御回路の構成例を示す回路図である。 図１に示したＳＣＲＣ制御信号発生回路に含まれるセルフリフレッシュ制御回路の動作の一例を示すタイムチャートである。 本発明の一実施の形態によるＤＲＡＭ回路の動作を説明するためのタイムチャートである。

符号の説明

１００ ＲＤＡＭ回路
１１０ メモリセルアレイ
１２０ コマンド＋行系制御回路ＳＣＲＣ領域
１２２ コマンドデコータ
１２４ Ｘアドレスバッファ（行アドレスバッファ）
１２６ Ｘデコーダ・センスアンプドライバ（行デコーダ・センスアンプドライバ）
１２８ 行制御回路
１３０ 列系制御回路ＳＣＲＣ領域
１３２ Ｙアドレスバッファ（列アドレスバッファ）
１３４ Ｙデコータ（列デコーダ）
２００ ＳＣＲＣ制御信号発生回路
２０１ セルフリフレッシュ制御回路
２０２ 第１のインバータ回路
２０４ 長周期タイマ
２０６ 第１のＯＲ回路
２０８ カウンタ
２１０ ＡＮＤ回路
２１２ 第２のＯＲ回路
２１４ 第２のインバータ回路
３００ サブスレショルド電流低減回路（ＳＣＲＣ）
３１０ ロジック部分
３１１〜３１４ ＣＭＯＳインバータ回路
３２０ 第１のスイッチ回路
３３０ 第２のスイッチ回路

Claims (14)

1. スタンバイ状態と活性状態を有するサブスレショルド電流低減回路を適用した行系制御回路を備えたダイナミック型半導体記憶装置であって、
   セルフリフレッシュモード時に、前記スタンバイ状態を解除して前記行系制御回路を活性化し、Ｎ本（Ｎは２以上の整数）のワード線を連続して活性化してメモリセルをリフレッシュした後、前記スタンバイ状態にして前記行系制御回路を非活性化するリフレッシュ制御回路を備えることを特徴とするダイナミック型半導体記憶装置。
2. 前記リフレッシュ制御回路は、前記行系制御回路を、連続選択される前記Ｎ本のワード線の選択終了に同期して非活性化する、請求項１に記載のダイナミック型半導体記憶装置。
3. 前記リフレッシュ制御回路は、前記行系制御回路と共にコマンドデコーダの活性化及び非活性化を制御する請求項１又は請求項２に記載のダイナミック型半導体記憶装置。
4. 前記Ｎは４から８の間にある、請求項１乃至３のいずれか１つに記載のダイナミック型半導体記憶装置。
5. 前記リフレッシュ制御回路は、前記セルフリフレッシュモード時に、前記スタンバイ状態を解除する周期を決定するためのタイマを更に備える、請求項１乃至４のいずれか１つに記載のダイナミック型半導体記憶装置。
6. 前記ダイナミック型半導体記憶装置は、リフレッシュ動作中を示す行活性化信号と、１本のワード線のリフレッシュ終了後に生成されるリフレッシュ終了信号と、セルフリフレッシュ期間を示すセルフリフレッシュ期間信号とを生成し、
   前記タイマは、前記リフレッシュ期間信号に応答して、一定周期でリフレッシュ要求信号を生成し、
   前記リフレッシュ制御回路は、
   前記セルフリフレッシュ期間信号が前記セルフリフレッシュ期間を示している間、前記リフレッシュ要求信号と前記リフレッシュ終了信号とをカウントして、カウント値が前記Ｎになるまで選択信号を出力する選択信号出力回路と、
   前記セルフリフレッシュ期間信号と前記行活性化信号と前記選択信号とに応答して、前記行系制御回路のスタンバイとアクティブとを切り替える切替信号を生成するスタンバイ／アクティブ切替回路と、
   前記選択信号が出力されている間、前記リフレッシュ要求信号と前記リフレッシュ終了信号とを、前記Ｎ本のワード線を連続してリフレッシュさせるための内部活性化信号として生成する内部活性化回路と、
   を有する請求項５に記載のダイナミック型半導体記憶装置。
7. 前記選択信号出力回路は、
   前記リフレッシュ要求信号と前記リフレッシュ終了信号との論理和をとって、リフレッシュ論理和信号を出力するＯＲ回路と、
   前記セルフリフレッシュ期間信号が前記セルフリフレッシュ期間を示している間、前記リフレッシュ論理和信号をカウントして、前記カウント値が前記Ｎになるまで前記選択信号を出力するカウンタと、
   から構成される、請求項６に記載のダイナミック型半導体記憶装置。
8. 前記内部活性化回路は、前記選択信号と前記リフレッシュ論理和信号との論理積をとって、論理積結果信号を前記内部活性化信号として出力するＡＮＤ回路から構成される、請求項７に記載のダイナミック型半導体記憶装置。
9. 前記スタンバイ／アクティブ切替回路は、
   前記セルフリフレッシュ期間信号を反転して、反転セルフリフレッシュ期間信号を出力する第１のインバータ回路と、
   前記反転セルフリフレッシュ期間信号と前記行活性化信号と前記選択信号との論理和をとって、論理和結果信号を前記切替信号であるアクティブ信号として出力するＯＲ回路と、
   前記アクティブ信号を反転して、反転アクティブ信号を前記切替信号の相補信号として出力する第２のインバータ回路と、
   から構成される、請求項６乃至８のいずれか１つに記載のダイナミック型半導体記憶装置。
10. スタンバイ状態と活性状態を有するサブスレショルド電流低減回路を適用した行系制御回路を備えたダイナミック型半導体記憶装置のセルフリフレッシュ動作を制御するリフレッシュ制御方法であって、
    セルフリフレッシュモード時に、前記スタンバイ状態を解除して前記行系制御回路を活性化し、
    Ｎ本（Ｎは２以上の整数）のワード線を連続して活性化してメモリセルをリフレッシュした後、前記スタンバイ状態にして前記行系制御回路を非活性化する、
    リフレッシュ制御方法。
11. 前記行系制御回路の前記非活性化を、連続選択される前記Ｎ本のワード線の選択終了に同期して行う、請求項１０に記載のリフレッシュ制御方法。
12. 前記リフレッシュ制御方法は、前記行系制御回路と共にコマンドデコーダの活性化及び非活性化を制御する請求項１０又は請求項１１に記載のリフレッシュ制御方法。
13. 前記Ｎは４から８の間にある、請求項１０乃至１２のいずれか１つに記載のリフレッシュ制御方法。
14. 前記セルフリフレッシュモード時に、前記スタンバイ状態を解除する周期をタイマを用いて決定する、請求項１０乃至１３のいずれか１つに記載のリフレッシュ制御方法。

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