JP2010200216A - Ｄ級増幅器 - Google Patents

Abstract

【課題】 大きな波形歪みを発生させることなく、パワーリミットコントロールを行うことができるＤ級増幅器を提供する。
【解決手段】 誤差積分器１１０は、入力信号と帰還信号の誤差を積分し、積分値を示す積分値信号を出力する。パルス幅変調回路１３０は、積分値信号のレベルに応じたパルス幅のデジタル信号を出力する。出力バッファ１５０は、パルス幅変調回路１３０から出力されるデジタル信号に基づいて負荷を駆動する。出力バッファ１５０の出力信号は、誤差積分器１１０に帰還される。クランプ回路１２０は、積分値信号のレベルを指定されたクランプレベル以内に制限する。減衰制御部３００は、クランプ回路１２０によるクランプが行われ、Ｄ級増幅器の負荷駆動波形に一定量の歪が生じるのに応じて、減衰器１６０に誤差積分器１１０に対する入力信号の減衰を行わせる。
【選択図】図１

Description

この発明は、オーディオ機器のパワーアンプなどに好適なＤ級増幅器に関する。

Ｄ級増幅器は、入力信号に応じてパルス幅やパルスの時間密度が変調されたパルス列を生成し、このパルス列により、負荷を駆動するアンプである。このＤ級増幅器は、オーディオ機器等においてスピーカを駆動するパワーアンプとして用いられる場合が多い。特許文献１〜３には、Ｄ級増幅器として、入力信号とＤ級増幅器の出力側からの帰還信号との誤差を積分する誤差積分器と、この誤差積分器が出力する積分値信号のレベルに応じたパルス幅のパルスを発生するパルス幅変調回路とを備え、このパルス幅変調回路の出力パルスに基づいて負荷を駆動する構成のものが開示されている。

特開２００７−１２４６２４号公報 特開２００７−１２４６２５号公報 特開２００６−２６２１０４号公報

ところで、Ｄ級増幅器は、その用途によっては、負荷であるスピーカの音量調整等のために、出力パワーを所望の範囲内に制限するパワーリミットコントロール機能が求められる場合がある。従来のＤ級増幅器では、誤差積分器に対する入力信号の入力経路にクランプ回路を設け、誤差積分器に対する入力信号が所望のレベルを越えないようにクランプすることによりパワーリミットコントロール機能を実現していた。しかし、このような構成では、誤差積分器に対する入力信号がクランプ回路によりクランプされるため、Ｄ級増幅器の出力信号に大きな波形歪みが発生するという問題があった。

この発明は、以上説明した事情に鑑みてなされたものであり、出力信号波形に大きな歪みを発生させることなく、出力パワーを所望の上限値以内に制限することができるＤ級増幅器を提供することを目的とする。

この発明は、入力信号と帰還信号の誤差を積分し、積分値を示す積分値信号を出力する誤差積分器と、前記積分値信号のレベルに応じたパルス幅のデジタル信号を出力するパルス幅変調回路と、前記パルス幅変調回路から出力されるデジタル信号に基づいて負荷を駆動する出力バッファと、前記出力バッファの出力信号を前記帰還信号として前記誤差積分器に帰還させる帰還手段と、前記積分値信号のレベルを指定されたクランプレベル以内に制限するクランプを行うクランプ手段と、減衰指令に応じて前記誤差積分器に対する入力信号のレベルを減衰させる減衰手段と、前記クランプ手段により前記クランプが行われるのに応じて、前記減衰指令を前記減衰手段に供給する減衰制御手段とを具備することを特徴とするＤ級増幅器を提供する。

かかる発明によれば、クランプ手段により積分値信号のレベルがクランプレベル以内に制限されるため、Ｄ級増幅器の出力信号のパルス幅変調度の最大値をクランプレベルに応じた値にすることができ、Ｄ級増幅器の出力パワーをクランプレベルに応じた上限値以内に制限することができる。また、クランプ手段によりクランプが行われるのに応じて、減衰手段により誤差積分器に対する入力信号の減衰が行われる。従って、Ｄ級増幅器の出力信号に大きな波形歪みが発生するのを防止することができる。

この発明の一実施形態であるＤ級増幅器の構成を示す回路図である。 同実施形態における三角波信号の波形を示す図である。 同実施形態におけるパルス幅変調回路の各部の信号波形を示す図である。 同実施形態における減衰制御部の各部の信号波形を示す図である。 同実施形態におけるＤ級増幅器の各部の信号波形を示す図である。

以下、図面を参照し、この発明の実施の形態を説明する。
図１は、この発明の一実施形態であるＤ級増幅器の構成を示す回路図である。このＤ級増幅器は、入力端１０１ｐおよび１０１ｎに与えられる正逆２相のアナログ入力信号ＶＩｐおよびＶＩｎのレベルに応じてパルス幅変調された正逆２相のデジタル信号ＶＯｐおよびＶＯｎを生成し、出力端１０２ｐおよび１０２ｎから各々出力する回路である。ここで、出力端１０２ｐおよび１０２ｎ間には、フィルタおよびスピーカコイル等の負荷２００が介挿されている。また、入力端１０１ｐおよび出力端１０２ｎ間には、抵抗Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４およびＲ１５が直列に介挿され、入力端１０１ｎおよび出力端１０２ｐ間には、抵抗Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４およびＲ２５が直列に介挿されている。これらの各抵抗の抵抗値は、Ｒ１１＝Ｒ２１、Ｒ１２＝Ｒ２２、Ｒ１３＝Ｒ２３、Ｒ１４＝Ｒ２４、Ｒ１５＝Ｒ２５となっている。

誤差積分器１１０の正相入力端１１１ｐには、抵抗Ｒ１１、Ｒ１２およびＲ１３を介して正相の入力アナログ信号ＶＩｐが与えられ、誤差積分器１１０の逆相入力端１１１ｎには抵抗Ｒ２１、Ｒ２２およびＲ２３を介して逆相の入力アナログ信号ＶＩｎが与えられる。また、誤差積分器１１０の正相入力端１１１ｐには、抵抗Ｒ１５およびＲ１４を介して逆相デジタル信号ＶＯｎが帰還され、誤差積分器１１０の逆相入力端１１１ｎには、抵抗Ｒ２５およびＲ２４を介して正相デジタル信号ＶＯｐが帰還される。そして、誤差積分器１１０は、このようにして与えられる入力アナログ信号ＶＩｐおよびＶＩｎとデジタル信号ＶＯｐおよびＶＯｎとの誤差を積分して、積分結果を示す正逆２相の積分値信号ＶＤｐおよびＶＤｎを正相出力端１１２ｐおよび逆相出力端１１２ｎから各々出力する。

誤差積分器１１０に対する入力アナログ信号ＶＩｐおよびＶＩｎの入力経路において、抵抗Ｒ１２およびＲ１３の共通接続点と抵抗Ｒ２２およびＲ２３の共通接続点の間にはキャパシタＣ１０が介挿されている。このキャパシタＣ１０が設けられた入力経路は、誤差積分器１１０に入力アナログ信号ＶＩｐおよびＶＩｎが入力される過程において入力信号から高域の雑音を除去するローパスフィルタとして機能する。

また、誤差積分器１１０に対する入力アナログ信号ＶＩｐおよびＶＩｎの入力経路において、抵抗Ｒ１１およびＲ１２の共通接続点と抵抗Ｒ２１およびＲ２２の共通接続点の間には減衰器１６０が介挿されている。この減衰器１６０は、誤差積分器１１０に対する入力信号のレベルを減衰させる手段である。本実施形態における減衰器１６０は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor構造の電界効果トランジスタ）などによるスイッチである。この減衰器１６０は、減衰指令パルスＳＷが与えられることによってＯＮ状態となり、入力アナログ信号を断続的に減衰させる減衰手段として機能する。なお、減衰指令パルスＳＷを発生する手段については後述する。

誤差積分器１１０としては各種のものが考えられるが、図示の例では、差動増幅器１１３と、４個のキャパシタＣ１〜Ｃ４と２個の抵抗Ｒ１およびＲ２により構成された２次の誤差積分器１１０が用いられている。ここで、差動増幅器１１３の正相入力端（＋入力端）および逆相入力端（−入力端）は、各々誤差積分器１１０の正相入力端１１１ｐおよび逆相入力端１１１ｎとなっており、差動増幅器１１３の正相出力端（＋出力端）と逆相出力端（−出力端）は、各々誤差積分器１１０の正相出力端１１２ｐおよび逆相出力端１１２ｎとなっている。そして、差動増幅器１１３の正相入力端と逆相出力端との間には、誤差を積分するためのキャパシタＣ１およびＣ２が直列に介挿されており、これらのキャパシタの共通接続点は抵抗Ｒ１を介して接地されている。また、差動増幅器１１３の逆相入力端と正相出力端との間にも、誤差を積分するためのキャパシタＣ３およびＣ４が直列に介挿されており、これらのキャパシタの共通接続点は抵抗Ｒ２を介して接地されている。

クランプ回路１２０は、誤差積分器１１０によって出力される積分値信号ＶＤｐおよびＶＤｎの各々が予め設定された上限クランプレベルＵＬを上回り、または予め設定された下限クランプレベルＬＬを下回ることがないように、積分値信号ＶＤｐおよびＶＤｎのクランプを行う回路である。クランプレベル設定回路１２１は、例えばこのＤ級増幅器が収容された筐体に設けられた操作子（図示略）の操作により発生される外部設定信号あるいはＤ級増幅器の外部の装置から与えられる外部設定信号に応じて、クランプ回路１２０の上限クランプレベルＵＬおよび下限クランプレベルＬＬを設定する回路である。

パルス幅変調回路１３０は、誤差積分器１１０からクランプ回路１２０を介して与えられる積分値信号ＶＤｐおよびＶＤｎのレベルに応じたパルス幅を持った２相のパルスＶＯｐ’およびＶＯｎ’を発生する回路である。さらに詳述すると、パルス幅変調回路１３０は、ＶＤｐ＞ＶＤｎの場合には、レベル差ＶＤｐ−ＶＤｎに応じたパルス幅を持った負のパルスＶＯｐ’を出力し、ＶＤｎ＞ＶＤｐの場合には、レベル差ＶＤｎ−ＶＤｐに応じたパルス幅を持った負のパルスＶＯｎ’を出力する。なお、パルス幅変調回路１３０の詳細な構成例については後述する。

プリドライバ１４０は、パルス幅変調回路１３０が出力するパルスＶＯｐ’およびＶＯｎ’を出力バッファ１５０に伝達する回路であり、例えばノンインバーティングバッファである。出力バッファ１５０は、インバータ１５１とインバータ１５２とを有する。図示の通り、インバータ１５１および１５２は、ＰチャネルのＭＯＳＦＥＴおよびＮチャネルのＭＯＳＦＥＴを電源＋ＶＢおよび接地間に直列に介挿してなる周知のインバータである。ここで、インバータ１５１は、パルス幅変調回路１３０からプリドライバ１４０を介して与えられるパルスＶＯｎ’をレベル反転し、上述したデジタル信号ＶＯｎとして出力端１０２ｎから出力する。また、インバータ１５２は、パルス幅変調回路１３０からプリドライバ１４０を介して与えられるパルスＶＯｐ’をレベル反転し、上述したデジタル信号ＶＯｐとして出力端１０２ｐから出力する。

出力バッファ１５０から誤差積分器１１０へのデジタル信号ＶＯｐおよびＶＯｎの帰還経路において、抵抗Ｒ１５およびＲ１４の共通接続点と抵抗Ｒ２５およびＲ２４の共通接続点の間にはキャパシタＣ２０が介挿されている。このキャパシタＣ２０が介挿された帰還経路は、デジタル信号ＶＯｐおよびＶＯｎが誤差積分器１１０へ帰還される際に帰還信号から高域の雑音を除去するローパスフィルタとして機能する。

次にパルス幅変調回路１３０の構成例について説明する。図１に示す例では、パルス幅変調回路１３０は、三角波発生器１３１と、コンパレータ１３２および１３３と、インバータ１３４および１３５と、ＮＡＮＤゲート１３６および１３７により構成されている。図２は、三角波発生器１３１が発生する三角波信号ＴＲｐ、ＴＲｎの波形を示す図である。また、図３（ａ）および（ｂ）はパルス幅変調回路１３０の各部の信号波形を示す図であり、図３（ａ）はＶＤｐ＞ＶＤｎの場合における信号波形を、図３（ｂ）はＶＤｎ＞ＶＤｐの場合における信号波形を示すものである。

三角波発生器１３１は、図２に示すように、電圧０Ｖから所定の電圧＋ＶＰまで一定の勾配で立ち上がり、電圧＋ＶＰから電圧０Ｖまで一定の勾配で立ち下がる一定周期の三角波信号ＴＲｐを発生するとともに、この三角波信号ＴＲｐと逆相関係にある三角波信号ＴＲｎを発生する。なお、電圧＋ＶＰは、電源電圧＋ＶＢと同じ電圧でもよく、異なる電圧でもよい。

図３（ａ）および（ｂ）に示すように、コンパレータ１３２は、三角波信号ＴＲｐと積分値信号ＶＤｎとを比較し、三角波信号ＴＲｐが積分値信号ＶＤｎを越えている期間はＬレベル、それ以外の期間はＨレベルとなる信号ＶＥｎを出力する。コンパレータ１３３は、三角波信号ＴＲｐと積分値信号ＶＤｐとを比較し、三角波信号ＴＲｐが積分値信号ＶＤｐを越えている期間はＬレベル、それ以外の期間はＨレベルとなる信号ＶＥｐを出力する。インバータ１３４は、信号ＶＥｐをレベル反転した信号を出力する。インバータ１３５は、信号ＶＥｎをレベル反転した信号を出力する。

ＮＡＮＤゲート１３６は、信号ＶＥｎとインバータ１３４の出力信号との論理積をとることにより、上述したパルスＶＯｎ’を出力する。ここで、信号ＶＥｎは三角波信号ＴＲｐが積分値信号ＶＤｎを越えていない期間にＨレベルとなり、インバータ１３４の出力信号は三角波信号ＴＲｐが積分値信号ＶＤｐを越えている期間にＨレベルとなる。従って、ＮＡＮＤゲート１３６は、図３（ｂ）に示すように、ＶＤｎ＞ＶＤｐである場合において、三角波信号ＴＲｐの信号値がＶＤｎとＶＤｐとの間にある期間だけＬレベルとなる負のパルスＶＯｎ’を出力する。すなわち、ＮＡＮＤゲート１３６は、ＶＤｎ＞ＶＤｐである場合において、レベル差ＶＤｎ−ＶＤｐに比例したパルス幅のパルスＶＯｎ’を出力する。

また、ＮＡＮＤゲート１３７は、信号ＶＥｐとインバータ１３５の出力信号との論理積をとることにより、上述したパルスＶＯｐ’を出力する。ここで、信号ＶＥｐは三角波信号ＴＲｐが積分値信号ＶＤｐを越えていない期間にＨレベルとなり、インバータ１３５の出力信号は三角波信号ＴＲｐが積分値信号ＶＤｎを越えている期間にＨレベルとなる。従って、ＮＡＮＤゲート１３７は、図３（ａ）に示すように、ＶＤｐ＞ＶＤｎである場合において、三角波信号ＴＲｐの信号値がＶＤｎとＶＤｐとの間にある期間だけＬレベルとなる負のパルスＶＯｐ’を出力する。すなわち、ＮＡＮＤゲート１３７は、ＶＤｐ＞ＶＤｎである場合において、レベル差ＶＤｐ−ＶＤｎに比例したパルス幅のパルスＶＯｐ’を出力する。
以上がパルス幅変調回路１３０の詳細である。

次に減衰制御部３００について説明する。この減衰制御部３００は、クランプ回路１２０によって積分値信号ＶＤｐおよびＶＤｎのクランプが行われるのに応じて、上述した減衰指令パルスＳＷを発生して減衰器１６０に供給し、誤差積分器１１０に対する入力信号を減衰させる制御を行う回路である。図４はこの減衰制御部３００の各部の信号波形を示す図である。

この減衰制御部３００は、歪検出部３１０と減衰指令発生部３２０に大別することができる。歪検出部３１０は、誤差積分器１１０の正相入力端１１１ｐの入力レベルＶ１と逆相入力端１１１ｎの入力レベルＶ２とに基づき、クランプ回路１２０によって積分値信号ＶＤｐまたはＶＤｎのクランプが行われたことにより一定量の歪みがＤ級増幅器からフィルタおよび負荷２００への出力波形（以下、負荷駆動波形という）に発生したか否かを検出する回路である。この歪検出部３１０による歪検出の原理は次の通りである。

まず、クランプ回路１２０による積分値信号ＶＤｐおよびＶＤｎのクランプが行われていない状態では、誤差積分器１１０に対する入力信号に見合ったレベルの帰還信号が出力端１０２ｎおよび１０２ｐ側から誤差積分器１１０の入力側に帰還されるため、誤差積分器１１０は正相入力端１１１ｐの入力レベルＶ１と逆相入力端１１１ｎの入力レベルＶ２を同一の電圧に維持した状態で動作する。さらに詳述すると、入力信号ＶＩｐおよびＶＩｎが誤差積分器１１０の動作点である基準レベルＶＲＥＦにあるとき、誤差積分器１１０の正相入力端１１１ｐの入力レベルＶ１は、電圧ＶＩｐ（＝ＶＲＥＦ）と接地状態である電圧ＶＯｎ（＝０Ｖ）との差電圧（＝ＶＲＥＦ）を抵抗Ｒ１１、Ｒ１２およびＲ１３と抵抗Ｒ１４およびＲ１５とにより分圧した電圧｛（Ｒ１４＋Ｒ１５）／（Ｒ１１＋Ｒ１２＋Ｒ１３＋Ｒ１４＋Ｒ１５）｝ＶＲＥＦとなる。同様に、誤差積分器１１０の逆相入力端１１１ｎの入力レベルＶ２は、電圧ＶＩｎ（＝ＶＲＥＦ）と接地状態である電圧ＶＯｐ（＝０Ｖ）との差電圧（＝ＶＲＥＦ）を抵抗Ｒ２１、Ｒ２２およびＲ２３と抵抗Ｒ２４およびＲ２５とにより分圧した電圧｛（Ｒ２４＋Ｒ２５）／（Ｒ２１＋Ｒ２２＋Ｒ２３＋Ｒ２４＋Ｒ２５）｝ＶＲＥＦ＝｛（Ｒ１４＋Ｒ１５）／（Ｒ１１＋Ｒ１２＋Ｒ１３＋Ｒ１４＋Ｒ１５）｝ＶＲＥＦ＝Ｖ１となる。そして、入力信号ＶＩｐおよびＶＩｎが基準レベルＶＲＥＦを中心に互いに逆相となるように振動し、かつ、入力信号ＶＩｐおよびＶＩｎの振幅が小さくて積分値信号ＶＤｐおよびＶＤｎのクランプが行われない状態では、誤差積分器１１０の入力レベルＶ１およびＶ２は、図４に示すように、互いに同じレベルを維持しながら、電圧｛（Ｒ１４＋Ｒ１５）／（Ｒ１１＋Ｒ１２＋Ｒ１３＋Ｒ１４＋Ｒ１５）｝ＶＲＥＦから高電位方向に入力信号ＶＩｐおよびＶＩｎの振幅に応じた電圧だけ振動する。

しかし、クランプ回路１２０により積分値信号ＶＤｐまたはＶＤｎのクランプが行われると、誤差積分器１１０に対する入力信号に見合ったレベルの帰還信号が誤差積分器１１０の入力側に帰還されず、帰還信号に対して入力信号のレベルが過剰になる。このため、クランプ回路１２０によるクランプが行われる度に、図４に示すように、入力レベルＶ１と入力レベルＶ２との間にクランプにより生じる負荷駆動波形の歪量に応じたレベル差が発生する。

そこで、歪検出部３１０は、この入力レベルＶ１と入力レベルＶ２との間のレベル差が一定の閾値を越えた場合に、クランプ回路１２０によるクランプが行われて負荷駆動波形に一定量の歪が生じた旨の歪検出信号Ｃｄｅｔを出力するのである。

本実施形態では、歪検出部３１０は、コンパレータ３１１および３１２と、ＯＲゲート３１３とにより構成されている。ここで、コンパレータ３１１および３１２は、正相入力端と逆相入力端との間に上記閾値に相当するオフセット電圧Ｖｏｆｓを有している。そして、コンパレータ３１１は、正相入力端に電圧Ｖ１が逆相入力端に電圧Ｖ２が与えられており、正相入力端の電圧Ｖ１が逆相入力端の電圧Ｖ２よりもオフセット電圧Ｖｏｆｓ以上高いときにＨレベルの信号を出力する。また、コンパレータ３１２は、正相入力端に電圧Ｖ２が逆相入力端に電圧Ｖ１が与えられており、正相入力端の電圧Ｖ２が逆相入力端の電圧Ｖ１よりもオフセット電圧Ｖｏｆｓ以上高いときにＨレベルの信号を出力する。そして、ＯＲゲート３１３は、コンパレータ３１１の出力信号またはコンパレータ３１２の出力信号がＨレベルのとき、すなわち、クランプ回路１２０による積分値信号ＶＤｐまたはＶＤｎのクランプが行われて負荷駆動波形に一定量の歪が生じて、図４に示すように、｜Ｖ１−Ｖ２｜がオフセット電圧Ｖｏｆｓを越えたときに、歪検出信号ＣｄｅｔをＨレベル（アクティブレベル）とする。

減衰指令発生部３２０は、電源＋ＶＢおよび接地間に直列に介挿された定電流源３２１、スイッチ３２２およびキャパシタＣ３０と、キャパシタＣ３０に並列接続された抵抗Ｒ３０と、コンパレータ３２３および３２４と、ローアクティブＯＲゲート３２５とにより構成されている。スイッチ３２２には、歪検出信号Ｃｄｅｔが与えられる。ここで、歪検出信号ＣｄｅｔがＨレベルのときには、スイッチ３２２がＯＮとなり、定電流源３２１の出力電流によりキャパシタＣ３０の充電が行われる。また、抵抗Ｒ３０は、キャパシタＣ３０に充電された電荷を放電させる。コンパレータ３２３は、正相入力端に三角波信号ＴＲｐが、逆相入力端にキャパシタＣ３０の電圧ＶＣ１が与えられ、三角波信号ＴＲｐがキャパシタＣ３０の電圧ＶＣ１を下回っている期間、Ｌレベルの信号をローアクティブＯＲゲート３２５に出力する。また、コンパレータ３２４は、正相入力端に三角波信号ＴＲｎが、逆相入力端にキャパシタＣ３０の電圧ＶＣ１が与えられ、三角波信号ＴＲｎがキャパシタＣ３０の電圧ＶＣ１を下回っている期間、Ｌレベルの信号をローアクティブＯＲゲート３２５に出力する。従って、ローアクティブＯＲゲート３２５は、図４に示すように、三角波信号ＴＲｐがキャパシタＣ３０の電圧ＶＣ１を下回っている期間および三角波信号ＴＲｎがキャパシタＣ３０の電圧ＶＣ１を下回っている期間の各期間において、Ｈレベルとなる減衰指令パルスＳＷを発生し、この減衰指令パルスＳＷを減衰器１６０に与え、スイッチである減衰器１６０をＯＮにする。
以上が本実施形態によるＤ級増幅器の構成の詳細である。

次に本実施形態の動作を説明する。図５（ａ）および（ｂ）はＤ級増幅器の各部の信号波形を示す図である。上述した通り、誤差積分器１１０は、入力アナログ信号と出力デジタル信号との誤差を積分する。このため、クランプ回路１２０によるクランプが行われない場合には、誤差積分器１１０から得られる積分値信号ＶＤｐおよびＶＤｎは、入力アナログ信号ＶＩｐおよびＶＩｎの波形に対して出力デジタル信号に相当するリップルが重畳したような波形となる。

図５（ａ）に示す例では、入力アナログ信号ＶＩｐおよびＶＩｎのレベルが低いため、積分値信号ＶＤｐおよびＶＤｎは、下限クランプレベルＬＬと上限クランプレベルＵＬの間の範囲内にあり、クランプ回路１２０による積分値信号ＶＤｐおよびＶＤｎのクランプは行われていない。パルス幅変調回路１３０では、この積分値信号ＶＤｐおよびＶＤｎと三角波信号ＴＲｐとの比較が行われ、ＶＤｐ＞ＶＤｎである期間は、デジタル信号ＶＯｐとしてＶＤｐ−ＶＤｎに応じたパルス幅の正のパルスが出力され、デジタル信号ＶＯｎは継続的にＬレベルとされる。また、ＶＤｎ＞ＶＤｐである期間は、デジタル信号ＶＯｎとしてＶＤｎ−ＶＤｐに応じたパルス幅の正のパルスが発生され、デジタル信号ＶＯｐは継続的にＬレベルとされる。

クランプ回路１２０による積分値信号ＶＤｐおよびＶＤｎのクランプが行われない状態では、入力アナログ信号ＶＩｐおよびＶＩｎのレベルに応じたパルス幅のデジタル信号ＶＯｐおよびＶＯｎが得られるため、誤差積分器１１０では、入力信号と帰還信号との釣り合いが保たれ、誤差積分器１１０は、正相入力端のレベルＶ１および逆相入力端のレベルＶ２を同一レベルに維持して動作する。この状態では、歪検出部３１０では歪検出信号ＣｄｅｔがＬレベルとなり、減衰指令発生部３２０では、キャパシタＣ３０の電圧ＶＣ１が０Ｖとなるため、減衰指令パルスＳＷは発生されない。このため、減衰器１６０の両端に現れるアナログ信号ＶＩｐ’およびＶＩｎ’の波形は、入力アナログ信号ＶＩｐおよびＶＩｎに対して所定の係数を乗算した相似波形となる。

しかし、入力アナログ信号ＶＩｐおよびＶＩｎのレベルが高くなると、誤差積分器１１０が出力する積分値信号ＶＤｐおよびＶＤｎは、やがてクランプレベルＬＬおよびＵＬに到達し、図５（ｂ）に例示するように、クランプ回路１２０による積分値信号ＶＤｐおよびＶＤｎのクランプが行われる。このクランプ回路１２０による積分値信号ＶＤｐおよびＶＤｎのクランプが行われると、誤差積分器１１０では、帰還信号に対して入力信号が過剰な状態となり、正相入力端のレベルＶ１および逆相入力端のレベルＶ２との間にレベル差が発生する。そして、クランプ回路１２０によるクランプが行われてレベル差｜Ｖ１−Ｖ２｜がオフセット電圧Ｖｏｆｓを越える度に、歪検出部３１０では歪検出信号ＣｄｅｔがＨレベルとなり、減衰指令発生部３２０では、キャパシタＣ３０の電圧ＶＣ１が上昇し、三角波信号ＴＲｐおよびＴＲｎの各ピーク点に同期して減衰指令パルスＳＷが発生される。この結果、減衰器１６０の両端におけるアナログ信号ＶＩｐ’およびＶＩｎ’は、減衰指令パルスＳＷがＬレベルの期間は、元の入力アナログ信号ＶＩｐおよびＶＩｎに対応した信号値、減衰指令信号ＳＷがＨレベルの期間は０Ｖとなり、図示のように、一定時間間隔で間引きを行った波形となる。従って、誤差積分器１１０に対して実質的に入力されるアナログ信号が減衰し、一定の歪量になるように積分値信号ＶＤｐおよびＶＤｎが縮小される。

さらに詳述すると、入力アナログ信号ＶＩｐおよびＶＩｎの振幅が大きくなり、積分値信号ＶＤｐおよびＶＤｎの振幅を下限クランプレベルＬＬから上限クランプレベルＵＬまでの範囲内に制限するクランプ動作が行われる状況では、入力アナログ信号ＶＩｐおよびＶＩｎの振幅が大きくなる程、減衰指令パルスＳＷのパルス幅を大きくして間引き率を大きくし、Ｄ級増幅器全体としての利得を低下させる、いわば負帰還制御が行われる。このような負帰還制御が働く結果、出力デジタル信号ＶＯｐおよびＶＯｎのパルス幅変調度がある上限値以内に収まるように、Ｄ級増幅器全体としての利得が最適値に調整される。この出力デジタル信号ＶＯｐおよびＶＯｎのパルス幅変調度の上限値は、下限クランプレベルＬＬおよび上限クランプレベルＵＬに依存する。何故ならば、本実施形態によるＤ級増幅器では、誤差積分器１１０が出力する積分値信号ＶＤｐおよびＶＤｎのレベルに応じて出力デジタル信号ＶＯｐおよびＶＯｎのパルス幅変調度が決定される一方、この積分値信号ＶＤｐおよびＶＤｎが下限クランプレベルＬＬから上限クランプレベルＵＬまでの範囲を越えようとするときに積分値信号ＶＤｐおよびＶＤｎのクランプが行われ、間引きのための減衰指令パルスＳＷが発生され、積分値信号ＶＤｐおよびＶＤｎのレベルの増加並びにこれに伴うパルス幅変調度の増加が抑えられるからである。

本実施形態においてクランプに対する応答特性は、キャパシタＣ３０の容量値および抵抗Ｒ３０の抵抗値により調整可能である。クランプの発生に対し、短い時間で減衰指令パルスＳＷを発生させる必要があるときは、キャパシタＣ３０の容量値を小さくすればよい。また、クランプ状態でなくなった後、減衰指令パルスＳＷが停止されるまでの時間を長くする必要があるときは、抵抗Ｒ３０の抵抗値を大きくすればよい。

以上説明したように、本実施形態によれば、誤差積分器１１０が出力する積分値信号ＶＤｐおよびＶＤｎが下限クランプレベルＬＬおよび上限クランプレベルＵＬの範囲を越えようとすると、積分値信号ＶＤｐおよびＶＤｎのクランプが行われ、このクランプが行われるのに応じて、誤差積分器１１０に入力されるアナログ信号を時間軸上において断続的に間引く動作が行われ、Ｄ級増幅器のゲインが下げられる。この場合、誤差積分器１１０に入力されるアナログ信号は、断続的に間引かれ、Ｄ級増幅器の出力デジタル信号ＶＯｐおよびＶＯｎの最大パルス幅変調度を所望の値とし、出力パワーを所望の範囲内に制限することができる。

また、本実施形態では、積分値信号ＶＤｐおよびＶＤｎのクランプを行うことにより最大パルス幅変調度の制限を行うので、最大パルス幅変調度を精度よく制限することができるという利点がある。ここで、最大パルス幅変調度を制限するための手段として、誤差積分器１１０の入力側の信号、例えばキャパシタＣ１０の両端の信号をクランプする手段が考えられる。しかし、本実施形態では、減衰器１６０としてスイッチを使用し、このスイッチをＯＮ／ＯＦＦすることにより誤差積分器１１０に対する入力信号を減衰させる構成を採用しているため、キャパシタＣ１０の両端の信号にはスイッチである減衰器１６０のＯＮ／ＯＦＦ切り換えに伴うノイズが重畳する。しかも、このノイズの振幅は、減衰指令パルスＳＷのパルス幅と入力信号振幅に依存して変化する。このため、キャパシタＣ１０の両端の信号をクランプしたとしても、精度のよいクランプを行うことができず、誤差積分器１１０に対する入力信号に与える減衰量を正確に制御することができない。これに対し、本実施形態では、積分値信号ＶＤｐおよびＶＤｎのクランプを行うことにより最大パルス幅変調度の制限を行う。ここで、積分値信号ＶＤｐおよびＶＤｎには、Ｄ級増幅器の出力デジタル信号ＶＯｐおよびＶＯｎの帰還に伴うリップルが重畳されるが、このリップルの振幅は比較的小さく、また、減衰指令パルスＳＷのパルス幅に依存しない。従って、本実施形態によれば、最大パルス幅変調度をクランプレベルに応じた値に精度よく制限することができる。

＜他の実施形態＞
以上、この発明の実施形態を説明したが、この発明には、他にも各種の実施形態が考えられる。例えば次の通りである。

（１）上記実施形態では、この発明を差動構成の平衡型のＤ級増幅器に適用した例を挙げたが、この発明は差動構成でない非平衡型のＤ級増幅器にも勿論適用可能である。

（２）上記実施形態では、誤差積分器１１０の正相入力端と逆相入力端のレベル差に基づいてクランプ回路１２０によるクランプを検出したが、他の方法によりクランプの検出を行ってもよい。例えばクランプ回路１２０として、２個のダイオードのカソードを積分値信号ＶＤｐおよびＶＤｎが出力される各信号線に接続し、両ダイオードのアノードを下限クランプレベルＬＬよりダイオードの順方向電圧分だけ高い電圧を出力する定電圧源に接続するとともに、別の２個のダイオードのアノードを積分値信号ＶＤｐおよびＶＤｎが出力される各信号線に接続し、両ダイオードのカソードを上限クランプレベルＵＬよりダイオードの順方向電圧分だけ低い電圧を出力する定電圧源に接続した構成のものが考えられる。このような構成のクランプ回路１２０では、積分値信号ＶＤｐおよびＶＤｎが下限クランプレベルＬＬから上限クランプレベルＵＬまでの範囲を越えてクランプが行われるとき、ダイオードを介して定電圧源に電流が流れる。この電流を検出することにより、クランプ回路１２０によるクランプを検出するようにしてもよい。

（３）減衰指令発生部３２０におけるキャパシタＣ３０の容量値、抵抗Ｒ３０の抵抗値、定電流源３２１の電流値、または歪検出部３１０におけるコンパレータ３１１および３１２のオフセット電圧Ｖｏｆｓを操作子の操作等により調整可能な構成としてもよい。この構成によれば、操作子の操作等により、減衰指令パルスＳＷの出力を開始させるときの積分値信号ＶＤｐおよびＶＤｎのクランプの度合い（例えば積分値信号ＶＤｐおよびＶＤｎがクランプレベルを維持する時間）を制御することができ、Ｄ級増幅器の出力信号の波形歪みをどの程度まで許容するかを制御することが可能になる。

１１０……誤差積分器、１２０……クランプ回路、１２１……クランプレベル設定回路、１３０……パルス幅変調回路、１４０……プリドライバ、１５０……出力バッファ、２００……フィルタおよび負荷、３００……減衰制御部、３１０……歪検出部、３２０……減衰指令発生部、１６０……減衰器。

Claims (3)

1. 入力信号と帰還信号の誤差を積分し、積分値を示す積分値信号を出力する誤差積分器と、
   前記積分値信号のレベルに応じたパルス幅のデジタル信号を出力するパルス幅変調回路と、
   前記パルス幅変調回路から出力されるデジタル信号に基づいて負荷を駆動する出力バッファと、
   前記出力バッファの出力信号を前記帰還信号として前記誤差積分器に帰還させる帰還手段と、
   前記積分値信号のレベルを指定されたクランプレベル以内に制限するクランプを行うクランプ手段と、
   減衰指令に応じて前記誤差積分器に対する入力信号のレベルを減衰させる減衰手段と、
   前記クランプ手段により前記クランプが行われるのに応じて、前記減衰指令を前記減衰手段に供給する減衰制御手段と
   を具備することを特徴とするＤ級増幅器。
2. 前記パルス幅変調回路は、周期信号である三角波信号と前記積分値信号との比較することにより前記積分値信号のレベルに応じたパルス幅のデジタル信号を出力するものであり、
   前記減衰手段は、前記誤差積分器に対する入力信号の供給／遮断を切り換えるスイッチであり、
   前記減衰制御手段は、前記クランプ手段により前記クランプが行われるのに応じて、前記誤差積分器に対する入力信号の遮断を行わせる前記減衰指令を前記減衰手段に供給することを特徴とする請求項１に記載のＤ級増幅器。
3. 前記減衰制御手段は、前記クランプ手段によるクランプが行われることにより前記出力バッファによる負荷の駆動波形に一定量の歪が発生するのに応じて、前記減衰指令を前記減衰手段に供給することを特徴とする請求項１または２に記載のＤ級増幅器。

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