JP2010239143A - 薄膜トランジスタ，および薄膜トランジスタを具備した平板ディスプレイ装置 - Google Patents

Abstract

【課題】漏れ電流が減り，かつ隣接薄膜トランジスタとのクロストークが防止される薄膜トランジスタ，および薄膜トランジスタを具備した平板ディスプレイ装置を提供する。
【解決手段】基板１１と，基板１１上部に配置されるゲート電極１２と，ゲート電極１２と絶縁され，互いに所定の間隔をおいて，対向配置されるソース電極１４１およびドレイン電極１４２と，ゲート電極１２と絶縁され，ソース電極１４１およびドレイン電極１４２の各々に接して，少なくともソース電極とドレイン電極との間の領域と隣接した薄膜トランジスタとを区別する溝１６を備える半導体層１５とを具備し，溝１６の第１溝は，ソース電極のドレイン電極側のエッジ領域以外の残余領域およびドレイン電極のソース電極側のエッジ領域以外の残余領域に対応する半導体層に形成され，第１溝は，ソース電極の残余領域およびドレイン電極の残余領域に同一または大きく形成される。
【選択図】図１

Description

本発明は，薄膜トランジスタ，および薄膜トランジスタを具備した平板ディスプレイ装置に係り，さらに詳細には，漏れ電流を減少でき，かつ隣接する薄膜トランジスタとのクロストークを防止する薄膜トランジスタ，および薄膜トランジスタを具備した平板ディスプレイ装置に関する。

液晶ディスプレイ素子，有機電界発光ディスプレイ素子または無機電界発光ディスプレイ素子などの平板ディスプレイ装置に使われる薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）は，各画素の動作を制御するスイッチング素子，または画素を駆動させる駆動素子として使われる。

薄膜トランジスタは，ソース電極，ドレイン電極，半導体層およびゲート電極を具備する。ソース電極およびドレイン電極は，互いに所定の間隔をおいて配置される。半導体層は，ソース電極およびドレイン電極間に形成されたチャンネル領域に接するように形成される。ゲート電極は，ソース電極，ドレイン電極および半導体層と絶縁される。

このような構造の薄膜トランジスタがアレイ状に具現される場合，各々薄膜トランジスタは，独立したスイッチング素子として作動する。このとき，隣接する薄膜トランジスタ間のクロストークを防止するために，半導体層をパターニングするのが望ましい。従って，従来のシリコン薄膜トランジスタを用いる場合には，フォトリソグラフィ法などを利用し，シリコンから形成された半導体層をパターニングしている。

一方，最近，柔軟性を備えるフレキシブルなディスプレイ装置についての研究が活発になるに伴って，従来のガラス材の基板とは異なって，プラスチック材の基板を利用しようとする試みが行われている。この場合，プラスチック材の基板は，高温工程を経ることができないので，従来のシリコン薄膜トランジスタを利用し難いという問題点があった。

従って，低温で薄膜トランジスタをプラスチック材の基板に形成するための方法が提案されている。特に，低温工程が可能な有機薄膜トランジスタ，すなわち有機物で半導体層を形成した薄膜トランジスタについての研究が活発に行われている。

しかし，上記のようにプラスチック材の基板に有機薄膜トランジスタを形成する場合には，従来のフォトリソグラフィ法を利用して有機半導体層をパターニングすることができないという問題点があった。すなわち，従来の湿式エッチング工程または乾式エッチング工程を利用した方法を使用すると，有機半導体層が損傷されて使用できなくなるという問題点があった。また，従来の薄膜トランジスタでは，漏れ電流および隣接する薄膜トランジスタ間のクロストークが発生するという問題点があった。

そこで，本発明は，このような問題に鑑みてなされたもので，その目的とするところは，有機半導体層の損傷を防止し，漏れ電流を減少でき，かつ隣接する薄膜トランジスタとのクロストークを防止することができる薄膜トランジスタ，および薄膜トランジスタを具備した平板ディスプレイ装置を提供することにある。

上記課題を解決するために，本発明の第１の観点によれば，基板と，基板上部に配置されるゲート電極と，ゲート電極と絶縁され，互いに所定の間隔をおいて，対向配置されるソース電極およびドレイン電極と，ゲート電極と絶縁され，ソース電極およびドレイン電極の各々に接して，少なくともソース電極とドレイン電極との間の領域と隣接する薄膜トランジスタとを区別する溝を備える半導体層とを具備し，溝は，半導体層において，ソース電極のドレイン電極側のエッジ領域以外の残余領域およびドレイン電極のソース電極側のエッジ領域以外の残余領域に対応する領域に形成される第１溝を少なくとも備え，第１溝は，ソース電極の残余領域およびドレイン電極の残余領域に同一または大きくなるように形成される薄膜トランジスタが提供される。

本発明によれば，半導体層のソース電極およびドレイン電極に対応する領域において，ソース電極とドレイン電極とが対向するエッジ領域以外の領域に，溝を形成する。従って，ソース電極上およびドレイン電極上において，互いに対向するエッジ領域以外の残余領域上に半導体層が配置されないので，ソース電極およびドレイン電極間の電気信号の伝達を維持しながら，ソース電極上およびドレイン電極上の残余領域に配置される半導体層で発生する漏れ電流を防止できる。さらに，隣接する薄膜トランジスタ間で発生するクロストークを防止できる。

ソース電極に電気的に接続されるソース配線がさらに含まれてもよく，第１溝は，少なくとも半導体層のソース配線に対応する領域に形成され，第１溝は，ソース配線の領域に同一または大きくなるように形成されてよい。

ドレイン電極に電気的に接続されるドレイン配線がさらに含まれてもよく，第１溝は，少なくとも半導体層のドレイン配線に対応する領域に形成され，第１溝は，ドレイン配線の領域に同一または大きくなるように形成されてよい。

溝は，ソース電極およびドレイン電極を間において，第１溝と交差する方向に形成される第２溝をさらに備えることができ，第１溝および第２溝は，閉曲線を構成することができる。

第１溝は，少なくとも一対の平行線を構成することができる。

溝の深さは，半導体層の厚さ以下であってよい。

溝の深さは，半導体層の厚さ以上であってよい。

半導体層，ソース電極およびドレイン電極をゲート電極と絶縁させる絶縁膜をさらに具備することができる。

半導体層は，有機半導体層であってよい。

上記課題を解決するために，本発明の第２の観点によれば，基板と，基板上部に配置されるゲート電極と，ゲート電極に電気的に接続されるゲート配線と，ゲート電極と絶縁され，互いに所定の間隔をおいて，対向配置されるソース電極およびドレイン電極と，ゲート電極と絶縁され，ソース電極およびドレイン電極の各々に接して，少なくともソース電極とドレイン電極との間の領域と隣接する薄膜トランジスタとを区別する溝を備える半導体層とを具備し，溝は，少なくとも半導体層のゲート配線に対応する領域に形成される薄膜トランジスタが提供される。

少なくとも半導体層のゲート配線に対応する領域において，溝は，ゲート配線の領域に同一または大きくなるように形成されてよい。

本発明によれば，半導体層のゲート配線に対応する領域に溝を形成し，溝をゲート配線の領域に同一または大きくすることにより，ゲート配線に沿って発生する漏れ電流および隣接する薄膜トランジスタ間で発生するクロストークを防止できる。

溝は，閉曲線を構成することができる。

溝は，少なくとも一対の平行線を構成することができる。

溝の深さは，半導体層の厚さ以下であってよい。

溝の深さは，半導体層の厚さ以上であってよい。

半導体層，ソース電極およびドレイン電極をゲート電極と絶縁させる絶縁膜をさらに具備することができる。

半導体層は，有機半導体層であってよい。

上記課題を解決するために，本発明の第３の観点によれば，基板と，基板上部に配置されるゲート電極と，ゲート電極と絶縁され，互いに所定の間隔をおいて，対向配置されるソース電極およびドレイン電極と，ゲート電極と絶縁され，ソース電極およびドレイン電極の各々に接して，少なくともソース電極とドレイン電極との間の領域と隣接する薄膜トランジスタとを区別する溝を備える半導体層とを具備し，溝の幅は，半導体層の上部または下部に配置される配線の幅より大きい薄膜トランジスタが提供される。

上記課題を解決するために，本発明の第４の観点によれば，上記の構造を備える薄膜トランジスタを具備する平板ディスプレイ装置が提供される。

以上説明したように本発明によれば，レーザビームにより簡単に形成される溝によって，互いに隣接する薄膜トランジスタを区別するというパターニング効果を得ることができ，湿式エッチング工程または乾式エッチング工程を利用する段階を経ないため，有機半導体層などの損傷を防止できる。また，溝だけでクロストークが防止されるという効果を得ることができるので，ソース電極とドレイン電極とを連結する半導体層領域以外の半導体層全体をエッチングする必要がなくなることにより，工程時間が短縮され，かつ効率性を向上させることができる。さらに，半導体層のソース電極またはドレイン電極に対応する領域に形成される溝の幅をソース電極またはドレイン電極の幅に同一または大きくすることにより，漏れ電流などを防止できる。

本発明の第１実施形態に係る薄膜トランジスタを概略的に示す断面図である。 図１の薄膜トランジスタを概略的に示す平面図である。 図１の薄膜トランジスタに対する比較例の薄膜トランジスタを概略的に示す断面図である。 図３の薄膜トランジスタを概略的に示す平面図である。 本発明の第２実施形態に係る薄膜トランジスタを概略的に示す平面図である。 本発明の第２実施形態に係る薄膜トランジスタを概略的に示す平面図である。 本発明の第２実施形態に係る薄膜トランジスタを概略的に示す平面図である。 本発明の第３実施形態に係る薄膜トランジスタを製造するために使われるフォトマスクを概略的に示す平面図である。 図８をＩＸ−ＩＸ線に沿って切断した断面図である。 図８のフォトマスクを使用して製造される薄膜トランジスタを概略的に示す平面図である。 本発明の第４実施形態に係る薄膜トランジスタを概略的に示す断面図である。 本発明の第５実施形態に係る薄膜トランジスタを概略的に示す断面図である。 本発明の第６実施形態に係る薄膜トランジスタを概略的に示す平面図である。 本発明の第７実施形態に係る薄膜トランジスタを概略的に示す平面図である。 本発明の第８実施形態に係る薄膜トランジスタを概略的に示す断面図である。

以下に添付図面を参照しながら，本発明の好適な実施の形態について詳細に説明する。なお，本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。

（第１実施形態）
図１は，本発明の第１実施形態に係る薄膜トランジスタを概略的に示す断面図である。図２は，図１の薄膜トランジスタを概略的に示す平面図である。

図１を参照すると，本発明の実施形態の薄膜トランジスタ１０は，基板１１上に形成される。基板１１は，ガラス材，金属材およびプラスチック材など多様な材質で形成される。

薄膜トランジスタ１０は，ゲート電極１２，ソース電極１４１，ドレイン電極１４２，半導体層１５を具備する。ゲート電極１２は，基板１１の上部に形成される。ソース電極１４１およびドレイン電極１４２は，ゲート電極１２の上部に形成され，ゲート電極１２と絶縁されて，互いに所定の間隔をおいて，対向配置される。そして，半導体層１５は，ゲート電極１２と絶縁されて，ゲート電極１２の上部でソース電極１４１およびドレイン電極１４２の各々に接するように配置される。つまり，半導体層１５は，ソース電極１４１およびドレイン電極１４２間に形成されるチャンネル領域に接するように形成される。また，半導体層１５は，少なくともソース電極１４１およびドレイン電極１４２間の領域（チャンネル領域）と隣接する薄膜トランジスタとを区別する溝１６を具備する。

図２では，溝１６は，ｘ方向沿って形成される溝１６ａとｙ方向に沿って形成される溝１６ｂとに区分されて図示されており，便宜上，溝１６ａと溝１６ｂとが交差する領域でも，溝１６ａおよび溝１６ｂの各々を図示する。このとき，ソース電極１４１およびドレイン電極１４２，および半導体層１５をゲート電極１２と絶縁させるための絶縁膜１３が，半導体層１５，ソース電極１４１およびドレイン電極１４２とゲート電極１２との間にさらに具備される。本発明の実施形態では，溝１６ｂは，第１溝に相当し，溝１６ａは，第２溝に相当する。

半導体層１５は，多様な無機半導体物質または有機半導体物質から形成可能である。半導体層１５が無機半導体物質から形成される場合には，半導体層１５は，ＣｄＳ，ＧａＳ，ＺｎＳ，ＣｄＳｅ，ＣａＳｅ，ＺｎＳｅ，ＣｄＴｅ，ＳｉＣまたはＳｉなどで形成されてよい。

半導体層１５が有機半導体物質から形成される場合には，半導体層１５は，高分子半導体物質または低分子半導体物質で形成されてよい。半導体層１５に用いられる高分子半導体物質は，ポリチオフェンおよびポリチオフェン誘導体，ポリパラフェニレンビニレンおよびポリパラフェニレンビニレン誘導体，ポリパラフェニレンおよびポリパラフェニレン誘導体，ポリフルオレンおよびポリフルオレン誘導体，ポリチオフェンビニレンおよびポリチオフェンビニレン誘導体，ポリチオフェン−ヘテロ環芳香族共重合体およびポリチオフェン−ヘテロ環芳香族共重合体の誘導体などがある。半導体層１５に用いられる低分子半導体物質は，ペンタセン，テトラセン，ナフタレンのオリゴアセンおよびそれらの誘導体，α−６−チオフェン，α−５−チオフェンのオリゴチオフェンおよびそれらの誘導体，金属含有または金属非含有のフタロシアニンおよびそれらの誘導体，ピロメリット酸ニ無水物またはピロメリット酸ジイミドおよびそれらの誘導体，ペリレンテトラカルボン酸ニ無水物またはペリレンテトラカルボン酸ジイミドおよびそれらの誘導体などがある。有機半導体物質を用いて半導体層１５を形成する場合，ディーピングまたはスピンコーティングなどのような多様な方法を利用できる。

上記のような構造において，半導体層１５には，ゲート電極１２に印加される信号によってチャンネルが形成され，このチャンネルを介してソース電極１４１およびドレイン電極１４２間に電気信号が伝達される。この場合，隣接する薄膜トランジスタ間にクロストークが発生する。従って，クロストークを防止するための手段として，半導体層１５に溝１６を形成する。溝１６は，ゲート電極１２に信号が印加されて半導体層１５にチャンネルが形成されるとき，少なくとも当該チャンネルを隣接する薄膜トランジスタと区別するパターニング効果をもたらす。図１および図２では，溝１６ａは，ｘ方向に沿って延長して形成される互いに平行な略二直線の形状で構成され，溝１６ｂは，ｙ方向に沿って延長して形成される互いに平行な略二直線の形状で構成される。これによって，ゲート電極１２に信号が印加されることによって発生するチャンネルが隣接する薄膜トランジスタと区別されるようになる。ここで，チャンネルと隣接する薄膜トランジスタを溝１６で区別するということは，チャンネルによってソース電極１４１およびドレイン電極１４２間に伝達される電気信号が，隣接する薄膜トランジスタに伝達されることを溝１６によって防止するということである。

溝１６を半導体層１５に形成するために，多様な方法を利用することができるが，半導体層１５にレーザビームを照射して，半導体層１５の一部を除去するレーザアブレーション技術（ＬＡＴ；Ｌａｓｅｒ Ａｂｌａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ）を使用することが望ましい。

この場合，図２に図示されるように，基板１１を固定してｘ方向にレーザを移動させるか，またはレーザを固定して基板１１をｘ方向に移動させながら，半導体層１５にレーザビームを照射し，平行な略二直線状の溝１６ａを形成する。そして，基板１１を固定してｙ方向にレーザを移動させるか，またはレーザを固定して基板１１をｙ方向に移動させながら，半導体層１５にレーザビームを照射し，平行な略二直線状の溝１６ｂを形成する。これによって，ソース電極１４１およびドレイン電極１４２間に独立した島形状の半導体層１５領域を形成することもできる。もちろん，これ以外の多様な方法が利用可能であることは，いうまでもない。

上記のような構造において，溝１６ｂは，ソース電極１４１およびドレイン電極１４２の互いに対向するエッジ領域以外の残余領域に相当する半導体層１５に形成される。ここで，ソース電極１４１およびドレイン電極１４２の互いに対向するエッジ領域とは，ゲート電極１２に信号が印加される時に半導体層１５でチャンネルが形成される領域，つまり，ソース電極１４１およびドレイン電極１４２間のチャンネル領域に相当する。そして，溝１６ｂのｘ方向およびｙ方向の幅が，ソース電極１４１およびドレイン電極１４２の残余領域におけるｘ方向およびｙ方向の幅に同一または大きくなるように形成される。つまり，溝１６ｂは，ソース電極１４１およびドレイン電極１４２の各々残余領域に同一または大きくなるように形成される。溝１６ａは，ソース電極１４１およびドレイン電極１４２を間において，溝１６ｂに交差するように，ｘ方向に沿って互いに平行に形成される。これについての詳細な説明は，次の通りである。

まず，図３は，図１の薄膜トランジスタに対する比較例の薄膜トランジスタを概略的に示す断面図である。図４は，図３の薄膜トランジスタを概略的に示す平面図である。図３において，符号３１は，基板であり，符号３３は，絶縁膜である。

比較例の薄膜トランジスタ３０の場合にも，本実施形態の薄膜トランジスタ１０と同じ構成要素を備えるが，本実施形態の薄膜トランジスタとの差異点は，半導体層３５に形成される溝３６の形状である。すなわち，図３および図４を参照すると，比較例の薄膜トランジスタ３０の場合には，溝３６がソース電極３４およびドレイン電極４４間の領域の半導体層３５だけを他の領域の半導体層３５と区分している。しかし，本実施形態の薄膜トランジスタ１０を図示する図１および図２を参照すると，本実施形態の薄膜トランジスタ１０のソース電極１４１上およびドレイン電極１４２上において，互いに対向するエッジ領域以外の残余領域には，半導体層１５が形成されないように溝１６ｂを備える。なお，図４では，溝３６が閉曲線状で形成されると図示されているが，ｘ方向に延長された平行な二つの溝と，ｙ方向に延長された平行な二つの溝とを備えてもよい。

すなわち，本実施形態の薄膜トランジスタ１０の場合，半導体層１５に形成される溝１６ｂは，少なくとも半導体層１５のソース電極１４１およびドレイン電極１４２に対応する領域に形成される。そして，半導体層１５のその部分を通過する溝１６ｂ，すなわち半導体層１５のソース電極１４１およびドレイン電極１４２に対応する領域に形成される溝１６ｂをソース電極１４１およびドレイン電極１４２に正射影したときに現れる領域が，ソース電極１４１のドレイン電極１４２側のエッジを除外した部分と，ドレイン電極１４２のソース電極１４１側のエッジを除外した部分とを覆うようになっている。つまり，溝１６ｂは，少なくとも半導体層１５のソース電極１４１およびドレイン電極１４２に対応する領域に形成され，かつ，溝１６ｂは，ソース電極１４１のドレイン電極１４２側のエッジ領域と，ドレイン電極１４２のソース電極１４１側のエッジ領域とに形成されない。すなわち，ソース電極１４１およびドレイン電極１４２において，互いに対向するエッジ領域を除外した残余領域に対応する部分には，半導体層１５が形成されないようになる。

上述のように，本発明の実施形態では，隣接する薄膜トランジスタ間のクロストークを防止するために，溝１６を半導体層１５に形成してパターニング効果をもたらすことができる。一方で，比較例の薄膜トランジスタ３０を図示する図３および図４を参照すると，ソース電極３４およびドレイン電極４４に対応する領域，すなわちソース電極３４上およびドレイン電極４４上には，相変らず半導体層３５が残っている。ゲート電極３２に信号が印加されて半導体層３５にチャンネルが形成され，ソース電極３４およびドレイン電極４４間に電気信号が伝えられる場合，当該チャンネルは，ソース電極３４およびドレイン電極４４間にだけ形成されればよい。従って，ソース電極３４およびドレイン電極４４の互いに対向するエッジ領域を除外した残余領域には，半導体層３５が存在する必要がなくなる。比較例の薄膜トランジスタ３０のように，その残余領域に，半導体層３５が存在すると，漏れ電流などが誘発されて薄膜トランジスタの特性を低下させるという問題点が生じる。

従って，本発明の実施形態のように，ソース電極１４１およびドレイン電極１４２の各々残余領域に対応する半導体層１５に形成される溝１６ｂにおいて，溝１６ｂを，ソース電極１４１およびドレイン電極１４２の各々残余領域に同一または大きくすることにより，漏れ電流などを防止して薄膜トランジスタの特性を向上することができる。そして，ソース電極１４１およびドレイン電極１４２を間において，ｘ方向に沿って形成される溝１６ａも，隣接する薄膜トランジスタ間のクロストークを防止できる。本発明の実施形態の場合，図２に図示されているように，ｘ方向に沿って形成される溝１６ａの幅Ｗ_１と，ｙ方向に沿って形成される溝１６ｂの幅Ｗ_２とが相異なるようにすることができるなど，多様な変形が可能である。

本発明の実施形態は，ＬＡＴを利用して半導体層１５に溝１６を形成するので，特に，半導体層１５を形成する物質として有機物を使用する場合，すなわち，有機薄膜トランジスタの場合に，有機半導体層を損傷しないため，さらに効果的である。上述のように従来では，有機半導体層を半導体層１５として用いる場合，有機半導体層を形成した後にフォトリソグラフィのように，湿式エッチング段階または乾式エッチング段階を用いるパターニング方法を利用してパターニングすると，有機半導体層自身を損傷するという問題点があった。しかし，上述のようにＬＡＴによって形成される溝１６によって，ソース電極１４１およびドレイン電極１４２を連結する半導体層１５領域と隣接する薄膜トランジスタとを区別できるので，互いに隣接する薄膜トランジスタ間で発生するクロストークを防止できるというパターニング効果を得ることができる。

もちろん，図２では，ｘ方向に互いに平行な溝１６ａと，ｙ方向に互いに平行な溝１６ｂとを図示しているが，本発明は，これに限定されない。すなわち，図４に図示されているように，溝１６ｂおよび溝１６ａが略閉曲線状で構成され，ソース電極１４１およびドレイン電極１４２に対応する部分の溝１６ｂを，ソース電極１４１およびドレイン電極１４２の互いに対向するエッジ領域以外の残余部分に対応するように形成することができるなど，その多様な変形が可能である。

（第２実施形態）
図５〜図７は，本発明の第２実施形態に係る薄膜トランジスタを概略的に示す平面図である。上述した第１実施形態の場合と同じく，本発明の第２実施形態でも，半導体層１５のソース電極１４１およびドレイン電極１４２の各々残余領域に対応する領域に形成される溝１６ｂが，ソース電極１４１およびドレイン電極１４２の各々残余領域に同一または大きくなるように形成される。本発明の第２実施形態でも，ソース電極１４１とドレイン電極１４２との互いに対向するエッジ領域に相当する半導体層１５には，溝１６ｂは，形成されない。本発明の第２実施形態では，ソース電極１４１に電気的に接続されるソース配線１４１ａ，ドレイン電極１４２に電気的に接続されるドレイン配線１４２ａをさらに含む。

図５および図６では，ソース電極１４１およびドレイン電極１４２のいずれか一方に，ソース配線１４１ａまたはドレイン配線１４２ａが接続され，または，図７では，ソース電極１４１およびドレイン電極１４２の両方にソース配線１４１ａおよびドレイン配線１４２ａが接続される。この場合，半導体層１５のソース配線１４１ａまたはドレイン配線１４２ａに対応する領域にも溝１６ｂを形成し，溝１６ｂが，ソース配線１４１ａまたはドレイン配線１４２ａの領域に同一または大きく形成されることにより，ソース配線１４１ａまたはドレイン配線１４２ａにおける漏れ電流などを防止できる。ここで，ソース配線１４１ａまたはドレイン配線１４２ａというのは，ソース電極１４１またはドレイン電極１４２にキャパシタなどを備える電極が接続される場合，当該電極に相当する。よって，ソース配線１４１ａまたはドレイン配線１４２ａは，ソース電極１４１またはドレイン電極１４２に接続される電気伝導性を備える部材などを意味する。本発明の実施形態では，ゲート電極１２に接続されるゲート配線１２ａをさらに備えることができる。

（第３実施形態）
図８は，本発明の第３実施形態に係る薄膜トランジスタを製造するために使われるフォトマスクを概略的に示す平面図である。図９は，図８のＩＸ−ＩＸ線に沿って切断した断面図である。図１０は，図８のフォトマスクを使用して製造する第３実施形態の薄膜トランジスタを概略的に示す平面図である。

本発明の第１実施形態および第２実施形態のように，ＬＡＴを利用して図５に図示されているような溝１６を形成するとき，基板１１を固定してｘ方向にレーザを移動させるか，またはレーザを固定してｘ方向に基板１１を移動させながら，半導体層１５にレーザビームを照射し，平行な略二直線状の溝１６ａを形成する。さらに，基板１１を固定してｙ方向にレーザを移動させるか，またはレーザを固定してｙ方向に基板１１を移動させながら，半導体層１５にレーザビームを照射し，平行な略二直線状の溝１６ｂを形成することにより，ソース電極１４１およびドレイン電極１４２間に独立した島形状の半導体層１５領域を形成することもできる。しかし，この場合，ｘ方向の溝１６ａとｙ方向の溝１６ｂとが交差する領域には，半導体層１５にレーザビームが重複してスキャニングされる。これによって，溝１６ａと溝１６ｂとが交差する領域の半導体層１５の下部層が損傷する。ここで，半導体層１５の下部層とは，ソース配線１４１ａ，ドレイン配線１４２ａ，絶縁膜１３に相当する。

従って，本発明の第３実施形態では，半導体層１５にレーザビームを照射して溝１６を形成するとき，マスクを利用して半導体層１５にレーザビームを照射し，半導体層１５に溝１６を形成する。この場合，溝１６が形成される一地点には，レーザビームが一回だけスキャニングされる。これによって，溝１６が形成される特定地点にレーザビームが重複されてスキャニングされることを防止することができるので，半導体層１５の下部層の損傷を防止できる。

本発明の第３実施形態のように，溝１６を形成するときに使用するマスクとしては，フォトマスクを使用できる。このフォトマスクの平面図が図８に図示され，図８のＩＸ−ＩＸ線に沿って切断される断面図が図９に図示されている。図８および図９を参照すると，レーザが通過できるガラス材などで形成される基板１７上に，Ｎｉ，ＣｒまたはＣｏなどのような物質で形成される光遮蔽部１８が備えられる。光遮蔽部１８には，所定のパターンの開口部１９が形成され，開口部１９の形状は，半導体層１５の溝１６の形状に対応する。例えば，図８に図示されているようなフォトマスクを使用し，レーザを半導体層１５に照射することによって形成される溝１６を備える薄膜トランジスタの概略的な平面図が図１０に図示される。

このとき，図８および図９に図示されるフォトマスクを使用し，図１０に図示される溝１６を形成する際，基板１７を固定してｙ方向にレーザを移動させる，またはレーザを固定してｙ方向に基板１７を移動させながら，ｘ方向に十分に大きな幅を備えるレーザビームを照射することにより，溝１６が形成される一地点には，レーザビームが一度だけスキャニングされる。

（第４実施形態）
図１１は，本発明の第４実施形態に係る薄膜トランジスタを概略的に示す断面図である。図１では，溝１６の深さが半導体層１５の厚さと同じ場合の薄膜トランジスタが図示されるが，本発明は，これに限定されるものではない。すなわち，図１１の第４実施形態の薄膜トランジスタのように，溝１６の深さが半導体層１５の厚さ以下になることもある。より具体的に説明すると，溝１６を形成する際，溝１６を形成しようとする領域の半導体層１５において，半導体層１５の上面から半導体層１５の一部のみをレーザによって除去することにより，溝１６の深さは，半導体層１５の厚さ以下となる。

（第５実施形態）
図１２は，本発明の第５実施形態に係る薄膜トランジスタを概略的に示す断面図である。
図１２に図示される第５実施形態の薄膜トランジスタのように，溝１６の深さが半導体層１５の厚さ以上になることがある。より詳細に説明すると，溝１６は，溝１６を形成しようとする領域の半導体層１５全てをレーザで除去し，さらに当該半導体層１５の下部に位置する層，例えば，ソース電極１４１またはドレイン電極１４２，絶縁膜１３などの一部を除去して形成されてよい。これにより，本実施形態の溝１６の深さは，半導体層１６の厚さ以上となる。つまり，本発明の実施形態では，半導体層１５のソース電極１４１およびドレイン電極１４２に対応する領域において，ソース電極１４１およびドレイン電極１４２の互いに対向するエッジ領域以外の領域に溝１６が形成されていればよい。このような溝１６の深さ程度は，照射されるレーザビームの強度を調節することによって制御可能である。

（第６実施形態）
図１３は，本発明の第６実施形態に係る薄膜トランジスタを概略的に示す平面図である。また，図２，図５〜図７および図１０に図示される第１実施形態〜第３実施形態のように，半導体層１５のソース電極１４１とドレイン電極１４２との間に対応する領域を囲うように溝１６が形成される，または，溝１６が閉曲線で形成される必要はない。つまり，溝１６の形状は，多様な変形形状を適用できる。すなわち，ソース電極１４１またはドレイン電極１４２において，ｘ方向またはｙ方向のいずれか一方向に隣接する薄膜トランジスタがない場合，当該一方向には，溝１６が形成されないこともある。また，ｘ方向またはｙ方向のいずれか一方向に隣接する薄膜トランジスタが存在しても，特別の必要によって隣接する薄膜トランジスタの間に，溝１６が形成されないこともある。例えば，図１３に図示される第６実施形態の薄膜トランジスタのように，溝１６は，ｙ方向に沿って延長される一対の略平行線状に形成されてもよい。

（第７実施形態）
図１４は，本発明の第７実施形態に係る薄膜トランジスタを概略的に示す平面図である。
本発明の第１実施形態〜第６実施形態と同様に，本発明の第７実施形態の薄膜トランジスタは，基板１１上に形成され，ゲート電極１２，ソース電極１４１，ドレイン電極１４２，半導体層１５およびゲート配線１２ａを具備する。ゲート電極１２は，基板１１の上部に形成され，ゲート配線１２ａは，ゲート電極１２に電気的に接続される。ソース電極１４１およびドレイン電極１４２は，ゲート電極１２と絶縁され，互いに所定の間隔をおいて，対向配置される。半導体層１５は，ゲート電極１２と絶縁され，ソース電極１４１およびドレイン電極１４２の各々と接する。そして，半導体層１５は，少なくともソース電極１４１とドレイン電極１４２との間の領域と隣接する薄膜トランジスタとを区分する溝１６を備える。ここで，半導体層１５，ソース電極１４１およびドレイン電極１４２をゲート電極１２と絶縁させるために，半導体層１５，ソース電極１４１およびドレイン電極１４２とゲート電極１２との間に絶縁膜１３をさらに具備する。

本発明の第１実施形態で説明したように，半導体層１５には，ゲート電極１２に印加される信号によってチャンネルが形成され，当該チャンネルを介してソース電極１４１およびドレイン電極１４２間に電気信号が伝達される。このとき，当該チャンネルは，ソース電極１４１およびドレイン電極１４２間にだけ形成されることが望ましい。しかし，実質的には，半導体層１５に形成されるチャンネルは，半導体層１５のゲート電極１２に対応する領域に形成される。特に，ゲート電極１２に信号を印加するために，ゲート配線１２ａがゲート電極１２に電気的に接続される。従って，半導体層１５のゲート配線１２ａに対応する領域にもチャンネルが形成され，結果的に，ゲート配線１２ａに沿って漏れ電流が発生したり，または隣接する薄膜トランジスタ間にクロストークが発生する。

従って，半導体層１５に溝１６を形成する場合，溝１６は，少なくとも半導体層１５のゲート配線１２ａに対応する領域に形成され，半導体層１５のゲート配線１２ａに対応する領域において，溝１６は，ゲート配線１２ａの領域に同一または大きく形成されることが望ましい。さらに具体的に説明するなら，半導体層１５のゲート配線１２ａに対応する領域に形成される溝１６をゲート配線１２ａに正射影したときに現れる領域がゲート配線１２ａを覆うように，溝１６を形成することが望ましい。このような形状を有することにより，ゲート配線１２ａに沿って発生する漏れ電流，または隣接する薄膜トランジスタ間で発生するクロストークを防止できる。また，本発明の第７実施形態の溝１６は，ゲート配線１２ａの領域に同一または大きくなるように形成されるとともに，ゲート電極１２の直上部に位置するソース電極１４１とドレイン電極１４２との間の領域と隣接する薄膜トランジスタとを区別するために，溝１６の一部がソース電極１４１とドレイン電極１４２との間の領域（チャンネル領域）を囲むように形成される。

さらに，本発明の第１実施形態と同様に，本発明の第７実施形態の溝１６は，略閉曲線で構成されてもよいし，少なくとも一対の略平行線で構成されてよい。これによって，隣接する薄膜トランジスタ間で発生するクロストークをより効果的に防止できる。溝１６が閉曲線で構成される場合，半導体層１５のゲート配線１２ａに対応する領域に形成される溝１６は，ソース電極１４１およびドレイン電極１４２の各々残余領域の半導体層１５にも延長して形成されて，ｘ方向に沿って連結されるように構成されてよい。また，半導体層１５のゲート配線１２ａに対応する領域に形成される溝１６は，ソース電極１４１およびドレイン電極１４２を間においたｘ方向に平行な一対の略平行線で構成されてよい。さらに，ソース電極１４１およびドレイン電極１４２の各々残余領域の半導体層１５に形成される一対の略平行線の溝が含まれてもよい。また，溝１６の深さは，半導体層１５の厚さ以下であってよいし，半導体層１５の厚さ以上であってよい。半導体層１５は，有機半導物質で形成される有機半導体層であってよい。

（第８実施形態）
図１５は，本発明の第８実施形態に係る薄膜トランジスタを概略的に示す断面図である。上述した本発明の実施形態は，基板１１上にゲート電極１２が配置され，ゲート電極１２を覆うように絶縁膜１３が配置される。絶縁膜１３上にソース電極１４１およびドレイン電極１４２が，所定の間隔をおいて対向配置され，ソース電極１４１とドレイン電極１４２とを覆うように半導体層１５が形成される，いわゆるインバーテッドコープレイナー（ｉｎｖｅｒｔｅｄ ｃｏｐｌａｎａｒ）型ＴＦＴを基本に説明したが，本発明は，これに限定されない。すなわち，図１５に図示される本発明の第８実施形態に係る薄膜トランジスタのように，スタッガード型ＴＦＴにも適用可能であるなど，多様な形態の薄膜トランジスタにも，本発明を適用することができる。

また，上述した本発明の実施形態の薄膜トランジスタは，薄膜トランジスタのソース電極１４１およびドレイン電極１４２の各々に接して，少なくとも半導体層１５のソース電極１４１とドレイン電極１４２との間の領域（チャンネル領域）と隣接する薄膜トランジスタとを区別する溝１６を備える半導体層１５を具備する。そして，本発明の実施形態の薄膜トランジスタの特性は，溝１６の幅を半導体層１５の上部または下部に配置される配線の幅より大きくすることで，漏れ電流および隣接する薄膜トランジスタ間のクロストークを防止することである。本発明の実施形態では，インバーテッドコープレイナー型ＴＦＴの場合，半導体層１５の下部に配置される配線は，ソース配線１４１ａ，ドレイン配線１４２ａおよびゲート配線１２ａである。一方，スタッガード型ＴＦＴの場合，半導体層１５の上部に配置される配線は，ゲート配線１２ａとなり，半導体層１５の下部に配置される配線は，ソース配線１４１ａおよびドレイン配線１４２ａとなる。

上述のような本発明の実施形態の薄膜トランジスタ，中でも特に有機薄膜トランジスタは，柔軟性を備える多様な平板ディスプレイ装置に利用される。本発明の実施形態に用いられる平板ディスプレイ装置として，液晶ディスプレイ装置および有機電界発光ディスプレイ装置など，多様なディスプレイ装置などがある。

すなわち，上記のような本発明の実施形態の有機薄膜トランジスタは，平板ディスプレイ装置のスイッチング用薄膜トランジスタまたは駆動用トランジスタとして使われてもよく，また各種ドライバの薄膜トランジスタにも使われてよい。駆動用薄膜トランジスタとして使われる場合，ソース電極１４１およびドレイン電極１４２のうち，いずれか一方の電極にディスプレイ素子の画素電極が接続される。

本発明の実施形態に係る有機薄膜トランジスタは，特に，有機電界発光ディスプレイ装置に有効に使用される。以下では，有機電界発光ディスプレイ装置に本発明の実施形態の有機薄膜トランジスタを用いた場合について，簡単に説明する。

有機電界発光ディスプレイ装置は，有機電界発光素子の発光色相に応じて多様な画素パターンを備え，赤色，緑色および青色の副画素を具備する。赤色，緑色または青色の各副画素は，自発光素子の有機電界発光素子を備える。

有機電界発光ディスプレイ装置は，多様な形態のものが適用される。本発明の実施形態の有機電界発光ディスプレイ装置は，上述した本発明の実施形態の有機薄膜トランジスタを具備した能動駆動型（ＡＭ：Ａｃｔｉｖｅ Ｍａｔｒｉｘ）有機電界発光ディスプレイ装置となる。

有機電界発光素子は，電流の流れにより，赤色，緑色または青色の光を発光して画像情報を表示する。有機電界発光素子は，画素電極，対向電極，発光層および中間層を具備する。画素電極は，上述した本発明の実施形態に係る有機薄膜トランジスタのソース電極およびドレイン電極のうち，いずれか一方の電極に接続される。対向電極は，副画素全体を覆うように備えられる。少なくとも発光層を含む中間層は，画素電極と対向電極との間に配置される。本発明の実施形態は，必ずしも上記のような構造に限定されなく，多様な有機電界発光ディスプレイ装置の構造を適用することができる。

画素電極は，アノード電極の機能を担い，対向電極は，カソード電極の機能を担う。もちろん，画素電極と対向電極の機能は，反対となってもよい。画素電極は，透明電極または反射型電極として備えられてもよい。画素電極が透明電極として使われるときには，画素電極は，ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ；インジウムスズ酸化物），ＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ；インジウム亜鉛酸化物），ＺｎＯ（酸化亜鉛）またはＩｎ_２Ｏ_３（酸化インジウム）などで構成されてもよい。画素電極が反射型電極として使われるときには，画素電極は，Ａｇ，Ｍｇ，Ａｌ，Ｐｔ，Ｐｄ，Ａｕ，Ｎｉ，Ｎｄ，Ｉｒ，Ｃｒおよびこれら二種以上の金属化合物などで反射膜を形成した後，その反射膜上にＩＴＯ，ＩＺＯ，ＺｎＯまたはＩｎ_２Ｏ_３などを形成して構成されてもよい。

一方，対向電極も，透明電極または反射型電極として備えられてもよい。対向電極が透明電極として使われるときには，対向電極は，仕事関数が小さな金属，すなわち，Ｌｉ，Ｃａ，ＬｉＦ／Ｃａ，ＬｉＦ／Ａｌ，Ａｌ，Ａｇ，Ｍｇおよびこれら二種以上の金属化合物などを中間層上に蒸着した後，その中間層上に，ＩＴＯ，ＩＺＯ，ＺｎＯまたはＩｎ_２Ｏ_３などのような透明電極形成用の物質で補助電極層やバス電極ラインを形成して構成されてもよい。そして，対向電極が反射型電極として使われるときには，対向電極は，上記のＬｉ，Ｃａ，ＬｉＦ／Ｃａ，ＬｉＦ／Ａｌ，Ａｌ，Ａｇ，Ｍｇおよびこれら二種以上の金属化合物を中間層全面蒸着して構成されてもよい。しかし，必ずしも上記の構成に限定されなく，画素電極および対向電極は，伝導性ポリマーなど有機物を使用して形成されてもよい。

中間層は，有機物または無機物で構成されてもよい。中間層が有機物で構成される場合には，中間層は，低分子または高分子の有機物で構成される。中間層が低分子有機物で形成される場合，中間層は，ホール注入層（ＨＩＬ：Ｈｏｌｅ Ｉｎｊｅｃｔｉｏｎ Ｌａｙｅｒ），ホール輸送層（ＨＴＬ：Ｈｏｌｅ Ｔｒａｎｓｐｏｒｔ Ｌａｙｅｒ），発光層（ＥＭＬ：Ｅｍｉｓｓｉｏｎ Ｌａｙｅｒ），電子輸送層（ＥＴＬ：Ｅｌｅｃｔｒｏｎ Ｔｒａｎｓｐｏｒｔ Ｌａｙｅｒ），電子注入層（ＥＩＬ：Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎ Ｌａｙｅｒ）などの単一層あるいは複合層が積層される構造で形成される。使用可能な低分子有機物の材料として，銅フタロシアニン（ＣｕＰｃ），Ｎ，Ｎ−ジ（ナフタレン−１−イル）−Ｎ，Ｎ’−ジフェニル−ベンジジン（ＮＰＢ），トリス−８−ヒドロキシキノリンアルミニウム（Ａｌｑ３）などをはじめとして，多様な物質が使われる。
中間層は，真空蒸着などの方法で形成される。

中間層が高分子有機物で形成される場合には，大体ホール輸送層（ＨＴＬ）および発光層（ＥＭＬ）を有する構造を備えることができる。このとき，ホール輸送層の材料として，ポリ（３，４−エチレンジオキシチオフェン）（ＰＥＤＯＴ）などを使用し，発光層の材料として，ポリフェニレンビニレン（ＰＰＶ）系およびポリフルオレン系などの高分子有機物質を使用する。高分子有機物をスクリーン印刷やインクジェット印刷などの方法で，印刷して中間層を形成できる。

上記のような中間層は，必ずしも上記のような構成に限定されなく，多様な実施形態を適用できる。上記のような有機電界発光ディスプレイ装置に上述の本発明の実施形態の有機薄膜トランジスタを備えることにより，漏れ電流およびクロストークの発生が防止される。従って，本発明の実施形態によれば，入力される映像信号に対応する正確な画像イメージを具現することができる有機電界発光ディスプレイ装置を提供できる。

また，本発明の実施形態において，有機電界発光ディスプレイ装置の構造を基準として本発明の実施形態を説明したが，薄膜トランジスタを備えるディスプレイ装置ならば，いかなるディスプレイ装置にも本発明が適用されるということは，いうまでもない。そして，本発明の実施形態の薄膜トランジスタは，各副画素に搭載されることもあり，画像が具現されないドライバ回路にも搭載可能である。

以上，添付図面を参照しながら本発明の好適な実施形態について説明したが，本発明は係る例に限定されないことは言うまでもない。当業者であれば，特許請求の範囲に記載された範疇内において，各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。

本発明の薄膜トランジスタ，および薄膜トランジスタを具備した平板ディスプレイ装置は，平板ディスプレイ関連の技術分野に効果的に適用可能である。

１０ ＴＦＴ
１１，１７ 基板
１２ ゲート電極
１２ａ ゲート配線
１３ 絶縁膜
１４１ ソース電極
１４２ ドレイン電極
１４１ａ ソース配線
１４２ａ ドレイン配線
１５ 半導体層
１６ 溝
１６ａ ｘ方向の溝
１６ｂ ｙ方向の溝
１８ 光遮蔽部
１９ 開口部

Claims (10)

1. 基板と；
   前記基板上部に配置されるゲート電極と；
   前記ゲート電極に電気的に接続されるゲート配線と；
   前記ゲート電極と絶縁され，互いに所定の間隔をおいて，対向配置されるソース電極およびドレイン電極と；
   前記ゲート電極と絶縁され，前記ソース電極および前記ドレイン電極の各々に接して，少なくとも前記ソース電極と前記ドレイン電極との間の領域と隣接する薄膜トランジスタとを区別する溝を備える半導体層と；
   を具備し，
   前記溝は，少なくとも前記半導体層の前記ゲート配線に対応する領域に形成されることを特徴とする，薄膜トランジスタ。
2. 少なくとも前記半導体層の前記ゲート配線に対応する領域において，前記溝は，前記ゲート配線の領域に同一または大きく形成されることを特徴とする，請求項１に記載の薄膜トランジスタ。
3. 前記溝は，閉曲線を構成することを特徴とする，請求項１または２に記載の薄膜トランジスタ。
4. 前記溝は，少なくとも一対の平行線を構成することを特徴とする，請求項１または２に記載の薄膜トランジスタ。
5. 前記溝の深さは，前記半導体層の厚さ以下であることを特徴とする，請求項１〜４のいずれかに記載の薄膜トランジスタ。
6. 前記溝の深さは，前記半導体層の厚さ以上であることを特徴とする，請求項１〜４のいずれかに記載の薄膜トランジスタ。
7. 前記半導体層，前記ソース電極および前記ドレイン電極を前記ゲート電極と絶縁させる絶縁膜をさらに具備することを特徴とする，請求項１〜６のいずれかに記載の薄膜トランジスタ。
8. 前記半導体層は，有機半導体層であることを特徴とする，請求項１〜７のいずれかに記載の薄膜トランジスタ。
9. 基板と；
   前記基板上部に配置されるゲート電極と；
   前記ゲート電極と絶縁され，互いに所定の間隔をおいて，対向配置されるソース電極およびドレイン電極と；
   前記ゲート電極と絶縁され，前記ソース電極および前記ドレイン電極の各々に接して，少なくとも前記ソース電極と前記ドレイン電極との間の領域と隣接する薄膜トランジスタとを区別する溝を備える半導体層と；
   を具備し，
   前記溝の幅は，前記半導体層の上部または下部に配置される配線の幅より大きいことを特徴とする，薄膜トランジスタ。
10. 請求項１〜８のいずれか一項に記載の薄膜トランジスタを具備することを特徴とする，平板ディスプレイ装置。