JP2010258355A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 低いオン抵抗を維持しつつ、従来構成よりも更に耐圧低下を抑制したＬＤＭＯＳトランジスタ及びその製造方法を提供する。
【解決手段】 Ｐ型基板１上に形成された、Ｎ型ウェル２と、ウェル２内に形成されたＰ型ボディ領域６と、ウェル２内においてボディ領域６よりも深い位置に形成されたＰ型の埋め込み拡散領域４と、ボディ領域６内に形成されたＮ型のソース領域９と、ウェル２内において、素子分離領域を介してボディ領域６と離間して形成したＮ型のドリフト領域７と、ドリフト領域７内に形成されたＮ型のドレイン領域１０と、少なくとも前記ボディ領域９の一部上方、及びボディ領域９とドレイン領域１０に挟まれた位置におけるウェル領域２の上方にわたってゲート絶縁膜を介して形成されたゲート電極７と、有し、ドリフト領域７並びにドレイン領域１０が、ボディ領域６を取り囲むようにリング状に形成されている。
【選択図】 図１

Description

本発明は、半導体装置及びその製造方法に関し、特にＬＤＭＯＳトランジスタ（ラテラル二重拡散ＭＯＳトランジスタ）及びその製造方法に関する。

ＬＤＭＯＳトランジスタは、スイッチング速度が速く、電圧駆動系のため使いやすいといった特徴を有しており、スイッチングレギュレータや各種ドライバ、ＤＣ−ＤＣコンバータ等に用いられ、パワー・高耐圧分野のキーデバイスとなっている。

一般的に、ＬＤＭＯＳトランジスタの性能は、そのオフ時の耐圧（降伏耐圧）とオン抵抗で示される。しかし、これらは通常、トレードオフの関係にあり、高い耐圧と低いオン抵抗を両立させることは難しい。そのため、この両立をいかにして実現するかという点において、長年開発が行われている。

以下、図１２及び図１３を参照しながら、下記特許文献１に記載の従来のＮチャネル型ＬＤＭＯＳトランジスタの構造につき説明する。図１２はこのトランジスタの概略平面図であり、図１３は図１２中のＬ１−Ｌ２線で切断した概略断面図である。

図１３に示すように、従来のＬＤＭＯＳトランジスタは、Ｐ型半導体基板１００上にＰ型エピタキシャル層１０１が形成されている。そして、このエピ層１０１内には、Ｎ型埋め込み拡散領域１０２と、この埋め込み拡散領域１０２の上層にＮ型ウェル２が形成されている。

Ｎ型ウェル２内にはＰ型ボディ領域６とＮ型ドレイン領域１０が素子分離領域２１を介してＬ方向（Ｌ１−Ｌ２線に平行な方向）に離間して形成されている。

Ｐ型ボディ領域６内には高濃度Ｎ型のソース領域８が形成されており、更にそのソース領域８内には高濃度Ｐ型のボディコンタクト領域９が形成されている。なお、ソース領域８，ボディコンタクト領域９上にはコンタクト電極を介してソース電極１６が形成されており、このソース電極１６によってソース領域８とボディ領域６が同電位に設定されている。

Ｐ型ボディ領域６の一部上方、及びその外側に位置するＮ型ウェル２の一部上方にわたって、ゲート電極１１がゲート絶縁膜を介して形成されている。

Ｎ型ドレイン領域１０上には、コンタクト電極を介してドレイン電極１５が形成されている。また、図１３中の２２は層間絶縁膜を示す。

一般的に、ＮチャネルＬＤＭＯＳトランジスタにおいて、オフ状態、つまりドレイン−ソース間に逆バイアスを印加する際には、ソース電極１６及びゲート電極１１をＧＮＤ電位に設定し、ドレイン電極１５に正電圧を印加する。このようにして、ドレイン−ソース間に逆バイアスが印加されると、ある電圧において空乏層内の電界が臨界電界に達し、なだれ降伏が生じて急激にドレイン−ソース間に電流が流れ始める。このときのドレイン電極の印加電圧がトランジスタのオフ耐圧値である。

ドレイン−ソース間に逆バイアスが印加されると、ドレイン側のゲートエッジ（図１３中の領域Ａ）にＬ方向の電界が集中し、耐圧が低下する要因となる。

従って、耐圧を上げるためには、このゲートエッジの電界を緩和させることが重要となる。その対策としては、Ｎ型ウェル２の濃度を調整したり、ドリフト長（図１３中の領域Ｂ）を調整するという方法がある。

ところで、図１２及び図１３に記載の従来のＮチャネルＬＤＭＯＳトランジスタの場合、Ｐ型ボディ領域６がＮ型ウェル２内に形成されているため、Ｐ型ボディ領域６がＰ型半導体基板１００と電気的に絶縁されているという特徴を有している。

一般的なＮチャネルＬＤＭＯＳトランジスタを電源とＧＮＤ間に複数段直列に配置する場合、電源側に配置されるＮチャネルＬＤＭＯＳトランジスタは、オン時にソース領域の電位がほぼ電源電圧に固定されることになり、ソース領域にはＰ型半導体基板（通常ＧＮＤ電位）に対して、電源電圧相当の耐圧が要求される。

これに対し、上記構造のＮチャネルＬＤＭＯＳトランジスタのように、Ｐ型ボディ領域６をＮ型ウェル２内に形成する場合には、Ｐ型ボディ領域６がＰ型半導体基板１００と電気的に絶縁されているため、Ｐ型ボディ領域６の電位、すなわちＮ型ソース領域８の電位がＧＮＤ電位に固定されることなく使用でき、回路上汎用性が高いという利点を有する。

しかしながら、この図１２及び図１３に記載のＮチャネルＬＤＭＯＳトランジスタにおいては、Ｐ型ボディ領域６がＮ型ウェル２内に形成されているにもかかわらず、以下に示すように、使用条件によってはソース領域８の電位がＧＮＤ電位に固定されてしまい、回路上の汎用性が失われるということが起こり得る。

このような問題は、図１４のように、図１２の構成においてゲート電極１１の外側位置におけるＮ型ウェル２上方にまたがるようにＬｏｗ電位の金属配線３１が形成される場合に発生する。なお、図１５は、図１４中のＷ１−Ｗ２線で切断した概略断面図である。

ここで、ＮチャネルＬＤＭＯＳトランジスタが飽和領域（５極管領域）で動作している場合を想定する。より具体的には、図１５において、Ｎ型ウェル２がＨｉｇｈ電位（数十ボルト）、ゲート−ソース間電圧が５Ｖ程度、ソース電位がＨｉｇｈ電位とＧＮＤ電位の中間電位である場合を想定する。

このとき、図１５中の領域Ｃにおけるゲート絶縁膜直下及び素子分離領域２１直下にはゲート電極１１によって反転層（ホール）が形成される。また、同図中領域Ｄにおける素子分離領域２１直下には金属配線３１によって反転層（ホール）が形成される。これにより、Ｐ型エピタキシャル層１０１とＰ型ボディ領域６が導通する。この結果、Ｐ型ボディ領域６が中間電位である場合、ボディ領域６からＰ型エピタキシャル層１０１及びＰ型半導体基板１００に抜けるリークパスが形成されてしまうため、このような使用条件では本トランジスタによって所望の結果を得ることができない。すなわち、図１２（図１４）の構成によれば、金属配線３１の形成位置によっては前記のような問題を生じてしまうため、回路上の汎用性が失われる。

このような問題に対しては、通常、図１６に示すような対策が実施される（例えば下記特許文献２参照）。なお、図１７は図１６中のＷ１−Ｗ２線で切断した概略断面図である。

この従来技術では、図１６のように、Ｐ型ボディ領域６を取り囲むようにＮ型ドレイン領域１０をリング状に形成する。これにより、図１５とは異なり、図１６ではＷ１−Ｗ２線での断面図にもＮ型ドレイン領域１０が示されている。

このように構成されたＮチャネルＬＤＭＯＳトランジスタが飽和領域（５極管領域）で動作している場合、より具体的には、先ほどと同様、Ｎ型ウェル２がＨｉｇｈ電位（数十ボルト）、ゲート−ソース間電圧が５Ｖ程度、ソース電位がＨｉｇｈ電位とＧＮＤ電位の中間電位である場合を想定する。

このとき、図１５の場合と同様、領域Ｃにおけるゲート絶縁膜直下及び素子分離領域２１直下にはゲート電極１１によって反転層（ホール）が形成される。しかしながら、領域Ｄにおける素子分離領域２１直下は、高濃度のＮ型ドレイン領域１０の存在により反転層が形成されない。この結果、Ｐ型ボディ領域６とＰ型エピタキシャル層１０１の絶縁は保たれ、Ｐ型ボディ領域６を中間電位に固定することができる。すなわち、図１５の構成に比べ、回路の汎用性が高まる。

米国特許第５７１９４２１号明細書 特許第３８９７８０１号明細書

しかしながら、図１６及び図１７の構成のＮチャネル型ＬＤＭＯＳトランジスタに対し、ドレイン領域１０−ソース領域８間に逆バイアスを印加すると、以下のような問題を生じる。なお、図１８は、前記逆バイアス印加時におけるポテンシャル分布を図１７に追加した図面である。

ドレイン領域１０−ソース領域８間に逆バイアスを印加すると、空乏層がＰ型ボディ領域６とＮ型ウェル２の接合界面から伸びるが、ゲート電極１１よりも低電位の金属配線３１の存在によって、この空乏層（ホール）が金属配線３１形成側（すなわち図１８における右側）に移動する（フィールドプレート効果）。そして、ゲート電極１１よりも図面右側には高濃度Ｎ型のドレイン領域１０が形成されているため、結果的にこのエッジ近傍（図１８内の領域Ｅ）に高電界が集中し、この部分の耐圧が低下するという問題が生じる。

一般的には、５０Ｖ以上の耐圧を有するＮチャネルＬＤＭＯＳトランジスタの場合、オフ耐圧値を大きくするために、Ｎ型ウェル２の濃度を低く設定する必要がある。このことは、ドレイン領域１０−ソース領域８間に逆バイアスを印加した場合に空乏層がよりドレイン領域１０のエッジＥ側に伸びやすくなることを意味している。すなわち、Ｗ方向の耐圧低下が顕著となる。

この結果、Ｌ方向（Ｌ１−Ｌ２線に平行な方向）の断面構造から決定される耐圧よりも、Ｗ方向（Ｗ１−Ｗ２線に平行な方向）の耐圧の方が低くなり、結果的にＮチャネルＬＤＭＯＳトランジスタの耐圧が低下してしまうという問題を有する。

本発明は、上記の問題点に鑑み、低いオン抵抗を維持しつつ、従来構成よりも更に耐圧低下を抑制したＬＤＭＯＳトランジスタ及びその製造方法を提供することを目的とする。

上記目的を達成するため、本発明の半導体装置は、
第１導電型の半導体基板上に形成された、前記第１導電型とは異なる第２導電型のウェルと、
前記ウェル内に形成された前記第１導電型のボディ領域と、
前記ウェル内において、前記ボディ領域の底面と接触するように前記ボディ領域よりも深い位置に形成された前記第１導電型の埋め込み拡散領域と、
前記ボディ領域内に形成された、前記ウェルより高濃度の前記第２導電型のソース領域と、
前記ウェル内において、前記半導体基板の基板面に平行な方向に前記ボディ領域と離間した位置に形成された、前記ウェルより高濃度の前記第２導電型のドリフト領域と、
前記ドリフト領域内において、前記半導体基板の基板面に平行な方向に前記ボディ領域と素子分離領域を介して離間した位置に形成された、当該ドリフト領域より高濃度の前記第２導電型のドレイン領域と、
少なくとも前記ボディ領域の一部上方、及び前記ボディ領域と前記ドレイン領域に挟まれた位置における前記ウェル領域の上方にわたってゲート絶縁膜を介して形成されたゲート電極と、有し、
前記ドリフト領域並びに前記ドレイン領域が、前記ボディ領域を取り囲むようにリング状に形成されていることを特徴とする。

なお、本特徴を有する半導体装置は、以下の製造方法によって製造することができる。

すなわち、半導体装置の製造方法であって、
前記第１導電型の半導体基板に、前記第２導電型の不純物イオンを注入して前記ウェル領域を形成する工程と、
前記素子分離領域を形成する工程と、
前記ウェル内に前記第１導電型の不純物イオンを注入して、前記ボディ領域及び前記埋め込み拡散領域を形成する工程と、
前記ウェル内に当該ウェルよりも高濃度の前記第２導電型の不純物イオンを注入して、前記ボディ領域又はその形成予定領域を取り囲むようにリング状の前記ドリフト領域を形成する工程と、
前記ボディ領域内及び前記ドリフト領域内に前記ドリフト領域よりも高濃度の前記第２導電型の不純物イオンを注入して、前記ボディ領域内に前記ソース領域を、前記ドリフト領域内にリング状の前記ドレイン領域をそれぞれ形成する工程と、
前記ボディ領域の一部上方、及び前記ボディ領域と前記ドレイン領域に挟まれた位置における前記ウェル領域の上方にわたって、前記ゲート絶縁膜を介して前記ゲート電極を形成する工程と、を有することを特徴とするものである。

また、本発明の半導体装置は、
第１導電型の半導体基板上に形成された、前記第１導電型とは異なる第２導電型のウェルと、
前記ウェル内に形成された前記第１導電型のボディ領域と、
前記ウェル内において、前記ボディ領域の底面と接触するように前記ボディ領域よりも深い位置に形成された前記第１導電型の埋め込み拡散領域と、
前記ボディ領域内に形成され、前記ウェルより高濃度の前記第２導電型のソース領域と、
前記ウェル内において、前記半導体基板の基板面に平行な方向に前記ボディ領域と離間した位置に形成された、前記ウェルより高濃度の前記第２導電型のドリフト領域と、
前記ドリフト領域内において、前記半導体基板の基板面に平行な方向に前記ボディ領域と素子分離領域を介して離間した位置に形成された、当該ドリフト領域より高濃度の前記第２導電型のドレイン領域と、
前記ドリフト領域内において、前記半導体基板の基板面に平行な方向に前記ドレイン領域と離間した位置に形成された、前記ドリフト領域より高濃度の前記第２導電型の反転層形成防止用拡散領域と、
少なくとも前記ボディ領域の一部上方、及び前記ボディ領域と前記ドレイン領域に挟まれた位置における前記ウェル領域の上方にわたってゲート絶縁膜を介して形成されたゲート電極と、有し、
前記ソース領域は、基板面に平行な第１方向に延伸して形成され、
前記ドレイン領域は、前記ボディ領域に対し、基板面に平行で前記第１方向に直交する第２方向に離間して対向する一方、前記第１方向には対向しないように形成され、
前記ドリフト領域は、前記ボディ領域を取り囲むようにリング状に形成され
前記反転層形成防止用拡散領域は、前記ドレイン領域よりも外側位置における前記ドリフト領域内において、前記ボディ領域を取り囲むようにリング状に形成されていることを別の特徴とする。

なお、本特徴を有する半導体装置は、以下の製造方法によって製造することができる。

すなわち、半導体装置の製造方法であって、
前記第１導電型の半導体基板に、前記第２導電型の不純物イオンを注入して前記ウェル領域を形成する工程と、
前記素子分離領域を形成する工程と、
前記ウェル内に前記第１導電型の不純物イオンを注入して、前記ボディ領域及び前記埋め込み拡散領域を形成する工程と、
前記ウェル内に当該ウェルよりも高濃度の前記第２導電型の不純物イオンを注入して、前記ボディ領域又はその形成予定領域を取り囲むようにリング状の前記ドリフト領域を形成する工程と、
前記ボディ領域内及び前記ドリフト領域内に前記ドリフト領域よりも高濃度の前記第２導電型の不純物イオンを注入して、前記ボディ領域内に前記第１方向に延伸する前記ソース領域を形成し、前記ドリフト領域内に、前記第１方向に延伸する前記ドレイン領域と、同ドレイン領域よりも外側に離間した状態でリング状の前記反転層形成防止用拡散領域とをそれぞれ形成する工程と、
前記ボディ領域の一部上方、及び前記ボディ領域と前記ドレイン領域に挟まれた位置における前記ウェル領域の上方にわたって、前記ゲート絶縁膜を介して前記ゲート電極を形成する工程と、を有することを特徴とするものである。

また、本発明の半導体装置は、上記の特徴に加えて、
前記ドリフト領域は、その一部が前記埋め込み拡散領域とリング状にオーバーラップするように形成されていることを別の特徴とする。

また、本発明の半導体装置は、上記の特徴に加えて、
前記ソース領域は、基板面に平行な第１方向に延伸して形成されており、
前記ドリフト領域と前記ボディ領域の間隔につき、基板面に平行で前記第１方向に直交する第２方向よりも前記第１方向の方が間隔が広いことを別の特徴とする。

また、本発明の半導体装置は、上記の特徴に加えて、
前記ソース領域は、基板面に平行な第１方向に延伸して形成されており、
前記ドリフト領域の不純物濃度につき、前記ソース領域と前記第１方向に離間して形成される領域が、基板面に平行で前記第１方向に直交する第２方向に離間して形成される領域よりも高濃度であることを別の特徴とする。

また、本発明の半導体装置は、上記の特徴に加えて、前記ボディ領域内において、当該ボディ領域より高濃度の前記第１導電型のボディコンタクト領域が形成されていることを別の特徴とする。

本発明の半導体装置によれば、低いオン抵抗を維持しながらも従来よりも更に耐圧の向上したＬＤＭＯＳトランジスタが実現される。

本発明の第１実施形態のＬＤＭＯＳトランジスタの概略平面図 図１のＬ１−Ｌ２線における概略断面図 図１のＷ１−Ｗ２線における概略断面図 図４に対し逆バイアス印加時のポテンシャル分布を追加した図 図１において、Ｎ型ドリフト領域の注入ドーズ量とＷ方向の耐圧の関係を示すグラフ 図１において、Ｎ型ドリフト領域の注入ドーズ量とＬ方向の耐圧の関係を示すグラフ 本発明の第１実施形態のＬＤＭＯＳトランジスタの別の概略平面図 図１におけるＮ型ドリフト領域とＰ型ボディ領域の間隔につき、Ｗ方向の間隔がＬ方向よりも広い場合と等しい場合とでＷ方向の耐圧を比較したグラフ 本発明の第１実施形態のＬＤＭＯＳトランジスタの製造工程を概略的に示す工程断面図 本発明の第２実施形態のＬＤＭＯＳトランジスタの概略平面図 第１及び第２実施形態の平面図の比較 従来技術におけるＬＤＭＯＳトランジスタの概略平面図 図１２のＬ１−Ｌ２線における概略断面図 従来技術におけるＬＤＭＯＳトランジスタにおいて金属配線が形成された場合の概略平面図 図１４のＷ１−Ｗ２線における概略断面図 別の従来技術におけるＬＤＭＯＳトランジスタの概略平面図 図１６のＷ１−Ｗ２線における概略断面図 図１７に対し逆バイアス印加時のポテンシャル分布を追加した図

以下、本発明の実施の形態につき、図面を参照して詳細に説明する。なお、図１２〜図１８と同一の構成要素については同一の符号を付している。また、各平面図及び断面図はあくまで模式的に図示したものであり、実際の寸法比と図面上の寸法比は必ずしも一致するものではない。

［第１実施形態］
図１は、第１実施形態のＮチャネルＬＤＭＯＳトランジスタの概略平面図である。また、図１のＬ１−Ｌ２線における概略断面図を図２に、Ｗ１−Ｗ２線における概略断面図を図３に示す。

本実施形態のＮチャネルＬＤＭＯＳトランジスタは、図１６の場合と比較して、Ｐ型ボディ領域６を取り囲むようにＮ型ドリフト領域７が形成されている点が大きく異なる。なお、Ｎ型ドレイン領域１０は、このＮ型ドリフト領域７内に形成される。Ｎ型ドレイン領域１０がＰ型ボディ領域６を取り囲むように形成されている点は図１６の場合と同様である。

また、本実施形態の構成では、Ｐ型半導体基板１上にＮ型ウェル２を形成し、同ウェル２内にＰ型の埋め込み拡散領域４を形成している。そして、Ｐ型ボディ領域６とＰ型埋め込み拡散領域４の界面が接触している。このＰ型埋め込み拡散領域４の存在により、逆バイアス印加時に当該埋め込み拡散領域４とＮ型ウェル２の界面に沿って空乏層がＬ方向に伸びることで、ゲートエッジ（図２中の領域Ａ）に電界が集中するのを防止する役目を果たしている。言い換えれば、Ｌ方向の耐圧を向上させる狙いで設けられている。

つまり、このようなＬ方向の耐圧向上効果を高めるためには、このＰ型埋め込み拡散領域４は、ボディ領域６の下層からゲート電極１１のドレイン側の端部よりも外側まで延伸して形成されることが好ましい。図２では、Ｎ型ドレイン領域１０の下方位置まで延伸して形成されている例が図示されている。

なお、図２には、概略断面図に併せてポテンシャルの等電位面が描かれているが、これによれば、Ｌ方向に延伸するＰ型埋め込み拡散領域４の存在によりＬ方向の電界集中が緩和し、この結果ゲートエッジ部Ａへの電界集中が防止されているのが分かる。

また、図３に示すＷ１−Ｗ２線断面図によれば、図１７の場合と同様、金属配線３１下方に高濃度Ｎ型のドレイン領域１０が形成されている。従って、このドレイン領域１０の存在により、ＬＤＭＯＳトランジスタが飽和領域で動作している場合、より具体的には、Ｎ型ウェル２がＨｉｇｈ電位（数十ボルト）、ゲート−ソース間電圧が５Ｖ程度、ソース電位がＨｉｇｈ電位とＧＮＤ電位の中間電位である場合、領域Ｄにおける素子分離領域２１直下には反転層（ホール）が形成されないため、Ｐ型ボディ領域６とＰ型半導体基板１とが導通するということがない。これにより、図１５の構成に比べて回路の汎用性が高まるという点では、図１７と共通する。

ところが、図１７の構成の場合には、ソース領域９（ボディ領域６）とＷ方向に対向する位置におけるＮ型ドレイン１０のドレインエッジＥに電界が集中するため、これによって耐圧が低下してしまうという問題があった（図１８参照）。本実施形態の構成によれば、ループ状にＮ型ドリフト領域７が形成されることで、この問題点を解消している。

図４は、図３においてポテンシャルの等電位面を追加したものであり、いわば従来構成における図１８に対応するものである。Ｎ型ドリフト領域７の存在により、ポテンシャルの等電位面がＰ型ボディ領域側へと押し戻され、これによってＮ型ドレイン領域１０のエッジ部（図中Ｅ）に電界が集中するのを緩和している。

このような効果をより顕著にするためには、図４（図３）に示すようにＰ型埋め込み拡散領域４の外縁よりも、リング形状のＮ型ドリフト領域７の内縁が内側（Ｐ型ボディ領域６側）に位置するように形成するのが好ましい。これによって、逆バイアス印加時に形成される空乏層が、Ｐ型ボディ領域６側、すなわちＮ型ドレイン領域１０から離れる方向に押し戻され、この結果ドレインエッジＥに電界が集中するのを緩和する働きを高めることができる。

図５及び図６は、Ｎ型ドリフト領域７の導入効果を示すグラフである。すなわち、Ｎ型ドリフト領域７として注入したドーズ量（横軸）と耐圧（縦軸）の関係を示すグラフである。図５がＷ方向（Ｗ１−Ｗ２線に平行な方向）の耐圧の変化、図６がＬ方向（Ｌ１−Ｌ２線に平行な方向）の耐圧の変化をグラフ化したものである。

なお、図５及び図６において、Ｎ型ドリフト領域７の注入ドーズ量が０の場合とは、すなわち、図１の構成においてＮ型ドリフト領域７が形成されていない場合に相当するものである。

図５によれば、Ｎ型ドリフト領域７への注入ドーズ量が大きくなる（Ｎ型ドリフト領域７の不純物濃度が上昇する）に従い、Ｗ方向における耐圧が増大することが分かる。

Ｗ方向に関する耐圧について見れば、図１８を参照して説明したように、Ｎ型ドリフト領域７の注入ドーズ量が０の場合、金属配線３１のフィールドプレート効果により、空乏層がＰ型ボディ領域６からＮ型ドレイン領域１０の方に移動し、その結果、ドレインエッジＥに電界が集中し、耐圧が低下する。このことは、図３のようにＰ型埋め込み拡散領域４が形成されていたとしても、この空乏層の伸び始める位置がＰ型ボディ領域６のドレイン側端部よりも更にドレイン１０側に近付く点を除けば、同様に議論することができる。

これに対し、Ｎ型ドリフト領域７を導入することにより、ドレイン１０側へ空乏層が伸びるのを抑制することができる（図４参照）。そして、Ｎ型ドリフト領域７へのドーズ量を増加させるほど（Ｎ型ドリフト領域７の不純物濃度を高くするほど）、その効果が増大し、このことは、図５においてドーズ量の増加と共にＷ方向の耐圧が上昇していることにも現れている。

次に、Ｌ方向の耐圧について見れば、上述したように、本実施形態の構成ではＰ型埋め込み拡散領域４を備えることで、Ｌ方向へ電界を分散させ、これによってドレイン側のゲートエッジ部Ａへの電界集中を緩和することができる（ＲＥＳＵＲＦ効果、図２参照）。従って、このＰ型埋め込み拡散領域４の存在によってＬ方向の耐圧を向上させることができるため、同じ耐圧を確保する場合には、Ｎ型ドリフト領域７の濃度を上げることでオン抵抗を低減させることが可能であり、これによって耐圧とオン抵抗のトレードオフ関係を改善することができる。

なお、図６によれば、Ｎ型ドリフト領域７への注入ドーズ量を大きくするに従い、Ｌ方向の耐圧が一定程度低下する。これは、Ｎ型ドリフト領域７の濃度が高くなることで、Ｐ型埋め込み拡散領域４によるＲＥＳＵＲＦ効果が抑制される結果、ドレイン側のゲートエッジ部Ａへの電界集中が十分に緩和されないためである。

しかし、図６のグラフは、あくまでＰ型埋め込み拡散領域４を形成することでＬ方向の耐圧を高めた場合を前提にするものである。そして、このような構成の下では、Ｗ方向の耐圧がＬ方向の耐圧よりも低くなり、この結果としてＷ方向の耐圧をＬ方向の耐圧と同程度にまで高める必要が生じる。

つまり、図６ではＮ型ドリフト領域７を導入することで一見すると耐圧が低下しているように見えるが、図５と比較すれば分かるように、Ｎ型ドリフト領域７を導入しなければＷ方向の耐圧の方がＬ方向の耐圧が低いことから、このＷ方向の耐圧を上回る逆バイアス電圧が印加されると、ブレークダウンを生じてしまう。つまり、Ｗ方向の耐圧がＬ方向の耐圧と同程度となるようなドーズ量でＮ型ドリフト領域７を導入することで、ＬＤＭＯＳトランジスタ全体としての耐圧を最大限高める効果を示すことができる。当然ながら、Ｗ方向の耐圧がＬ方向の耐圧よりも低い条件の下では、ドーズ量を多くするほど耐圧を高める効果を発揮する。

例えば、図５及び図６の例によれば、Ｎ型ドリフト領域のＮｏｒｍａｌｉｚｅｄ−ｄｏｓｅ量を１．５に設定すると、Ｗ方向とＬ方向の耐圧をどちらも１２０Ｖ程度に設定することができる。これよりもドーズ量が少なければＷ方向の耐圧がＬ方向の耐圧より低く、逆に多ければＬ方向の耐圧がＷ方向の耐圧よりも低くなる。

図５の例によれば、Ｗ方向の耐圧は、Ｎ型ドリフト領域７を導入していない時点において７０Ｖ程度有している。これにもかかわらず、Ｗ方向の耐圧を向上させる必要性が生じたのは、Ｐ型埋め込み拡散領域４を導入することでＬ方向の耐圧が飛躍的に高まったことに起因するものである。つまり、Ｎ型ドリフト領域７を導入することでＬ方向が一定程度低下することを受け入れても、当該Ｌ方向の耐圧よりも低いＷ方向の耐圧を向上させる効果を有するため、この点がＮ型ドリフト領域７を導入するメリットである。

なお、図５及び図６を参照すれば、Ｗ方向の耐圧を高くするためにはＮ型ドリフト領域７のドーズ量を高めることが好ましく、Ｌ方向の耐圧を高くするためにはＮ型ドリフト領域７のドーズ量を高めないことが好ましい。このため、Ｎ型ドリフト領域７を、Ｌ方向に延伸する領域とＷ方向に延伸する領域でドーズ量を異ならせることも有用である。

すなわち、図７に示すように、Ｎ型ドリフト領域７の濃度につき、Ｗ方向の耐圧に寄与する領域７ａの濃度を、Ｌ方向に耐圧に寄与する領域７ｂの濃度よりも高濃度に設定する。より具体的には、ソース領域９とＷ方向に対向する領域７ａの濃度を、Ｌ方向に対向する領域７ｂの濃度よりも高濃度に設定する。これにより、Ｌ方向の耐圧低下を抑制しながら、Ｗ方向の耐圧を向上させることができる。

なお、ソース領域９とＬ方向に離間して形成されているＮ型ドリフト領域７ｂとは、リング状に形成されたＮ型ドレイン領域１０のうち、Ｗ方向に延伸する領域の下方位置に相当する。同様に、ソース領域９とＷ方向に離間して形成されているＮ型ドリフト領域７ａとは、リング状に形成されたＮ型ドレイン領域１０のうち、Ｌ方向に延伸する領域の下方位置に相当する。

更に、Ｗ方向の電界集中を緩和させるためには、Ｐ型ボディ領域６とＮ型ドリフト領域７の間隔を、Ｗ方向とＬ方向で異ならせることも有用である。すなわち、Ｐ型ボディ領域６とＮ型ドリフト領域７のＷ方向の間隔Ｙを、Ｗ方向の間隔Ｘよりも大きくする（図１，図２，図３参照）。

このような構造とした場合、逆バイアス印加時において、空乏層がＰ型ボディ領域６からＮ型ドリフト領域７に向かって伸びるが、Ｌ方向よりもＷ方向の方が両者の間隔が広いため、この方向の電界集中が緩和される。図８は、Ｐ型ボディ領域６とＮ型ドリフト領域７の間隔をＷ方向とＬ方向で等しくした場合（Ｙ＝Ｘ）と、Ｌ方向よりもＷ方向の間隔を広げた場合（Ｙ＞Ｘ）におけるＷ方向の耐圧を比較したグラフであるが、Ｙ＞ＸとすることでＷ方向の耐圧が高められていることが分かる。

以上、本実施形態の構成のように、（１）Ｎ型ドリフト領域７をボディ領域６の周囲を取り囲むようにリング状に形成することで、Ｗ方向の耐圧を高める効果を有する。そして、（２）このドリフト領域７について、ソース領域とＬ方向に対向する領域よりもＷ方向に対向する領域の注入ドーズ量（不純物濃度）を高めることで、Ｌ方向の耐圧低下を抑制しながらＷ方向の耐圧を高める効果を更に発揮することができる。また、（３）Ｐ型ボディ領域６とＮ型ドリフト領域７のＷ方向の間隔Ｙを、Ｌ方向の間隔Ｘよりも大きくすることで、更にＷ方向の耐圧を高める効果を増すことができる。すなわち、（１）のみを備えることでＷ方向の耐圧向上を高める効果を有し、これに（２）や（３）の要素を含めた場合にはその効果を更に向上させることができる。

以下、本実施形態のＬＤＭＯＳトランジスタの製造方法につき、図９の工程断面図を参照して説明する。なお、前述の（１），（２），（３）の全てを満たす構造のＬＤＭＯＳトランジスタを製造する場合を例に挙げて説明するが、（１）のみを満たす場合や（１）及び（２）、又は（１）及び（３）を満たす場合についても同様の方法で製造できる。

図９（ａ）に示すように、Ｐ型半導体基板１に対し、Ｎ型不純物を注入し、高温ドライブインによる熱拡散によりＮ型ウェル２を所望の深さに形成する。Ｎ型不純物としては、例えばリンを使用し、注入エネルギーは例えば２ＭｅＶ以上、ドーズ量は１．０×１０^１３ｃｍ^−２以下とする。また、不純物注入を行う領域は、例えば高エネルギー注入に対応した厚膜のレジストを用い、フォトエッチング技術等によって注入を行う領域を開口するようにパターニングすることによって規定する。さらに、Ｎ型ウェル２の表面の一部に素子分離領域２１（ＬＯＣＯＳ酸化膜）を形成する。

次に、Ｐ型不純物、例えばボロンの注入により、Ｐ型ボディ領域６を形成する。更に、１ＭｅＶ以上の高エネルギー注入でＰ型不純物、例えばボロン注入を実施して、Ｐ型埋め込み拡散領域４を形成する。

次に、図９（ｂ）に示すように、Ｐ型ボディ領域６と離間した位置に、Ｎ型不純物、例えばリンの注入を、例えば３００ＫｅＶ以上の注入エネルギーにて行い、Ｎ型ドリフト領域７ａ，７ｂを形成する。ここで、Ｎ型ドリフト領域７ａを形成するに際しては、Ｎ型ドリフト領域７ｂとは別のレジストマスクを使用し、Ｐ型ボディ領域６とＮ型ドリフト領域７との間隔について、Ｗ方向の間隔ＹがＬ方向の間隔Ｘよりも大きく設計されるように（Ｙ＞Ｘ）、レジストマスクを規定する。更にこのとき、Ｎ型ドリフト領域７ａの注入ドーズ量を、Ｎ型ドリフト領域７ｂの注入ドーズ量よりも高く設定する。

次に、Ｎ型ウェル２の表面領域にゲート絶縁膜を形成し、更にＰ型ボディ領域６の一部から、素子分離領域２１の一部にわたってゲート電極１１を形成する。このゲート電極１１の形成に際しては、例えばリンがドープされたポリシリコン膜をＣＶＤ法により形成し、その上にフォトエッチング技術によってレジストをパターニングした後、ドライエッチング技術等によって前記のポリシリコン膜を加工することにより形成される。

次に、図９（ｃ）に示すように、例えばリン又は砒素の注入によってＮ型ソース領域８、及びＮ型ドレイン領域１０を形成し、更に、例えばボロン等の注入によってＰ型ボディコンタクト領域９を形成する。

次に、図９（ｄ）に示すように、表面に例えば常圧ＣＶＤ法によって層間絶縁膜２２を形成し、リフローして表面段差を軽減する。この後、ゲート電極１１、Ｎ型ドレイン領域１０、Ｎ型ソース領域８、及びＰ型ボディコンタクト領域９の上方において、それぞれ前記の酸化膜にコンタクトエッチを行い、コンタクトホールを形成する。その後、例えば、スパッタによってアルミニウム膜を成長させた後、該アルミニウム膜をフォトエッチング及びドライエッチングによってパターンニングし、ソース電極１６、ドレイン電極１５、及び金属配線３１を形成する。なお、金属配線３１は、ソース電極１６及びドレイン電極１５と同時に形成しても良いし、ソース電極１６及びドレイン電極１５を形成した後に形成しても良い。

［第２実施形態］
第１実施形態では、従来構成の図１６と同様、Ｐ型ボディ領域６の周囲を取り囲むようにＮ型ドレイン領域１０を形成することで、逆バイアス印加時に反転層が形成されＰ型ボディ領域６とＰ型半導体基板１が導通するのを防止した。すなわち、Ｎ型ドレイン領域１０をリング状に形成することにより、通常のドレインとしての機能と、Ｗ方向への反転層形成の抑制機能を兼ね備えさせたものである。

これに対し、図１０に示す本実施形態の構成（概略平面図）は、ドレインとしての機能領域と、Ｗ方向への反転層形成の抑制機能領域を分けたものである。すなわち、Ｎ型ドレイン１０は、図１２のようにＷ方向に延伸する形状（ソース領域９とＬ方向に対向する形状）とし、リング状には形成しない。一方で、このドレイン１０の外側に、Ｎ型ドレイン１０と同程度の高濃度Ｎ型領域２７（反転層形成防止用拡散領域）を、ボディ領域６を取り囲むようにリング状に形成する。このＮ型領域２７は、Ｎ型ドレイン領域１０と同様、Ｎ型ドリフト領域７内に形成されており、Ｎ型ドレイン領域１０とはＬ方向に素子分離領域を介して離間している。

このように構成した場合でも、Ｐ型ボディ領域６とＷ方向に離間した位置に高濃度Ｎ型領域２７が形成されるため、金属配線３１の下方位置であっても、このＮ型領域２７の下方には反転層が形成されず、従って、逆バイアス印加時にＰ型ボディ領域６とＰ型半導体基板１の間にリークパスが形成されるということは起こらない。

そして、第１実施形態と同様、このＮ型領域２７はリング状に形成されたＮ型ドリフト領域７内に形成されるため、この高濃度Ｎ型領域２７のエッジ付近に電界が集中するという事態も避けることができる。その理由も第１実施形態と同様に、図４を参照して説明することができるため、ここではその説明を省略する。

更に、本実施形態の構成によれば、第１実施形態よりもサージ等の過電圧、過電流印加時の耐性が高まるという効果を有する。この点につき、図１１を参照して説明する。

図１１は第１実施形態の構成（ａ）と本実施形態の構成（ｂ）を並べて図示したものである。

図１１（ａ）に示す第１実施形態の構成の場合、Ｎ型ドレイン領域１０がリング状に形成されているため、ソース領域９とドレイン領域１０の間に電位差が与えられると、Ｌ方向を隔てて対向するソース領域９とドレイン領域１０との間に流れる正規のドレイン電流に加え、Ｗ方向の方向成分を有した回り込み電流が発生する。

一般的に、ＬＤＭＯＳトランジスタのドレイン領域にサージ等の過電圧、過電流が印加される場合、まず、その過電圧による電界増大により、ドレイン領域近傍でアバランシェブレークダウンが起こり、そこで発生したホールがＰ型ボディ領域に流れる際の電位差により、Ｎ型ドレイン領域とＰ型ボディ領域とＮ型ソース領域から構成される寄生バイポーラトランジスタがオンする。その結果、大電流がドレイン領域からソース領域に流れ、最終的に熱破壊に至る。

ドレイン領域にサージ等の過電圧、過電流が印加される場合、最も電界が集中するのは、Ｐ型ボディ６領域のコーナー部（図１１（ａ）中のＦ１，（ｂ）中のＦ２）である。従って、このＦ１部分に、図１１（ａ）のような回り込み電流が発生すると、サージ等の過電圧、過電流が印加された場合にアバランシェ電流の増大を促進する可能性もある。

これに対し、本実施形態の構成であれば、Ｎ型ドレイン領域１０とは別にリング状のＮ型領域２７が設けられ、Ｎ型ドレイン領域１０は、Ｎ型ソース領域９とＬ方向にのみ対向する構成である。そして、Ｎ型領域２７は、Ｎ型ドレイン領域１０よりも外側に形成されるため、Ｎ型領域２７とソース領域９の間隔は、ドレイン領域１０とソース領域９の間隔よりも大きい。これにより、ソース−ドレイン間に電位差が与えられた場合、Ｌ方向に平行な正規のドレイン電流が流れる一方、ソース領域９からＮ型領域２７に向かう回り込み電流は、（ａ）の場合よりも著しく低下する。

つまり、本実施形態の構成とすることで、第１実施形態の構成よりも、過電圧、過電流印加時の耐性（サージ耐性）を高めることができる。ただし、一方で、ドレイン領域１０とは別のＮ型領域２７をドレイン領域１０の外側にリング状に形成する必要があるため、第１実施形態よりは占有面積を拡大させる。このため、本実施形態のような構成は、特に大面積にトランジスタをアレイする場合に使用するのが効果的である。その際には、チャネル反転防止のために形成する高濃度のＮ型領域２７は、大面積にアレイしたトランジスタの最外周にのみ形成すれば良い。このように構成すれば、元々の占有面積を基準としたときにＮ型領域２７を設けることによる追加面積の割合を小さくすることができ、面積増大の影響を最小限に抑制できる。

なお、本実施形態の構造に、第１実施形態で説明した（２）や（３）の要素を適用することが可能であることは言うまでもない。

［別実施形態］
以下に別実施形態につき説明する。

〈１〉 上述した本発明の構造では、ゲート電極１１をＬ方向に平行な成分とＷ方向に平行な成分からなる多角形的な形状であるように図示していたが、この形状に限定されるものではない。例えば、図１２のようなトラック状（長円状）に構成しても良い。

〈２〉 本発明の構造ではＮ型ウェル２を図１３の場合よりも深く形成することで、図１３のＮ型埋め込み拡散領域１０２の形成を省略しているが、図１３のようにＮ型埋め込み拡散領域１０２を形成することも可能である。ただし、Ｎ型埋め込み拡散領域１０２をイオン注入で形成するには、かなりの高エネルギー注入を実施する必要があるため、現実的には難しいことから、このような構造を形成するにはエピタキシャル層の形成プロセスを利用するのが通常である。エピ形成プロセスは高価なプロセスであるところ、製造に際しエピ形成プロセスを必要としない上述した実施形態の構成の方が、製造コストを低廉化できる点で有用である。

なお、図１３のＮ型埋め込み拡散領域１０２は、ＬＤＭＯＳトランジスタを高圧側で利用する場合に、このトランジスタがオンするとＰ型ボディ領域６が高電位に固定され、その際にＰ型ボディ領域６、Ｎ型ウェル２、Ｐ型半導体基板１００で構成される縦方向の寄生バイポーラトランジスタの影響を抑制する目的で設けられるものである。特に、この寄生トランジスタのｈＦＥが高いと、Ｐ型ボディ領域６からＰ型半導体基板１００に向けて流れる電流に起因する消費電力が増大することから、このｈＦＥを低下させる目的でＮ型埋め込み拡散領域１０２を形成するものである。

すなわち、縦方向の寄生ＰＮＰトランジスタのｈＦＥに基づく縦方向の寄生電流がそもそも大きな問題にならないような場合には、このようなＮ型埋め込み拡散領域１０２は不要である。更に、図２のようにＮ型ウェル２を図１３の構成よりも深い領域として形成することで、Ｎ型埋め込み拡散領域１０２を設けた場合と同様の効果（ｈＦＥの低下）を示すことができる。

〈３〉 上述の各実施形態では、Ｐ型半導体基板上に、Ｐ型のボディ領域とＮ型のソース・ドレイン領域を有してなるＮチャネル型のＬＤＭＯＳトランジスタについて説明を行ったが、各極性を反転させることにより、同様の効果を示すＰチャネル型のＬＤＭＯＳトランジスタを実現することができる。

〈４〉 上述の各実施形態において、ソース電極１６をソース領域８及びボディコンタクト領域９の両領域に接触するように形成するものとしたが、両領域それぞれに対して各別に接続される電極を備える構成としても良い。

１： Ｐ型半導体基板
２： Ｎ型ウェル
４： 埋め込み拡散領域
６： Ｐ型ボディ領域
７： Ｎ型ドリフト領域
８： Ｎ型ソース領域
９： Ｐ型ボディコンタクト領域
１０： Ｎ型ドレイン領域
１１： ゲート電極
１５： ドレイン電極
１６： ソース電極
２１： 素子分離領域
２２： 層間絶縁膜
２７： 高濃度Ｎ型領域（反転層形成防止用拡散領域）
３１： 金属配線
１００： Ｐ型半導体基板
１０１： Ｐ型エピタキシャル層
１０２： Ｎ型埋め込み拡散領域

Claims (8)

1. 第１導電型の半導体基板上に形成された、前記第１導電型とは異なる第２導電型のウェルと、
   前記ウェル内に形成された前記第１導電型のボディ領域と、
   前記ウェル内において、前記ボディ領域の底面と接触するように前記ボディ領域よりも深い位置に形成された前記第１導電型の埋め込み拡散領域と、
   前記ボディ領域内に形成された、前記ウェルより高濃度の前記第２導電型のソース領域と、
   前記ウェル内において、前記半導体基板の基板面に平行な方向に前記ボディ領域と離間した位置に形成された、前記ウェルより高濃度の前記第２導電型のドリフト領域と、
   前記ドリフト領域内において、前記半導体基板の基板面に平行な方向に前記ボディ領域と素子分離領域を介して離間した位置に形成された、当該ドリフト領域より高濃度の前記第２導電型のドレイン領域と、
   少なくとも前記ボディ領域の一部上方、及び前記ボディ領域と前記ドレイン領域に挟まれた位置における前記ウェル領域の上方にわたってゲート絶縁膜を介して形成されたゲート電極と、有し、
   前記ドリフト領域並びに前記ドレイン領域が、前記ボディ領域を取り囲むようにリング状に形成されていることを特徴とする半導体装置。
2. 第１導電型の半導体基板上に形成された、前記第１導電型とは異なる第２導電型のウェルと、
   前記ウェル内に形成された前記第１導電型のボディ領域と、
   前記ウェル内において、前記ボディ領域の底面と接触するように前記ボディ領域よりも深い位置に形成された前記第１導電型の埋め込み拡散領域と、
   前記ボディ領域内に形成され、前記ウェルより高濃度の前記第２導電型のソース領域と、
   前記ウェル内において、前記半導体基板の基板面に平行な方向に前記ボディ領域と離間した位置に形成された、前記ウェルより高濃度の前記第２導電型のドリフト領域と、
   前記ドリフト領域内において、前記半導体基板の基板面に平行な方向に前記ボディ領域と素子分離領域を介して離間した位置に形成された、当該ドリフト領域より高濃度の前記第２導電型のドレイン領域と、
   前記ドリフト領域内において、前記半導体基板の基板面に平行な方向に前記ドレイン領域と離間した位置に形成された、前記ドリフト領域より高濃度の前記第２導電型の反転層形成防止用拡散領域と、
   少なくとも前記ボディ領域の一部上方、及び前記ボディ領域と前記ドレイン領域に挟まれた位置における前記ウェル領域の上方にわたってゲート絶縁膜を介して形成されたゲート電極と、有し、
   前記ソース領域は、基板面に平行な第１方向に延伸して形成され、
   前記ドレイン領域は、前記ボディ領域に対し、基板面に平行で前記第１方向に直交する第２方向に離間して対向する一方、前記第１方向には対向しないように形成され、
   前記ドリフト領域は、前記ボディ領域を取り囲むようにリング状に形成され
   前記反転層形成防止用拡散領域は、前記ドレイン領域よりも外側位置における前記ドリフト領域内において、前記ボディ領域を取り囲むようにリング状に形成されていることを特徴とする半導体装置。
3. 前記ドリフト領域は、その一部が前記埋め込み拡散領域とリング状にオーバーラップするように形成されていることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記ソース領域は、基板面に平行な第１方向に延伸して形成されており、
   前記ドリフト領域と前記ボディ領域の間隔につき、基板面に平行で前記第１方向に直交する第２方向よりも前記第１方向の方が間隔が広いことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
5. 前記ソース領域は、基板面に平行な第１方向に延伸して形成されており、
   前記ドリフト領域の不純物濃度につき、前記ソース領域と前記第１方向に離間して形成される領域が、基板面に平行で前記第１方向に直交する第２方向に離間して形成される領域よりも高濃度であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
6. 前記ボディ領域内において、当該ボディ領域より高濃度の前記第１導電型のボディコンタクト領域が形成されていることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
7. 請求項１に記載の半導体装置の製造方法であって、
   前記第１導電型の半導体基板に、前記第２導電型の不純物イオンを注入して前記ウェル領域を形成する工程と、
   前記素子分離領域を形成する工程と、
   前記ウェル内に前記第１導電型の不純物イオンを注入して、前記ボディ領域及び前記埋め込み拡散領域を形成する工程と、
   前記ウェル内に当該ウェルよりも高濃度の前記第２導電型の不純物イオンを注入して、前記ボディ領域又はその形成予定領域を取り囲むようにリング状の前記ドリフト領域を形成する工程と、
   前記ボディ領域内及び前記ドリフト領域内に前記ドリフト領域よりも高濃度の前記第２導電型の不純物イオンを注入して、前記ボディ領域内に前記ソース領域を、前記ドリフト領域内にリング状の前記ドレイン領域をそれぞれ形成する工程と、
   前記ボディ領域の一部上方、及び前記ボディ領域と前記ドレイン領域に挟まれた位置における前記ウェル領域の上方にわたって、前記ゲート絶縁膜を介して前記ゲート電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。
8. 請求項２に記載の半導体装置の製造方法であって、
   前記第１導電型の半導体基板に、前記第２導電型の不純物イオンを注入して前記ウェル領域を形成する工程と、
   前記素子分離領域を形成する工程と、
   前記ウェル内に前記第１導電型の不純物イオンを注入して、前記ボディ領域及び前記埋め込み拡散領域を形成する工程と、
   前記ウェル内に当該ウェルよりも高濃度の前記第２導電型の不純物イオンを注入して、前記ボディ領域又はその形成予定領域を取り囲むようにリング状の前記ドリフト領域を形成する工程と、
   前記ボディ領域内及び前記ドリフト領域内に前記ドリフト領域よりも高濃度の前記第２導電型の不純物イオンを注入して、前記ボディ領域内に前記第１方向に延伸する前記ソース領域を形成し、前記ドリフト領域内に、前記第１方向に延伸する前記ドレイン領域と、同ドレイン領域よりも外側に離間した状態でリング状の前記反転層形成防止用拡散領域とをそれぞれ形成する工程と、
   前記ボディ領域の一部上方、及び前記ボディ領域と前記ドレイン領域に挟まれた位置における前記ウェル領域の上方にわたって、前記ゲート絶縁膜を介して前記ゲート電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。

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