JP2010258366A - 半導体装置 - Google Patents

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Abstract

【課題】２つの半導体チップが封止体に封入された半導体装置の放熱性の向上を図る手段を提供する。
【解決手段】入力側板状リード部５上に制御用パワーＭＯＳＦＥＴチップ２が配置され、このチップの主面にはソース電極２ｓおよびゲート電極２ｇが形成され、このソース電極と出力側板状リード部６とが接続されており、また、出力側板状リード部６上に同期用パワーＭＯＳＦＥＴチップ３が配置されており、このチップの主面にはソース電極３ｓおよびゲート電極３ｇが形成されており、このソース電極と接地側板状リード部７とが接続されている。この接地側板状リード部７と、それぞれのチップのゲート電極２ｇ、３ｇと接続されているゲート側リード部８、９が、入力側板状リード部５と出力側板状リード部６の間に存在している。これにより、基板実装時の配線を介した放熱経路を広く確保することができ、２ｉｎ１パッケージ１の放熱性を改善することができる。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、複数の半導体チップが封止体に封入された半導体装置に適用して有効な技術に関する。
２つの半導体チップが１つのパッケージに封止され、ＤＣ／ＤＣコンバータとして動作する半導体装置では、従来、各半導体チップは電流が直線的な経路となるように配置されている。つまり、第１のチップが搭載されたフレーム、第１のチップのソース電極と接続され、かつ第２のチップが搭載されたフレーム、第２のチップのソース電極と接続されたフレームの順に一列に並んで配置されている（たとえば、特許文献１参照）。
特開２００３−３７２４５号公報
パーソナルコンピュータのＣＰＵなどの電源に広く用いられる絶縁型ＤＣ／ＤＣコンバータは、制御用と同期用のパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と、これらのＯＮ／ＯＦＦを行うドライバＩＣ（integrated Circuit）と、その他チョークコイルやコンデンサなどによって構成される。
近年、上記のような電源の小型化が進められており、ＤＣ／ＤＣコンバータを構成する２つのパワーＭＯＳＦＥＴを１つの樹脂パッケージに封止した製品（２ｉｎ１パッケージ）の開発が進められている。
２ｉｎ１パッケージの特徴として、実装面積の低減、小型化による原料コストの低減というメリットの他に、集積化による放熱性の悪化というデメリットがある。
放熱性の悪化により、最大出力電流の低下、信頼性の低下などの様々な問題が生じる。
本発明の目的は、２ｉｎ１パッケージのプリント実装基板搭載時における放熱性の改善を図ることにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
本発明の一実施の形態による半導体装置は、
１つのパッケージに形成される半導体装置であって、
第１、第２、第３、第４および第５の外部端子を備え、
それぞれが第１、第２および第３の電極を有する第１のトランジスタおよび第２のトランジスタを備え、
前記第１および第２のトランジスタは封止体によって封止され、
前記第１のトランジスタは前記第１の外部端子を含む板状の第１の導体部材上に搭載され、
前記第２のトランジスタは前記第２の外部端子を含む板状の第２の導体部材上に搭載され、
前記第１のトランジスタの前記第１の電極は、前記第１の外部端子に電気的に接続され、
前記第２のトランジスタの前記第１の電極は、前記第２の外部端子に電気的に接続され、
前記第１のトランジスタの前記第２の電極は、前記第２の外部端子に電気的に接続され、
前記第２のトランジスタの前記第２の電極は、前記第３の外部端子に電気的に接続され、
前記第１のトランジスタの前記第３の電極は、前記第４の外部端子に電気的に接続され、
前記第２のトランジスタの前記第３の電極は、前記第５の外部端子に電気的に接続され、
前記第３、第４および第５の外部端子は、前記第１、第２の外部端子の間に存在するものである。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
２つの半導体チップを搭載する２つの板状導体部材を、プリント実装基板の配線を介した放熱経路を広くすることが出来るように配置することにより、従来構造に比べて半導体装置における放熱性の向上を図ることができる。
本発明の実施の形態１の半導体装置の構造の一例を封止体を透過して示す平面図である。 図１に示すＡ−Ａ線に沿って切断した断面の構造を示す断面図である。 図１に示す半導体装置の構造を示す裏面図である。 図１に示す半導体装置の構造を示す外観斜視図である。 本発明の実施１の形態の変形例の半導体装置の構造の一例を封止体を透過して示す平面図である。 図１に示す半導体装置における実装時の回路の一例を示す回路図である。 図１に示す半導体装置における実装時の配線形状の一例を示す平面図である。 半導体装置（単体パッケージ）の構造の一例を封止体を透過して示す平面図である。 図８に示す半導体装置における実装時の配線形状の一例を示す平面図である。 半導体装置の構造の一例を封止体を透過して示す平面図である。 図１０に示す半導体装置における実装時の配線形状の一例を示す平面図である。 図１に示す半導体装置の構造を封止体を透過して示す斜視図である。 本発明の実施の形態２の半導体装置の構造の一例を封止体を透過して示す平面図である。 図１３に示すＢ−Ｂ線に沿って切断した断面の構造を示す断面図である。 図１３に示す半導体装置の構造を示す裏面図である。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
図１は本発明の実施の形態１の半導体装置（非絶縁型ＤＣ／ＤＣコンバータ用２ｉｎ１パッケージ）の構造の一例を封止体１４を透過して示す平面図、図２は図１に示す２ｉｎ１パッケージ１をＡ−Ａ線に沿って切断した断面の構造を示す断面図、図３は図１に示す半導体装置の構造を示す裏面図、図４は図１に示す半導体装置の構造を示す外観斜視図である。また、図１２は図１に示す半導体装置の封止体１４を透過して示す斜視図である。なお、図１においては２ｉｎ１パッケージ１の内部構造をわかりやすくするため、封止体１４の外形を二点鎖線で示す。
図１〜図４および図１２に示す本実施の形態の半導体装置は、２つの半導体チップが１つの封止体（封入用絶縁樹脂）１４に封入されたものであり、本実施の形態では、前記半導体装置の一例として、非絶縁型ＤＣ／ＤＣコンバータ用の２ｉｎ１パッケージ１を取り上げて説明する。
なお、２ｉｎ１パッケージ１は、図３および図４に示すように、封止体１４の裏面および周縁部に複数の外部接続端子が配置された構造のものである。
本実施の形態の２ｉｎ１パッケージ１の基本構造は、トランジスタ回路を有する２つの半導体チップと、この２つの半導体チップを搭載する２つの板状導体部材と、前記半導体チップのうち少なくとも１つの電極と電気的に接続する複数の板状導体部材と、前記２つの半導体チップを封止する封止体１４からなり、前記板状導体部材の一部が封止体１４から露出し、外部接続端子を形成している。
なお、２ｉｎ１パッケージ１は、第１の半導体チップである制御用パワーＭＯＳＦＥＴチップ２と、この制御用パワーＭＯＳＦＥＴチップ２と導体部材によって電気的に接続された第２の半導体チップである同期用パワーＭＯＳＦＥＴチップ３とを有しており、これら２つの半導体チップが封止体１４に封止（封入）されている。
本実施の形態の２ｉｎ１パッケージ１の詳細な構造について説明すると、図１、図２に示すように、入力側板状リード部（第１の板状導体部材）５上に制御用パワーＭＯＳＦＥＴチップ（第１のトランジスタ）２が配置されている。すなわち、制御用パワーＭＯＳＦＥＴチップ２の裏面２ｂには、制御用パワーＭＯＳＦＥＴのドレイン電極（第１の電極）２ｄとなる端子部が形成されており、このドレイン電極２ｄに第１の板状導体部材である入力側板状リード部５が、例えば、ハンダ１５などのダイボンディング材により電気的に接続されている。
一方、制御用パワーＭＯＳＦＥＴチップ２の主面２ａには、制御用パワーＭＯＳＦＥＴのソース電極（第２の電極）２ｓ、およびゲート電極（第３の電極）２ｇとなる端子部が形成されている。
また、出力側板状リード部（第２の板状導体部材）６上には同期用パワーＭＯＳＦＥＴチップ（第２のトランジスタ）３が配置されている。すなわち、同期用パワーＭＯＳＦＥＴチップ３の裏面３ｂには、同期用パワーＭＯＳＦＥＴのドレイン電極（第１の電極）３ｄとなる端子部が形成されており、このドレイン電極３ｄに第２の板状導体部材である出力側板状リード部６が、例えば、ハンダ１５などのダイボンディング材により電気的に接続されている。
一方、同期用パワーＭＯＳＦＥＴチップ３の主面３ａには、同期用パワーＭＯＳＦＥＴのソース電極（第２の電極）３ｓ、およびゲート電極（第３の電極）３ｇとなる端子部が形成されている。
また、２ｉｎ１パッケージ１は、接地側板状リード部７とゲート側リード部８、９を有しており、制御用パワーＭＯＳＦＥＴチップ２の主面２ａのソース電極２ｓと、出力側板状リード部６とが導体のワイヤ１０を介して電気的に接続されており、同期用パワーＭＯＳＦＥＴチップ３の主面３ａのソース電極３ｓと、接地側板状リード部７とが導体のワイヤ１２を介して電気的に接続されている。さらに、制御用パワーＭＯＳＦＥＴチップ２のゲート電極２ｇとゲート側リード部８が導体のワイヤ１１を介して電気的に接続されており、同様に同期用パワーＭＯＳＦＥＴチップ３のゲート電極３ｇとゲート側リード部９が導体のワイヤ１３を介して電気的に接続されている。
このとき、図１に示すように、接地側板状リード部７とゲート側リード部８、９は、入力側板状リード部５と、出力側板状リード部６の間に挟まれる形で構成されている。
すなわち、図３の裏面端子形状において、入力側板状リード部５の上方向および左右方向には他の端子は存在せず、また出力側板状リード部６の下方向および左右方向には他の端子は存在しない。ここで、入力側板状リード部５、出力側板状リード部６、接地側板状リード部７、ゲート側リード部８およびゲート側リード部９の裏面は、プリント実装基板に実装した際の放熱性を向上させる目的で、封止体１４から露出させている。
なお、図５の変形例に示すように、ＭＯＳＦＥＴのソース電極とフレーム間はリボン状導体１０ａ、１２ａを用いてもよい。また、同様に板状の導体を用いてもよい。なお、図５においては２ｉｎ１パッケージ１の内部構造をわかりやすくするため、封止体１４の外形を二点鎖線で示す。
次に、図６は２ｉｎ１パッケージ１の実装時の回路の一例を示すものである。２ｉｎ１パッケージ１がドライバＩＣ４、コイル２０、コンデンサ２２、２３、さらに負荷２４、入力電源２１などと配線で接続されており、非絶縁型ＤＣ／ＤＣコンバータ回路を構成している。本回路において、生じる発熱のうち大部分は制御用パワーＭＯＳＦＥＴチップ２および同期用パワーＭＯＳＦＥＴチップ３で発生する。
図７は、２ｉｎ１パッケージ１をプリント実装基板上に搭載した場合の配線形状の一例である。入力側板状リード部５は入力側配線４０と、出力側板状リード部６は出力側配線４１と、接地側板状リード部７は接地側配線４２と、ゲート側リード部８、９はゲート配線４３、４４とハンダなどを用いてそれぞれ接続されている。なお、各配線が形成されているプリント実装基板は図示していない。
このとき、制御用パワーＭＯＳＦＥＴチップ２および同期用パワーＭＯＳＦＥＴチップ３で発生する熱は、主にプリント実装基板の配線を介して放熱される。図７において、制御用パワーＭＯＳＦＥＴチップ２で発生する熱は図の上方向および左右方向に主な放熱経路が存在し、また同期用パワーＭＯＳＦＥＴチップ３で発生する熱は図の下方向および左右方向に主な放熱経路が存在している。なお、図７においては２ｉｎ１パッケージ１の内部構造をわかりやすくするため、封止体１４の外形を二点鎖線で示す。
ここで、比較のために従来構造による実装状態を示す。図８は１つのパワーＭＯＳＦＥＴチップ３２のみを封止体１４に封入した個別パッケージ３１の一例を封止体を透過して示す平面図であり、図９はＤＣ／ＤＣコンバータを構成する２つの個別パッケージ３１ａ、３１ｂをプリント実装基板上に搭載した場合の配線形状の一例である。なお、図８、図９においては２ｉｎ１パッケージ１の内部構造をわかりやすくするため、封止体１４の外形を二点鎖線で示す。
個別パッケージ３１の詳細な構造について説明すると、図８に示すように、ドレイン側板状リード部３３上にパワーＭＯＳＦＥＴチップ３２が配置されている。すなわち、パワーＭＯＳＦＥＴチップ３２の裏面には、パワーＭＯＳＦＥＴのドレイン電極（第１の電極）となる端子部が形成されており、このドレイン電極にドレイン側板状リード部３３が、例えば、ハンダなどのダイボンディング材により電気的に接続されている。
一方、パワーＭＯＳＦＥＴチップ３２の主面には、パワーＭＯＳＦＥＴのソース電極（第２の電極）３２ｓ、およびゲート電極（第３の電極）３２ｇとなる端子部が形成されており、それぞれワイヤ３６、３７などの導体を用いて、ソース側リード部３４、およびゲート側リード部３５と電気的に接続されている。
プリント実装基板上に搭載する場合、図９に示すように制御用パワーＭＯＳＦＥＴを有する個別パッケージ３１ａのドレイン側板状リード部３３ａは入力側配線４０と、ソース側リード部３４ａは出力側配線４１と、ゲート側リード部３５ａは制御用パワーＭＯＳＦＥＴのゲート配線４３とハンダなどを用いてそれぞれ接続される。また、同期用パワーＭＯＳＦＥＴを有する個別パッケージ３１ｂのドレイン側板状リード部３３ｂは出力側配線４１と、ソース側リード部３４ｂは接地側配線４２と、ゲート側リード部３５ｂは同期用パワーＭＯＳＦＥＴのゲート配線４４とハンダなどを用いてそれぞれ接続される。なお、各配線が形成されているプリント実装基板は図示していない。
このとき、図９において、制御用パワーＭＯＳＦＥＴチップ２で発生する熱は図の上方向および左方向に主な放熱経路が存在し、また同期用パワーＭＯＳＦＥＴチップ３で発生する熱は図の下方向および右方向に主な放熱経路が存在している。この場合、図７で示した２ｉｎ１パッケージ１の場合と比べて放熱経路が狭く、制御用パワーＭＯＳＦＥＴチップ２および同期用パワーＭＯＳＦＥＴチップ３から発生する熱の放熱性が悪いという問題がある。
次に、図１０は、従来構造の２ｉｎ１パッケージ３０の一例を封止体を透過して示す平面図である。パワーＭＯＳＦＥＴチップ２、３と各リード部との電気的な接続関係は本実施の形態の２ｉｎ１パッケージ１と同様であるが、各リードの位置関係が異なり、入力側板状リード部５、出力側板状リード部６、接地側板状リード部７の順に一列に並んでいる。なお、図１０においては２ｉｎ１パッケージ３０の内部構造をわかりやすくするため、封止体１４の外形を二点鎖線で示す。
従来構造の２ｉｎ１パッケージ３０をプリント実装基板上に搭載する場合、主な放熱経路である入力側配線４０、出力側配線４１の形状は図１１のようになる。なお、図１１においては２ｉｎ１パッケージ３０の内部構造をわかりやすくするため、封止体１４の外形を二点鎖線で示す。
このとき、図１１において、制御用パワーＭＯＳＦＥＴチップ２で発生する熱は図の上方向および左方向に主な放熱経路が存在し、また同期用パワーＭＯＳＦＥＴチップ３で発生する熱は図の右方向のみに主な放熱経路が存在している。図７で示した本発明の実施の形態１である２ｉｎ１パッケージ１の場合と比べて放熱経路が狭く、図９の例と同様に、制御用パワーＭＯＳＦＥＴチップ２および同期用パワーＭＯＳＦＥＴチップ３から発生する熱の放熱性が悪いという問題がある。なお、各配線が形成されているプリント実装基板は図示していない。
また、図１、および図５において、制御用パワーＭＯＳＦＥＴチップ２のソース電極２ｓは、ワイヤ１０あるいはリボン状導体１０ａなどを介して、出力側板状リード部６の延在部６ａで接続されている。これはワイヤ１０あるいはリボン状導体１０ａなどの長さを短くすることで、製造の容易さを確保し、導通電流による損失を小さくするとともに、熱源である２つのパワーＭＯＳＦＥＴチップ２、３を離して配置することを実現している。
以上のことから、本実施の形態の２ｉｎ１パッケージ１は、各半導体チップをパッケージ内の対向する両端に配置することにより、熱源である２つの各半導体チップを離し、パッケージをより広い放熱経路を有する配線配線プリント実装基板に搭載することを可能としているため、実装基板に搭載した際の放熱性を改善することができる。
（実施の形態２）
図１３は本発明の実施の形態２の半導体装置（非絶縁型ＤＣ／ＤＣコンバータ用２ｉｎ１パッケージ）の構造の一例を封止体を透過して示す平面図である。図１４は図１３に示すＢ−Ｂ線に沿って切断した断面の構造を示す断面図である。図１５は図１３に示す半導体装置の構造を示す裏面図である。なお、図１３においては２ｉｎ１パッケージ１の内部構造をわかりやすくするため、封止体１４の外形を二点鎖線で示す。
図１３〜図１５に示す本実施の形態の半導体装置は、実施の形態１と同様に２つの半導体チップが１つの封止体（封入用絶縁樹脂）１４に封入されたものであり、前記半導体装置の一例として、非絶縁型ＤＣ／ＤＣコンバータ用の２ｉｎ１パッケージ１を取り上げて説明する。
本実施の形態の２ｉｎ１パッケージ１の基本構造は、実施の形態１と同様に、トランジスタ回路を有する２つの半導体チップと、この２つの半導体チップを搭載する２つの板状導体部材と、前記半導体チップのうち少なくとも１つの電極と電気的に接続する複数の板状導体部材と、前記２つの半導体チップを封止する封止体１４からなり、前記板状導体部材の一部が封止体１４から露出し、外部接続端子を形成している。
一方、実施の形態１とは異なり、同期用パワーＭＯＳＦＥＴチップ（第２のトランジスタ）３は、接地側板状リード部７である第２の板状導体部材上に配置されている。すなわち、同期用パワーＭＯＳＦＥＴチップ３の裏面３ｂには、同期用パワーＭＯＳＦＥＴチップ３のドレイン電極（第１の電極）３ｄとなる端子部が形成されており、このドレイン電極３ｄに第２の板状導体部材である接地側板状リード部７が、例えば、ハンダ１５などのダイボンディング材により電気的に接続されている。
また、同期用パワーＭＯＳＦＥＴチップ３の主面３ａには、同期用パワーＭＯＳＦＥＴのソース電極（第２の電極）３ｓが形成されており、導体のワイヤ１２を介して出力側板状リード部６と電気的に接続されている。
このとき、図１３に示すように、出力側板状リード部６とゲート側リード部８、９は、入力側板状リード部５と、接地側板状リード部７の間に挟まれる形で形成されている。
このような構造は、例えば、制御用パワーＭＯＳＦＥＴチップ（第１のトランジスタ）２にｎチャネルＭＯＳＦＥＴを、同期用パワーＭＯＳＦＥＴチップ（第２のトランジスタ）３にｐチャネルＭＯＳＦＥＴを用いることで実現することができる。
本実施の形態の２ｉｎ１パッケージ１では、実施の形態１と比較して板状リードの延在部６ａが存在しないため、リードの構造を単純化することができ、またワイヤ１０、１２のリードへのボンディング位置を広くとる事ができるため、加工が容易になる。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
本発明は、半導体装置および電子装置に好適である。
１：２ｉｎ１パッケージ
２：制御用パワーＭＯＳＦＥＴチップ
２ａ：主面
２ｂ：裏面
２ｄ：ドレイン電極
２ｓ：ソース電極
２ｇ：ゲート電極
３：同期用パワーＭＯＳＦＥＴチップ
３ａ：主面
３ｂ：裏面
３ｄ：ドレイン電極
３ｓ：ソース電極
３ｇ：ゲート電極
４：ドライバＩＣ
５：入力側板状リード部
６：出力側板状リード部
６ａ：延在部
７：接地側板状リード部
８：ゲート側リード部
９：ゲート側リード部
１０〜１３：ワイヤ
１０ａ、１２ａ：リボン状導体
１４：封止体（封止用絶縁樹脂）
１５：ハンダ
２０：コイル
２１：入力電源
２２、２３：コンデンサ
２４：負荷
３０：２ｉｎ１パッケージ
３１：個別パッケージ
３１ａ：個別パッケージ
３１ｂ：個別パッケージ
３２：パワーＭＯＳＦＥＴチップ
３２ｓ：ソース電極
３２ｇ：ゲート電極
３３：ドレイン側板状リード部
３３ａ：ドレイン側板状リード部
３３ｂ：ドレイン側板状リード部
３４：ソース側リード部
３４ａ：ソース側リード部
３４ｂ：ソース側リード部
３５：ゲート側リード部
３５ａ：ゲート側リード部
３５ｂ：ゲート側リード部
３６、３７：ワイヤ
４０：入力側配線
４１：出力側配線
４２：接地側配線
４３：ゲート配線
４４：ゲート配線

Claims (13)

  1. １つのパッケージに形成される半導体装置であって、
    第１、第２、第３、第４および第５の外部端子を備え、
    それぞれが第１、第２および第３の電極を有する第１のトランジスタおよび第２のトランジスタを備え、
    前記第１および第２のトランジスタは封止体によって封止され、
    前記第１のトランジスタは前記第１の外部端子を含む板状の第１の導体部材上に搭載され、
    前記第２のトランジスタは前記第２の外部端子を含む板状の第２の導体部材上に搭載され、
    前記第１のトランジスタの前記第１の電極は、前記第１の外部端子に電気的に接続され、
    前記第２のトランジスタの前記第１の電極は、前記第２の外部端子に電気的に接続され、
    前記第１のトランジスタの前記第２の電極は、前記第２の外部端子に電気的に接続され、
    前記第２のトランジスタの前記第２の電極は、前記第３の外部端子に電気的に接続され、
    前記第１のトランジスタの前記第３の電極は、前記第４の外部端子に電気的に接続され、
    前記第２のトランジスタの前記第３の電極は、前記第５の外部端子に電気的に接続され、
    前記第３、第４および第５の外部端子は、前記第１、第２の外部端子の間に存在することを特徴とする半導体装置。
  2. 前記第１および第２のトランジスタのそれぞれの主面に前記第２および第３の電極が形成され、前記第１および第２のトランジスタの裏面に前記第１の電極が形成されていることを特徴とする請求項１記載の半導体装置。
  3. 前記第２の導体部材の一部が、前記第１の導体部材の近傍に延在していることを特徴とする請求項１記載の半導体装置。
  4. 前記第１のトランジスタの第２の電極は、前記第２の外部端子と延在部において電気的に接続されていることを特徴とする請求項３記載の半導体装置。
  5. 前記半導体装置は、プリント配線板上に実装され、
    前記第１の導体部材は、前記プリント配線板の第１の配線パターンと接続され、
    前記第２の導体部材は、前記プリント配線板の第２の配線パターンと接続され、
    前記第３、第４および第５の外部端子は、前記第１、第２の配線パターンの間に存在する前記プリント配線板の第３、第４および第５の配線パターンとそれぞれ接続されることを特徴とする請求項１記載の半導体装置。
  6. 前記第１のトランジスタと、前記第２のトランジスタによって、ＤＣ／ＤＣコンバータが構成されていることを特徴とする請求項１記載の半導体装置。
  7. 前記第１の導体部材の裏面と、前記第２の導体部材の裏面は、前記パッケージから露出していることを特徴とする請求項１記載の半導体装置。
  8. 前記パッケージの第１の側面に存在する外部端子は、全て前記第１の導体部材の一部であり、
    前記第１の側面に対向する第２の側面に存在する外部端子は、全て前記第２の導体部材の一部であることを特徴とする請求項１記載の半導体装置。
  9. 前記第１の導体部材と、前記パッケージの４辺のうち３辺との間には、前記第１の導体部材の一部、あるいは前記第１の導体部材と電気的に接続された端子と、前記封止体のみが存在し、
    前記第２の導体部材と、前記パッケージの４辺のうち３辺との間には、前記第２の導体部材の一部、あるいは前記第２の導体部材と電気的に接続された端子と、前記封止体のみが存在することを特徴とする請求項１記載の半導体装置。
  10. 前記第１のトランジスタの第２の電極と前記第２の導体部材は、金属ワイヤによって電気的に接続されていることを特徴とする請求項１記載の半導体装置。
  11. 前記第１のトランジスタの第２の電極と前記第２の導体部材は、金属リボンによって電気的に接続されていることを特徴とする請求項１記載の半導体装置。
  12. 前記第２のトランジスタの第２の電極と前記第３の外部端子は、金属ワイヤによって電気的に接続されていることを特徴とする請求項１記載の半導体装置。
  13. 前記第２のトランジスタの第２の電極と前記第３の外部端子は、金属リボンによって電気的に接続されていることを特徴とする請求項１記載の半導体装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012195492A (ja) * 2011-03-17 2012-10-11 Mitsubishi Electric Corp パワー半導体モジュール及びその取り付け構造
WO2014045435A1 (ja) * 2012-09-24 2014-03-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP6449523B1 (ja) * 2017-09-05 2019-01-09 新電元工業株式会社 半導体装置
JP2023141737A (ja) * 2022-03-24 2023-10-05 株式会社東芝 半導体装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6560819B1 (ja) * 2017-11-10 2019-08-14 新電元工業株式会社 電子モジュール及び電子モジュールの製造方法
JP7364499B2 (ja) * 2020-03-10 2023-10-18 株式会社日立製作所 電力変換ユニットおよび電力変換装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2003234812A1 (en) * 2002-06-05 2003-12-22 Hitachi Ulsi Systems Co., Ltd. Semiconductor device
EP1594164B1 (en) * 2003-02-14 2012-05-09 Hitachi, Ltd. Integrated circuit for driving semiconductor device
JP4115882B2 (ja) * 2003-05-14 2008-07-09 株式会社ルネサステクノロジ 半導体装置
JP2005217072A (ja) * 2004-01-28 2005-08-11 Renesas Technology Corp 半導体装置
JP4426955B2 (ja) * 2004-11-30 2010-03-03 株式会社ルネサステクノロジ 半導体装置
JP5291864B2 (ja) * 2006-02-21 2013-09-18 ルネサスエレクトロニクス株式会社 Ｄｃ／ｄｃコンバータ用半導体装置の製造方法およびｄｃ／ｄｃコンバータ用半導体装置
DE102006034679A1 (de) * 2006-07-24 2008-01-31 Infineon Technologies Ag Halbleitermodul mit Leistungshalbleiterchip und passiven Bauelement sowie Verfahren zur Herstellung desselben
DE102007013186B4 (de) * 2007-03-15 2020-07-02 Infineon Technologies Ag Halbleitermodul mit Halbleiterchips und Verfahren zur Herstellung desselben
US7884444B2 (en) * 2008-07-22 2011-02-08 Infineon Technologies Ag Semiconductor device including a transformer on chip
JP5107839B2 (ja) * 2008-09-10 2012-12-26 ルネサスエレクトロニクス株式会社 半導体装置
JP5407667B2 (ja) * 2008-11-05 2014-02-05 株式会社村田製作所 半導体装置

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012195492A (ja) * 2011-03-17 2012-10-11 Mitsubishi Electric Corp パワー半導体モジュール及びその取り付け構造
WO2014045435A1 (ja) * 2012-09-24 2014-03-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP5870200B2 (ja) * 2012-09-24 2016-02-24 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP6449523B1 (ja) * 2017-09-05 2019-01-09 新電元工業株式会社 半導体装置
WO2019049213A1 (ja) * 2017-09-05 2019-03-14 新電元工業株式会社 半導体装置
US10985092B2 (en) 2017-09-05 2021-04-20 Shindengen Electric Manufacturing Co., Ltd. Semiconductor device
JP2023141737A (ja) * 2022-03-24 2023-10-05 株式会社東芝 半導体装置
JP7696853B2 (ja) 2022-03-24 2025-06-23 株式会社東芝 半導体装置
US12525516B2 (en) 2022-03-24 2026-01-13 Kabushiki Kaisha Toshiba Semiconductor device

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