JP2010268079A - 撮像装置、撮像装置の製造方法 - Google Patents

Abstract

【課題】電子グローバルシャッタ時における電流ピーク値の低減を図ることができる撮像装置等を提供する。
【解決手段】光電変換部ＰＤをリセットする信号電荷蓄積開始信号を行群毎に所定の遅延時間ずつ遅らせながらトランジスタＭｔｘ２へ印加するＴＸ２ドライバ２１ｂと、信号電荷蓄積開始信号が印加されてから所定の露光時間が経過した後に、光電変換部ＰＤにより蓄積された信号電荷を信号電荷保持部ＦＤへ移送するための移送パルスを行群毎に、時間的に相前後する移送パルスの一部が互いに時間的に重複するように所定の遅延時間ずつ遅らせながらトランジスタＭｔｘ１へ印加するＴＸ１ドライバ２１ａと、選択トランジスタＭｂを駆動して信号電荷保持部ＦＤに蓄積された信号電荷を読み出すための読出パルスを印加する信号線ＳＥＬと、を備えた撮像装置。
【選択図】図３

Description

本発明は、光電変換部の信号電荷を露光時間が経過した後に信号電荷保持部へ移送して保持する撮像装置、撮像装置の製造方法に関する。

デジタルカメラやデジタルビデオカメラ等の撮像装置には、光学像を電気信号に変換する撮像素子が搭載されているが、この撮像素子は、近年、ＣＣＤからＣＭＯＳへとマーケットシェアーが移行しつつある。

撮像装置に搭載されているＣＭＯＳ等のＭＯＳ型撮像素子は、画素部に２次元状に配列された多数の画素の電荷を順次読み出すようになっているが、単純に順次読み出しただけでは露光開始時刻および露光終了時刻が画素毎に（あるいはライン毎に）異なることになる。そこで、全画素の露光開始時刻を同一にしかつ全画素の露光終了時刻を同一にすることができるように（つまり、グローバルシャッタによる制御が可能となるように）構成されたＭＯＳ型撮像素子の例が、例えば特開２００１−２３８１３２号公報に記載されている。該公報に記載の撮像素子は、露光量に応じた信号を発生させるフォトダイオード等の光電変換部を備えるとともに、光電変換部において発生した信号電荷を一時的に保持する信号電荷保持部を備え、さらに、電荷の転送やリセットを行う際にスイッチとして機能するトランジスタ等を備えた構成となっている。

このような撮像素子の画素の構成の一例を示すと、本発明の実施形態に係る図３に示すような、１画素内に５つのトランジスタが設けられた構成が挙げられる。この図３に示すような画素２３の構成は、入射光量に応じた信号を発生させる光電変換部ＰＤと、光電変換部ＰＤをリセットするための第１のトランジスタＭｔｘ２と、光電変換部ＰＤにより蓄積された信号電荷を受けて一定時間保持するための遮光された信号電荷保持部ＦＤと、信号電荷保持部ＦＤをリセットするための第２のトランジスタＭｒと、光電変換部ＰＤと信号電荷保持部ＦＤとの間に配置されて光電変換部ＰＤにより蓄積された信号電荷を信号電荷保持部ＦＤへ移送するためのゲート部として機能するトランジスタＭｔｘ１と、信号電荷保持部ＦＤに保持された信号電荷を読み出すための第３のトランジスタである選択トランジスタＭｂとを有するものとなっている。

そして、信号電荷保持部ＦＤを画素内メモリとして利用したグローバルシャッタによる制御は、概略、次のように行う。
（１）トランジスタＭｒにより信号電荷保持部ＦＤをリセットして、選択トランジスタＭｂによりリセットデータをライン毎に順次走査して読み出し、別途の回路に記憶しておく。
（２）ＴＸ２ドライバ２１ｂを介してトランジスタＭｔｘ２により全画素の光電変換部ＰＤを一括してリセット（グローバルリセット）して信号電荷の蓄積を開始し、所定の露光時間が経過した後に、ＴＸ１ドライバ２１ａを介してトランジスタＭｔｘ１により全画素の光電変換部ＰＤの信号電荷を一括して信号電荷保持部ＦＤへ移送する（グローバル転送）。
（３）信号電荷保持部ＦＤへ移送された信号電荷を、選択トランジスタＭｂによりライン毎に順次走査して読み出し、（１）において別途の回路に記憶しておいたリセットデータを減算することによりリセットノイズを除去する。

このような処理により、グローバルリセットで全画素の露光が一斉に開始され、グローバル転送により全画素の露光が一斉に終了するグローバルシャッタが実現される。

ところで、グローバルリセットを行う場合には全画素のトランジスタＭｔｘ２を同時にオフ（一括リセット）し、また、グローバル転送を行う場合には全画素のトランジスタＭｔｘ１を同時にオン（一括転送）することになるために、撮像素子が大判で高画素になるほど瞬間的な電流値が高くなってしまう。具体例として、１画素当たり２００（ｎＡ）の電流が流れるとすると、１５００万画素の撮像素子の場合には３（Ａ）の電流が瞬時に流れてしまうことになる。

この点について、図２０を参照して説明する。図２０は従来のグローバルシャッタの動作を示すタイミングチャートである。この図２０に示すタイミングは、例えば上述した特開２００１−２３８１３２号公報に記載された技術に基づく動作となっている。

図２０（Ａ）に示すように、全画素の露光を一斉に開始するグローバルリセットは、全ラインのＴＸ２ドライバ２１ｂに対して、トランジスタＭｔｘ２をオンからオフにさせるための制御信号を同時に入力させることにより行われる。このときに、ＴＸ２ドライバ２１ｂから信号線ＴＸ２へ出力される信号の電圧は、図２０（Ｂ）に示すように、遅延時間ｔｌをもってオンに対応するレベルからオフに対応するレベルへ移行する。この遅延は、後述する本発明の実施形態において詳細に説明するように、配線抵抗やトランジスタＭｔｘ２がもつ浮遊容量Ｃｔｘ２がＲＣハイカットフィルタを構成することに起因して発生する。

ＴＸ２ドライバ２１ｂへの制御入力が行われた時点から露光時間Ｔｅｘｐが経過した後に、全画素の露光を一斉に終了するグローバル転送が行われる。このグローバル転送は、図２０（Ａ）に示すように、全ラインのＴＸ１ドライバ２１ａに対して、トランジスタＭｔｘ１をオフからオンにさせるための制御信号を同時に入力させ、電荷を光電変換部ＰＤから信号電荷保持部ＦＤへ移送するために必要な移送時間ｔａを少なくとも経た後に、トランジスタＭｔｘ１をオンからオフにさせるための制御信号を同時に入力させることにより行われる。上述した信号線ＴＸ２へ出力される信号の場合と同様に、ＴＸ１ドライバ２１ａから信号線ＴＸ１へ出力される信号の電圧は、遅延時間ｔｌをもってオフに対応するレベルからオンに対応するレベルへ移行する（図２０（Ｂ）参照）（なお、その後に、オンに対応するレベルからオフに対応するレベルへ移行するときもほぼ同様である）。従って、オンに対応するレベルを上述した移送時間ｔａだけ維持するためには、信号線ＴＸ１を流れるパルスは少なくとも（ｔｌ＋ｔａ）の時間だけ継続する必要がある。

そして、図２０（Ｃ）に示すように、グローバルリセット時に全ラインの信号線ＴＸ２を流れる電流の合計値（合成電流）と、グローバル転送時に全ラインの信号線ＴＸ１を流れる電流の合計値（合成電流）とは、上述した信号印加の同時性のために、電圧波形の変動部分においてかなり大きな値（上述したように、例えば３（Ａ））になっている。

このために、上記特開２００１−２３８１３２号公報に記載されたような撮像素子では、電圧降下を防ぐために撮像素子内の配線を太くしたり、あるいは撮像素子を搭載する撮像基板の給電能力を大きくしたりする必要がある。しかし、前者の場合には撮像素子自体の大型化や多層化が必要となり、後者の場合には強力な電源回路が必要となるために、撮像装置の大型化を招くことになる。

なお、上述した遅延時間ｔｌが経過中は電圧が不安定（電圧の立ち上がり、立ち下がりが不安定）であるために、ライン位置によって（あるいは画素位置によって）動作が異なることがあり、ライン位置（あるいは画素位置）によって露光ムラが発生する可能性がある。従って、この遅延時間ｔｌに起因する露光ムラを無視し得るようにするためには、露光時間Ｔｅｘｐを遅延時間ｔｌの２０倍程度以上（例えば１００倍）確保する必要があると考えられる。ここで遅延時間ｔｌが仮に２（μｓｅｃ）であると仮定すると（ただし、この遅延時間ｔｌの値は、撮像基板の配線抵抗、撮像素子内の配線抵抗、撮像素子内のトランジスタ等の各回路要素の浮遊容量、などに応じて異なる）、露光ムラを無視し得る最短の露光時間Ｔｅｘｐは２００（μｓｅｃ）＝０．２（ｍｓｅｃ）となり、この露光時間に対応するシャッタ速度は１／５０００（秒）である。従って、電子グローバルシャッタであっても、無制限に高速のシャッタ動作を行うことができるわけではなく、上限のシャッタ速度が存在することが分かる。

一方、特開２００６−２０３７７５号公報には、光電変換部のリセットと光電変換部からの画素データの読み出しとを、メカニカルシャッタの動作に合わせてライン毎に時間差をつけながら駆動パルスを印加することにより行い（つまり、高速ローリングシャッタを行い）、その後に、シャッタ動作時間よりも長い時間をかけて信号電荷保持部から画素データを読み出す技術が記載されている。この点について、図２１を参照して説明する。図２１は従来のメカニカルシャッタ動作に合わせた高速ローリングシャッタによる画素データ転送時の動作を示すタイミングチャートである。

図２１（Ａ）に示すように、ＴＸ１ドライバには、メカニカルシャッタ動作に合わせてライン毎に制御信号が入力される。この図２１に示す例においては、制御信号として入力される各パルス信号には重畳している部分は存在していない。そして、このときにも撮像素子の浮遊容量等に起因する遅延は発生するために、ＴＸ１信号の電圧波形は、図２１（Ｂ）に示すように、エッジがややなだらかになったものとなる。さらに、ＴＸ１信号の電流波形のピークは、図２１（Ｃ）に示すように、電圧波形における変動部分に発生している。

そして、ローリングシャッタは上述したように比較的高速ではあっても信号印加が非同時であるために、画素データ転送時に全ラインの信号線ＴＸ１を流れる電流の合計値（合成電流）は、図２１（Ｄ）に示すように、比較的低い値（この例では、図２１（Ｃ）に示す１ラインの電流のピーク値と、図２１（Ｄ）に示す合成電流のピーク値とがほぼ同じ）に収まっている。

このような動作を行うと、上記特開２００１−２３８１３２号公報に記載されたような同時動作を行う場合よりは瞬時に流れる電流が少なくなるが、１ライン目の動作タイミングから最終ライン目の動作タイミングまでの経過時間が長くなる。具体例として、ライン間のタイミングのずれが５（μｓｅｃ）、撮像素子上の全ライン数が３０００ラインであるものとすると、５（μｓｅｃ）×（３０００−１）≒１５（ｍｓｅｃ）、つまり１／６０秒程度の電子シャッタ幕速となる（なお、メカニカルシャッタは、高速なタイプのもので幕速が３（ｍｓｅｃ）、つまり１／３００秒程度である）。

こうして、上記特開２００６−２０３７７５号公報に記載されたような技術では、グローバルシャッタと呼べる程度に高速化を図ることが困難であるために、高速で移動する物体を撮影したときには動歪（画素位置によって露光タイミングが異なるときに、移動物体の画像部分に生じる歪み）が発生し易い。ここに、グローバルシャッタと呼べる幕速は、もちろん全ラインが同時であることが理想であるが、現時点のフォーカルプレーンシャッタの最高速である１／２０００〜１／８０００秒程度（例えば１／３０００秒）の速度を１つの目安にすることができると考えられる。従って、このような幕速を実現することができる場合には、グローバルシャッタと呼ぶことにする。該公報には、このような幕速の高速化に対応するために、同時に複数本のラインの光電変換部をリセットしたり光電変換部から画素データを移送したりする実施形態も記載されている。具体的には、該公報に記載の技術で１／３０００秒（約０．３（ｍｓｅｃ）＝３００（μｓｅｃ））のシャッタ速度に対応しようとした場合には、３００（μｓｅｃ）／５（μｓｅｃ）＝６０であるから、３０００ライン／６０＝５０ラインとなり、５０本のラインを同時に処理する必要がある。すなわち、全ラインを同時に処理した場合の合成電流のピーク値が仮に３（Ａ）だとすると、５０本のライン毎に同時処理を行う場合の合成電流のピーク値は３／６０＝０．０５（Ａ）＝５０（ｍＡ）である。全ライン同時の場合よりは電流ピーク値が低くなって電圧変動などが幾分解決されるものの、依然として１ラインの電流ピーク値の５０倍という高い値であるために、充分な解決とはいえない。

特開２００１−２３８１３２号公報 特開２００６−２０３７７５号公報

上述したような従来の技術では、電子グローバルシャッタの実現と、電子グローバルシャッタ時の電流ピーク値の低減と、の両立を図ることができず、撮像装置の大型化を招いていた。

本発明は上記事情に鑑みてなされたものであり、電子グローバルシャッタ時における電流ピーク値の低減を図ることができる撮像装置、撮像装置の製造方法を提供することを目的としている。

上記の目的を達成するために、本発明のある態様による撮像装置は、入射光量に応じた信号を発生させ蓄積する光電変換部と、該光電変換部をリセットするための第１トランジスタと、該光電変換部により蓄積された信号電荷を受けて一定時間保持するための遮光された信号電荷保持部と、該信号電荷保持部をリセットするための第２トランジスタと、前記光電変換部と前記信号電荷保持部との間に配置されて前記光電変換部により蓄積された信号電荷を前記信号電荷保持部へ移送するためのゲート部と、前記信号電荷保持部に保持された信号電荷を読み出すための第３トランジスタと、を有する画素が行方向および列方向に２次元状に配列された画素部と、前記光電変換部をリセットして該光電変換部における信号電荷の蓄積を開始させるための信号電荷蓄積開始信号を１以上の行で構成される行群毎に印加するものであって、同一の行群に属する各行については同時に、かつ、異なる行群については行群毎に所定の遅延時間ずつ遅らせながら印加するための信号電荷蓄積開始信号制御部と、前記信号電荷蓄積開始信号が印加されてから所定の露光時間が経過した後に、前記ゲート部を駆動して前記光電変換部により蓄積された信号電荷を前記信号電荷保持部へ移送するための移送パルスを前記行群毎に印加するものであって、同一の行群に属する各行については同時に、かつ、時間的に相前後する該移送パルスの一部が互いに時間的に重複するように前記所定の遅延時間ずつ遅らせながら印加するための移送パルス制御部と、前記第３トランジスタを駆動して前記信号電荷保持部に蓄積された信号電荷を読み出すための読出パルスを印加するための読出パルス制御部と、を具備したものである。

また、本発明の他の態様による撮像装置の製造方法は、前記撮像装置であって、さらに、前記信号電荷保持部をリセットしたときのリセット電圧を読み出すリセット電圧読出制御部を具備する撮像装置、の製造方法において、前記信号電荷蓄積開始信号制御部により前記光電変換部をリセットするときのリセット電流が所定値以下のときには、全ての画素に対する前記リセット電圧読出制御部によるリセット電圧の読み出しが終了した後に前記信号電荷蓄積開始信号制御部による信号電荷の蓄積を開始させるための第１のシーケンスと、前記リセット電圧読出制御部によるリセット電圧の読み出しが終了する前に前記信号電荷蓄積開始信号制御部による信号電荷の蓄積を開始する第２のシーケンスと、の両方を含む第２の撮像プログラムを前記撮像装置に設定し、前記リセット電流が前記所定値よりも大きいときには、前記第１のシーケンスを含み前記第２のシーケンスを含まない第１の撮像プログラムを前記撮像装置に設定する方法である。

本発明の撮像装置、撮像装置の製造方法によれば、電子グローバルシャッタ時における電流ピーク値の低減を図ることが可能となる。

本発明の実施形態１における撮像装置の構成を示すブロック図。 上記実施形態１における撮像部のより詳細な構成を示す図。 上記実施形態１の画素部における画素の構成例をより詳細に示す回路図。 上記実施形態１の半導体基板における画素の構成を基板厚み方向に示す図。 上記実施形態１の撮像装置におけるグローバルシャッタ動作の第１のシーケンスを示すタイミングチャート。 上記実施形態１の撮像装置におけるグローバルシャッタ動作の第２のシーケンスを示すタイミングチャート。 上記実施形態１において、図５または図６における信号電荷蓄積開始信号に係る符号ＥＮＬ１の部分を拡大しかつより詳細に分類して示すタイミングチャート。 上記実施形態１において、図５または図６における移送パルスに係る符号ＥＮＬ２の部分を拡大しかつより詳細に分類して示すタイミングチャート。 上記実施形態１において、信号線ＴＸ１およびトランジスタＭｔｘ１、または信号線ＴＸ２およびトランジスタＭｔｘ２を含む回路部分の抵抗および浮遊容量に関する等価回路を示す回路図。 上記実施形態１において、電源からＴＸ１またはＴＸ２ドライバへの回路部分のインダクタンスおよび浮遊容量に関する等価回路を示す回路図。 上記実施形態１において、応答に対する遅延の様子をより詳細に説明するためのタイミングチャート。 上記実施形態１において、信号電荷蓄積開始信号および移送パルスを遅らせる所定の遅延時間を、図９に示した回路構成に起因する応答時間ｔｋにしたときの、合成インラッシュ電流の最大値を説明するための図。 上記実施形態１において、１つの行群に含まれる行数がｍであるときの、ｍ本のラインに関するＴＸ１ドライバ供給電流を加算したピークの様子を示す図。 上記実施形態１において、所定の遅延時間を応答時間ｔｋにしたときに達成し得る最高ストロボ同調速度で電子シャッタ動作を行ったときの様子を示すタイミングチャート。 上記実施形態１において、撮像装置に搭載される撮像素子の種類に応じてどのような撮像プログラムを設定するかを設計する撮像装置の製造方法における処理の流れを示すフローチャート。 上記実施形態１において、撮像装置に設定される第１の撮像プログラムを示すフローチャート。 上記実施形態１において、撮像装置に設定される第２の撮像プログラムを示すフローチャート。 本発明の実施形態２の画素部における画素の構成例をより詳細に示す回路図。 上記実施形態２の撮像装置におけるグローバルシャッタ動作のシーケンスを示すタイミングチャート。 従来のグローバルシャッタの動作を示すタイミングチャート。 従来のメカニカルシャッタ動作に合わせた高速ローリングシャッタによる画素データ転送時の動作を示すタイミングチャート。

以下、図面を参照して本発明の実施の形態を説明する。
［実施形態１］

図１から図１７は本発明の実施形態１を示したものであり、図１は撮像装置の構成を示すブロック図である。

この撮像装置は、図１に示すように、ズームレンズ２と絞り３とフォーカスレンズ４とを備える撮影光学系１と、レンズ駆動部５と、撮像部６と、ＡＦ処理部７と、画像処理部８と、背面表示部１０および電子ビューファインダ（ＥＶＦ）１１を備える表示部９と、カメラ操作部１３と、カメラ制御部１４と、を備えている。また、撮像装置には、後述する図２に示すように、電源１５も含まれている。なお、図１にはメモリカード１２も記載されているが、このメモリカード１２は撮像装置に対して着脱可能に構成されているために、撮像装置に固有の構成でなくても構わない。

撮影光学系１は、被写体の光学像を撮像部６に含まれる撮像素子の画素部２２（図２参照）に結像するものである。

ズームレンズ２は、撮影光学系１の焦点距離を変更して、ズーミングを行うためのものである。

絞り３は、撮影光学系１を通過する被写体光束の通過範囲を規定することにより、撮像部６に結像される被写体光学像の明るさを調節するためのものである。

フォーカスレンズ４は、撮影光学系１の焦点位置（ピント位置）を調節して、フォーカシングを行うためのものである。

レンズ駆動部５は、撮影光学系１を駆動するためのものである。すなわち、レンズ駆動部５は、ＡＦ処理部７からＡＦ評価値を受けたカメラ制御部１４の制御に基づいて、撮影光学系１に含まれる絞り３およびフォーカスレンズ４を駆動し、撮像部６に結像される被写体像が適切な光量となり、かつ合焦に至るようにするものである。また、レンズ駆動部５は、レンズ位置や絞り量などのレンズ駆動情報をカメラ制御部１４へ出力するようになっている。

撮像部６は、撮影光学系１により結像された被写体の光学像を光電変換して、画像信号として出力するものである。

ＡＦ処理部７は、撮像部６から出力された画像信号に基づいてＡＦ評価値を算出し、カメラ制御部１４へ出力するものである。すなわち、この撮像装置は、コントラストＡＦ（山登りＡＦ）によりオートフォーカスを行うように構成されたものとなっている。

画像処理部８は、撮像部６から出力される画像信号に種々の画像処理を施すものである。

表示部９は、画像処理部８により表示用に画像処理された信号に基づき、画像を表示するものである。この表示部９は、ライブビュー（ＬＶ）表示と静止画像の再生表示とを行うことができるようになっている。表示部９の背面表示部１０は、撮像装置本体の背面側に配設されていて、撮影者が直視することができるように構成されたものである。また、ＥＶＦ１１は、撮像装置上部にファインダ部として設けられていて、撮影者が接眼レンズ等を介して拡大して観察するように構成されたものである。

メモリカード１２は、画像処理部８により記録用に画像処理された信号を保存するための記録媒体である。

カメラ操作部１３は、この撮像装置に対する各種の操作入力を行うためのものである。このカメラ操作部１３には、撮像装置の電源をオン／オフするための電源スイッチ、静止画撮影を指示入力するための２段式押圧ボタンでなるレリーズボタンなどの操作部材が含まれている。

カメラ制御部１４は、レンズ駆動部５からのレンズ駆動情報やＡＦ処理部７からのＡＦ評価値、カメラ操作部１３からの操作入力などに基づいて、レンズ駆動部５、撮像部６、画像処理部８、メモリカード１２等を含むこの撮像装置全体を制御するものである。また、カメラ制御部１４は、露光時間設定部として機能し、撮像部６からの信号に基づいて（あるいは図示しない測光回路からの測光データに基づいて）ＡＥ演算を行い、撮像部６における電子シャッタのシャッタ速度（露光時間）や、絞り３の絞り値を設定するようになっている。

次に、図２は、撮像部６のより詳細な構成を示す図である。

この撮像部６は、垂直走査回路２１と、画素部２２と、水平走査回路２４と、Ａ／Ｄ変換部２５と、を備えている。

画素部２２は、複数の画素２３が行方向および列方向に２次元状に配列されており、各画素２３毎に光電変換を行って信号電荷（画素データ）を発生するものである。

垂直走査回路２１は、画素部２２に配列された画素に行（ライン）単位で各種の信号を印加するものである。この垂直走査回路２１により選択された行の画素からの信号は、列毎に設けられている垂直転送線ＶＴＬ（図３参照）へ出力されるようになっている。これら垂直走査回路２１および画素部２２のより詳細な構成については、後で図３を参照して説明する。

水平走査回路２４は、垂直走査回路２１により選択されて垂直転送線ＶＴＬから転送されてくる１行分の画素の信号を取り込み、その行の画素の信号を水平方向の画素並びの順で時系列に出力するものである。

Ａ／Ｄ変換部２５は、水平走査回路２４から出力されてくるアナログの画像信号をデジタルの画像信号に変換するものである。

続いて、図３は、画素部２２における画素２３の構成例をより詳細に示す回路図である。この図３には、例えばＭＯＳ型の固体撮像素子に構成された画素２３の例が示されている。

図３において、ＰＤ（フォトダイオード）は入射光量に応じた信号を発生させる光電変換部であり、ＦＤ（フローティングディフュージョン）は光電変換部ＰＤにより蓄積された信号電荷を受けて一定時間保持するための遮光された信号電荷保持部である。

Ｍｔｘ２は、光電変換部ＰＤをリセットする第１リセット部として機能するトランジスタ（第１トランジスタ）であり、電流源ＶＤＤに接続されると共に、信号電荷蓄積開始信号を印加するための信号線ＴＸ２に接続されている。このトランジスタＭｔｘ２は浮遊容量をもっており、この浮遊容量を図３中にＣｔｘ２として明示している。

Ｍｔｘ１は、光電変換部ＰＤと信号電荷保持部ＦＤとの間に配置されていて、光電変換部ＰＤにより蓄積された信号電荷を信号電荷保持部ＦＤへ移送するためのゲート部として機能するトランジスタであり、移送パルスを印加するための信号線ＴＸ１に接続されている。このトランジスタＭｔｘ１も浮遊容量をもっており、この浮遊容量を図３中にＣｔｘ１として明示している。

Ｍａは増幅部として機能する増幅用トランジスタであり、電流源ＶＤＤとでソースフォロアンプを構成する。信号電荷保持部ＦＤに保持された信号電荷は、増幅用トランジスタＭａにより増幅され、信号電荷読出部として機能する第３トランジスタである選択トランジスタＭｂを介して、垂直転送線ＶＴＬへ読み出される。選択トランジスタＭｂは、読出パルスを印加するための信号線ＳＥＬに接続されている。

Ｍｒは信号電荷保持部ＦＤおよび増幅用トランジスタＭａの入力部をリセットする第２リセット部として機能するトランジスタ（第２トランジスタ）であり、ＦＤリセットパルスを印加するための信号線ＲＥＳに接続されている。なお、上述したトランジスタＭｔｘ１への移送パルスの印加と、このトランジスタＭｒへのＦＤリセットパルスの印加と、を同時に行えば、信号電荷保持部ＦＤをリセットすることができるだけでなく、同時にさらに光電変換部ＰＤをリセットすることができる。従って、トランジスタＭｔｘ１およびトランジスタＭｒの組み合わせは、光電変換部ＰＤに対する第１リセット部としても機能し得るものとなっている。

ここに、各ラインの信号線ＴＸ１には垂直走査回路２１内のＴＸ１ドライバ２１ａがそれぞれ接続されている。同様に、各ラインの信号線ＴＸ２には垂直走査回路２１内のＴＸ２ドライバ２１ｂがそれぞれ接続されている。

ＴＸ２ドライバ２１ｂは、各ライン毎のタイミングに応じて、ライン上の各画素２３のトランジスタＭｔｘ２をオンからオフへ変化させる信号電荷蓄積開始信号を印加することにより、光電変換部ＰＤをリセットして光電変換部ＰＤにおける信号電荷の蓄積を開始させるためのものである。

すなわち、垂直走査回路２１は、信号電荷蓄積開始信号制御部として機能して、各ライン毎のＴＸ２ドライバ２１ｂを制御し、信号電荷蓄積開始信号を１以上の行で構成される行群毎に同時に印加するとともに、行群毎に印加される信号電荷蓄積開始信号を所定の遅延時間ずつ遅らせながら印加するようになっている。

ＴＸ１ドライバ２１ａは、各ライン毎に信号電荷蓄積開始信号が印加されてから所定の露光時間が経過した後のタイミングで、光電変換部ＰＤにより蓄積された信号電荷を信号電荷保持部ＦＤへ移送するための移送パルスを、ライン上の各画素２３のトランジスタＭｔｘ１へ印加するためのものである。

すなわち、垂直走査回路２１は、移送パルス制御部としても機能して、各ライン毎のＴＸ１ドライバ２１ａを制御し、移送パルスを行群毎に同時に、かつ時間的に相前後する移送パルスの一部が互いに時間的に重複するように所定の遅延時間ずつ遅らせながら印加するようになっている。

垂直走査回路２１の信号電荷蓄積開始信号制御部および移送パルス制御部としての機能は、後で図７から図１４等を参照してより詳細に説明する。

なお、垂直走査回路２１は、さらに読出パルス制御部としても機能して、選択トランジスタＭｂを駆動して信号電荷保持部ＦＤに保持された信号電荷を読み出すための読出パルスを印加するようになっている。

加えて、垂直走査回路２１は、さらにリセット電圧読出制御部としても機能して、トランジスタＭｒに信号線ＲＥＳからリセットパルスを印加し、さらに、選択トランジスタＭｂに信号線ＳＥＬから読出パルスを印加することにより、信号電荷保持部ＦＤをリセットしたときのリセット電圧（リセットデータ）を読み出すようになっている。

次に、図４は、半導体基板における画素２３の構成を基板厚み方向に示す図である。

この図４に示す例においては、半導体基板としてＰ型基板を用いている。

光電変換部ＰＤは、ｎ−領域として形成されていて、その配線層側にはｐ領域が形成されている。また、このｐ領域に隣接する基板表面には電極が形成されていて、この電極に信号線ＴＸ２が接続されている。このように光電変換部ＰＤは埋め込み型として形成されているために、暗電流を少なくすることが可能となっている。さらに、この光電変換部ＰＤに対応する部分以外の基板表面は、所定の遮光性能を備えた遮光膜により遮光されている。

信号電荷保持部ＦＤは、光電変換部ＰＤと所定の間隔を離してｎ＋領域として形成されている。このｎ＋領域は、増幅用トランジスタＭａ側へ接続されるようになっている。このように信号電荷保持部ＦＤは、配線層に直接接続されているために、暗電流を少なくすることは困難である。

また、光電変換部ＰＤと信号電荷保持部ＦＤとの間の基板表面にはゲート電極が形成され、トランジスタＭｔｘ１が構成されている。このトランジスタＭｔｘ１のゲート電極は、信号線ＴＸ１に接続されている。

さらに、信号電荷保持部ＦＤを構成するｎ＋領域から所定の間隔を離した位置に、他のｎ＋領域が形成されており、後者のｎ＋領域に電流源ＶＤＤが接続されている。そして、これら２つのｎ＋領域の間の基板表面にゲート電極が形成されて、トランジスタＭｒが構成されている。このトランジスタＭｒのゲート電極は、信号線ＲＥＳに接続されている。

続いて、図５は、撮像装置におけるグローバルシャッタ動作の第１のシーケンスを示すタイミングチャートである。

カメラ操作部１３のレリーズボタンが押圧されてレリーズ信号がカメラ制御部１４へ入力されると、カメラ制御部１４の制御に基づいて、このグローバルシャッタ動作が開始される。

そして、グローバルシャッタ動作による信号電荷蓄積を行う前に、まず、リセットデータ読出期間において、信号電荷保持部ＦＤのリセットおよびリセットノイズの読み出しを行う。

すなわち、まず、画素部２２の第１行目に配列された各画素２３のトランジスタＭｒに、信号線ＲＥＳからリセットパルスを印加して、第１行目の信号電荷保持部ＦＤのリセットを行う。さらに、画素部２２の第１行目に配列された各画素２３の選択トランジスタＭｂに、信号線ＳＥＬから読出パルスを印加することにより、第１行目の信号電荷保持部ＦＤからリセットノイズ（信号電荷保持部ＦＤをリセットしたときのリセット電圧）の読み出しを行う。このような動作を、画素部２２の第１行目から第Ｖ行目（ここに、画素部２２の水平ライン数がＶであるものとしており、最終行目）へ向かって順次行うことにより、全画素のリセットノイズを読み出す。ここで読み出されたリセットノイズは、水平走査回路２４、Ａ／Ｄ変換部２５を順に介して、画像処理部８へ出力される。

次に、このグローバルシャッタ動作時には、信号線ＴＸ２を介して全ラインのトランジスタＭｔｘ２にグローバルシャッタと呼べるほどの同時性を保ちながら実際には順次に信号電荷蓄積開始信号を印加して、トランジスタＭｔｘ２をオンからオフにすることにより、光電変換部ＰＤへの電荷の蓄積開始、つまり露光開始を、全画素について略同時的に行う。

より詳しくは、このグローバルシャッタ動作時には、信号線ＴＸ２を介して、１以上の行で構成される行群（従って、行群は１行であっても構わない）のトランジスタＭｔｘ２に、行群毎に、信号電荷蓄積開始信号を所定の遅延時間ずつ遅らせながら印加する。このとき、全ての行群の遅延時間の合計が、グローバルシャッタと呼べるほどの同時性を保つ（例えば、１／３０００（秒）以下となる）ように制御される。なお、図５において符号ＥＮＬ１として示すこの露光開始部分に関しては、後で図７等を参照してより詳細に説明する。

その後、各行群毎に露光を開始してから所定の露光時間（この露光時間（露光期間）は、ＡＥ演算により決定されたシャッタ速度に対応する）が経過したところで、信号線ＴＸ１を介して各行群のトランジスタＭｔｘ１に移送パルスを印加することにより、光電変換部ＰＤに蓄積されていた電荷が信号電荷保持部ＦＤへ移送され、つまり行群毎に露光が終了する。露光開始が、上述したようにグローバルシャッタと呼べるほどの同時性を保ちながらの順次であったために、所定の露光時間が経過した後のこの露光終了も同様に、グローバルシャッタと呼べるほどの同時性を保ちながらの順次であるといえる。なお、図５において符号ＥＮＬ２として示すこの露光終了部分に関しては、後で図８等を参照してより詳細に説明する。

そして、その後は画素データ読出期間に入って、信号電荷保持部ＦＤに保持されている信号電荷が、増幅用トランジスタＭａおよび選択トランジスタＭｂを介して、第１行目から第Ｖ行目（最終行目）へ向かってライン単位で垂直転送線ＶＴＬへ順次転送される。

次に、図６は、撮像装置におけるグローバルシャッタ動作の第２のシーケンスを示すタイミングチャートである。

この図６に示す第２のシーケンスは、図５に示した第１のシーケンスに対して、リセットデータ読出期間をできるだけ露光期間と重複させるようにしたものとなっている。これにより、リセットデータを読み出してから画素データを読み出すまでの時間を図５に示した第１のシーケンスよりも短縮することができるために、暗電流に起因して発生するノイズを低減することが可能となる。

ここに、露光期間が開始されて光電変換部ＰＤに信号電荷が蓄積されている間でも、トランジスタＭｔｘ１はオフになっているために、信号電荷保持部ＦＤをリセットしても光電変換部ＰＤの信号電荷に影響を与えることはない。そこで、この露光期間に、トランジスタＭｒおよび選択トランジスタＭｂを動作させることで、露光と同時にリセットデータの読み出しを行うことが可能である。

なお、この図６に示す例においては、露光期間よりもリセットデータ読出期間が長いために、リセットデータ読出期間の後半が露光期間と重複しているが、露光期間がリセットデータ読出期間と同じかまたはより長い場合には、リセットデータ読出期間を全て露光期間内に含めるようにすることも可能である。

また、この図６に示すような、露光期間の開始タイミングがリセットデータ読出期間に重なるような場合（符号ＰＡに示す部分が生じる場合）においては、信号線ＴＸ２へ印加する信号電荷蓄積開始信号の制御に注意を要するが、これについては後で（図１５のステップＳ２等参照）説明する。

図７は図５または図６における信号電荷蓄積開始信号に係る符号ＥＮＬ１の部分を拡大しかつより詳細に分類して示すタイミングチャート、図８は図５または図６における移送パルスに係る符号ＥＮＬ２の部分を拡大しかつより詳細に分類して示すタイミングチャートである。なお、図７および図８においては、幾つかの行群に関する信号のみを記載しているが、未記載の行群に関しても同様の信号波形が生じているものとする。

垂直走査回路２１のＴＸ２ドライバ２１ｂに入力される制御信号は、図７（Ａ）に示すような、トランジスタＭｔｘ２をオンからオフへ状態遷移させるための階段状の電圧波形の信号となっている。そして、この制御信号は、上述したように、同一の行群に属する各行について同時に、かつ、異なる行群に関しては行群毎に所定の遅延時間ずつ遅れるように、印加される。なお、この遅延時間をどのように決定するかに関しては、後で図１５〜図１７を参照して説明する。

一方、ＴＸ２ドライバ２１ｂから出力される信号の電圧波形は、信号線ＴＸ２の配線抵抗やトランジスタＭｔｘ２の浮遊容量（後述する図９も参照）により応答遅れが発生してエッジがなまり、図７（Ｂ）に示すようになる。

そして、トランジスタＭｔｘ２の浮遊容量を満たすためにＴＸ２ドライバ２１ｂから出力される信号の電流波形は、図７（Ｃ）に示すようになる。

加えて、ＴＸ２ドライバ２１ｂから出力される信号を、全ての行について加算したときの合成電流波形は、図７（Ｄ）に示すようになる。すなわち、図７に示すような遅延時間だけずらした場合には、全ての行に係る合成電流のピーク値は、単一の行に係る電流のピーク値よりもさほど増大していないことが分かる。

同様に、垂直走査回路２１のＴＸ１ドライバ２１ａに入力される制御信号は、図８（Ａ）に示すような、トランジスタＭｔｘ１をオフからオンへ状態遷移させさらにその後の所定時間経過後にオンからオフへ状態遷移させるための幅をもった矩形パルス状の電圧波形の信号となっている。そして、この制御信号は、上述したように、同一の行群に属する各行について同時に、かつ、異なる行群に関しては時間的に相前後する移送パルスの一部が互いに時間的に重複するように所定の遅延時間ずつ遅らせながら印加される。なお、この遅延時間は、全ての行の露光時間が同一となるようにする必要があることから、図７を参照して説明したＴＸ２ドライバ２１ｂに係る遅延時間と基本的に同一となる。

一方、ＴＸ１ドライバ２１ａから出力される信号の電圧波形は、信号線ＴＸ１の配線抵抗やトランジスタＭｔｘ１の浮遊容量（後述する図９も参照）により応答遅れが発生してエッジがなまり、図８（Ｂ）に示すようになる。

そして、トランジスタＭｔｘ１の浮遊容量を満たすためにＴＸ１ドライバ２１ａから出力される信号の電流波形は、図８（Ｃ）に示すようになる。この電流波形は、移送パルスが立ち上がり部分および立ち下がり部分を備えていることに各対応して、極大ピークと極小ピークとをそれぞれ１つずつもつ波形となっている。

加えて、ＴＸ１ドライバ２１ａから出力される信号を、全ての行について加算したときの合成電流波形は、図８（Ｄ）に示すようになる。すなわち、図８に示すような遅延時間だけずらした場合には、全ての行に係る合成電流のピーク値は、単一の行に係る電流のピーク値よりもさほど増大していないことが分かる。

次に、図９は信号線ＴＸ１およびトランジスタＭｔｘ１、または信号線ＴＸ２およびトランジスタＭｔｘ２を含む回路部分の抵抗および浮遊容量に関する等価回路を示す回路図、図１０は電源１５からＴＸ１またはＴＸ２ドライバへの回路部分のインダクタンスおよび浮遊容量に関する等価回路を示す回路図、図１１は応答に対する遅延の様子をより詳細に説明するためのタイミングチャートである。

信号線ＴＸ１や、信号線ＴＸ１からトランジスタＭｔｘ１へ分岐する信号線などには配線抵抗があり、これらを１行分まとめて合成した配線抵抗を図９にＲとして示している。さらに、トランジスタＭｔｘ１には浮遊容量Ｃｔｘ１があり、１行分の全トランジスタＭｔｘ１の合成浮遊容量を図９にＣとして示している。

同様に、信号線ＴＸ２や、信号線ＴＸ２からトランジスタＭｔｘ２へ分岐する信号線などには配線抵抗があり、これらを１行分まとめて合成した配線抵抗を図９にＲとして示している。さらに、トランジスタＭｔｘ２には浮遊容量Ｃｔｘ２があり、１行分の全トランジスタＭｔｘ２の合成浮遊容量を図９にＣとして示している。

なお、信号線ＴＸ１に係る配線抵抗と信号線ＴＸ２に係る配線抵抗とは厳密にはそれぞれ異なるかもしれず、浮遊容量Ｃｔｘ１と浮遊容量Ｃｔｘ２とも厳密にはそれぞれ異なるかもしれないが、ここでは簡単のために同一であるものとしている。

この図９に示すような回路構成は、いわゆるＲＣローパスフィルタ（ＲＣハイカットフィルタ）となっている。この回路構成において、例えば、配線抵抗Ｒが５（ｋΩ）、浮遊容量Ｃｔｘ１，Ｃｔｘ２が５（ｆＦ）であるものとする。１ライン上に配列された画素数が例えば４０００画素であるときには、合成浮遊容量Ｃは２０（ｐＦ）となる。従って、インパルス応答に対する時間遅れの程度を示す時定数がＲＣ＝１００（ｎｓｅｃ）となって、この程度の時間だけ応答遅れが発生することが分かる。

さらに、電源１５からＴＸ１またはＴＸ２ドライバへの回路部分のインダクタンスおよび浮遊容量に関する等価回路は、例えば図１０に示すようになる。この図１０においては、インダクタンスをＬ、浮遊容量をＣとして示している。この図１０に示すような回路構成は、いわゆるＬＣローパスフィルタ（ＬＣハイカットフィルタ）となっている。

そして、図８等を参照して概略を説明したように、垂直走査回路２１のＴＸ１ドライバ２１ａに矩形状の電圧波形の制御信号（図１１（Ａ））が入力されると、ＴＸ１ドライバ２１ａから出力される移送パルスの波形（図１１（Ｂ））は、上述した１００（ｎｓｅｃ）程度の応答時間ｔｋをもった特性のものとなる。なお、光電変換部ＰＤの信号電荷を信号電荷保持部ＦＤへ移送するには、例えば５（μｓｅｃ）程度の移送時間ｔａが必要であるが、１００（ｎｓｅｃ）≪５（μｓｅｃ）であるために、ｔｋ≪ｔａが満たされているということができる。

さらに、ＴＸ１ドライバ２１ａから出力される信号の電流波形は図１１（Ｃ）に示すようになる。

この図１１（Ｃ）に示したような電流波形の出力を行うためにＴＸ１ドライバ２１ａに電源１５から供給される電流波形は、図１０に示したようなＬＣローパスフィルタの特性を考慮すると、図１１（Ｄ）に示すように、最初にピークが立ち、その後に減衰するような波形となる。なお、この図１１において、１行分のＴＸ１ドライバ２１ａに供給される電流のピーク値をＩＬ、１つのピークに関する電流の実効供給期間をｔｐとする。

次に、図１２は、信号電荷蓄積開始信号および移送パルスを遅らせる所定の遅延時間を、図９に示した回路構成に起因する応答時間ｔｋにしたときの、合成インラッシュ電流の最大値を説明するための図である。

ＴＸ１ドライバ２１ａに供給される電流のピーク値は、図１１（Ｄ）に示したようにＩＬである。また、遅延時間ｔｋは、図１１（Ｂ）に示したように、ＴＸ１，ＴＸ２ドライバ２１ａ，２１ｂからの出力を開始し、トランジスタＭｔｘ１，Ｍｔｘ２のオン／オフの状態遷移が安定する所定電圧に達するまでの時間である。これに対して、図１１（Ｄ）に示した電流の実効供給期間ｔｐは、所定電圧に達した後、さらに電流値が減衰する時間も含んでいる。従って、ｔｋ＜ｔｐとなると考えられ、この図１２に示すように、遅延時間を応答時間ｔｋに設定したときには、各電流ピークが幾らかずつ重畳された状態となる。従って、全てのラインに関するＴＸ１ドライバ供給電流を加算した合成インラッシュ電流Ｉｉｎは、ピーク値ＩＬよりも大きい値（ＩＬ＜Ｉｉｎ）となる。

なお、図１２では、１つの行群が１つの行により構成される場合を図示したが、複数の行により構成される場合には１つのピークが図１３に示すようになる。ここに、図１３は、１つの行群に含まれる行数がｍであるときの、ｍ本のラインに関するＴＸ１ドライバ供給電流を加算したピークの様子を示す図である。

図示のように、電流の実効供給期間ｔｐは１つの行のときと同一であるが、ピーク値はｍ倍となってｍＩＬである。従って、ｍ行で構成される行群毎に処理を行う場合には、図１２における１つのピークのピーク値ＩＬ、および合成インラッシュ電流値Ｉｉｎをそれぞれｍ倍して考えれば良い。

また、図１４は、所定の遅延時間を応答時間ｔｋにしたときに達成し得る最高ストロボ同調速度で電子シャッタ動作を行ったときの様子を示すタイミングチャートである。なお、この図１４においては、図１２に示した場合と同様に、所定の遅延時間を応答時間ｔｋにすると共に、１つの行群が１つの行により構成されている例を示している。

このときには、先幕として機能させるために信号電荷蓄積開始信号を全ライン（第１〜Ｖライン）に印加するのに要する時間は、ｔｋ×（Ｖ−１）である。また、後幕として機能させるために移送パルスを全ラインに印加するのに要する時間も、同様にｔｋ×（Ｖ−１）である。従って、ストロボ同調可能な最高シャッタ速度に対応する露光時間Ｔｅｘｐはｔｋ×（Ｖ−１）となる。上述したようにｔｋの具体値としては例えば１００（ｎｓｅｃ）が考えられ、総ライン数Ｖを例えば３０００ラインとした場合には、
Ｔｅｘｐ＝ｔｋ×（Ｖ−１）＝１００（ｎｓｅｃ）×２９９９
≒０．３（ｍｓｅｃ）≒１／３３００（ｓｅｃ）
となって、実質的にグローバルシャッタと呼べるような高速シャッタを実現することができていることが分かる。

次に、図１５は、撮像装置に搭載される撮像素子の種類に応じてどのような撮像プログラムを設定するかを設計する撮像装置の製造方法における処理の流れを示すフローチャートである。

この処理を開始すると、まず、１ライン分のトランジスタＭｔｘ１，Ｍｔｘ２の浮遊容量Ｃｔｘ１，Ｃｔｘ２に１ライン分の画素数を乗算して合成浮遊容量Ｃを求め、さらに、信号線ＴＸ１，ＴＸ２の配線抵抗Ｒを用いて図９に示したようなＲＣハイカットフィルタ（ＲＣローパスフィルタ）の時定数ＲＣを算出し、この時定数ＲＣを１ラインにおける遅延時間ｔｋとする（ステップＳ１）。

続いて、図６の符号ＰＡに示したような、露光期間の開始タイミングがリセットデータ読出期間に重なるようなケースにおいて、信号電荷保持部ＦＤからのリセットデータの読み出しに影響を与えないような、ＴＸ２ドライバ供給電流を全てのラインに関して加算した合成インラッシュ電流の最大値Ｉｉｎｍａｘ（Ａ）を、撮像装置に搭載される撮像素子の種類に応じて設定する（ステップＳ２）。

次に、例えば図１１（Ａ）に示したような制御信号がＴＸ１ドライバ２１ａに入力されると、ステップＳ１において算出した遅延時間ｔｋに基づけば、ＴＸ１ドライバ２１ａからの出力電圧波形は図１１（Ｂ）、出力電流波形は図１１（Ｃ）にそれぞれ示すようになる。一方、電源１５や垂直走査回路２１等の回路により、図１０に示したようなＬＣハイカットフィルタ（ＬＣローパスフィルタ）が構成されるために、その時定数ＬＣに基づけば、図１１（Ｃ）に示すような出力電流波形を得られるＴＸ１ドライバ２１ａへの入力電流波形は、図１１（Ｄ）に示すようになることが分かる。従って、図１１（Ｄ）に示すような、１ラインにおける入力電流のピーク値ＩＬ（Ａ）が設定される（ステップＳ３）。

そして、ステップＳ２において求めた合成インラッシュ電流の最大値Ｉｉｎｍａｘ（Ａ）を、ステップＳ３において求めた１ラインにおける入力電流のピーク値ＩＬ（Ａ）で除算し、その結果の小数点以下を切り捨てることにより、つまり、
ｍ＝［Ｉｉｎｍａｘ／ＩＬ］
とすることにより、整数ｍを求める（ステップＳ４）。ここに、ステップＳ４の数式における記号［］は床関数を表している。

遅延時間ｔｋと１つのピークに関する電流の実効供給期間ｔｐとが図１１に示すような関係になるような典型例では、合成インラッシュ電流値Ｉｉｎは、図１２に示したように、１ラインにおける入力電流のピーク値ＩＬよりは大きいが、１ラインにおける入力電流のピーク値ＩＬの２倍よりは小さい程度となる。そこで、遅延時間ｔｋだけライン毎の駆動時間を遅延させた場合に、ステップＳ４において算出した整数ｍは、２以上のときに合成インラッシュ電流値Ｉｉｎをその最大値Ｉｉｎｍａｘよりも小さくすることができるような指標として用いることができる。すなわち、ｍが２以上であるときには図５に示した第１のシーケンスによる撮像と図６に示した第２のシーケンスによる撮像との両方を実行可能であるが、ｍが０または１であるときには図５に示した第１のシーケンスによる撮像のみが実行可能となって図６に示した第２のシーケンスによる撮像は実行不可能となる。

そこで次に、この整数ｍが、１または０であるか否かを判定する（ステップＳ５）。

このステップＳ５において、ｍが１または０であると判定された場合には、後述する図１６に示すような第１のシーケンスのみを含む第１の撮像プログラムを撮像装置に設定し（ステップＳ６）、一方、ｍが２以上であると判定された場合には、後述する図１７に示すような第１のシーケンスと第２のシーケンスとの両方を含む第２の撮像プログラムを撮像装置に設定してから（ステップＳ７）、この処理を終了する。

次に、図１６は、撮像装置に設定される第１の撮像プログラムを示すフローチャートである。

この処理を開始すると、まず、撮影画像のアスペクト比を設定する（ステップＳ１１）。ここでは、例えば画素部２２のアスペクト比が４：３（水平ラインの本数をＶ２とする）であって、この画素部２２の上端部および下端部の画素データを除外することによりさらに１６：９のアスペクト比（水平ラインの本数をＶ１とする。ここにＶ１＜Ｖ２）を設定可能であるものとする。

そして、ステップＳ１１において設定されたアスペクト比に基づいて、水平ラインの本数を表す変数Ｖに、Ｖ１またはＶ２を格納する（ステップＳ１２）。

続いて、ＡＥ演算の結果に基づいて、カメラ制御部１４がシャッタ速度ＳＳ（露光時間）を設定する（ステップＳ１３）。

そして、カメラ制御部１４は、シャッタ速度ＳＳが、遅延時間ｔｋに水平ライン本数Ｖから１を引いた数を乗算したもの（つまり、最初の行群の信号電荷の蓄積を開始してから全ての行群の信号電荷の蓄積開始が終了するまでの遅延時間ｔｋの総和）よりも大きいか否かを判定する（ステップＳ１４）。

ここで、ＳＳ＞ｔｋ×（Ｖ−１）であると判定された場合には、カメラ制御部１４は、Ｖｋライン（ただし、ここでは具体例として１ラインを想定している）毎に遅延時間ｔｋだけ駆動時間をずらすシャッタ駆動制御を設定する（ステップＳ１５）。

また、ステップＳ１４において、ＳＳ≦ｔｋ×（Ｖ−１）であると判定された場合には、カメラ制御部１４は、ＳＳ＝ｔｋ’×（Ｖ−１）を満たす遅延時間ｔｋ’を算出して、Ｖｋライン毎に遅延時間ｔｋ’だけ駆動時間をずらすシャッタ駆動制御を設定する（ステップＳ１６）。

このようなステップＳ１５またはステップＳ１６の処理を行うことにより、カメラ制御部１４は、露光時間設定部として機能して、垂直走査回路２１により最初の行群の信号電荷の蓄積を開始させてから全ての行群の信号電荷の蓄積開始が終了するまでの所定の遅延時間の総和がステップＳ１３において設定した露光時間以下になるように、垂直走査回路２１における所定の遅延時間を制御するようになっている。

ステップＳ１５またはステップＳ１６の処理を行ったら、カメラ操作部１３に含まれるレリーズボタンが操作されたか否かを判定して（ステップＳ１７）、まだ操作されていない場合にはステップＳ１１へ戻って上述したような処理を繰り返して行う。

一方、このステップＳ１７において、レリーズボタンが操作されたと判定された場合には、図５に示したような第１のシーケンスにより電子シャッタ駆動を行う（ステップＳ１８）。

その後、画像処理部８により画像処理を行って（ステップＳ１９）、処理後の画像をメモリカード１２に記録すると共に必要に応じて表示部９に表示し（ステップＳ２０）、撮影が終了したか否かを判定する（ステップＳ２１）。

ここで、撮影が終了していないと判定された場合にはステップＳ１１へ戻って上述したような処理を繰り返して行い、撮影が終了したと判定された場合にはこの処理を終了する。

続いて、図１７は、撮像装置に設定される第２の撮像プログラムを示すフローチャートである。

この処理を開始すると、上述したステップＳ１１〜Ｓ１４までの処理を行い、さらに、ステップＳ１４の判定結果に応じて、上述したステップＳ１５またはステップＳ１６の処理を行う。

ここで、ステップＳ１６の処理を行って以降の処理は、図１６に示した処理と同様である。

一方、ステップＳ１５の処理を行った後は、カメラ操作部１３に含まれるレリーズボタンが操作されたか否かを判定して（ステップＳ２５）、まだ操作されていない場合にはステップＳ１１へ戻って上述したような処理を繰り返して行う。

このステップＳ２５において、レリーズボタンが操作されたと判定された場合には、図６に示したような第２のシーケンスにより電子シャッタ駆動を行ってから（ステップＳ２６）、上述したステップＳ１９の処理へ進み、その後の処理は図１６に示した処理と同様である。

このような実施形態１によれば、電子グローバルシャッタの実現と、電子グローバルシャッタ時の電流ピーク値の低減と、の両立を、撮像装置の大型化を招くことなく図ることができる。

また、全ての行群の信号電荷の蓄積開始が終了するまでの遅延時間ｔｋの総和が露光時間以下になるように制御しているために、全てのシャッタ速度においてストロボ同調することが可能になり、広義の意味でグローバルシャッタということができる。そして、これにより、メカニカルシャッタでは実現不可能な高速のストロボ同調速度を備えた撮像装置を、大型化することなく実現することができる。

加えて、撮像装置を製造する際に、光電変換部のリセット電流が所定値以下のときには第１のシーケンスと第２のシーケンスとの両方を含む第２の撮像プログラムを撮像装置に設定し、リセット電流が所定値よりも大きいときには第１のシーケンスを含み第２のシーケンスを含まない第１の撮像プログラムを撮像装置に設定するようにしたために、光電変換部ＰＤへの信号電荷蓄積開始信号の印加が、信号電荷保持部ＦＤからリセットデータの読み出しに影響を与えないようにすることができる。これにより、正確なリセットデータを取得することが可能となって、ＦＤ暗電流ノイズを良好に除去することができる。そして、第２のシーケンスを実行可能なときには実行するようにしているために、ＦＤ暗電流ノイズ自体を低減することが可能となり、よりノイズの少ない画像データを得ることができる。

さらに、リセットパルスや移送パルスを複数行でなる行群毎に印加するようにした場合には、消費電力とのバランスをとりながらより高速なシャッタを実現することができる。
［実施形態２］

図１８および図１９は本発明の実施形態２を示したものであり、図１８は画素部２２における画素２３の構成例をより詳細に示す回路図である。

この実施形態２において、上述の実施形態１と同様である部分については同一の符号を付して説明を省略し、主として異なる点についてのみ説明する。

まず、図１８を参照して、本実施形態の画素２３の構成を説明する。この図１８においては、点線で囲んだ画素２３は、２画素分の画素領域を示している。すなわち、この図１８に示す撮像素子は、例えば上下に隣接する２画素毎に、図示のような構成をとるようになっている。そして、この図１８に示すような構成を採用する場合には、各垂直転送線ＶＴＬの終端側となる水平走査回路２４の前段の位置に、画素データからリセットデータを減算するＣＤＳ部（図示せず）が設けられているものとする。

図面上側に位置する第１の光電変換部ＰＤは第１リセット部として機能するトランジスタＭｔｘ２を介して、図面下側に位置する第２の光電変換部ＰＤは第１リセット部として機能するトランジスタＭｔｘ２’（第１トランジスタ）を介して、信号電荷蓄積開始信号を印加するための信号線ＴＸ２にそれぞれ接続されている。そして、この図１８に示す構成においては、第１の光電変換部ＰＤのリセットはトランジスタＭｔｘ２により、第２の光電変換部ＰＤのリセットはトランジスタＭｔｘ２’により、それぞれ行われるようになっている。

第１の光電変換部ＰＤは、ゲート部として機能するトランジスタＭｔｘ１を介して、第１の電荷蓄積部Ｃ１へ接続されている。また、第２の光電変換部ＰＤは、ゲート部として機能するトランジスタＭｔｘ１’を介して、第２の電荷蓄積部Ｃ２へ接続されている。これらのトランジスタＭｔｘ１およびトランジスタＭｔｘ１’は、移送パルスを印加するための信号線ＴＸ１に接続されている。

第１の電荷蓄積部Ｃ１は、ゲート部として機能するトランジスタＭｔｘ３を介して、信号電荷保持部ＦＤへ接続されている。ここに、トランジスタＭｔｘ３は、移送パルスを印加するための信号線ＴＸ３に接続されている。また、第２の電荷蓄積部Ｃ２は、ゲート部として機能するトランジスタＭｔｘ４を介して、信号電荷保持部ＦＤへ接続されている。ここに、トランジスタＭｔｘ４は、移送パルスを印加するための信号線ＴＸ４に接続されている。

この信号電荷保持部ＦＤ以降の構成は、図３に示したものと同様である。

次に、図１９は、撮像装置におけるグローバルシャッタ動作のシーケンスを示すタイミングチャートである。図１８に示したような画素構成の撮像素子は、グローバルシャッタ動作時に、まず最初に露光を行い、その後にリセットデータと画素データとを読み出すように制御される。

すなわち、カメラ操作部１３のレリーズボタンが押圧されてレリーズ信号がカメラ制御部１４へ入力されると、カメラ制御部１４の制御に基づいて、このグローバルシャッタ動作が開始される。

すると、信号線ＴＸ２を介して全ラインのトランジスタＭｔｘ２，Ｍｔｘ２’に信号電荷蓄積開始信号を実質的にグローバルシャッタと呼べるような高速シャッタで順次に印加する（図７参照）ことにより、トランジスタＭｔｘ２，Ｍｔｘ２’がオフとなって全画素の光電変換部ＰＤへの電荷の蓄積が開始される（露光期間の開始）。

ライン毎に露光を開始してから所定の露光期間が経過したところで、信号線ＴＸ１を介して全ラインの全画素のトランジスタＭｔｘ１，Ｍｔｘ１’に移送パルスを実質的にグローバルシャッタと呼べるような高速シャッタで順次に印加する（図８参照）ことにより、光電変換部ＰＤに蓄積されていた画素電荷が第１の電荷蓄積部Ｃ１および第２の電荷蓄積部Ｃ２へ移送される（露光期間の終了）。

続いて、リセットデータおよび画素データの読出期間が開始される。

すなわちまず、画素部２２の第１行目および第２行目に共通に設けられたトランジスタＭｒに、信号線ＲＥＳからリセットパルスを印加して、第１行目および第２行目に共通の信号電荷保持部ＦＤのリセットを行う。さらに、画素部２２の第１行目および第２行目に共通に設けられた選択トランジスタＭｂに、信号線ＳＥＬから読出パルスを印加することにより、信号電荷保持部ＦＤからリセットノイズの読み出しを行う。

その直後に、画素部２２の第１行目に設けられたトランジスタＭｔｘ３に信号線ＴＸ３を介して移送パルスを印加することにより、第１の電荷蓄積部Ｃ１に蓄積されている画素電荷を信号電荷保持部ＦＤへ移送する。さらに、画素部２２の第１行目および第２行目に共通に設けられた選択トランジスタＭｂに、信号線ＳＥＬから読出パルスを印加することにより、信号電荷保持部ＦＤから画素データの読み出しを行う。

そして、撮像部６内のＣＤＳ部において、画素データからリセットノイズを減算する処理を行って、水平走査回路２４へ出力する。

このような動作を、画素部２２の奇数行について、第１行目から第Ｖ行目（最終行目）へ向かって順次行うことにより、リセットノイズを除去した奇数ラインの画素データが出力される。

次に、同様の動作を偶数ラインに対して行う。

すなわちまず、画素部２２の第１行目および第２行目に共通に設けられたトランジスタＭｒに、信号線ＲＥＳからリセットパルスを印加して、第１行目および第２行目に共通の信号電荷保持部ＦＤのリセットを行う。さらに、画素部２２の第１行目および第２行目に共通に設けられた選択トランジスタＭｂに、信号線ＳＥＬから読出パルスを印加することにより、信号電荷保持部ＦＤからリセットノイズの読み出しを行う。

その直後に、画素部２２の第２行目に設けられたトランジスタＭｔｘ４に信号線ＴＸ４を介して移送パルスを印加することにより、第２の電荷蓄積部Ｃ２に蓄積されている画素電荷を信号電荷保持部ＦＤへ移送する。さらに、画素部２２の第１行目および第２行目に共通に設けられた選択トランジスタＭｂに、信号線ＳＥＬから読出パルスを印加することにより、信号電荷保持部ＦＤから画素データの読み出しを行う。

そして、撮像部６内のＣＤＳ部において、画素データからリセットノイズを減算する処理を行って、水平走査回路２４へ出力する。

このような動作を、画素部２２の偶数行について、第２行目から第Ｖ行目（最終行目）へ向かって順次行うことにより、リセットノイズを除去した偶数ラインの画素データが出力される。

このような実施形態２によれば、図１８に示すような構成を備える撮像部に対しても、上述した実施形態１と同様に実質的にグローバルシャッタと呼べる高速シャッタを行い、ほぼ同様の効果を奏することができる。

また、実施形態２の構成によれば、リセットデータを読み出した直後に画素データを読み出すことができるために、ＦＤ暗電流ノイズの発生をほぼ０に抑制することが可能となり、ノイズが少なく画質の良い画像データを得ることができる利点がある。

なお、本発明は上述した実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化することができる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成することができる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除しても良い。さらに、異なる実施形態にわたる構成要素を適宜組み合わせても良い。このように、発明の主旨を逸脱しない範囲内において種々の変形や応用が可能であることは勿論である。

１…撮影光学系
２…ズームレンズ
３…絞り
４…フォーカスレンズ
５…レンズ駆動部
６…撮像部
７…ＡＦ処理部
８…画像処理部
９…表示部
１０…背面表示部
１１…電子ビューファインダ（ＥＶＦ）
１２…メモリカード
１３…カメラ操作部
１４…カメラ制御部（露光時間設定部）
１５…電源
２１…垂直走査回路（信号電荷蓄積開始信号制御部、移送パルス制御部、読出パルス制御部、リセット電圧読出制御部）
２１ａ…ＴＸ１ドライバ
２１ｂ…ＴＸ２ドライバ
２２…画素部
２３…画素
２４…水平走査回路
２５…Ａ／Ｄ変換部
Ｃ１，Ｃ２…電荷蓄積部
Ｃｔｘ１，Ｃｔｘ２…浮遊容量
ＦＤ…信号電荷保持部
Ｍａ…増幅用トランジスタ
Ｍｂ…選択トランジスタ（第３トランジスタ）
Ｍｒ…トランジスタ（第２トランジスタ）
Ｍｔｘ１，Ｍｔｘ１’…トランジスタ（ゲート部）
Ｍｔｘ２，Ｍｔｘ２’…トランジスタ（第１トランジスタ）
Ｍｔｘ３，Ｍｔｘ４…トランジスタ（ゲート部）
ＰＤ…光電変換部
ＲＥＳ，ＳＥＬ，ＴＸ１，ＴＸ２，ＴＸ３，ＴＸ４…信号線
ＶＤＤ…電流源
ＶＴＬ…垂直転送線

Claims (3)

1. 入射光量に応じた信号を発生させ蓄積する光電変換部と、該光電変換部をリセットするための第１トランジスタと、該光電変換部により蓄積された信号電荷を受けて一定時間保持するための遮光された信号電荷保持部と、該信号電荷保持部をリセットするための第２トランジスタと、前記光電変換部と前記信号電荷保持部との間に配置されて前記光電変換部により蓄積された信号電荷を前記信号電荷保持部へ移送するためのゲート部と、前記信号電荷保持部に保持された信号電荷を読み出すための第３トランジスタと、を有する画素が行方向および列方向に２次元状に配列された画素部と、
   前記光電変換部をリセットして該光電変換部における信号電荷の蓄積を開始させるための信号電荷蓄積開始信号を１以上の行で構成される行群毎に印加するものであって、同一の行群に属する各行については同時に、かつ、異なる行群については行群毎に所定の遅延時間ずつ遅らせながら印加するための信号電荷蓄積開始信号制御部と、
   前記信号電荷蓄積開始信号が印加されてから所定の露光時間が経過した後に、前記ゲート部を駆動して前記光電変換部により蓄積された信号電荷を前記信号電荷保持部へ移送するための移送パルスを前記行群毎に印加するものであって、同一の行群に属する各行については同時に、かつ、時間的に相前後する該移送パルスの一部が互いに時間的に重複するように前記所定の遅延時間ずつ遅らせながら印加するための移送パルス制御部と、
   前記第３トランジスタを駆動して前記信号電荷保持部に蓄積された信号電荷を読み出すための読出パルスを印加するための読出パルス制御部と、
   を具備したことを特徴とする撮像装置。
2. 露光時間を設定するとともに、前記信号電荷蓄積開始信号制御部により最初の行群の信号電荷の蓄積を開始させてから全ての行群の信号電荷の蓄積開始が終了するまでの前記所定の遅延時間の総和が前記露光時間以下になるように、該信号電荷蓄積開始信号制御部における前記所定の遅延時間を制御する露光時間設定部をさらに具備したことを特徴とする請求項１に記載の撮像装置。
3. 請求項１に記載の撮像装置であって、さらに、前記信号電荷保持部をリセットしたときのリセット電圧を読み出すリセット電圧読出制御部を具備する撮像装置、の製造方法において、
   前記信号電荷蓄積開始信号制御部により前記光電変換部をリセットするときのリセット電流が所定値以下のときには、全ての画素に対する前記リセット電圧読出制御部によるリセット電圧の読み出しが終了した後に前記信号電荷蓄積開始信号制御部による信号電荷の蓄積を開始させるための第１のシーケンスと、前記リセット電圧読出制御部によるリセット電圧の読み出しが終了する前に前記信号電荷蓄積開始信号制御部による信号電荷の蓄積を開始する第２のシーケンスと、の両方を含む第２の撮像プログラムを前記撮像装置に設定し、
   前記リセット電流が前記所定値よりも大きいときには、前記第１のシーケンスを含み前記第２のシーケンスを含まない第１の撮像プログラムを前記撮像装置に設定することを特徴とする撮像装置の製造方法。

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