JP2010508676A - 半導体デバイス層からの不純物の除去 - Google Patents

Abstract

本発明は、半導体デバイス（１）の製造中に、少なくとも一つの半導体デバイス層（４）から該半導体デバイス層（４）を用いて不純物を除去する方法を提供し、上記少なくとも一つの半導体デバイス層（４）は、化合物半導体材料及び／又はゲルマニウムを備え、少なくとも一つの半導体デバイス層（４）を準備した後、半導体デバイス（１）の製造中に実行される各加熱工程は、９００℃以下の温度で、５分以下の時間により決定される低サーマルバジェットを有する。上記方法は、半導体デバイス層（４）よりも不純物に関して高い溶解度を有するゲルマニウム・ゲッタリング層（３）を設けることを備え、ゲルマニウム・ゲッタリング層（３）は、少なくとも一つの半導体デバイス層（４）に直接又は間接に接触して少なくとも部分的に設けられ、これにより、不純物は、少なくとも一つの半導体デバイス層（４）からゲルマニウム・ゲッタリング層（３）へ拡散することができる。本発明は、また、発明の実施態様による不純物の除去方法を用いて半導体デバイスを形成する方法を提供し、及びそれにて得られる半導体デバイスを提供する。

Description

本発明は、半導体デバイス層を用いて半導体デバイスの生産の間に少なくとも一つの半導体デバイス層から不純物を除去するための方法に関し、ここで少なくとも一つの半導体デバイス層は、化合物半導体材料及び／又はゲルマニウムを備え、また、発明の実施態様による不純物除去方法を用いて半導体デバイスを形成する方法、及びそれにて得られる半導体デバイスに関する。

半導体プロセスの最先端技術において、新規の材料はここ数年で取り入れられている。シリコンは、多くの応用に関する主な半導体材料の一つであるが、他の材料がより多くの興味を得ている。例えば、ゲルマニウム、並びに、ＩＩ−ＶＩ族及びＩＩＩ−Ｖ族材料は、専用アプリケーション用の電気的又は物理的特性に関してシリコンと有利に比較可能な材料として導入されている。これらの材料は、例えば太陽電池、発光ダイオード（ＬＥＤ）、スピンエレクトロニクス及び量子井戸デバイス、ＩＩＩ−Ｖ族系電界効果トランジスタ（ＦＥＴ）、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）のようなＩＩＩ−Ｖ族系ヘテロ接合デバイス、ＩＩＩ−Ｖ族系高電子移動度トランジスタ（ＨＥＭＴ）、及び高周波デバイスあるいは高パワーデバイスのような種々の電子及び光子システムにて使用可能である。

ＩＩ−ＶＩ族及びＩＩＩ−Ｖ族の半導体材料は、周期表の異なるグループからの元素の組み合わせにより形成されるので、それらはしばしば化合物半導体と呼ばれる。そのような化合物半導体の例は、（１）ＡｌＮ、ＡｌＰ、ＡｌＡｓ、ＧａＮ、ＧａＰ、ＧａＡｓ、ＩｎＰ、ＩｎＡｓ、ＩｎＳｂ、ＡｌＩｎＧａＰ、ＡｌＧａＡｓ等のような化合物用の、ＩＩＩ族元素（Ｂ、Ａｌ、Ｇａ、Ｉｎ）とＶ族元素（Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｂｉ）との組み合わせ、（２）ＺｎＳ、ＺｎＳｅ、ＺｎＴｅ、ＣｄＴｅ、ＨｇＴｅ、ＣｄＨｇＴｅ等のような化合物用の、ＩＩ族元素（Ｚｎ、Ｃｄ、Ｈｇ）とＶＩ族元素（Ｏ、Ｓ、Ｓｅ、Ｔｅ）との組み合わせ、が可能である。

半導体デバイスの製造において、汚染、特に金属汚染は有名な問題である。半導体デバイスの製造には、例えば高ｋゲート誘電体、金属ゲート電極、あるいはケイ素化合物を形成するとき、製造プロセス中に使用される材料に存在可能である例えばＣｕ、Ｆｅ、Ｎｉ、Ｃｏのような主に高速拡散金属による不注意な汚染が必然的に伴う。これらの汚染物質は、半導体デバイス層を汚染し、半導体デバイスの性能及び信頼性を低下させるかもしれない。半導体デバイスを製造するための所定のプロセスに関して、デバイスの一部である半導体材料におけるそのような汚染物質の存在は、たとえ僅かな量であっても、半導体デバイス性能の遂行程度を決定するかもしれない。シリコン系の、及びＩＩＩ−Ｖ族系のデバイスは、しばしば同じ処理フローにて製造されるので、一つの材料の層の中に存在する汚染物質は、他の材料中に形成される層を汚染するかもしれない。よって、処理フローにおける全ての半導体材料におけるそのような汚染物質の影響は、考慮されるべきである。

シリコン系の製造技術において、デバイス性能への汚染物質の影響を排除し又は実質的に減じて、実質的に製造プロセスの産物へのそれらの影響を実質的に減じるように、それらの汚染物質が捕捉され又は無効にされる（neutralized）方法が提案されている。

米国出願ＵＳ ２００５／０２３９２６７号は、半導体デバイスを製造するために例えばシリコン・オン・インシュレータ（ＳＯＩ）、Ｇｅ、ＧａＡｓ、ＡｌＧａＡｓ、又はＩｎＰ等の基板を使用する前に、これらの基板を形成するための基板製造方法を開示する。堆積は、例えばシリコン基板である第２基板の例えば酸化膜である絶縁層に接合される例えばシリコンの第１基板の露出表面へのゲッタリング層にて形成される。この堆積を加熱することで、不純物は第１基板からゲッタリング層の方へ拡散するであろう。その後、ゲッタリング層は除去され、基板例えばＳＯＩ基板が製造される。しかしながら、この方法は、半導体デバイスの製造プロセス中に不純物ゲッタリングを可能にしない。

米国出願ＵＳ ２００４／０２３５２６４号は、ＳＯＩ（シリコン・オン・インシュレータ）にゲッタリングサイト、つまり汚染物質を捕捉するためのサイトを創作する方法を開示する。緩和したシリコン・ゲルマニウム領域は、シリコン系デバイスを備えたデバイス領域の近くに形成される。それらの緩和したシリコン・ゲルマニウム領域は、隣接したシリコン領域から不純物をゲッターする欠点を生成するであろう。この方法は、半導体デバイスの製造プロセス中に汚染物質をゲッタリングすることを可能にするが、ゲルマニウム又は化合物半導体材料を含む半導体層から汚染物質をゲッタリングすることを可能にしない。なぜならば、ゲルマニウム又は化合物半導体材料を使用する半導体デバイスの製造プロセスにおける全体のサーマルバジェットは、主流のシリコンテクノロジーに比較してより制限されるかもしれないからである。

米国出願ＵＳ ２００３／００２７４０６号は、シリコンデバイス層から不純物、特にドーパントをゲッタリングする方法を開示する。０％と１００％との間のゲルマニウム含有量のシリコン・ゲルマニウム層は、転位のような格子欠陥がコンタクト領域に生成されるように、シリコンデバイス層に接して形成される。これらの欠陥は、隣接したシリコン層から不純物をゲッタリングするだろう。この方法は、半導体デバイスの製造プロセス中に（高温、例えば６００°Ｃを超える温度）、不純物をゲッタリングすることを可能にするが、ゲルマニウム又は化合物半導体材料を含む半導体層から不純物をゲッタリングすることを可能にしない。なぜならば、ゲルマニウム又は化合物半導体材料を使用する半導体デバイスの製造プロセスにおける全体のサーマルバジェットは、主流のシリコンテクノロジーに比較してより制限されるかもしれないからである。

「Experimental evidence for dislocation-related gettering in metamorphic InP/InGaAs high electron mobility transistor (HEMT) structures on GaAs substrate」Journal of Applied Physics 100 (2006), 034505 において、Yuwei Liu 等は、ＩｎＰ層から不純物をゲッタリングするためのＩｎＧａＡｓゲッタリング層の使用について記述している。転位関連のゲッタリング効果は、ゲッタリングシンクのように作用する転位網の存在により得られる。

米国出願ＵＳ ２００５／０２３９２６７号 米国出願ＵＳ ２００４／０２３５２６４号 米国出願ＵＳ ２００３／００２７４０６号

「Experimental evidence for dislocation-related gettering in metamorphic InP/InGaAs high electron mobility transistor (HEMT) structures on GaAs substrate」Journal of Applied Physics 100 (2006), 034505、Yuwei Liu 等著

しかしながら、ＩＩＩ−Ｖ族化合物、ＩＩ−ＶＩ族化合物、あるいはゲルマニウム系の半導体デバイスに関し、半導体デバイスの製造中に、ＩＩＩ−Ｖ族あるいは他の化合物半導体材料又はゲルマニウムを備えたデバイス層から不純物をゲッタリングするための方法は知られておらず、あるいは有効な方法は、知られていない。ＩＩＩ−Ｖ族あるいは他の化合物半導体材料又はゲルマニウムを含むデバイス層から、不純物、特に、Ｆｅ、Ｃｏ、Ｎｉのような高速拡散種のような金属不純物をゲッタリングする方法の必要がある。従って、改善された生産性でデバイスが製造可能な半導体領域に基づいたＩＩＩ−Ｖ族あるいは他の化合物半導体材料を備える半導体デバイスを提供する必要がある。

本発明の実施態様の目的は、デバイスの層を用いて半導体デバイスの製造中に半導体デバイスの少なくとも一つの層から不純物を除去する良好な方法を提供することであり、ここで半導体デバイスの少なくとも一つの層は、化合物半導体材料、及び／又はゲルマニウムを備える。さらに、本発明の実施態様の目的は、そのような不純物除去方法を用いて半導体デバイスを形成する良好な方法を提供すること、及びこれにて得られた半導体デバイスを提供することである。

本発明の実施態様の有利な点は、低いサーマルバジェットにて半導体デバイス層から不純物を除去することができることである。さらに、一旦不純物がゲッタリング層によってゲッタリングされれば、これらの不純物は、半導体デバイスが形成される基板の冷却中でさえゲッタリング層の中にとどまることができる。さらに一度ゲッタリングされれば、たとえ半導体デバイス層が引き続きさらに加工及び熱処理にさらされても、ゲッタリングされた不純物は、ゲッタリング層に残るであろう。

上述の目的は、本発明による方法及び装置によって達成される。

第１の態様において、本発明は、半導体デバイス層を備える半導体デバイスの製造中に半導体デバイスの少なくとも一つの層から不純物、例えば金属不純物を除去する方法を提供し、半導体デバイスの少なくとも一つの層は、化合物半導体材料、及び／又はゲルマニウムを備え、少なくとも一つの半導体層を設けた後、半導体デバイスの製造中に実行される各加熱工程は、９００℃以下の温度、及び５分以下の時間により決定される低サーマルバジェットを有し、加熱工程のサーマルバジェットは、加熱工程時間にわたる温度の積算により規定される。ゲルマニウム・ゲッタリング層は、ゲッタリングされる不純物、例えば金属不純物に関して、半導体デバイス層よりも高い拡散率を有することができる。

上記方法は、不純物例えば金属不純物に関して半導体デバイス層よりも高い溶解度を有するゲルマニウム・ゲッタリング層を設けることを備える。ゲルマニウム・ゲッタリング層は、少なくとも一つの半導体デバイス層と直接又は間接に接触し少なくとも部分的に設けられ、それにより不純物例えば金属不純物は、少なくとも一つの半導体デバイス層からゲルマニウム・ゲッタリング層に拡散可能である。

サーマルバジェットは、所定の加熱工程の間に半導体デバイスを備える基板に移動する熱エネルギーの合計を規定する。サーマルバジェットは、加熱工程の温度及び継続時間に比例する。加熱工程の時間が非常に短い場合（数秒と同程度の時間）、非常に高温でさえ低いサーマルバジェットが可能である。サーマルバジェットは、加熱工程の間に、与えられる熱エネルギーの合計のみならず、得られる最高温度及び温度の変化速度によっても特徴づけられる。特に、冷却速度、つまり温度が最高温度から減少する速度は、本発明の実施態様によるゲッタリング・プロセスにおけるパラメータである。

発明の実施態様による方法の利点は、低いサーマルバジェットでさえ、ゲルマニウム・ゲッタリング層が、少なくとも一つの半導体デバイス層から不純物例えば金属不純物をゲッタリングし、それらが少なくとも一つの半導体デバイス層へ戻らないようにすることができることである。

「直接に接触」とは、ゲルマニウム・ゲッタリング層と半導体デバイス層との間に他の層がないことであり、不純物、例えば金属不純物がゲルマニウム・ゲッタリング層から半導体デバイス層へ直接に行くことができるということを意味する。「間接に接触」とは、少なくとも一つの中間層、例えば少なくとも一つの誘電体層、例えば酸化膜があることを意味する。

化合物半導体材料は、例えば、ＩＩＩ−Ｖ族化合物半導体材料、ＩＩ−ＶＩ族化合物半導体材料、あるいは半導体材料を備えるシリコンであってもよい。

発明の実施態様によれば、上記方法は、更に、ゲルマニウム・ゲッタリング層のゲッタリング効率を調節する、例えば増加することを備えることができる。

ゲルマニウム・ゲッタリング層のゲッタリング効率を調節する、例えば増加することは、ゲルマニウム・ゲッタリング層をドープすることにより実行可能である。ゲルマニウム・ゲッタリング層のドープは、ゲルマニウム・ゲッタリング層が１ｅ１７ｃｍ^−３より高い、例えば１ｅ１８ｃｍ^−３のドーパント濃度を有するように実行可能である。

発明の実施態様によれば、ゲルマニウム・ゲッタリング層のドープは、例えばＧａ、Ｂ、又はＩｎのようなｐ型ドーパントを、例えばＳｂ、Ａｓ、又はＰのようなｎ型ドーパントを、例えばＯ、Ｃ、Ｓｎ、又はＰｂのような中性不純物を組み込むことにより実行可能である。

発明の他の実施態様によれば、ゲルマニウム・ゲッタリング層のゲッタリング効率を調節する、例えば増加することは、ゲルマニウム・ゲッタリング層に歪みを生成することにより、例えばゲルマニウム・ゲッタリング層に転位を生成することで局所的に歪みを生成することにより実行可能である。

発明の実施態様によれば、ゲルマニウム・ゲッタリング層のゲッタリング効率を調節する、例えば増加することは、ゲルマニウム・ゲッタリング層に格子欠陥を生成することにより、例えば、Ｈｅ、Ｈ、あるいはＡｒのような不活発な種をそれに注入することにより、又はゲッタリング層に例えばＨ及び／又はＨｅ原子を注入することで小さな空間を形成することにより、達成可能である。

ゲルマニウム・ゲッタリング層は、アモルファス層として、多結晶層として、複数結晶層として、あるいは単一結晶層として形成することができる。

ゲルマニウム・ゲッタリング層を設けることは、ゲルマニウム・ゲッタリング層が半導体デバイス層と間接に接触するように実行することができる。これらの実施態様により、上記方法は、ゲルマニウム・ゲッタリング層と半導体デバイス層との間に、少なくとも一つの中間層、例えば少なくとも一つの誘電体層例えば酸化膜を設けることをさらに備えることができ、少なくとも一つの中間層例えば少なくとも一つの誘電体層例えば酸化膜は、不純物、例えば金属不純物が半導体デバイス層から少なくとも一つの中間層例えば少なくとも一つの誘電体層例えば酸化膜を通りゲルマニウム・ゲッタリング層まで拡散することができるようなものである。

発明の実施態様によれば、ゲルマニウム・ゲッタリング層を設けることは、完成した基板を覆いゲルマニウム・ゲッタリング層を設けることにより実行可能である。

発明の他の実施態様によれば、ゲルマニウム・ゲッタリング層を設けることは、基板の選択された領域のみにゲルマニウム・ゲッタリング層を設けることにより行なうことができる。

基板の選択された領域のみにゲルマニウム・ゲッタリング層を設けることは、完成した基板を覆うゲルマニウム・ゲッタリング層をパターニングすることにより行なうことができる。

ゲルマニウム・ゲッタリング層の厚さは、１０ｎｍと２μｍとの間であってもよい。例えば、発明の実施態様によれば、ゲルマニウム・ゲッタリング層厚は、１００ｎｍ未満であってもよい。

発明の実施態様によれば、上記方法は、不純物、例えば金属不純物がゲルマニウム・ゲッタリング層へ拡散した後に、ゲルマニウム・ゲッタリング層を除去することを更に備えることができる。

ゲルマニウム・ゲッタリング層の除去は、半導体デバイスの製造の間に行なうことができる。

発明の他の実施態様によれば、ゲルマニウム・ゲッタリング層の除去は、半導体デバイスの製造後に行なうことができる。

発明の第２の態様において、方法は、半導体デバイスを形成するために提供される。該方法は、
− 化合物半導体材料及び／又はゲルマニウムを備える少なくとも一つの半導体デバイス層を設けること、
− 本発明の実施態様による方法を用いて、少なくとも一つの半導体デバイス層から不純物例えば金属不純物を取り除くこと、
を備える。

発明の実施態様によれば、半導体デバイスはトランジスタであってもよく、上記方法は、さらに、
− 半導体デバイス層に第１及び第２の主電極を形成すること、
− 誘電体及び制御電極を備えた制御電極構造を設けること、
を備えることができる。

発明のさらに別の態様では、半導体デバイスが設けられる。該半導体デバイスは、
− 半導体デバイス層と、
− 少なくとも一つの半導体デバイス層と少なくとも部分的に直接もしくは間接に接触して、不純物が少なくとも一つの半導体デバイス層からゲルマニウム・ゲッタリング層へ拡散可能であるゲルマニウム・ゲッタリング層と、
を備える。

化合物半導体材料は、例えば、ＩＩＩ−Ｖ族化合物半導体材料、ＩＩ−ＶＩ族化合物半導体材料、あるいは半導体材料を備えるシリコンであってもよい。

発明の実施態様によれば、半導体デバイスはトランジスタであってもよい。これらの実施態様によれば、半導体デバイスは、更に
− 半導体デバイス層に第１及び第２の主電極と、
− 誘電体及び制御電極を備えた制御電極構造と、
を備えることができる。

発明の実施態様によれば、トランジスタは、第１及び第２の主電極としてのソース及びドレインと、制御電極としてのゲート電極とを備えたＭＯＳＦＥＴトランジスタであってもよい。

発明の特定で好ましい態様は、添付の独立及び従属請求項にて述べられる。従属請求項からの特徴は、請求項内で適切に及び単にではなく明確に述べられている独立請求項の特徴と、及び他の従属請求項の特徴と組み合わせることができる。

本発明の、上述した及び他の特徴、特色、及び利点は、発明の原理を例示のために図示した添付の図面を併用して、以下の詳細な説明から明らかになるであろう。この説明は、発明の範囲を限定することなく例のためにのみ与えられる。

全ての図面は、本発明の幾つかの態様及び実施形態を図示するように意図されている。記述された図面は、単に模式的であり、制限するものではない。図面において、構成要素のいくつかのサイズは、説明の目的のため誇張され、寸法通りに描かれていない。

例示的な実施形態は、図面内の参照された図にて説明される。本願明細書に開示された実施形態及び図は、限定的であるというよりむしろ例示であると考えられるべきである。

図１ａは、本発明の実施形態による方法における工程を図示する。 図１ｂは、本発明の実施形態による方法における工程を図示する。 図１ｃは、本発明の実施形態による方法における工程を図示する。 図２ａは、本発明の実施形態による方法にて形成された半導体デバイスの断面を図示する。 図２ｂは、本発明の実施形態による方法にて形成された半導体デバイスの断面を図示する。 図３は、本発明の実施形態による方法にて形成された半導体デバイスの断面を図示する。 図４は、本発明の実施形態による方法にて形成された半導体デバイスの断面を図示する。 図５は、本発明の実施形態による方法にて形成された半導体デバイスの断面を図示する。 図６は、本発明の実施形態による方法にて形成された半導体デバイスの断面を図示す。 図７ａは、本発明の実施形態による方法における工程を図示する。 図７ｂは、本発明の実施形態による方法における工程を図示する。 図８ａは、本発明の実施形態による方法における工程を図示する。 図８ｂは、本発明の実施形態による方法における工程を図示する。 図８ｃは、本発明の実施形態による方法における工程を図示する。

異なる図において、同じ参照符号は、同じ又は類似の構成要素を指す。

本発明は、特定の実施形態に関して、及びある図面に関して記述されるであろう。しかし、発明はそれに制限されるものではなく、特許請求の範囲のみにより限定される。記述された図面は、単に模式的であり限定するものではない。図面において、構成要素のいくつかのサイズは、説明の目的のため誇張され、寸法通りに描かれていない。寸法及び相対的な寸法は、発明の実施への実際の縮小に対応していない。

さらに、明細書及び特許請求の範囲における用語、上に、下に、真下に、等の用語は、説明的な目的のために用いられ、必ずしも相対的な位置を述べるものではない。そのように使用される用語は、適切な状況の下で交換可能であり、ここに記述される発明の実施形態は、ここに述べられあるいは図示される以外の配向にて実施可能であるということを理解すべきである。

特許請求の範囲にて使用される「備わる」の用語は、その後に挙げられた手段に限定されるとして解釈すべきではなく、即ち、他の構成要素あるいは工程を排除するものではないということに注意するべきである。よって、記載した特徴、完全体、工程、あるいは構成要素の存在を述べたように明記するように解釈すべきであり、一つ若しくは複数の他の特徴、完全体、工程、構成要素、あるいはこれらの集まりの存在又は追加を排除するものではないように解釈すべきである。したがって、表現「手段Ａ及びＢを備えるデバイス」の範囲は、構成部分Ａ及びＢのみからなるデバイスに限定すべきではない。これは、本発明に関して、デバイスの関連する最適の構成部分は、ＡとＢであるという意味である。

本明細書を通して「一つの実施形態」の記載は、実施形態に関して記述された特定の特色、構造、あるいは特徴が本発明の少なくとも一つの実施形態に含まれるという意味である。よって、この明細書を通して種々の場所における「一つの実施形態」の文言は、必ずしも全てが同じ実施形態を参照するものではないが、その場合もある。更に、特定の特色、構造、あるいは特徴は、ここの開示から当業者に明らかであろうように、一つ若しくは複数の実施形態において、いずれかの適当な方法で組み合わせることが可能である。

同様に、発明の例示的な実施形態の説明において、開示を合理化し、様々な創造性のある態様の一つ以上の理解を援助する目的で、発明の様々な特徴は、単一の実施形態、図、あるいはその説明の中で、時々、ともにグループ化されることを評価すべきである。しかしながら、開示のこの方法は、請求項に記載された発明が、各請求項で明確に列挙されるよりも多くの特徴を必要とするという意図を反映するとして解釈されるべきでない。むしろ、以下の請求項が反映するように、独創的な態様は、先の開示された単一の実施形態の全ての特徴よりも少ない状態にある。よって、詳細な説明に続く各請求項の内容は、これにより、各請求項の内容がこの発明の別個の実施形態としてそれ自身で有効である状態で、この詳細な説明内に明確に組み込まれる。

更に、本願明細書に記述されるいくつかの実施形態は、他の実施形態に含まれる他の特徴ではないいくつかの特徴を含んでいるが、異なる実施形態の特徴の組み合わせは、当業者にて理解されるであろうように、発明の範囲内であり、異なる実施形態を形成するようになっている。例えば、以下の各請求項において、主張されたいずれの実施形態も任意の組み合わせにて使用可能である。

本願明細書に提供される説明において、多数の特定の細部が述べられている。しかしながら、発明の実施形態は、これらの特定の細部なしで実施可能であることが理解される。他の例では、良く知られた方法、構造、及び技術は、ここの説明の理解を不明瞭にしないように、詳細には示されていない。

以下の用語は、発明の理解を助けるために単独で提供される。

以下の説明において、用語「トランジスタ」は、ゲート誘電体を介してゲート電極に誘電的に接続された半導体チャネル領域を含む半導体デバイスを指すように意図される。半導体チャネル領域は、ソース接合及びドレイン接合により対向面で接触される。種々のタイプのトランジスタ構成が当該技術内で既に知られている。平面ゲートデバイスにおいて、チャネル領域は、一面からゲート電極によってのみ制御される。平面ゲートデバイスは、バルク半導体基板あるいは絶縁膜上半導体に形成することができる。マルチゲートデバイスに関し、デバイスのチャネルは、複数の側面からゲート電極によって制御される。チャネルが形成される半導体材料本体は、ゲート電極によるより効率的な制御を可能にするためにできるだけ薄く作製される。例えば、ｆｉｎ−ＦＥＴ本体は、１０ｎｍと１００ｎｍとの間の範囲での厚みを有することができる。例えば３２ｎｍテクノロジーにおいて、フィン（ｆｉｎ）幅は、１０ｎｍと２０ｎｍとの間の範囲にあってもよい。

以下の詳細な説明及び特許請求の範囲において、「ゲッタリング」は、望まない元素又は不純物特に金属を半導体材料に捕捉あるいは無効にするプロセスを意味する。

以下の詳細な説明及び特許請求の範囲において、「化合物半導体材料」は、化学の周期表の２つ以上の異なるグループからの元素を組み合わせた半導体材料を意味する。例えば（１）ＩＩＩ族（Ｂ、Ａｌ、Ｇａ、Ｉｎ）と、Ｖ族（Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｂｉ）とからの元素の組み合わせで形成された化合物、例えばＡｌＮ、ＡｌＰ、ＡｌＡｓ、ＧａＮ、ＧａＰ、ＧａＡｓ、ＩｎＰ、ＩｎＡｓ、ＩｎＳｂ、ＡｌＩｎＧａＰ、ＡｌＧａＡｓなど、又は（２）ＩＩ族（Ｚｎ、Ｃｄ、Ｈｇ）と、ＶＩ族（Ｏ、Ｓ、Ｓｅ、Ｔｅ）とからの元素の組み合わせで形成された化合物、例えばＺｎＳ、ＺｎＳｅ、ＺｎＴｅ、ＣｄＴｅ、ＨｇＴｅ、ＣｄＨｇＴｅなどである。ＳｉとＧｅは、元素状態で存在する（又は元素）半導体であるが、同じ族からの２つの元素により形成された幾つかのＳｉ系の半導体（例えばＳｉＣ、ＳｉＧｅ、つまり一般的には半導体材料を備えるシリコン）もまた、文字通り化合物半導体材料と呼ばれ、また本発明の観点から化合物半導体材料と見なされるということに注意しなければならない。

発明は、発明のいくつかの実施形態の詳述によって記述されるであろう。発明は添付の用語によりのみ限定され、発明の真の思想あるいは技術的な教えから逸脱することなく当業者の知識に従い、発明の他の実施形態が形成可能なことは明らかである。

以下の詳細な説明では、発明の実施形態は、シリコン基板に関して記述するが、しかし発明が他の半導体基板も適用されることは理解されるべきである。発明の実施形態において、「基板」は、例えばシリコン（Ｓｉ）、ガリウムヒ素（ＧａＡｓ）、ガリウムヒ素リン（ＧａＡｓＰ）、インジウムリン（ＩｎＰ）、ゲルマニウム（Ｇｅ）、又はシリコンゲルマニウム（ＳｉＧｅ）基板等の半導体基板を含むことができる。「基板」は、半導体基板部分に加えて、例えばＳｉＯ_２あるいはＳｉ_３Ｎ_４層のような絶縁膜を含むことができる。よって、用語基板は、また、シリコン・オン・ガラス、シリコン・オン・サファイヤ基板、シリコン・オン・インシュレータ（ＳＯＩ）基板、ゲルマニウム・オン・インシュレータ（ＧＯＩ）基板のような、絶縁膜上半導体基板をも含む。よって用語「基板」は、興味のある層あるいは部分の下にある元素又は層を一般的に定義するために使用される。従って、基板は、ブランケットウエハのようなウエハ、あるいは別のベース材に適用された層、例えば下層上に成長されたエピタキシャル半導体層であってもよい。用語「結晶基板」は、単結晶あるいは微結晶のような結晶質の様々な形態を含むことを意図している。

半導体製造プロセスの最新技術において、プロセスでのサーマルバジェットは制限されるかもしれない。なぜならば、高いサーマルバジェットは、例えば半導体接合部におけるドーパントの再分配のような元素又は不純物の拡散に、又は例えば歪み操作された歪み層のような歪み緩和に負の影響を及ぼすかもしれないからである。例えばＩＩＩ−Ｖ族あるいはＩＩ−ＶＩ族化合物半導体材料又はゲルマニウムを用いて半導体デバイスを製造するとき、製造プロセス全体のサーマルバジェットは、主流のシリコンテクノロジーに比較してさらにより制限されるかもしれない。化合物半導体材料、例えばＩＩＩ−Ｖ族化合物半導体材料においてドーパントを活性化するために、高温が必要である。典型的に、活性化温度は、９００°Ｃよりも低くてもよく、７００°Ｃから９００°Ｃの範囲であってもよい。しかしながら、この高温は、例えば１０秒から５分、好ましくは１０秒から６０秒の制限された時間範囲でのみ加えられ、よって制限されたサーマルバジェットが得られる。例えばＩＩＩ−Ｖ族化合物半導体材料である化合物半導体材料へのオーム接触を形成するため、典型的には、６００°Ｃより下の温度、好ましくは４００℃から６００°Ｃの範囲の温度が、制限された時間範囲で、例えば１０秒から５分、好ましくは１０秒から６０秒の範囲で加えることができる。全体のサーマルバジェットが制限されるように、急速熱処理（ＲＴＰ）が制限された時間でそのような温度にて用いられる。半導体化合物材料あるいはゲルマニウムを用いて半導体デバイスを製造する間、不純物は、半導体材料から基板へ拡散可能であり、それは、半導体デバイスの機能を妨げる可能性がある。従って、縮小したサーマルバジェット、つまり減じた温度で、及び／又は減じた時間でのサーマルバジェットにて不純物をゲッタリングする方法が必要とされる。

従って、本発明は、半導体デバイス層を用いて半導体デバイスの製造中に、少なくとも一つの半導体デバイス層から不純物例えば金属不純物を除去する方法を提供する。少なくとも一つの半導体デバイス層は、化合物半導体材料及び／又はゲルマニウムを備え、少なくとも一つの半導体デバイス層を設けた後、半導体デバイスの製造中に実行される各加熱工程は、９００℃以下の温度、及び５分以下の時間により決定された低いサーマルバジェットを有し、この加熱工程のサーマルバジェットは、加熱工程の時間にわたる温度の積算により定義される。上記方法は、半導体デバイス層よりも不純物例えば金属不純物に関してより高い溶解度を有するゲルマニウム・ゲッタリング層を設けることを備え、ゲルマニウム・ゲッタリング層は、不純物例えば金属不純物が少なくとも一つの半導体デバイス層からゲルマニウム・ゲッタリング層へ拡散可能なように、少なくとも一つの半導体デバイス層と直接又は間接に接触して部分的に設けられる。

サーマルバジェットは、与えられた加熱工程の間に半導体デバイスを備えた基板へ移動した熱エネルギーの合計を規定する。サーマルバジェットは、加熱工程の温度及び継続時間に比例する。低いサーマルバジェットは、加熱工程の時間が非常に短い（数秒と同程度に短くなり得る）ならば、非常に高温でさえ可能である。例えば、レーザアニーリングを用いるときには、温度は９００℃と同じ程度であるかもしれないが、時間はほんの数十ナノセカンドから数マイクロセカンドのオーダーであるのが可能である。

サーマルバジェットは、与えられる熱エネルギーの合計だけでなく、得られる最高温度及び加熱工程中に温度が変化する速度によっても特徴づけられる。特に、冷却速度、つまり温度が最高温度から下がる速度は、本発明の実施形態によるゲッタリング・プロセスにおけるパラメータである。サーマルバジェットは、拡散処理全体の特徴を決定するが、ゲルマニウム・ゲッタリング層における不純物の溶解度は、得られる最高温度に依存する。一旦最高温度が得られ、より速く温度が低下するほど、つまり高い冷却速度ほど、空位及び／又は割れ目等の点欠陥の分布のような、ゲルマニウム・ゲッタリング層に存在する、より多くの準安定相が多分動かなくなり、つまりそれらの分布が変化しないであろう速さで温度が低下する。よって、サーマルバジェット、最高温度、及び冷却速度のような加熱工程の異なるパラメータが、特定の半導体デバイス層、ゲッタリングされるべき特定の不純物例えば金属不純物、及び特定のゲルマニウム・ゲッタリング層に関する所望のゲッタリング効率の観点から選択される。

「直接に接触」は、ゲルマニウム・ゲッタリング層と半導体デバイス層との間に他の層が存在せず、不純物がゲルマニウム・ゲッタリング層から半導体デバイス層まで直接に行くことができるということを意味する。「間接に接触」は、少なくとも一つの中間層が存在することを意味する。

縮小されたサーマルバジェット、つまり加熱工程の減じられた温度及び／又は減じられた時間でさえ、ゲルマニウムは、化合物半導体材料に比較して、例えばＦｅ、Ｃｕ、Ｎｉ、Ｃｏ、Ｍｎのような金属のより高い溶解度及び拡散率を提示する。よって、ゲルマニウムは、より低い温度でさえ化合物半導体材料から不純物例えば金属不純物をゲッタリングするために用いることができる（さらに参照）。これらの温度で、これらの化合物半導体材料へのゲルマニウムの拡散、これは化合物半導体材料の望まないドーピングに帰着する、もまた減じることができ、即ちそのようなより低い温度でさえ回避することができる。一旦、不純物、例えば金属不純物がゲルマニウム・ゲッタリング層へ拡散したならば、基板が冷却されたとき、それらはゲッタリング層にとどまっている。なぜならば、不純物の溶解度が温度とともに減少するからである（「Brother Silicon, Sister Germanium」、 Jan Vanhellemont, Eddy Simoen、 Electrochemical Society conference (ECS)、 Cancun 2006年10月2日、及び in Journal of Electrochemical. Society. 154 (2007) H572 を参照）。このことは、ゲルマニウム層を有用でないようにするが、困難な汚染コントロールを犠牲にしなければ、デバイス層としてそのような操作されたゲルマニウム層は、半導体プロセスの製造においてゲッタリング層として用いることができる。上述の文献「Brother Silicon, Sister Germanium」に示されるように、低温度では、一方のゲルマニウムと、他方のシリコン又は化合物半導体材料とのゲッタリング効率の差は、より著しくなる。

本発明の実施形態によれば、不純物、例えば金属不純物に関する溶解度及び拡散率の違いは、ゲルマニウム・ゲッタリング層において不純物例えば金属不純物をゲッタリングするために、適切な低サーマルバジェットを選択することにより有効に利用することができる。

発明の実施形態による方法の利点は、低いサーマルバジェットでさえ、ゲルマニウム・ゲッタリング層が、少なくとも一つの半導体デバイス層から不純物例えば金属不純物をゲッタリングし、上記少なくとも一つの半導体デバイス層へそれらが戻ることを避けることができることである。不純物例えば金属不純物を保持することは、分離ゲッタリングによって得ることができる。分離ゲッタリングは、ゲルマニウム・ゲッタリング層における不純物例えば金属不純物の溶解度が半導体デバイス層におけるよりも非常に高いときに生じる。これは、ゲルマニウム層が半導体デバイス層よりも高いドーパント濃度を有するようにゲルマニウム層を作ることにより得ることができる。不純物、例えば金属不純物は、これらの不純物に関して最も高い溶解度を有する層の方へ、つまりゲルマニウム・ゲッタリング層の方へ拡散し、その高溶解度のためにそこにとどまる。更に、不純物例えば金属不純物がゲルマニウム・ゲッタリング層によりゲッタリングされた後、温度を降下したとき、つまり半導体デバイス１の処理後、基板２を冷却したとき、不純物例えば金属不純物の移動度もまた、不純物がゲルマニウム・ゲッタリング層に維持されるように、減少する。冷却により、不純物例えば金属不純物は、沈降可能である。転位がゲルマニウム・ゲッタリング層に存在するところの発明の実施形態によれば、不純物例えば金属不純物は、それらの転位に「付く」ことから、沈降を得ることができる。発明の他の実施形態によれば、金属不純物がゲルマニウム・ゲッタリング層にゲルマニウムのクラスタを形成するので、沈降を得ることができる。

発明の実施形態によれば、ゲッタリング効果を得るために、ゲルマニウム・ゲッタリング層に転位が存在する必要はない。よって、ゲルマニウム・ゲッタリング層は、転位がないかもしれない。例えば、良好なゲッタリングは、エピタキシアル・ゲルマニウム層でさえ得ることができる。しかしながら、発明の実施形態によれば、ゲルマニウム・ゲッタリング層にそのような転位を設けることにより、ゲッタリング効率は、増加可能である（さらに参照）。

発明の実施形態によれば、ゲルマニウム・ゲッタリング層のゲッタリング効率は、調節することができる。このように、ゲルマニウム・ゲッタリング層のゲッタリング効率は、増加可能である。ゲッタリング層のゲッタリング効率を増加させることは、ゲッタリング層においてゲッタリングサイト当たりのゲッタリングされることが可能な不純物の数が増加することを意味する。ゲルマニウム・ゲッタリング層のゲッタリング効率の増加は、異なる方法で行うことも可能である。

ゲルマニウム・ゲッタリング層のゲッタリング効率を増加させる第１の方法は、ゲルマニウム・ゲッタリング層をドープすることで可能である。Ｒ．Ｎ．Ｈａｌｌ等は、「Diffusion and solubility of Copper in Extrinsic and Intrinsic Germanium, Silicon and Gallium Arsenide」の特に６．１節にて、ドープされたゲルマニウムにおける銅の溶解度の増強を開示する。ゲルマニウム層は、それが１ｅ１７ｃｍ^−３より高い、例えば１ｅ１８ｃｍ^−３よりも高いドーパント濃度を有するように、高くドープ可能である。ゲルマニウム・ゲッタリング層は、例えばＧａ、Ｂ、Ｉｎのようなｐ型ドーパントで、例えばＳｂ、Ａｓ、Ｐのようなｎ型ドーパントで、又は例えばＯ、Ｃ、Ｓｎ、Ｐｂのような中性の不純物で高くドープ可能である。これらのｐ型又はｎ型のドーパント、及び／又は中性の不純物は、当業者に知られた適切な任意の方法、例えばイオン注入又はプラズマドーピングを用いることにより、ゲルマニウム・ゲッタリング層に組み込むことができる。あるいは、ゲルマニウム・ゲッタリング層は、そのままでドープされることができ、即ち、ｐ型又はｎ型のドーパント、及び／又は中性の不純物は、ゲルマニウム・ゲッタリング層を形成するときに該層へ組み込むことができる。

ゲルマニウム・ゲッタリング層のゲッタリング効率を増加する別の方法は、ゲッタリング層に歪みを生成することによるもの、例えば、既に上述したように、転位を生成することによりゲッタリング層に局所的に歪みを生成することによるものであってもよい。不純物又はドーパントは、そのような転位に関係している弾性歪み場により、これによりいわゆるコットレル雰囲気を形成して、引きつけられやすい。

ゲルマニウム・ゲッタリング層のゲッタリング効率を増加するためのさらに別の方法は、例えばＨｅ，Ｈの注入、あるいはＡｒのような不活発な種の注入によりゲルマニウム・ゲッタリング層に格子欠陥を生成することにより、あるいは例えばＨ及び／又はＨｅ原子の注入によりゲッタリング層に小さな空間を形成することにより、達成可能である。

更に、アモルファスのゲルマニウムは、空間及び／又は水素原子を含む増加した数のゲッタリングサイトを有することができる。微晶質又は多結晶のゲルマニウムは、結晶粒界を含む増加した数のゲッタリングサイトを有することができる。

特定のアプリケーションに必要なゲルマニウム・ゲッタ層の厚みは、少なくとも一つの半導体デバイス層に存在する不純物の数の関数として決定することができ、よって、ゲッタリングされねばならない不純物の数の関数として決定することができる。「International Technology Roadmap report ITRS roadmap 2005 Front End Process」によれば、半導体デバイスの良好な性能を得るため、デバイス層において許容可能な可動イオンの数は、１ｅ１０ｃｍ^−２未満であるべきである。ドーパント又は不純物の濃度に依存して、ゲルマニウム・ゲッタリング層は、少なくとも１ｅ１１ｃｍ^−２、例えば１ｅ１２ｃｍ^−２イオンをゲッタリングすることができるべきであり、それにて、デバイス層におけるイオンの数は、１ｅ１０ｃｍ^−２以下に減じられる。デバイス層が例えば１ｅ１１ｃｍ^−２（あるいは１ｅ１８ｃｍ^−３）の不純物を有する場合、不純物のこの数は、ゲルマニウム・ゲッタリング層にて吸収されねばならないかもしれない。

半導体デバイス層における不純物ごとに一つのゲッタリングサイトが存在すると仮定した場合、ゲッタリング層の体積
Ｖｇ＝ｔｇ．Ａｇ （１）
ｔｇ：ゲッタリング層の厚さ、 Ａｇ：ゲッタリング層の面積、
は、ゲッタリングされるべき半導体デバイス層の体積と等しいかもしれない。

ゲッタリングされるべき半導体デバイス層の体積は、
Ｖｄ＝ｔｄＡｄ （２）
ｔｄ：半導体デバイス層の厚さ、 Ａｄ：半導体デバイス層の面積、
により与えることができる。

しかしながら、上述したようなゲッタリング効率を改善するための一つの方法を用いることにより、ゲルマニウム・ゲッタリング層の体積Ｖｇは、増加したゲッタリング効率に比例して、例えばゲッタリングサイト当たりのゲッタリングされるべき不純物の数に比例して、減少可能である。例えば、不純物が転位位置でゲッタリングされる場合、４ｅ８ｃｍ^−２の転位を有し各転位が約２５０の不純物をゲッタリングすることができる１００ｎｍ厚のゲルマニウム・ゲッタリング層は、１ｅ１１ｃｍ^−２の不純物までゲッタリングすることができる。

発明の実施形態によれば、ゲルマニウム・ゲッタリング層の体積Ｖｇは、また、ゲルマニウム・ゲッタリング層の面積Ａｇを半導体デバイス層の面積Ａｄよりも大きくすることにより、増加可能である。発明のさらに別の実施形態に記載されるように、ゲルマニウム・ゲッタリング層は、例えば堆積されて、基板上に均一に、それによりデバイス領域及び分離領域を覆って設けることができる。例えば、選択されたデバイス領域のみにおいて、化合物半導体材料あるいはゲルマニウムを備えたデバイス層が存在することから、基板上の全てのデバイス領域が汚染、例えば金属汚染する傾向があるとは限らないように、ゲルマニウム・ゲッタリング領域は、本発明の実施形態において、そのような選択されたデバイス領域に隣接してのみ設けることができる。これらのケースにおいて、ゲルマニウム・ゲッタリング層は、化合物半導体材料又はゲルマニウムを備えた、あるいは備えるであろうデバイス領域に隣接して形成することができる。そのような局在のゲルマニウム・ゲッタリングサイトは、例えば、形成されたゲルマニウム・ゲッタリング層をパターン化することにより形成することができる。

発明の実施形態によれば、ゲルマニウム・ゲッタリング層は、ゲッタリングされるべき半導体デバイス層に少なくとも部分的に直接に接触することができる。しかしながら、発明の他の実施形態によれば、少なくとも一つの追加の中間層は、不純物例えば金属不純物が、少なくとも一つの中間層に実質的にゲッタリングされることなく、好ましくはゲッタリングされることなく、半導体デバイス層から少なくとも一つの追加の中間層を通りゲルマニウム・ゲッタリング層へ拡散可能である限り、ゲッタリング層と半導体デバイス層との間に存在可能である。

以下に、本発明が異なる実施形態によって説明される。それらは、いずれの方法においても発明を制限するように意図されてはならないことを理解しなければならない。

本発明による方法の第１の実施形態が、図１ａから図１ｃに図示される。

最初の工程では、図１ａに図示されるように、基板２が設けられる。本実施形態の態様によれば、基板２は、半導体ウエハ例えばシリコンウエハであってもよく、あるいは誘電体カバー層を有する半導体ウエハであってもよい。基板２上に、ゲルマニウム・ゲッタリング層３は、厚さｔｇを有して設けることができる。ゲッタリング層３は、例えば、化学蒸着（ＣＶＤ）あるいは他の適当な任意の堆積技術のような既知の半導体プロセス技術を用いて形成可能である。ゲッタリング層３の厚さｔｇは、１００ｎｍ未満であってもよい。

図１ｂに示すように、その後、半導体デバイス層４をゲルマニウム・ゲッタリング層３上に設けることができる。半導体デバイス層４は、例えばＣＶＤあるいは他の適当な任意の堆積技術のような既知の半導体プロセス技術を用いて設けることができる。半導体デバイス層４は、厚さｔｄを有し、それはゲッタリング層３の厚さｔｇと同じか、あるいはより大きくてもよい。半導体デバイス層４の厚さｔｄは、５ｎｍよりも大きく、例えば１０ｎｍよりも大きくてもよい。半導体デバイス層４は、化合物半導体材料、例えばＩＩＩ−Ｖ族あるいはＩＩ−ＶＩ族化合物半導体材料又はゲルマニウムを備えることができる。半導体デバイス層４がゲルマニウム層である場合、ゲルマニウム・ゲッタリング層３の特性は、ゲルマニウム・ゲッタリング層３における不純物例えば金属不純物の拡散率及び溶解度がゲルマニウム・デバイス層４における不純物の拡散率及び溶解度よりも大きいように、調節されるべきである。上述したように、拡散率及び／又は溶解度における違いは、例えば、ゲルマニウム・ゲッタリング層３がゲルマニウム・デバイス層４よりも高いドーピング濃度を有しそれによってより多くの欠陥を生成するように、ゲルマニウム・ゲッタリング層３をドープすることにより、又は、ゲルマニウム・ゲッタリング層３のゲッタリング効率を増加させる他の方法により、得ることができる。

次の工程では、図１ｃに図示するように、分離領域５は、隣接するデバイス領域６を互いから分離するために形成可能である。デバイス領域６は、基板２上の領域でデバイスが形成されるであろう領域を意味する。分離ゾーン５は、例えば、シャロートレンチアイソレーション（ＳＴＩ）ゾーン、あるいは熱的に成長された酸化物（ＬＯＣＯＳ−Local Oxidation of Silicon）領域であってもよい。しかしながら、ＳＴＩゾーンは、ＬＯＣＯＳ領域より小さな寸法で形成可能であるので、ＬＯＣＯＳよりも好ましく、それはデバイス寸法の縮小を可能にする。その結果、基板２上のデバイス密度が増加可能である。従って、以下の説明では、ＳＴＩゾーンのみについてさらに考慮される。しかし、本発明は、例えばＬＯＣＯＳ領域のような他の分離ゾーン５とともに実行される下記のプロセスステップもまた含むことを理解すべきである。

本発明の実施形態によれば、基板２は、ＳＴＩゾーン５を設けることができる。ＳＴＩゾーン５は、半導体デバイス層４及びゲルマニウム・ゲッタリング層３に初めにシャロートレンチを形成することにより、例えば、エッチャントとして例えばＣｌ_２を用いた例えば反応性イオンエッチング（ＲＩＥ）手順のドライエッチングのような従来のフォトリソグラフィー及び異方性エッチングプロセスにより、形成可能である。シャロートレンチの形成に使用されたフォトレジストパターンを、例えばプラズマ酸素アッシング及び注意深いウェット洗浄により除去した後、酸化シリコン層のような絶縁層が、例えば低圧化学蒸着法（ＬＰＣＶＤ）手順あるいはプラズマ化学蒸着法（ＰＥＣＶＤ）手順により、又は他の手順により堆積可能であり、それによってシャロートレンチは、完全に充填される。シャロートレンチの内部以外の領域からの絶縁材料、この例では酸化シリコン、の除去は、化学的機械的研磨（ＣＭＰ）手順、あるいは適当なエッチャントを使用したＲＩＥ手順を経るような適切な任意の技術を用いて達成可能であり、充填ＳＴＩゾーン５の絶縁体となる。

発明の他の実施形態によれば、ＳＴＩゾーンの代わりに、ＬＯＣＯＳ分離ゾーンが半導体デバイス層４及びゲルマニウム・ゲッタリング層３に設けられた場合には、それらは、窒化シリコンのような耐酸化マスクを最初に形成し、次に窒化シリコンマスクパターンにより保護されていない半導体デバイス層４及びゲルマニウム・ゲッタリング層３の領域を露出することを経て熱酸化手順まで形成可能である。ＬＯＣＯＳ領域の形成後、耐酸化マスクは除去される。

デバイス領域６において、化合物半導体材料又はゲルマニウムを備えた少なくとも一つの半導体デバイス層を備えた半導体デバイスは、既知の半導体プロセス技術を用いて製造可能である。本発明の実施形態によれば、そのような製造プロセスの間、加えられる一様に制限されたサーマルバジェットは、半導体デバイス層４に存在する不純物に関して、半導体デバイス製造プロセスの間で捕獲前に存在しても捕獲後に存在しても、ゲルマニウム・ゲッタリング層３へ拡散するのに十分であろう。不純物がゲルマニウム・ゲッタリング層３内へ拡散した後、既に述べたように、それらはそこにとどまるであろう。

ゲルマニウム・ゲッタリング層３のゲッタリング効率は、例えば上述した方法を用いて、増加可能である。

発明の他の実施形態によれば、ゲルマニウム・ゲッタリング層３は、半導体デバイス層４と間接に接触してもよい。言い換えれば、少なくとも一つの中間層は、不純物例えば金属不純物が少なくとも一つの中間層において実質的にゲッタリングされることなく、好ましくはゲッタリングされることなく、半導体デバイス層４から少なくとも一つの追加の中間層を通りゲルマニウム・ゲッタリング層３へ拡散可能な限り、ゲッタリング層３と半導体デバイス層４との間に存在可能である。本実施形態の例は、図２ａ及び図２ｂに図示されている。基板２上に、ゲルマニウム・ゲッタリング層３が設けられる。ゲルマニウム・ゲッタリング層３上に、中間層２０を設けることができる（図２ａ参照）。中間層２０は、例えば酸化膜等の例えば誘電体層であってもよい。図１ｃに関して記述された実施形態に類似して、分離領域５は、隣接するデバイス領域６を互いから分離するように形成可能である（図２ｂ参照）。分離ゾーン６は、上述に類似するように、ＳＴＩゾーンかＬＯＣＯＳゾーンであってもよい。この実施形態によれば、半導体デバイス層４からの不純物例えば金属不純物は、ゲルマニウム・ゲッタリング層３にて中間層２０を介してゲッタリングされてもよい。

本発明の別の実施形態が図３に示されている。発明の実施形態によるＭＯＳＦＥＴデバイス１の模式的な断面が示されている。ＭＯＳＦＥＴデバイス１は、基板２上でデバイス領域６に作製可能である。図３に示される平面のＭＯＳＦＥＴデバイスは、ゲート誘電体８及びゲート電極７から形成されたゲートスタックを備える。半導体デバイス層４において、ゲートスタック７及び８に整列して低ドープの接合領域１１が形成可能である。これは、当業者に知られた適当な任意の技術により実行可能である。サイドウォールスペーサ９は、ゲートスタック７及び８の側壁に対して形成可能である。これらのサイドウォールスペーサ９は、例えば酸化シリコン、窒化シリコン、炭化ケイ素、窒化シリコン、あるいはその組み合わせから形成可能である。サイドウォールスペーサ９に整列して高ドープの
接合領域１０が半導体デバイス層４に形成可能である。高ドープの接合領域１０及び低ドープの接合領域１１は、ＭＯＳＦＥＴデバイス１のチャネル領域１２の対向面に形成されたソース及びドレイン領域を構成可能である。

チャネル領域１２、及び、ソース／ドレイン領域１０、１１を備えるデバイス層４に近接接触して、記載する実施形態によるゲルマニウム・ゲッタリング層３が存在する。本実施形態によれば、ゲルマニウム・ゲッタリング層３は、基板２と半導体デバイス４との間に存在し、デバイス領域６において半導体デバイス層４に直接に接触する。本実施形態によれば、チャネル領域１２、及び、ソース／ドレイン領域１０、１１は、半導体デバイス層に形成され、よって、化合物半導体材料、例えばＩＩＩ−Ｖ族あるいはＩＩ−ＶＩ族化合物半導体材料、及び／又はゲルマニウムを備えることができる。

第１の実施形態に類似して、また、前述のように、ゲルマニウム・ゲッタリング層３のゲッタリング効率は、上述したような方法を用いて増加可能である。

図３で図示されたデバイスは、図１ｃに図示されるようなデバイス領域６を形成するために、ゲルマニウム・ゲッタリング層３及び半導体デバイス層４を備え、かつ分離領域５を有する基板２から出発して製造可能である。この構造を形成するための工程は、図１ａから図１ｃを説明する段落に記載される工程に類似することができる。ゲート構造７、８、サイドウォールスペーサ９、並びに、高く及び低くドープした接合領域１０，１１の形成は、当業者に知られた標準の半導体プロセスにて使用される技術により実行可能である。

基板２の全面にゲルマニウム・ゲッタリング層３を設ける代わりに、図４に図示する発明の別の実施形態によれば、ゲルマニウム・ゲッタリング層３は、基板２の選択された領域６ａにのみ設けることができる。ゲルマニウム・ゲッタリング層３は、汚染、例えば金属汚染されやすい領域に好ましくは形成可能である。これは、化合物半導体材料又はゲルマニウムを備えた少なくとも一つの半導体デバイス層４を備えるデバイスが形成されるべき領域６ａであってもよい。図４に示されたデバイス１において、分離ゾーン５の左側のデバイス領域６ａは、例えばＩＩＩ−Ｖ族化合物半導体材料及び／又はゲルマニウムを備える半導体デバイス層４と直接に接触する、本発明の実施形態によるゲルマニウム・ゲッタリング層３を備えることができる。半導体デバイス１の製造の間に、不純物、例えば鉄のような高速拡散金属不純物は、ゲルマニウム・ゲッタリング層３へ拡散するであろう。分離ゾーン５の右側のデバイス領域６ｂは、半導体デバイス層４を備えず、従って、ゲルマニウム・ゲッタリング層３を設けていない。

別の形態による、半導体デバイス層４の下にゲルマニウム・ゲッタリング層３を有する代わりに、ゲルマニウム・ゲッタリング層３は、また、半導体デバイス層４に対して他の位置に位置決め可能である。そのような別の形態の一例が図５に示されている。この実施形態によれば、ゲルマニウム・ゲッタリング層３は、例えばＩＩＩ−Ｖ族あるいはＩＩ−ＶＩ族化合物半導体材料及び／又はゲルマニウムの化合物半導体材料を備えた半導体デバイス層４に隣接しかつ直接に接触するトレンチに形成可能である。チャネル領域１２、及び／又は、半導体デバイス層４に形成されるソース／ドレイン領域１０、１１からの不純物例えば金属不純物は、デバイス１の製造の間に、ゲルマニウム・ゲッタリング層３へ拡散することができる。よって、本実施形態によれば、ゲルマニウム・ゲッタリング層３は、分離領域５と半導体デバイス層４との間に形成可能である。図５に示されたデバイス１のゲルマニウム・ゲッタリング層３のゲッタリング効率は、図４に示されたデバイス１のゲルマニウム・ゲッタリング層３のそれよりも小さいかもしれないことに注目しなければならない。これは、上述したように利用可能な制限されたサーマルバジェットにより、不純物例えば金属不純物の拡散可能な距離が制限されるためである。従って、さらに、不純物例えば金属不純物は、ゲルマニウム・ゲッタリング層３に到着するように拡散しなければならず、ゲルマニウム・ゲッタリング層３のゲッタリング効率は低いかもしれない。更に、図５に示されるデバイス１におけるゲルマニウム・ゲッタリング層３の体積は、図４に示されたデバイス１のゲルマニウム・ゲッタリング層３の体積よりも小さい。それは、またそのゲッタリング効率を減少させるかもしれない。

第１及び第２の実施形態に同様に、また上述したように、ゲルマニウム・ゲッタリング層３のゲッタリング効率は、上述したような任意の方法を用いて増加可能である。

発明の実施形態によれば、また図６に示されるように、少なくとも一つの中間層２０は、活性領域１２並びにデバイス１のソース及びドレイン領域１０が形成される半導体デバイス層４と、ゲルマニウム・ゲッタリング層３との間に存在可能である。少なくとも一つの中間層は、例えば、誘電体層例えば酸化膜であってもよい。この実施形態によれば、不純物例えば半導体デバイス層４からの金属不純物は、中間層２０を通りゲルマニウム・ゲッタリング層３にゲッタリングされることができる。

図７ａ及び図７ｂは、本発明の別の実施形態を図示している。化合物半導体材料、例えばＩＩＩ−Ｖ族あるいはＩＩ−ＶＩ族化合物半導体材料、又はゲルマニウムを備える半導体デバイス層４において、ソース／ドレイン領域１０、１１を形成した後に、オーム接触、例えばＮｉ−Ｇｅ−Ａｕのオーム接触は、少なくともソース／ドレイン領域１０に形成される必要があるかもしれない。そのようなＮｉ−Ｇｅ−Ａｕオーム接触を形成する方法は、ＵＳ−５，３０９，０２２に記載されている。図３に示されるようなデバイス１であるがゲルマニウム・ゲッタリング層３が基板２と半導体デバイス層４との間に存在しないデバイス１から出発し、金属層１４は、デバイス１の少なくともソース／ドレイン領域１０に重なって堆積可能である（図７ａ参照）。この層１４の金属は、例えば、Ａｕ、ＮｉあるいはＡｌであることができる。この金属層４に重なり、ゲルマニウム・ゲッタリング層３が基板２の全体上に堆積可能である。本実施形態によれば、このゲルマニウム・ゲッタリング層３は、アモルファスのゲルマニウム層３であってもよい。ゲルマニウム・ゲッタリング層３のゲッタリング効率は、以前の段落に示された手段を用いて増加可能である。

その後、化合物半導体材料及び／又はゲルマニウム、金属層１４、及びゲルマニウム・ゲッタリング層３を備えたソース／ドレイン領域１０により形成されたスタックは、ソース／ドレイン領域１０及びゲート電極７に低抵抗の金属ゲルマニドを形成するために加熱可能である（図７ｂ参照）。コンタクト１３を形成した後、反応していないゲルマニウムは、デバイス１の、化合物半導体材料及び／又はゲルマニウムを備えた他の選択されたデバイス領域６ｂに隣接してゲッタリング領域３を形成するためにパターン化することができる。よって、ゲルマニウム・ゲッタリング層３は、そのような選択されたデバイス領域６ｂ用のゲッタリング層として使用可能である。パターン化されたゲルマニウム層３は、半導体デバイスのその後の加工の間、処理された基板上に残ることができ、さらに完成したデバイスの一部であり得る。あるいは、パターン化されたゲルマニウム層は、半導体デバイスを製造するプロセスにおいて後で除去することができる。

発明の他の実施形態によれば、ゲルマニウム・ゲッタリング層３は、半導体デバイス層４と直接にあるいは間接に接触して形成可能であり、その後、除去可能、つまり半導体デバイス１の製造の間に、あるいは半導体デバイス１の製造後に除去可能である。

図８ａから図８ｃは、半導体デバイス層４を製造するとき、このデバイス層４に極めて近接して、つまり、化合物半導体材料、例えばＩＩＩ−Ｖ族あるいはＩＩ−ＶＩ族化合物半導体材料、及び／又はゲルマニウムを備えた半導体デバイス層４に直接に又は間接に接触して、一時的なゲルマニウム・ゲッタリング層３を生成する方法を図示している。

図８ａに示されるように、基板２が設けられる。この基板２は、半導体ウエハ、例えばシリコンウエハで可能であり、あるいは誘電体カバー層を有する半導体ウエハで可能である。この基板２上に、半導体デバイス層４が形成される。半導体デバイス層４は、例えばＣＶＤのような既知の半導体プロセス技術、あるいは他の適当な蒸着技術を用いて形成することができる。半導体デバイス層４は、厚さｔｄを有する。半導体デバイス層４は、化合物半導体材料、例えばＩＩＩ−Ｖ族あるいはＩＩ−ＶＩ族化合物半導体材料、及び／又はゲルマニウムを備える。図６ａに示されるように、分離領域５が、隣接するデバイス領域６ａ、６ｂを互いから分離するように形成可能である。分離領域５は、ＳＴＩを用いて形成可能であり、それにより、少なくともデバイス層４に形成された溝が、上述の実施形態に関して記述したように、一つ以上の誘電体材料で満たされる。発明の他の実施形態によれば、また、既に以前に述べたように、分離ゾーンもＬＯＣＯＳ領域によって形成可能である。

図８ｂに示されるように、ゲルマニウム・ゲッタリング層３は、基板２の、化合物半導体材料及び／又はゲルマニウムを備える半導体デバイス層４を備える少なくともそれらのデバイス領域６ａ、６ｂ上に堆積される。ゲルマニウム・ゲッタリング層３は、完成した基板２上に設けても良い。ゲルマニウム・ゲッタリング層３は、厚さｔｇを有する。ゲルマニウム・ゲッタリング層３の厚さｔｇは、本実施形態によれば、１０ｎｍと２μｍとの間、例えば１００ｎｍと１μｍとの間にあることができる。ゲッタリング層３は、例えば化学蒸着法（ＣＶＤ）のような当業者に知られたいかなる適当な蒸着技術を用いて形成可能である。発明の実施形態によれば、既に上で示したように、そのような層は高いゲッタリング効率を有することから、アモルファス又は多結晶のゲルマニウム層が形成可能である。半導体デバイス層４がゲルマニウム層であるとき、ゲルマニウム・ゲッタリング層３における不純物例えば金属不純物の拡散率及び溶解度がゲルマニウム・デバイス層４におけるものよりも高いように、ゲルマニウム・ゲッタリング層３の特性は、調節されるべきである。上述したように、拡散率及び／又は溶解度におけるこの差は、例えば、ゲルマニウム・ゲッタリング層３がゲルマニウム・デバイス層４よりも多くの欠陥を備えるように、ゲルマニウム・デバイス層４よりもゲルマニウム・ゲッタリング層３をより高くドープすることにより得ることができる。あるいは、上述したようにゲルマニウム・ゲッタリング層３のゲッタリング効率を増加する他のいかなる手段も用いても良い。

次に、熱アニールとも言われる熱処理工程は、デバイス領域６の半導体デバイス層４に存在する不純物例えば金属不純物を、図８ｂに矢印で示すように、半導体デバイス層４からゲルマニウム・ゲッタリング層３へ拡散させるために実行可能である。この熱アニールは、４００°Ｃと６００°Ｃとの間の温度で、１０秒と５分との間の時間にて実行可能である。例えば、熱アニールは、６００°Ｃの温度で６０秒の時間にて実行可能である。この熱アニール工程に関し、急速熱処理（ＲＴＰ）は、ゲッタリング工程用の最適なサーマルバジェットを提供するために適用可能である。

半導体デバイス層４が既にドープされている場合、ゲッタリング工程のサーマルバジェットは、ドーパント元素ではなく不純物のみが半導体デバイス層４からゲルマニウム・ゲッタリング層３へ拡散するように選択可能である。ある温度では、不純物例えば金属不純物の拡散とドーパント元素の拡散とは、少なくとも１ケタにて異なることもある。従って、ドーパント元素は、不純物例えば金属不純物よりもより遅く拡散するであろう。拡散率及び溶解度におけるこの差を考慮して、及び同時にドーパント濃度プロファイルを、製造されるべきデバイスにより要求される仕様内のままとして、ゲッタリング工程のサーマルバジェットは、選択された温度にて、ドーパント元素ではなく不純物例えば金属不純物のみがゲルマニウム・ゲッタリング層３の方でその中へ拡散するであろうように選択可能である。

上の実施形態に関する記載と同様に、ゲルマニウム・ゲッタリング層３のゲッタリング効率は、上述したような方法を用いて増加可能である。

図８ｂに図示されたゲッタリング工程の後、ゲッタリングされた不純物を備えたゲルマニウム・ゲッタリング層３は、既知の半導体プロセス技術を用いて、基板２から選択的に除去可能である（図８ｃ参照）。ゲッタリング層３は、例えば、選択的エッチング工程のような化学的工程により、あるいは例えばＣＭＰのような機械的工程により除去可能である。

ここでは本発明によるデバイスに関して、材料とともに、好ましい実施形態、特定の構造、及び形態を論じているが、形式上及び詳細に種々の変更又は改良は、添付の特許請求の範囲により規定されるように、この発明の範囲から逸脱することなく行うことができる。

Claims (23)

1. 半導体デバイス層（４）を備える半導体デバイス（１）の製造の間に少なくとも一つの半導体デバイス層（４）から不純物を除去する方法であって、上記少なくとも一つの半導体デバイス層（４）は、化合物半導体材料及び／又はゲルマニウムを備え、上記少なくとも一つの半導体デバイス層（４）を設けた後、半導体デバイス（１）の製造中に実行される各加熱工程は、９００°Ｃ以下の温度、及び５分以下の時間により決定される低いサーマルバジェットを有し、ここで上記方法は、
   半導体デバイス層（４）よりも不純物に関して高い溶解度を有するゲルマニウム・ゲッタリング層（３）を設けることを備え、該ゲルマニウム・ゲッタリング層（３）は、少なくとも一つの半導体デバイス層（４）と直接に又は間接に接触して少なくとも部分的に設けられ、不純物は少なくとも一つの半導体デバイス層（４）からゲルマニウム・ゲッタリング層（３）へ拡散可能である、
   不純物除去方法。
2. ゲルマニウム・ゲッタリング層（３）のゲッタリング効率を調節することをさらに備える、請求項１記載の不純物除去方法。
3. ゲルマニウム・ゲッタリング層（３）のゲッタリング効率の調節は、ゲルマニウム・ゲッタリング層（３）をドープすることにより行なわれる、請求項２記載の不純物除去方法。
4. ゲルマニウム・ゲッタリング層（３）をドープすることは、ゲルマニウム・ゲッタリング層（３）が１ｅ１７ｃｍ^−３よりも高いドーパント濃度を有するように実行される、請求項３記載の不純物除去方法。
5. ゲルマニウム・ゲッタリング層（３）をドープすることは、ｐ型ドーパント、ｎ型ドーパント、又は中性の不純物を組み込むことにより実行される、請求項３又は４記載の不純物除去方法。
6. ゲルマニウム・ゲッタリング層（３）のゲッタリング効率の調節は、ゲルマニウム・ゲッタリング層（３）に歪みを生成することにより実行される、請求項２記載の不純物除去方法。
7. ゲルマニウム・ゲッタリング層（３）のゲッタリング効率の調節は、ゲルマニウム・ゲッタリング層（３）に格子欠陥を生成することにより実行される、請求項２記載の不純物除去方法。
8. ゲルマニウム・ゲッタリング層（３）を設けることは、ゲルマニウム・ゲッタリング層（３）が半導体デバイス層（４）と間接に接触するように行われ、
   当該方法は、さらに、ゲルマニウム・ゲッタリング層（３）と半導体デバイス層（４）との間に少なくとも一つの中間層を設けることを備え、該少なくとも一つの中間層は、不純物が半導体デバイス層（４）から少なくとも一つの中間層を通してゲルマニウム・ゲッタリング層（３）へ拡散可能なような状態である、請求項１から７のいずれかに記載の不純物除去方法。
9. ゲルマニウム・ゲッタリング層（３）を設けることは、完成した基板（２）上にゲルマニウム・ゲッタリング層（３）を設けることにより行われる、請求項１から８のいずれかに記載の不純物除去方法。
10. ゲルマニウム・ゲッタリング層（３）を設けることは、基板（２）の選択された領域にのみゲルマニウム・ゲッタリング層（３）を設けることにより行われる、請求項１から８のいずれかに記載の不純物除去方法。
11. 基板（２）の選択された領域にのみゲルマニウム・ゲッタリング層（３）を設けることは、完成した基板（２）を覆うゲルマニウム・ゲッタリング層（３）をパターン化することにより行われる、請求項１０に記載の不純物除去方法。
12. ゲルマニウム・ゲッタリング層（３）の厚さは、１０ｎｍと２μｍとの間にある、請求項１から１１のいずれかに記載の不純物除去方法。
13. ゲルマニウム・ゲッタリング層（３）の厚さは、１００ｎｍ未満である、請求項１２に記載の不純物除去方法。
14. 不純物がゲルマニウム・ゲッタリング層（３）へ拡散された後にゲルマニウム・ゲッタリング層（３）を除去することを更に備える、請求項１から１３のいずれかに記載の不純物除去方法。
15. ゲルマニウム・ゲッタリング層（３）の除去は、半導体デバイス（１）の製造中に行われる、請求項１４に記載の不純物除去方法。
16. ゲルマニウム・ゲッタリング層（３）の除去は、半導体デバイス（１）の製造後に行われる、請求項１４に記載の不純物除去方法。
17. 化合物半導体材料は、ＩＩＩ−Ｖ族化合物半導体材料、ＩＩ−ＶＩ族化合物半導体材料、又は半導体材料を備えたシリコンである、請求項１から１６のいずれかに記載の不純物除去方法。
18. 半導体デバイス（１）を形成する方法であって、該方法は、
    化合物半導体材料及び／又はゲルマニウムを備えた少なくとも一つの半導体デバイス層（４）を設けること、及び
    請求項１から１７のいずれかに記載の除去方法を用いて、少なくとも一つの半導体デバイス層（４）から不純物を除去すること、
    を備えた形成方法。
19. 半導体デバイス（１）はトランジスタであり、当該方法は、さらに
    半導体デバイス層（４）に第１及び第２の主電極（１０）を形成すること、及び
    誘電体（８）及び制御電極（７）を備えた制御電極構造を設けることを備える、請求項１８に記載の形成方法。
20. 化合物半導体材料及び／又はゲルマニウムを備えた少なくとも一つの半導体デバイス層（４）と、
    少なくとも一つの半導体デバイス層（４）と少なくとも部分的に直接に又は間接に接触するゲルマニウム・ゲッタリング層（３）であって、不純物が少なくとも一つの半導体デバイス層（４）から拡散可能なゲルマニウム・ゲッタリング層（３）と、
    を備えた半導体デバイス。
21. 化合物半導体材料は、半導体を含むＩＩＩ−Ｖ族化合物半導体材料、ＩＩ−ＶＩ族化合物半導体材料、又は半導体材料を備えたシリコンである、請求項２０に記載の半導体デバイス。
22. 当該半導体デバイス（１）はトランジスタであり、さらに、
    半導体デバイス層（４）に第１及び第２の主電極と、
    誘電体（８）及び制御電極（７）を備えた制御電極構造とを備える、請求項２０又は２１に記載の半導体デバイス。
23. トランジスタは、第１及び第２の主電極（１０）としてのソース及びドレインと、制御電極（７）としてのゲート電極とを備えたＭＯＳＦＥＴトランジスタである、請求項２２に記載の方法。

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