JP2011109331A

JP2011109331A - トランスインピーダンスアンプ

Info

Publication number: JP2011109331A
Application number: JP2009261148A
Authority: JP
Inventors: Akihiro Moto; 昭宏本; Keiji Tanaka; 啓二田中
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 2009-11-16
Filing date: 2009-11-16
Publication date: 2011-06-02
Anticipated expiration: 2029-11-16
Also published as: JP5418162B2

Abstract

【課題】高速信号を処理するトランスインピーダンスアンプの消費電流を低減すること。
【解決手段】差動増幅回路９と、メインＴＩＡコア５及びダミーＴＩＡコア７とを有する。メインＴＩＡコア５は、受光素子１からの電流信号を電圧信号に変換して差動増幅回路９に出力し、ダミーＴＩＡコア７は、基準信号を差動増幅回路９に出力する。ダミーＴＩＡコア７の出力インピーダンスの絶対値は、低周波側では、メインＴＩＡコア５の出力インピーダンスの絶対値よりも高く、高周波側では、メインＴＩＡコア５の出力インピーダンスの絶対値と同様となる。
【選択図】図１

Description

本発明は、トランスインピーダンスアンプに関する。

特許文献１には高速伝送用のトランスインピーダンスアンプについての技術が開示されている。特許文献１のトランスインピーダンスアンプは、第１及び第２のインピーダンス変換増幅回路と、出力バッファ回路とを備える。第１のインピーダンス変換増幅回路は、電流信号を入力し電圧信号に変換する。出力バッファ回路は、第１のインピーダンス変換増幅回路の信号出力端子に接続されている入力端子を有する。第２のインピーダンス変換増幅回路は、第１のインピーダンス変換増幅回路と同一構成を具備しており、出力バッファ回路の参照電位端子に接続されている出力端子を有する。

特開２００２−７６７９３号公報

しかし、引用文献１のトランスインピーダンスアンプの場合、高速伝送に対応できるような高い平衡性を得るため第１及び第２のインピーダンス変換増幅回路が同一構成を具備するので、単一のインピーダンス変換増幅回路を有するトランスインピーダンスアンプの場合に比較して消費電流が多くなる。
平衡性が低いと、入力信号に対して電源やＧＮＤに揺れ（コモンモードの揺れ）が生じる。このコモンモード(同相)の揺れは、第１及び第２のインピーダンス変換増幅回路の後段にある増幅回路（出力バッファ回路）の入力において、同相ではなく差動信号として捉えられ、本来の信号ではないのに増幅されて出力される。この結果、本来増幅したい信号に余計なノイズが重畳され、信号の品質が低下する。

また、高周波（１０ＧＨｚより大）では寄生成分が大きくなって、第１及び第２のインピーダンス変換増幅回路の後段にある増幅回路等及びパッケージと、トランスインピーダンスアンプの外部にあるＩＣ等とからなる系においてインピーダンスの整合に乱れが生じ、必然的にトランスインピーダンスアンプの外部からの反射信号が大きくなる（トランスインピーダンスアンプの外部からの反射信号は、１０ＧＨｚ以下の低周波においては比較的小さい）。一方、第１及び第２のインピーダンス変換増幅回路の後段にある増幅回路の入力部とトランスインピーダンスアンプの出力端との間には、トランスインピーダンスアンプ内の配線間容量や空間結合等の結合成分が存在する。容量性インピーダンスの式１／ｊωＣからもわかるように高周波（ωの値が比較的大きい）ほど結合しやすい(低インピーダンスとして現れる)。このため、反射信号に含まれるコモンモード(同相)の揺れが、トランスインピーダンスアンプ内の電源ラインやＧＮＤを伝わってトランスインピーダンスアンプ内を入力端側へ遡る。従って、トランスインピーダンスアンプの構成が高度にアイソレーションされていない場合には、第１及び第２のインピーダンス変換増幅回路の後段にある増幅回路の入力において平衡性が保たれていなければ、この増幅回路における正相及び逆相の入力が同相で揺れず差動信号として変換され、本来の信号ではないのに出力バッファ回路によって増幅される。このようにして増幅された信号はさらに同様の反射を招き、この結果、発振する。このように、第１及び第２のインピーダンス変換増幅回路の後段にある増幅回路の入力における平衡性が信号の品質に及ぼす影響は、１０ＧＨｚ以下の比較的低い周波数の場合には反射信号及び結合成分が小さいので比較的低いが、１０ＧＨｚより大きい高周波の場合には比較的高い。

そこで本発明の目的は、高速信号を処理するトランスインピーダンスアンプの消費電流を低減することである。

本発明のトランスインピーダンスアンプは、受光素子から出力される電流信号が入力するトランスインピーダンスアンプであって、差動増幅回路と、前記受光素子及び前記差動増幅回路に接続されており前記受光素子からの前記電流信号を電圧信号に変換し、この電圧信号を前記差動増幅回路に出力する第１の増幅回路と、前記差動増幅回路に接続されており前記差動増幅回路に基準信号を出力する第２の増幅回路とを備え、前記第１の増幅回路は、前記電圧信号を出力する第１のトランジスタと、前記第１のトランジスタ及び前記差動増幅回路に接続された第１の出力端子と、前記第１のトランジスタに電流を供給するための電流供給源に接続された第１の電源端子と、前記第１の電源端子と前記第１の出力端子との間に設けられた第１の電気回路と、を有し、前記第２の増幅回路は、前記基準信号を出力する第２のトランジスタと、前記第２のトランジスタ及び前記差動増幅回路に接続された第２の出力端子と、前記第２のトランジスタに電流を供給するための電流供給源に接続された第２の電源端子と、前記第２の電源端子と前記第２の出力端子との間に設けられた第２の電気回路と、を有し、前記第１の電気回路は、第１の抵抗素子を有し、前記第２の電気回路は、前記第２の電源端子と前記第２の出力端子との間において直列に設けられた第２及び第３の抵抗素子と、前記第２の電源端子と前記第３の抵抗素子との間において前記第２の抵抗素子と並列に設けられた容量素子とを有する、ことを特徴とする。更に、本発明のトランスインピーダンスアンプでは、前記第３の抵抗素子は前記第１の抵抗素子と同一の特性を有するのが好ましい。

本発明のトランスインピーダンスアンプでは、特に、前記第１の増幅回路は、第３のトランジスタを更に有し、前記第２の増幅回路は、第４のトランジスタを更に有し、前記第３のトランジスタの制御端子は、抵抗素子を介して前記第１のトランジスタの接地用端子に接続され、前記第３のトランジスタの電流端子は、抵抗素子を介して、前記第３のトランジスタに電流を供給するための電流供給源に接続された第３の電源端子に接続され、前記第１のトランジスタの制御端子は、前記第３のトランジスタの前記電流端子に接続され、前記第１のトランジスタの電流端子は、前記第１の抵抗素子と前記第１の出力端子とに接続されており、前記第４のトランジスタの制御端子は、抵抗素子を介して前記第２のトランジスタの接地用端子に接続され、前記第４のトランジスタの電流端子は、抵抗素子を介して、前記第４のトランジスタに電流を供給するための電流供給源に接続された第４の電源端子に接続され、前記第２のトランジスタの制御端子は、前記第４のトランジスタの前記電流端子に接続され、前記第２のトランジスタの電流端子は、前記第３の抵抗素子と前記第２の出力端子とに接続されている。

第２の増幅回路は、基準信号を出力できればよく、高速で動作する必要がないので、第１の増幅回路よりも低い消費電流で動作するように設計されるのが一般的である。第２の増幅回路の構成を、抵抗素子の抵抗値を除いて第１の増幅回路と同様とし、第２の増幅回路の複数の抵抗素子の抵抗値を第１の増幅回路の抵抗値と異なるように調整することによって、所望とする基準信号の出力を可能としつつ、消費電流を低減できる。しかし、第２の増幅回路の抵抗素子の抵抗値が第１の増幅回路の抵抗素子の抵抗値と異なる場合、第１及び第２の増幅回路の後段にある差動増幅回路の入力において、正相側（第１の増幅回路に接続されている入力）と逆相側（第２の増幅回路に接続されている入力）との間においてインピーダンスの不整合が生じることとなり、差動増幅回路の入力における平衡性（第１の増幅回路と第２の増幅回路の対称性）が損なわれ、高速信号の品質劣化を招く。そこで、本発明のトランスインピーダンスアンプによれば、基準信号を出力する第２の増幅回路の第２の出力端子に第３の抵抗素子が接続され、第３の抵抗素子と第２の電源端子との間に第２の抵抗素子及び容量素子が並列に設けられている。従って、第２の電気回路に流れる電流の周波数が高いと（高速信号に対しては）、第２の電気回路のインピーダンスは第３の抵抗素子の抵抗値に近づく。特に、第１の抵抗素子と第３の抵抗素子とが同一特性を有する場合、第２の電気回路に流れる電流の周波数が高いと第２の電気回路のインピーダンスは第１の電気回路のインピーダンスと同様となり、第１の増幅回路の出力インピーダンスと第２の増幅回路の出力インピーダンスとは整合する。よって、トランスインピーダンスアンプ３は、高速信号に対して、第１の増幅回路と第２の増幅回路の出力インピーダンスが整合するので、高速動作時に懸念されるコモン−差動変換、差動−コモン変換のモード変換が抑制される。そして、第２の増幅回路の複数の抵抗素子の抵抗値を調整することによって、高速信号のＤＣ動作点における消費電流を低減できる。このようにして、第2の電気回路を使用することによって、第２の増幅回路の消費電流を削減しつつ高速動作が可能なトランスインピーダンスアンプを実現できる。

本発明によれば、高速信号を処理するトランスインピーダンスアンプの消費電流を低減できる。

実施形態に係るトランスインピーダンスアンプの構成を示す図である。実施形態に係るメインＴＩＡコアの構成を示す図である。実施形態に係るダミーＴＩＡコアの構成を示す図である。実施形態に係るメインＴＩＡコア及びダミーＴＩＡコアの出力インピーダンスの周波数特性を示すグラフである。実施形態に係るトランスインピーダンスアンプの効果を説明するためのグラフである。実施形態に係るトランスインピーダンスアンプの効果を説明するための図である。

以下、図面を参照して、本発明に係る好適な実施形態について詳細に説明する。なお、図面の説明において、可能な場合には、同一要素には同一符号を付し、重複する説明を省略する。図１は、実施形態に係るトランスインピーダンスアンプ３の構成を示す図である。トランスインピーダンスアンプ３は、メインＴＩＡコア５（第１の増幅回路）、ダミーＴＩＡコア７（第２の増幅回路）、差動増幅回路９及び出力バッファ１１を備え、受光素子１から出力される電流信号（１０ＧＨｚを超える高速信号）が入力される。また、トランスインピーダンスアンプ３は、入力端子３ａ、出力端子３ｂ及び出力端子３ｃを備える。入力端子３ａには、受光素子１のアノードが接続されており、受光素子１から出力される電流信号は入力端子３ａを介してトランスインピーダンスアンプ３（特にメインＴＩＡコア５）に入力する。メインＴＩＡコア５は、入力端子３ａと差動増幅回路９とに接続されており、受光素子１からの電流信号を電圧信号に変換し、この電圧信号を差動増幅回路９に出力する。ダミーＴＩＡコア７は、差動増幅回路９に接続されており差動増幅回路９に基準信号を出力する。差動増幅回路９は、メインＴＩＡコア５から入力する電圧信号（受光素子１からの電流信号に対応する信号）とダミーＴＩＡコア７から入力される基準信号との差分信号を出力バッファ１１に出力する。出力バッファ１１は、差動増幅回路９から入力する差分信号を、出力端子３ｂ及び出力端子３ｃを介して、外部回路と接続するために適切な出力インピーダンス及び振幅で外部に出力する。

図２は、メインＴＩＡコア５の構成を示す。メインＴＩＡコア５は、入力端子５ａ、出力端子５ｂ（第１の出力端子）及び抵抗素子５ｃと、トランジスタ５ｄ（第３のトランジスタ）、電源端子５ｅ、抵抗素子５ｆ、トランジスタ５ｇ（第１のトランジスタ）、電源端子５ｈ（第１の電源端子）、電気回路５ｉ（第１の電気回路）及び抵抗素子５ｊとを有する。トランジスタ５ｄは、ＮＰＮ型バイポーラトランジスタである。トランジスタ５ｄのベース（制御端子といい、以下同様。）は入力端子５ａと抵抗素子５ｃとに接続され、トランジスタ５ｄのコレクタ（電流端子といい、以下同様。）は抵抗素子５ｆとトランジスタ５ｇのベースとに接続され、トランジスタ５ｄのエミッタ（接地用端子といい、以下同様。）は接地されている。トランジスタ５ｄのコレクタは抵抗素子５ｆを介して電源端子５ｅに接続されている。電源端子５ｅと、抵抗素子５ｆと、トランジスタ５ｄのコレクタとが、この順に直列に接続されている。

トランジスタ５ｇは、ＮＰＮ型バイポーラトランジスタである。トランジスタ５ｇのベースはトランジスタ５ｄのコレクタと抵抗素子５ｆとに接続され、トランジスタ５ｇのコレクタは出力端子５ｂと電気回路５ｉとに接続され、トランジスタ５ｇのエミッタは抵抗素子５ｃと抵抗素子５ｊとに接続されている。トランジスタ５ｇのコレクタは電気回路５ｉを介して電源端子５ｈに接続されている。電源端子５ｈと、電気回路５ｉと、トランジスタ５ｇのコレクタとが、この順に直列に接続されている。トランジスタ５ｇのエミッタは、抵抗素子５ｊを介して接地されており、抵抗素子５ｃを介して入力端子５ａとトランジスタ５ｄのベースとに接続されている。

電気回路５ｉは抵抗素子５１（第１の抵抗素子）を含み、抵抗素子５１の一端は電源端子５ｈに接続され、抵抗素子５１の他端は出力端子５ｂとトランジスタ５ｇのコレクタとに接続されている。抵抗素子５ｊの一端はトランジスタ５ｇのエミッタと抵抗素子５ｃの一端とに接続され、抵抗素子５ｊの他端は接地されている。電源端子５ｅは電流供給源Ｖｃｃ１に接続されており、電流供給源Ｖｃｃ１によって図中符号Ｓ１に示す方向に沿って抵抗素子５ｆ及びトランジスタ５ｄ等に電流が流れる。電源端子５ｈは電流供給源Ｖｃｃ２に接続されており、電流供給源Ｖｃｃ２によって図中符号Ｓ２に示す方向に沿って電気回路５ｉ、トランジスタ５ｇ及び抵抗素子５ｊ等に電流が流れる。

図３は、ダミーＴＩＡコア７の構成を示す。ダミーＴＩＡコア７は、入力端子７ａ、出力端子７ｂ（第２の出力端子）及び抵抗素子７ｃと、トランジスタ７ｄ（第４のトランジスタ）、電源端子７ｅ、抵抗素子７ｆ、トランジスタ７ｇ（第２のトランジスタ）、電源端子７ｈ（第２の電源端子）、電気回路７ｉ（第２の電気回路）及び抵抗素子７ｊとを有する。トランジスタ７ｄは、ＮＰＮ型バイポーラトランジスタである。トランジスタ７ｄのベースは入力端子７ａと抵抗素子７ｃとに接続され、トランジスタ７ｄのコレクタは抵抗素子７ｆとトランジスタ７ｇのベースとに接続され、トランジスタ７ｄのエミッタは接地されている。トランジスタ７ｄのコレクタは抵抗素子７ｆを介して電源端子７ｅに接続されている。電源端子７ｅと、抵抗素子７ｆと、トランジスタ７ｄのコレクタとが、この順に直列に接続されている。入力端子７ａは、容量素子を介して受光素子１のカソードに接続されている。

トランジスタ７ｇは、ＮＰＮ型バイポーラトランジスタである。トランジスタ７ｇのベースはトランジスタ７ｄのコレクタと抵抗素子７ｆとに接続され、トランジスタ７ｇのコレクタは出力端子７ｂと電気回路７ｉとに接続され、トランジスタ７ｇのエミッタは抵抗素子７ｃと抵抗素子７ｊとに接続されている。トランジスタ７ｇのコレクタは電気回路７ｉを介して電源端子７ｈに接続されている。電源端子７ｈと、電気回路７ｉと、トランジスタ７ｇのコレクタとが、この順に直列に接続されている。トランジスタ７ｇのエミッタは、抵抗素子７ｊを介して接地されており、抵抗素子７ｃを介して入力端子７ａとトランジスタ７ｄのベースとに接続されている。

電気回路７ｉは、抵抗素子７１（第３の抵抗素子）、抵抗素子７３（第２の抵抗素子）及び容量素子７５を含む。抵抗素子７１の一端は、出力端子７ｂとトランジスタ７ｇのコレクタとに接続され、抵抗素子７１の他端は、抵抗素子７３及び容量素子７５に接続されている。抵抗素子７３の一端は、抵抗素子７１と容量素子７５の一端とに接続され、抵抗素子７３の他端は、電源端子７ｈと容量素子７５の他端とに接続されている。

抵抗素子７ｊの一端はトランジスタ７ｇのエミッタと抵抗素子７ｃの一端とに接続され、抵抗素子７ｊの他端は接地されている。電源端子７ｅは電流供給源Ｖｃｃ１に接続されており、電流供給源Ｖｃｃ１によって図中符号Ｓ３に示す方向に沿って抵抗素子７ｆ及びトランジスタ７ｄ等に電流が流れる。電源端子７ｈは電流供給源Ｖｃｃ２に接続されており、電流供給源Ｖｃｃ２によって図中符号Ｓ４に示す方向に沿って電気回路７ｉ、トランジスタ７ｇ及び抵抗素子７ｊ等に電流が流れる。

抵抗素子５ｃと抵抗素子７ｃとは同一特性の抵抗素子であり、トランジスタ５ｄとトランジスタ７ｄとは同一特性のトランジスタであり、トランジスタ５ｇとトランジスタ７ｇとは同一特性のトランジスタである。抵抗素子７ｆの抵抗値は、抵抗素子５ｆの抵抗値のｒ倍（ｒは１より大きい実数）であり、抵抗素子７ｊの抵抗値は、抵抗素子５ｊの抵抗値のｒ倍である。電気回路７ｉの抵抗素子７１は、抵抗素子５１と同一特性の抵抗素子であり、抵抗素子７３の抵抗値は、抵抗素子５１（又は抵抗素子７１）の抵抗値をｒ−１倍した値である。抵抗素子７１と抵抗素子７３の合成抵抗値は、抵抗素子５１（又は抵抗素子７１）の抵抗値をｒ倍した値である。

受光素子１からの電流信号（入力信号）が高周波側の場合、入力信号に対応した電気回路７ｉを流れる電流の周波数は高周波側となり、この信号の周波数が高くなるほど（特に、１０Ｇｂ／ｓを超えると）、電気回路７ｉのインピーダンスの絶対値は、抵抗素子７１の抵抗値に近づく。出力端子３ｂ及び出力端子３ｃから遡って来た高周波の反射信号に対しても、電気回路７ｉのインピーダンスの絶対値は、高周波の入力信号の場合と同様に抵抗素子７１の抵抗値に近づく。また、入力信号及び反射信号のＤＣ動作点において、電気回路７ｉのインピーダンスの絶対値は、抵抗素子７１と抵抗素子７３の合成抵抗値（抵抗素子５１の抵抗値をｒ倍した値）と同様となる。従って、メインＴＩＡコア５の出力インピーダンスは電気回路５ｉのインピーダンスと略同一であり、ダミーＴＩＡコア７の出力インピーダンスは電気回路７ｉのインピーダンスと略同一である、ということとなり、よって、ダミーＴＩＡコア７の出力インピーダンスの絶対値は、高周波信号（高周波の入力信号及び反射信号）に対してはメインＴＩＡコア５の出力インピーダンスの絶対値と同様となる。また、ダミーＴＩＡコア７の出力インピーダンスの絶対値は、この高周波信号のＤＣ動作点に対してはメインＴＩＡコア５の出力インピーダンスの絶対値の略ｒ倍となるので、ダミーＴＩＡコア７の消費電流は、メインＴＩＡコア５の消費電流の略１／ｒ倍となる。よって、高周波信号に対してはメインＴＩＡコア５とダミーＴＩＡコア７とは電気回路５ｉと電気回路７ｉとの違いを除いて同一の構成を有していながら、ダミーＴＩＡコア７の消費電流はメインＴＩＡコア５の消費電流よりも低減される。

図４に、メインＴＩＡコア５及びダミーＴＩＡコア７の出力インピーダンスの周波数特性を示す。図４の縦軸はインピーダンス（Ω）を示し、横軸は周波数（ＧＨｚ）を示す。図中符号Ｇ１に示すグラフは、ダミーＴＩＡコア７の出力インピーダンスにおける周波数特性を表し、図中符号Ｇ２に示すグラフは、容量素子７５が設けられていないＴＩＡコア（容量素子７５を除く構成がダミーＴＩＡコア７と同様の構成を有しており、以下、比較例ダミーＴＩＡコアという）の出力インピーダンスにおける周波数特性を表し、図中符号Ｇ３に示すグラフは、メインＴＩＡコア５の出力インピーダンスにおける周波数特性を表している。図４に示すグラフは、抵抗素子５ｆ、抵抗素子７ｆ、抵抗素子５１、抵抗素子７１及び抵抗素子７３が全て１００Ωの場合に得られた結果である。図４に示すグラフによれば、１０ＧＨｚでは、メインＴＩＡコア５の出力インピーダンスとダミーＴＩＡコア７の出力インピーダンスとは同様であり、比較例ダミーＴＩＡコアの出力インピーダンスは、メインＴＩＡコア５及びダミーＴＩＡコア７の出力インピーダンスよりも高いことがわかる。

更に、トランスインピーダンスアンプ３の奏する効果を、ミックスモードのＳパラメータを用いて説明する。出力端子３ｂ及び出力端子３ｃにおけるＳｄｃ２２（コモン−差動変換）に注目する。図５は、トランスインピーダンスアンプ３の出力端子３ｂ及び出力端子３ｃに外部からのコモンモードの反射が入力した場合において、そのうちの一部が差動モードとしてトランスインピーダンスアンプ３の出力に観測される周波数依存性を示すグラフである。図５の縦軸は、Ｓｄｃ２２の量をｄＢ表記したものであり、横軸は外部からの反射信号の周波数（ＧＨｚ）である。Ｓｄｃ２２は、図６に示すポート配置において、Ｓｄｃ２２＝（Ｓ２２＋Ｓ２３−Ｓ３２−Ｓ３３）／２を満たす。図中符号Ｇ４に示す結果は、容量素子７５が設けられていない比較例ダミーＴＩＡコアによって得られた結果であり、図中符号Ｇ５に示す結果は、容量素子７５の設けられたダミーＴＩＡコア７によって得られた結果である。図５によれば、２０ＧＨｚにおいて、比較例ダミーＴＩＡコアの場合、図中符号Ｇ４に示す結果から、コモンモード振幅の略１／（２の平方根）（＝−３ｄＢ）が（受光素子１からの本来の信号とは無関係の）差動振幅として観測されたことがわかり、容量素子７５を有するダミーＴＩＡコア７の場合、図中符号Ｇ５に示す結果から、コモンモード振幅の略１／１０が（受光素子１からの本来の信号とは無関係の）差動振幅として観測されたことがわかる。このように、容量素子７５を有するダミーＴＩＡコア７の場合、容量素子７５を有さない比較例ダミーＴＩＡコア（メインＴＩＡコア５と同様の構造を有しているが、電気回路５ｉに対応する箇所の抵抗値は、電気回路５ｉの抵抗値のｒ倍となっている）の場合に比較して、Ｓｄｃ２２が改善されていることがわかる。なお、図５に示す結果は、０．５ｐＦ〜５ｐＦの容量値の容量素子７５を用いて得られた結果である。

以上説明したトランスインピーダンスアンプ３によれば、基準信号を出力するダミーＴＩＡコア７の出力端子７ｂに抵抗素子７１が接続され、抵抗素子７１と電源端子７ｈとの間に抵抗素子７３及び容量素子７５が並列に設けられている。従って、入力信号及び反射信号が高周波側であってダミーＴＩＡコア７の電気回路７ｉに流れる電流の周波数が高いと電気回路７ｉのインピーダンスは抵抗素子７１の抵抗値に近づく。特に、メインＴＩＡコア５の電気回路５ｉの抵抗素子５１と、ダミーＴＩＡコア７の電気回路７ｉの抵抗素子７１とが同一特性を有する場合、入力信号及び反射信号が高周波側であって電気回路７ｉに流れる電流の周波数が高いと電気回路７ｉのインピーダンスは電気回路５ｉのインピーダンスと同様となり、メインＴＩＡコア５の出力インピーダンスとダミーＴＩＡコア７の出力インピーダンスとは整合する。よって、トランスインピーダンスアンプ３は、高速信号を扱う場合であっても、コモン−差動変換、差動−コモン変換のモード変換が抑制される。また、電気回路７ｉに流れる電流のＤＣ動作点においては、電気回路７ｉのインピーダンスは抵抗素子７３と抵抗素子７１の合成抵抗値（抵抗素子５１の抵抗値のｒ倍）となり、抵抗素子７ｆの抵抗値は抵抗素子５ｆの抵抗値のｒ倍となり、抵抗素子７ｊの抵抗値は抵抗素子５ｊの抵抗値のｒ倍となる。このように、ダミーＴＩＡコア７の消費電流は、メインＴＩＡコア５の消費電流よりも低減される。すなわち、トランスインピーダンスアンプ３は、高周波側の出力信号の品質劣化を抑制しつつも消費電流の低減が可能である。

以上、好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。

１…受光素子、１１…出力バッファ、３…トランスインピーダンスアンプ、３ａ，５ａ，７ａ…入力端子、３ｂ，５ｂ，７ｂ，３ｃ…出力端子、５…メインＴＩＡコア、５１，７１，５ｃ，７ｃ，５ｆ，７ｆ，５ｊ，７ｊ，７３…抵抗素子、５ｄ，５ｇ，７ｄ，７ｇ…トランジスタ、５ｅ，７ｅ，５ｈ，７ｈ…電源端子、５ｉ，７ｉ…電気回路、７…ダミーＴＩＡコア、７５…容量素子、９…差動増幅回路、Ｖｃｃ１，Ｖｃｃ２…電流供給源

Claims

受光素子から出力される電流信号が入力するトランスインピーダンスアンプであって、
差動増幅回路と、
前記受光素子及び前記差動増幅回路に接続されており前記受光素子からの前記電流信号を電圧信号に変換し、この電圧信号を前記差動増幅回路に出力する第１の増幅回路と、
前記差動増幅回路に接続されており前記差動増幅回路に基準信号を出力する第２の増幅回路と
を備え、
前記第１の増幅回路は、前記電圧信号を出力する第１のトランジスタと、前記第１のトランジスタ及び前記差動増幅回路に接続された第１の出力端子と、前記第１のトランジスタに電流を供給するための電流供給源に接続された第１の電源端子と、前記第１の電源端子と前記第１の出力端子との間に設けられた第１の電気回路と、を有し、
前記第２の増幅回路は、前記基準信号を出力する第２のトランジスタと、前記第２のトランジスタ及び前記差動増幅回路に接続された第２の出力端子と、前記第２のトランジスタに電流を供給するための電流供給源に接続された第２の電源端子と、前記第２の電源端子と前記第２の出力端子との間に設けられた第２の電気回路と、を有し、
前記第１の電気回路は、第１の抵抗素子を有し、
前記第２の電気回路は、前記第２の電源端子と前記第２の出力端子との間において直列に設けられた第２及び第３の抵抗素子と、前記第２の電源端子と前記第３の抵抗素子との間において前記第２の抵抗素子と並列に設けられた容量素子とを有する、
ことを特徴とするトランスインピーダンスアンプ。
前記第１の増幅回路は、第３のトランジスタを更に有し、
前記第２の増幅回路は、第４のトランジスタを更に有し、
前記第３のトランジスタの制御端子は、抵抗素子を介して前記第１のトランジスタの接地用端子に接続され、
前記第３のトランジスタの電流端子は、抵抗素子を介して、前記第３のトランジスタに電流を供給するための電流供給源に接続された第３の電源端子に接続され、
前記第１のトランジスタの制御端子は、前記第３のトランジスタの前記電流端子に接続され、
前記第１のトランジスタの電流端子は、前記第１の抵抗素子と前記第１の出力端子とに接続されており、
前記第４のトランジスタの制御端子は、抵抗素子を介して前記第２のトランジスタの接地用端子に接続され、
前記第４のトランジスタの電流端子は、抵抗素子を介して、前記第４のトランジスタに電流を供給するための電流供給源に接続された第４の電源端子に接続され、
前記第２のトランジスタの制御端子は、前記第４のトランジスタの前記電流端子に接続され、
前記第２のトランジスタの電流端子は、前記第３の抵抗素子と前記第２の出力端子とに接続されている、
ことを特徴とする請求項１に記載のトランスインピーダンスアンプ。
前記第３の抵抗素子は前記第１の抵抗素子と同一の特性を有する、ことを特徴とする請求項１又は請求項２に記載のトランスインピーダンスアンプ。