JP2011165249A - 半導体装置 - Google Patents

Abstract

【課題】再検査に要する時間の増加を抑制することのできる半導体装置を提供する。
【解決手段】半導体装置は、データを記憶する複数の主記憶領域と、前記主記憶領域ごとに対応し、該主記憶領域が不良であるか否かを判定する第１検査、及び該第１検査の後に行われる該主記憶領域が不良であるか否かを判定する第２検査それぞれの結果に基づいた該主記憶領域が不良であるか否かを示す不良ブロック情報を記憶する第１管理領域と、前記主記憶領域ごとに対応し、前記第１検査の結果のみに基づいた不良ブロック情報を記憶する第２管理領域とを備える。
【選択図】図１

Description

本発明は、半導体装置、及び半導体装置の試験方法に関する。

一般に、不揮発性メモリ（例えば、ＮＡＮＤ型フラッシュメモリ）などの半導体装置は、データを記憶する複数の記憶ブロックを備えている。この複数の記憶ブロックには、製造における不具合などのために正常に動作しない記憶ブロックが存在する。正常に動作しない記憶ブロックは、バッド・ブロック（Ｂａｄ Ｂｌｏｃｋ）といい、一定の割合以下で存在することが許容されている。このようなバッド・ブロックの位置（アドレス）などを管理するための管理領域を有する半導体装置に関する技術がある（特許文献１）。

例えば、バッド・ブロックの位置を管理するために、メモリアレイ内の管理領域（スペアエリア）に、バッド・ブロックの位置を記憶させておく。そして、半導体装置の記憶ブロックにデータを記憶させる場合に、管理領域に記憶されている情報を読み出し、読み出した情報に基づいてバッド・ブロックを避けてデータを記憶させている。

チップメーカは、半導体ウェハ状態におけるプローブ検査（ウェハテスト、前工程テスト）により検出されたバッド・ブロックを示す情報を管理領域に記憶させて半導体チップを出荷する。このとき、半導体チップは、備えている記憶ブロックのうちバッド・ブロックの割合が所定の数以下の場合、品質の保証された半導体チップであるＫＧＤ（Known Good Die）チップとして出荷される。

アッセンブリメーカは、購入した複数のＫＧＤチップをマルチチップパッケージ（Multi-Chip Package；ＭＣＰ）実装を行う。そして、ＭＣＰ実装された半導体装置に対して、組み立ての工程において生じた不具合を検出するための選別試験（後工程テスト）が行われる。この選別試験は、管理領域に記憶されているバッド・ブロックを示す情報に基づいて、試験時間の削減のためにバッド・ブロックに対する試験を省略（スキップ）する。また、選別試験は、例えば、複数の半導体チップ間を接続する配線の接続不良などを検出する試験である。
以下、この選別試験について、図７及び図８を参照して説明する。

図７は、半導体装置９００、及び半導体装置９００の選別試験を行うテスト装置９５の構成を示す概略ブロック図である。
同図に示すように、半導体装置９００は、ｎ（ｎは、自然数）個の不揮発性メモリの半導体チップ９−１〜９−ｎ、アドレス端子２ａ、データ端子２ｂ、制御端子２ｃ、半導体チップ９−１〜９−ｎとアドレス端子２ａとを接続する接続配線３ａ、半導体チップ９−１〜９−ｎとデータ端子２ｂとを接続する接続配線３ｂ、及び半導体チップ９−１〜９−ｎと制御端子２ｃとを接続する接続配線３ｃを具備している。

半導体チップ９−１〜９−ｎは、それぞれが同じ構成を有し、制御部９１と、メモリアレイ９２と、入出力バッファ９３と、アドレスデコーダ９４とを備えている。
制御部９１は、制御端子２ｃを通じて外部から入力される制御コマンドに応じて、入出力バッファ９３と、アドレスデコーダ９４を制御する。

メモリアレイ９２は、複数の記憶ブロックＢＬＫ＃０〜ＢＬＫ＃Ｎ（Ｎは自然数）を有している。各記憶ブロックは、入出力バッファ９３を通じて半導体装置９００の外部から入力されるデータを記憶する主記憶領域９２ａと、主記憶領域９２ａに不具合が生じているか否かを示す情報を記憶する管理領域９２ｂとを含んでいる。

入出力バッファ９３は、データをメモリアレイ９２に書き込む場合、制御部９１の制御に応じて、データ端子２ｂから入力されるデータの信号レベルを増幅してメモリアレイ９２に出力する。また、入出力バッファ９３は、メモリアレイ９２からデータを読み出す場合、制御部９１の制御に応じて、メモリアレイ９２から出力されたデータの信号レベルを増幅してデータ端子２ｂに出力する。
アドレスデコーダ９４は、制御部９１の制御するタイミングに応じて、アドレス端子２ａを通じて半導体装置９００の外部より入力されたアドレスをラッチする。また、アドレスデコーダ９４は、ラッチしたアドレスをデコードし、デコード結果に応じてメモリアレイ９２が有する記憶ブロックのうちいずれかを選択する。

テスト装置９５は、管理領域アクセス部９５１と、フェイルメモリ記憶部９５２と、機能試験実行部９５３とを具備している。
管理領域アクセス部９５１は、メモリアレイ９２に含まれる管理領域９２ｂに対して不良ブロック情報の読み出し、及び書き込みを行う。この不良ブロック情報は、主記憶領域９２ａに正しくデータを記憶させ、読み出すことのできない不具合があるか否かを示す情報である。フェイルメモリ記憶部９５２には、テスト対象となるメモリアレイ９２に含まれる各記憶ブロックそれぞれに対する不良ブロック情報が、記憶ブロックごとに対応付けられて記憶されている。また、フェイルメモリ記憶部９５２は、複数の記憶領域を有している。フェイルメモリ記憶部９５２が有する複数の記憶領域は、それぞれの記憶領域が試験対象の半導体チップ９−１〜９−ｎが有する各記憶ブロックと対応付けられる。

機能試験実行部９５３は、予め定められたアルゴリズムに基づいてデータの書き込み及び読み出しを各記憶ブロックの主記憶領域９２ａに対して繰り返して行う。その後に、機能試験実行部９５３は、記憶ブロックの主記憶領域９２ａから読み出したデータが予め定められた値と一致する否かを判定する。機能試験実行部９５３は、判定の結果に基づいてメモリアレイ９２の各記憶ブロックが不良であるか否かを判定する。

次に、アセンブリメーカにおいて行われる半導体装置９００に対する選別試験の手順について説明する。
選別試験は、（ａ）初期バッド・ブロックの確認、（ｂ）ファンクション試験、（ｃ）バッド・ブロックの登録、の３つのステップで行われる。ここでは、メモリアレイ９２の管理領域９２ｂに記憶されている不良ブロック情報が「０」の場合は、当該管理領域９２ｂに対応する記憶ブロックに不具合があることを示す。また、不良ブロック情報が「１」の場合は、当該管理領域９２ｂに対応する記憶ブロックに不具合がないことを示す。

（ａ）「初期バッド・ブロックの確認（Initial BB check）」
管理領域アクセス部９５１は、読み出しコマンド及びアドレス信号を出力して、半導体チップ９−１〜９−ｎそれぞれに備えられているメモリアレイ９２の各記憶ブロック管理領域９２ｂに記憶されている不良ブロック情報を順に読み出す。そして、管理領域アクセス部９５１は、管理領域９２ｂから読み出した不良ブロック情報が「０」の場合、フェイルメモリ記憶部９５２の当該管理領域の記憶ブロックに対応する記憶領域にバッド・ブロックを示す「１」を記憶させる。
これにより、メモリアレイ９２のバッド・ブロックを示す情報がフェイルメモリ記憶部９５２に記憶される。

（ｂ）「ファンクション試験（Function Test）」
管理領域アクセス部９５１がバッド・ブロックを示す情報をフェイルメモリ記憶部９５２に記憶させる動作が完了すると、機能試験実行部９５３が、半導体チップ９−１〜９−ｎそれぞれに備えられているメモリアレイ９２に対して、予め定められたアルゴリズムで書き込み（Program）、消去（Erase）、読み出し（Read）、及び検証（check）を繰り返して行うファンクション試験（Function Test）を実行する。機能試験実行部９５３は、このファンクション試験によりバッド・ブロックを検出すると、記憶ブロックがバッド・ブロックであることをフェイルメモリ記憶部９５２に記憶させる。

なお、機能試験実行部９５３は、フェイルメモリ記憶部９５２に記憶されている情報に基づいて、プローブ検査において既にバッド・ブロックと判定されている記憶ブロックに対してファンクション試験を行わずにスキップする。これにより、既にバッド・ブロックと判定されている記憶ブロックに対するファンクション試験を省略して、検査に要する時間を短縮する。このように、既にバッド・ブロックと判定されている記憶ブロックに対するファンクション試験などの処理を省略することをバッド・ブロック・マスク機能という。

（ｃ）「バッド・ブロックの登録（BB Marking）」
ファンクション試験のステップが終了すると、管理領域アクセス部９５１は、フェイルメモリ記憶部９５２に記憶されているバッド・ブロックを示す情報を読み出して、「１」が記憶されている記憶領域に対応する記憶ブロックの管理領域９２ｂに「０」を書き込む。これにより、プローブ検査又は選別試験によりバッド・ブロックと判定された記憶ブロックの管理領域９２ｂには、「０」が記憶される。
管理領域アクセス部９５１は、フェイルメモリ記憶部９５２に記憶されたバッド・ブロックの数が、予め定められた規定値以下の場合に当該半導体装置９００を良品であると判定し、規定値を超える場合に当該半導体装置９００を不良品であると判定する。
以上の手順により、テスト装置９５は、半導体装置９００の選別試験を行う。

図８は、上述した選別試験におけるメモリアレイ９２及びフェイルメモリ記憶部９５２の記憶状態の一例を示した模式図である。ここでは、選別試験の対象を半導体チップ９−１とし、メモリアレイ９２の記憶ブロック（ＢＬＫ＃１）の管理領域９２ｂのみにバッド・ブロックを示す「０」が記憶されている場合について説明する。

図８Ａは、（ａ）初期バッド・ブロックの確認ステップに対応する図である。
管理領域アクセス部９５１は、メモリアレイ９２が有する各記憶ブロックの管理領域９２ｂから不良ブロック情報を読み出して、記憶ブロックＢＬＫ＃１のみがバッド・ブロックであることをフェイルメモリ記憶部９５２に記憶させる。

図８Ｂは、（ｂ）ファンクション試験のステップに対応する図である。
機能試験実行部９５３は、記憶ブロックＢＬＫ＃０、ＢＬＫ＃２〜ＢＬＫ＃Ｎに対してファンクション試験を行う。記憶ブロックＢＬＫ＃１のファンクション試験は、バッド・ブロック・マスク機能により省略される。ファンクション試験により機能ブロックＢＬＫ＃２がバッド・ブロックであると判定されると、フェイルメモリ記憶部９５２において記憶ブロックＢＬＫ＃２に対応する記憶領域９２ｂに「１」が記憶される。

図８Ｃは、（ｃ）バッド・ブロックの登録のステップに対応する図である。
管理領域アクセス部９５１は、フェイルメモリ記憶部９５２の記憶領域に「１」が記憶されている記憶ブロックＢＬＫ＃１、ＢＬＫ＃２の管理領域９２ｂにバッド・ブロックを示す「０」を書き込む。そして、管理領域アクセス部９５１は、フェイルメモリ記憶部９５２に記憶されているバッド・ブロックの数（２）が、規定値以下の場合、選別試験の対象の半導体装置９００を良品であると判定する。逆に、規定値を超える場合、選別試験の対象の半導体装置９００を不良品であると判定する。

特開２００６−３３１６１１号公報

ところで、選別試験において、不良品であると判定された半導体装置９００は、出荷対象外となる。しかし、選別試験において、例えば、半導体装置９００の端子２ａ〜２ｃ（ピン）と、テスト装置９５のソケットとの接続不良がある場合には、正しく選別試験が行われずに、半導体装置９００が誤って不良品と判定されてしまう。

そこで、不良品であると判定された半導体装置９００を破棄せずに、異なるテスト装置９５に取り付けて、或いは、半導体装置９００をテスト装置９５に取り付け直して、再度の選別試験を行うこと考えられる。これにより、上述のような、半導体装置９００とテスト装置９５との接続不良により、本来良品である半導体装置９００を不良品であると誤判定して破棄することを防ぎ、無駄に破棄される半導体装置９００の数を削減することができる。

ここで、再度の選別試験を行う場合、プローブ検査の結果とは異なる情報が書き込まれている可能性のある管理領域９２ｂの不良ブロック情報に基づいて、再度の選別試験を行うことは好ましくない。そこで、管理領域９２ｂに記憶されている不良ブロック情報を消去（Erase）した後に、再度の選別試験を行うことが考えられる。

しかしながら、管理領域９２ｂに記憶されている不良ブロック情報を消去してしまうと、プローブ検査の結果も消去されてしまうため、テスト装置９５のバッド・ブロック・マスク機能を利用することができず、全ての記憶ブロックが選別試験の対象となり選別試験に要する時間が長くなってしまうという問題がある。

本発明の半導体装置は、データを記憶する複数の主記憶領域と、前記主記憶領域ごとに対応し、該主記憶領域が不良であるか否かを判定する第１検査、及び該第１検査の後に行われる該主記憶領域が不良であるか否かを判定する第２検査それぞれの結果に基づいた該主記憶領域が不良であるか否かを示す不良ブロック情報を記憶する第１管理領域と、前記主記憶領域ごとに対応し、前記第１検査の結果の不良ブロック情報を記憶する第２管理領域とを備えることを特徴とする。

また、本発明の半導体装置の試験方法は、データを記憶する複数の主記憶領域と、前記主記憶領域ごとに対応し、該主記憶領域が不良であるか否かを判定する第１検査、及び該第１検査の後に行われる該主記憶領域が不良であるか否かを判定する第２検査それぞれの結果に基づいた該主記憶領域が不良であるか否かを示す不良ブロック情報を記憶する第１管理領域と、前記主記憶領域ごとに対応し、前記第１検査の結果の不良ブロック情報を記憶する第２管理領域とを備える半導体装置に対して、前記第２検査を再び行う場合、前記第２管理領域に記憶されている不良ブロック情報を前記第１管理領域に書き込む復元過程と、前記主記憶領域ごとに前記第１検査の結果に基づいて前記第２検査を行い、該主記憶領域に対応する前記第１管理領域に不良ブロック情報を書き込む検査過程とを有することを特徴とする。

この発明によれば、第２検査において第１管理領域に記憶されている不良ブロック情報が変更されても、第２管理領域に記憶されている不良ブロック情報に基づいて、第１検査において不良と判定された記憶ブロックに対して第２検査を省略することができ、再度の第２検査に要する時間を、初回の第２検査と同様に、短縮することができる。

本実施形態における半導体装置１００と、半導体装置１００の試験に用いるテスト装置５の構成を示す概略ブロック図である。 本実施形態において、半導体装置１００とテスト装置５との接続が電気的に安定している場合における選別試験の過程の一例を示す第１の図である。 本実施形態において、半導体装置１００とテスト装置５との接続が電気的に不安定である場合における選別試験の過程の一例を示す第２の図である。 本実施形態において、半導体装置１００とテスト装置５との接続が電気的に不安定である場合における選別試験の過程の一例を示す第１の図である。 本実施形態において、半導体装置１００とテスト装置５との接続が電気的に安定している場合における再選別試験の過程の一例を示す第２の図である。 本実施形態において、半導体装置１００とテスト装置５との接続が電気的に安定している場合における再選別試験の過程の一例を示す図である。 半導体装置９００、及び半導体装置９００の選別試験を行うテスト装置９５の構成を示す概略ブロック図である。 選別試験におけるメモリアレイ９２及びフェイルメモリ記憶部９５２の状態の一例を示した模式図である。

以下、図面を参照して、本発明の一実施形態による半導体装置及び半導体装置の試験方法を説明する。

図１は、本実施形態における半導体装置１００と、半導体装置１００の選別試験に用いるテスト装置５の構成を示す概略ブロック図である。半導体装置１００は、複数の半導体チップ１−１〜１−ｎ（ｎは、自然数）がＭＣＰ実装化されたものである。例えば、半導体チップ１−１〜１−ｎは、ＮＡＮＤ型フラッシュメモリなどの不揮発性メモリのチップである。
また、半導体装置１００は、不揮発性の記憶素子を有する半導体チップ１−１〜１−ｎ、アドレス端子２ａ、データ端子２ｂ、制御端子２ｃ、半導体チップ１−１〜１−ｎとアドレス端子２ａとを接続する接続配線３ａ、半導体チップ１−１〜１−ｎとデータ端子２ｂとを接続する接続配線３ｂ、及び半導体チップ１−１〜１−ｎと制御端子２ｃとを接続する接続配線３ｃを具備している。

半導体チップ１−１〜１−ｎは、それぞれが同じ構成を有している。また、半導体チップ１−１〜１−ｎは、それぞれ、制御部１１と、メモリアレイ１２と、入出力バッファ１３と、アドレスデコーダ１４とを備えている。
制御部１１は、制御端子２ｃを通じて外部から入力される制御コマンドに応じて、入出力バッファ１３及びアドレスデコーダ１４を制御する。また、制御部１１は、入力される制御コマンドに応じて、通常モードとテストモードとの切り替えを行う。ここで、制御コマンドは、例えば、読み出しコマンドや、書き込みコマンド、通常モードとテストモードとを切り替えるコマンドなどである。

メモリアレイ１２は、不揮発性の記憶素子を含み構成される複数の記憶ブロック（ＢＬＫ＃０〜ＢＬＫ＃Ｎ（Ｎは、自然数））を有している。各記憶ブロックは、入出力バッファ１３を介してデータ端子２ｂから入力されるデータを記憶する主記憶領域１２ａと、主記憶領域１２ａに不具合があるか否かを示す不良ブロック情報を記憶する第１管理領域１２ｂ及び第２管理領域１２ｃとを含んでいる。記憶ブロックの第１管理領域１２ｂ及び第２管理領域１２ｃには、半導体チップ１−１〜１−ｎの各々の出荷前に行われるプローブ検査（前工程テスト）の結果に基づく不良ブロック情報が記憶されている。不良ブロック情報は、記憶ブロックの主記憶領域１２ａに不具合があるか否かを示す情報である。本実施形態では、不良ブロック情報は、「１」のとき不具合がないことを示し、「０」のとき不具合があることを示す。

プローブ検査において、バッド・ブロックと判定された記憶ブロックの第１管理領域１２ｂ及び第２管理領域１２ｃには、「０」が記憶されている。一方、バッド・ブロックと判定されなかった記憶ブロックの第１管理領域１２ｂ及び第２管理領域には、「１」が記憶されている。また、第１管理領域１２ｂは、後述する選別試験の結果が記憶される。各記憶ブロックの第１管理領域１２ｂは、予め用意された冗長な記憶ブロックと、バッド・ブロックと置き換える際に参照される。

アドレスデコーダ１４は、制御部１１の制御に応じて、アドレス端子２ａを通じて半導体装置１００の外部より入力されたアドレス信号をラッチする。また、アドレスデコーダ１４は、ラッチしたアドレス信号をデコードし、デコード結果に応じてメモリアレイ１２が有する記憶ブロックのうちいずれかを選択する。
入出力バッファ１３は、アドレスデコーダ１４により選択される記憶ブロックに対してデータ端子２ｂから入力されるデータの信号レベルを増幅してメモリアレイ１２に出力する書き込み動作と、アドレスデコーダ１４に選択されるメモリアレイ１２から出力されるデータの信号レベルを増幅してデータ端子２ｂに出力する読み出し動作とを制御部１１の制御に応じて切り替えて行う。

テスト装置５は、夫々が上記の構成を有する半導体チップ１−１〜１−ｎがＭＣＰ化された半導体装置１００に対して選別試験を行う。また、テスト装置５は、管理領域アクセス部５１と、フェイルメモリ記憶部５２と、機能試験実行部５３とを具備している。管理領域アクセス部５１は、メモリアレイ１２に含まれる第１管理領域１２ｂ及び第２管理領域１２ｃに対して不良ブロック情報の読み出し、及び書き込みを行う。フェイルメモリ記憶部５２には、選別試験の対象となる半導体装置に備えられるメモリアレイ１２に含まれる各記憶ブロックそれぞれについて、不良であるか否かが記憶される。また、フェイルメモリ記憶部５２は、複数の記憶領域から構成され、各記憶領域が試験対象の半導体チップ１−１〜１−ｎが有する各記憶ブロックに対応付けられる。
機能試験実行部５３は、予め定められたアルゴリズムに基づいてデータの書き込み及び読み出しを各記憶ブロックの主記憶領域１２ａに対して繰り返して行い、記憶ブロックの主記憶領域１２ａから読み出されたデータが予め定められた値と一致するか否かを判定する。そして、機能試験実行部５３は、判定結果により、メモリアレイ１２の各記憶ブロックに不具合があるバッド・ブロックであるか否かを判定する。

次に、本実施形態においてＭＣＰ実装化された半導体装置１００に対して行われる選別試験の手順と、再選別試験の手順とについて説明する。
選別試験は、（１）初期バッド・ブロックの確認、（２）ファンクション試験、（３）フェイル・ブロックの登録、の３つのステップにより行われる。
選別試験の結果に基づいて行われる再選別試験は、（４）バッド・ブロックの確認、（５）バッド・ブロックの復元、（６）初期バッド・ブロックの確認、（７）ファンクション試験、（８）フェイル・ブロックの登録、の５つのステップにより行われる。なお、（６）〜（８）の３つのステップは、上記の選別試験における（１）〜（３）のステップと処理が同じであるので、その説明を省略する。

（１）「初期バッド・ブロックの確認（Initial BB check）」
管理領域アクセス部５１は、読み出しコマンド及びアドレス信号を半導体装置１００に出力して、半導体装置１００に具備されている半導体チップ１−１〜１−ｎの第１管理領域１２ｂに記憶されている不良ブロック情報を順に読み出す。

管理領域アクセス部５１は、第１管理領域１２ｂから読み出した不良ブロック情報がバッド・ブロックを示す「０」の場合、フェイルメモリ記憶部５２において当該第１管理領域１２ｂの記憶ブロックに対応する記憶領域に「１」を記憶させる。これにより、メモリアレイ１２が有する記憶ブロックのうちいずれの記憶ブロックがバッド・ブロックであるかをフェイルメモリ記憶部５２に登録する。すなわち、チップメーカにおいて行われたプローブ検査の結果に基づく不良ブロック情報を第１管理領域１２ｂから読み出して、テスト装置５のフェイルメモリ記憶部５２にバッド・ブロックを示す情報を記憶させる。なお、フェイルメモリ記憶部５２には、初期値として、全ての記憶領域に「０」が記憶されている。

（２）「ファンクション試験（Function Test）」
機能試験実行部５３は、（１）初期バッド・ブロックの確認のステップが完了すると、半導体チップ１−１〜１−ｎそれぞれに備えられたメモリアレイ１２の各記憶ブロックに対して、予め定められたアルゴリズムで書き込み（Program）、消去（Erase）、読み出し（Read）、及び検証（Check）を繰り返して行うファンクション試験（Function Test）を実行する。
また、機能試験実行部５３は、ファンクション試験によりフェイル・ブロックを検出すると、フェイルメモリ記憶部５２において当該記憶ブロックに対応する記憶領域に「１」を書き込む。これにより、フェイルメモリ記憶部５２には、当該記憶ブロックがフェイル・ブロックであることが記憶される。なお、機能試験実行部５３は、ファンクション試験を行う際、既にフェイルメモリ記憶部５２にバッド・ブロックとして記憶されている記憶ブロックに対して試験を行わずにスキップするバッド・ブロック・マスク機能を用いて選別試験に要する時間の短縮を行う。

（３）「フェイル・ブロックの登録（FB Marking）」
管理領域アクセス部５１は、（２）ファンクション試験が完了すると、フェイルメモリ記憶部５２に記憶されている情報を読み出して、「１」が記憶されている記憶領域に対応する記憶ブロックの第１管理領域１２ｂに「０」を書き込む。
また、管理領域アクセス部５１は、フェイルメモリ記憶部５２に記憶されているバッド・ブロック及びフェイル・ブロックの数が、予め定められた規定値以下の場合に選別試験の対象の半導体装置１００を良品であると判定し、規定値を超える場合に当該半導体装置１００を不良品であると判定する。

更に、管理領域アクセス部５１は、バッド・ブロック数と、フェイル・ブロック数との和が、予め定められた再検査条件値を超えている場合、選別試験の対象の半導体装置１００を再度の選別試験（再選別試験）の対象と判定する。この再検査条件値は、選別試験における統計情報などから、検出されるバッド・ブロック及びフェイル・ブロックの個数の期待値などに基づいて予め定められる。例えば、統計的に検出されることのないバッド・ブロック及びフェイル・ブロックの個数、又は、検出される確率が著しく低いバッド・ブロック及びフェイル・ブロックの個数を再検査条件値にする。
メモリアレイ１２に含まれるバッド・ブロック及びフェイル・ブロックの数が、再検査条件値を超えている場合、半導体装置１００以外の原因により不良品として判定された可能性があると考えられるので、再度の選別試験（再選別試験）の対象と判定する。

テスト装置５は、上述の（１）〜（３）のステップを順に実行することにより、半導体装置１００に対して選別試験を行う。
なお、管理領域アクセス部５１は、（３）フェイル・ブロックの登録のステップにおいて、第１管理領域１２ｂに正しく不良ブロック情報を書き込めたか否かを検証するために、第１管理領域１２ｂへ書き込み完了の後に、管理領域アクセス部５１が第１管理領域１２ｂから不良ブロック情報を読み出して、書き込んだ不良ブロック情報と一致するかを検出するようにしてもよい。また、管理領域アクセス部５１が不一致した数により、半導体装置１００を不良品又は再選別検査の対象と判定するようにしてもよい。

続いて、選別試験において再選別試験の対象と判定された半導体装置１００に対して行われる再選別試験について説明する。
この再選別試験は、選別試験で使用したテスト装置５と異なるテスト装置５により行われるか、或いは、半導体装置１００をテスト装置５に取り付け直して行われる。これは、再選別試験において、再び半導体装置１００以外の原因により、再選別試験の対象となった半導体装置１００を不良品又は再度の選別試験の対象と判定してしまうことを避けるためである。

例えば、選別試験において、試験を開始するときに、テスト装置５が半導体装置１００に対してデータの書き込み、及びデータの読み出しを行えていたにもかかわらず、選別試験を行っている最中にデータの書き込み、及びデータの読み出しを行えなくなることがある。これは、半導体装置１００の各端子２ａ〜２ｃ（ピン）と、テスト装置５のソケットとの接続が電気的に不安定である場合に生じる。このような状態で選別試験を行うと、（ｂ）ファンクション試験のステップを正しく行うことができず半導体装置１００が不良品であると判定されることになる。この場合、不良品と判定された半導体装置１００には、本来良品である半導体装置１００が含まれている可能性が高い。また、検出されるフェイル・ブロック数の数も著しく多くなる。

このような場合、半導体装置１００をテスト装置５に取り付け直すことで、半導体装置１００の各端子２ａ〜２ｃと、テスト装置５のソケットとの接続が電気的に安定する可能性がある。そのため、異なるテスト装置５により再選別試験を行う、或いは、半導体装置１００を取り付け直して再選別試験を行うことは、再び半導体装置１００以外の原因により不良品と判定されることを避けるために有効である。
また、テスト装置５に不具合があった場合、異なるテスト装置５により再選別試験を行うことで、正しく再選別試験を行うことができる。

再選別試験は、操作者の操作に基づいて、テスト装置５が、（４）〜（８）の各ステップを行う。
（４）「バッド・ブロックの確認（ＢＢ Ｃｈｅｃｋ）」
管理領域アクセス部５１は、読み出しコマンド及びアドレス信号を半導体装置１００に出力して、半導体装置１００に具備されている半導体チップ１−１〜１−ｎの第２管理領域１２ｃに記憶されている不良ブロック情報を順に読み出す。
更に、管理領域アクセス部５１は、第２管理領域１２ｃから読み出した不良ブロック情報が「０」の場合、フェイルメモリ記憶部５２において当該第２管理領域１２ｃの記憶ブロックに対応する記憶領域に「１」を記憶させる。これにより、フェイルメモリ記憶部５２には、再選別試験の対象となっている半導体装置１００に対するプローブ検査（すなわち、チップメーカによる検査）の結果に基づく不良ブロック情報が記憶される。

（５）「バッド・ブロックの復元（初期Ｅｒａｓｅ）」
管理領域アクセス部５１は、（４）バッド・ブロックの確認のステップが完了すると、フェイルメモリ記憶部５２に記憶されている情報を読み出して、「１」が記憶されている記憶領域に対応する記憶ブロックの第１管理領域１２ｂに「０」を書き込む処理を半導体装置１００の半導体チップ１−１〜１−ｎそれぞれのメモリアレイ１２に対して行う。これにより、半導体チップ１−１〜１−ｎそれぞれのメモリアレイ１２の第１管理領域１２ｂに記憶されている情報は、プローブ検査により書き込まれた状態に戻される。すなわち、第２管理領域１２ｃに記憶されているプローブ検査の結果に基づく不良ブロック情報を第１管理領域１２ｂにコピーすることにより、第１管理領域１２ｂに記憶されている選別試験の結果に基づく不良ブロック情報にプローブ検査の結果に基づく不良ブロック情報を上書きして復元する。

なお、管理領域アクセス部５１は、第１管理領域１２ｂの不良ブロック情報を復元した後に、第１管理領域１２ｂから不良ブロック情報を読み出し、読み出した不良ブロック情報と、書き込んだ不良ブロック情報とを比較して不良ブロック情報の復元が正しく行われたか否かを判定するようにしてもよい。このとき、管理領域アクセス部５１は、不一致した不良ブロック情報の数を検出し、検出した数が規定値を超える場合、再選別試験の対象の半導体装置１００を不良品と判定してもよい。更に、管理領域アクセス部５１は、検出した数が再検査条件値を超える場合、当該半導体装置１００に対する再選別試験を終了し、再度の再選別試験の対象とするようにしてもよい。

以下、図２〜図６を用いて、本実施形態における選別試験及び再選別試験の一例を示し、その手順を説明する。
ここでは、選別試験において半導体装置１００とテスト装置５との接続が電気的に安定している場合と、半導体装置１００とテスト装置５との接続が電気的に不安定であり選別試験の最中にデータの書き込み及びデータの読み出しができなくなる場合とにおける一例を示して説明する。その後に、再選別試験について一例を示して説明する。
また、以下に示す例においては、メモリアレイ１２の記憶ブロック数を１０２４（Ｎ＝１０２３）とし、規定値を４０とし、再検査条件値を５１２とする。また、メモリアレイ１２の記憶ブロックＢＬＫ＃０〜ＢＬＫ＃１０２３のうち、記憶ブロックＢＬＫ＃１がプローブ検査においてバッド・ブロックと判定され、その結果、記憶ブロックＢＬＫ＃１の第１管理領域１２ｂ及び第２管理領域１２ｃに予め「０」が記憶されている。

図２は、本実施形態において、半導体装置１００とテスト装置５との接続が電気的に安定している場合における選別試験の過程の一例を示す図である。同図において、選別試験の過程におけるメモリアレイ１２及びフェイルメモリ記憶部５２の記憶状態が示されている。

図２Ａは、（１）初期バッド・ブロックの確認のステップに対応する図である。
管理領域アクセス部５１は、メモリアレイ１２の第１管理領域１２ｂに記憶されている不良ブロック情報に基づいて、記憶ブロックＢＬＫ＃１がバッド・ブロックであることをフェイルメモリ記憶部５２に記憶させる。これにより、フェイルメモリ記憶部５２において、記憶ブロックＢＬＫ＃１に対応する記憶領域に、「１」が記憶される。

図２Ｂは、（２）ファンクション試験のステップに対応する図である。
機能試験実行部５３は、フェイルメモリ記憶部５２にバッド・ブロックの登録が終わると、予め定められたアルゴリズムに基づいてメモリアレイ１２の各記憶ブロックに対してファンクション試験を行う。その結果、機能試験実行部５３が、ファンクション試験により、記憶ブロックＢＬＫ＃２だけに不具合（ｆａｉｌ）があることを検出すると、機能試験実行部５３は、フェイルメモリ記憶部５２において記憶ブロックＢＬＫ＃２に対応する記憶領域にフェイル・ブロックを示す「１」を記憶させる。なお、このファンクションテストは、第１管理領域に対しても行われるのが通常であるので、各ブロックＢＬＫの第１管理領域１２ｂのデータは、ファンクションテストの結果を反映して、「１」となったり「０」となったりしている。一方、第２管理領域１２ｃに対するファンクションテストは実行されないようになっているので、そのデータは初期値（すなわち、チップメーカが設定したデータ）のままとなっている。

図２Ｃは、（３）バッド・ブロックの登録のステップに対応する図である。
管理領域アクセス部５１は、機能試験実行部５３によるファンクション試験が終了すると、フェイルメモリ記憶部５２に記憶されている情報に基づいて、機能ブロックＢＬＫ＃２の第１管理領域１２ｂに「０」を記憶させる。これにより、メモリアレイ１２の第１管理領域１２ｂには、プローブ検査において検出されたバッド・ブロックと、選別試験において検出されたフェイル・ブロックとを示す不良ブロック情報が記憶される。なお、機能試験実行部５３は、バッド・ブロックＢＬＫ＃１の第１管理領域１２ｂにも「０」を書き込んでも良い。

このとき、管理領域アクセス部５１は、フェイルメモリ記憶部５２に記憶されているバッド・ブロックの数は２であって、規定値「４０」以下であるので、選別試験の対象の半導体装置１００を良品であると判定する。

次に、半導体装置１００とテスト装置５との接続が電気的に不安定であり選別試験の最中にデータの書き込み及びデータの読み出しができなくなる場合について、図３及び図４を参照して説明する。ここでは、接続が電気的に不安定であるために、次の事象が生じる例を示して説明する。
以下に示す選別試験において、選別試験を開始するときには、データの書き込み及びデータの読み出しが行える。しかし、（２）ファンクション試験における記憶ブロック（ＢＬＫ＃３〜ＢＬＫ＃１０２２）に対して試験を行っている間、データの書き込み及びデータの読み出しが正しくできなくなり、その後、記憶ブロック（ＢＬＫ＃１０２３）に対してデータの書き込み及びデータの読み出しができるようになる。また、（３）バッド・ブロックの登録においても、一部の記憶ブロックに正しくデータの書き込みができなくなる。

図３及び図４は、本実施形態において、半導体装置１００とテスト装置５との接続が電気的に不安定である場合における選別試験の過程の一例を示す図である。同図において、選別試験の過程におけるメモリアレイ１２及びフェイルメモリ記憶部５２の記憶状態が示されている。
図３Ａは、（１）初期バッド・ブロックの確認のステップに対応する図である。
管理領域アクセス部５１は、図２Ａに示した例と同様に、第１管理領域１２ｂに記憶されている不良ブロック情報に基づいて、記憶ブロックＢＬＫ＃１がバッド・ブロックであることをフェイルメモリ記憶部５２に記憶させる。

図３Ｂは、（２）ファンクション試験のステップにおける記憶ブロックＢＬＫ＃０〜ＢＬＫ＃２（ＢＬＫ＃１は前述のとおりスキップされる）に対するファンクション試験が完了したときのフェイルメモリ記憶部５２の記憶状態を示す図である。
機能試験実行部５３は、記憶ブロックＢＬＫ＃０から順番に各ブロックに対し、バッド・ブロック・マスク機能により記憶ブロック（ＢＬＫ＃１）に対するファンクション試験をスキップして、ファンクション試験を行う。この試験により、記憶ブロックＢＬＫ＃２がフェイル・ブロックであると検出されると、機能試験実行部５３は、フェイルメモリ記憶部５２において記憶ブロックＢＬＫ＃２に対応する記憶領域に「１」を記憶させる。

図３Ｃは、（２）ファンクション試験において、残りの記憶ブロックＢＬＫ＃０〜ＢＬＫ＃１０２３に対するファンクション試験が終了したときのフェイルメモリ記憶部５２の記憶状態を示す図である。
機能試験実行部５３は、記憶ブロックＢＬＫ＃３〜ＢＬＫ＃１０２３に対してもファンクション試験を順に行う。このとき、半導体装置１００とテスト装置５との電気的な接続が不安定なために、機能試験実行部５３は、半導体装置１００のメモリアレイ１２に対してデータの読み出し及びデータの書き込みが正しく行えない。そのため、機能試験実行部５３は、記憶ブロックＢＬＫ３〜ＢＬＫ＃１０２２に不具合があると見做し、フェイル・ブロックであると判定する。その結果、フェイルメモリ記憶部５２において記憶ブロックＢＬＫ３〜ＢＬＫ＃１０２２それぞれに対応する記憶領域にフェイル・ブロックであることを示す「１」が記憶される。なお、第１管理領域１２ｂには、前述のように、ファンクションテストに基づくデータが記憶される。

続いて、機能試験実行部５３は、記憶ブロックＢＬＫ＃１０２３に対してファンクション試験を行う。このとき、半導体装置１００のメモリアレイ１２に対するデータの読み出し及び書き込みの正確な実行が復帰し、且つ当該記憶ブロックに異常がないとすると、記憶ブロックＢＬＫ＃１０２３は、機能試験実行部５３によるファンクション試験にパスすることになる。この結果、フェイルメモリ記憶部５２には、図３Ｃに示すように、記憶ブロックＢＬＫ＃０、ＢＬＫ＃１０２３に対応する記憶領域には「０」が記憶され、記憶ブロックＢＬＫ＃１〜ＢＬＫ＃１０２２に対応する記憶領域には「１」が記憶される。

図４は、（３）フェイル・ブロックの登録のステップに対応する図である。
管理領域アクセス部５１は、（２）ファンクション試験が終了すると、フェイルメモリ記憶部５２に記憶されている情報を読み出し、フェイル・ブロックと判定された記憶ブロックに含まれる第１記憶領域１２ｂに「０」を記憶させようとする。
この場合、半導体装置１００とテスト装置５との電気的な接続が良好のままであると、第１管理領域１２ｂの内容は図４に示すようになるが、不安定な状態となっている場合は、第１管理領域１２ｂに記憶されるデータは不確定のものとなる。

一方、管理領域アクセス部５１は、選別試験をした半導体装置１００に対するバッド・ブロック及びフェイル・ブロックの総数が１０２２となっていて規定値「４０」を超えるので、不良品であると判定する。さらに、管理領域アクセス部５１は、バッド・ブロック及びフェイル・ブロックの総数「１０２２」が再検査条件値「５１２」以上であるので、選別試験の対象の半導体装置１００を再度の選別試験の対象と判定する。

なお、選別試験を開始するときから接続不良により、テスト装置５が半導体装置１００に対するデータの書き込み、及びデータの読み出しを正しく行えない場合、（２）ファンクション試験において、全ての記憶ブロックがバッド・ブロック又はフェイル・ブロックと判定されるので、当該半導体装置１００は、再度の選別試験の対象となる。

また、管理領域アクセス部５１が、テスト装置５と半導体装置１００との接続が電気的に不安定な場合、第１管理領域１２ｂから不良ブロック情報を正しく読み出すことができないときもあるが、このようなときであっても、以下のように、半導体装置１００に対して選別試験が行われる。

まず、第１管理領域１２ｂから誤って「０」が読み出された場合、管理領域アクセス部５１によりフェイルメモリ記憶部５２に「１」が書き込まれる。そして、この第１管理領域１２ｂに対応する主記憶領域１２ａに対してファンクション試験がスキップされる。（３）フェイル・ブロックの登録において、フェイル・ブロックとしてカウントされる。管理領域アクセス部５１は、カウントされたバッド・ブロック及びフェイル・ブロックの数により半導体装置１００を良品であるか否かを判定する。よって、第１管理領域１２ｂから正しく不良ブロック情報を読み出せずに、「０」を読み出した場合においても、当該第１管理領域１２ｂに対応する主記憶領域１２ａに対する判定は、正しく行われる。

次に、第１管理領域１２ｂから誤って「１」が読み出された場合、管理領域アクセス部５１によりフェイルメモリ記憶部５２に「０」が書き込まれる。そして、この第１管理領域１２ｂに対応する主記憶領域１２ａに対してファンクション試験が行われる。このファンクション試験では、記憶ブロックに対して複数回の書き込み及び読み出しが実行される。そのため、電気的に不安定な接続により誤った値が読み出されることについて、ファンクション試験により検証されることになる。よって、第１管理領域１２ｂから正しく不良ブロック情報を読み出せずに、「１」を読み出した場合においても、当該第１管理領域１２ｂに対応する主記憶領域１２ａに対する判定は、正しく行われる。

以上のようにして、テスト装置５と半導体装置１００との接続が電気的に不安定である場合において、第１管理領域１２ｂから不良ブロック情報を正しく読み出せないときにも、本実施形態の選別試験により半導体装置１００が良品であるか否かを判定することができる。

続いて、本実施形態における再選別試験の手順を一例を示して説明する。以下、再選別試験において半導体装置１００とテスト装置５との接続が電気的に安定し、正しくデータの書き込み、及びデータの読み出しが行える場合について説明する。また、再選別試験の対象となる半導体装置１００は、上述の選別試験により、再度の選別試験の対象となった半導体装置１００である。
図５及び図６は、本実施形態において、半導体装置１００とテスト装置５との接続が電気的に安定している場合における再選別試験の過程の一例を示す図である。同図において、再選別試験の過程におけるメモリアレイ１２及びフェイルメモリ記憶部５２の記憶状態を示している。

図５Ａは、（４）バッド・ブロックの確認のステップに対応する図である。
半導体チップに第１管理領域１２ｂの内容は、図４に関連して説明した内容となっているため、管理領域アクセス部５１は、今度は、メモリアレイ１２の第２管理領域１２ｃに記憶されている不良ブロック情報をフェイルメモリ記憶部５２に記憶させる。これにより、フェイルメモリ記憶部５２には、図５Ａに示すように、記憶ブロックＢＬＫ＃１に対応する記憶領域に「１」が記憶される。

図５Ｂは、（５）バッド・ブロックの復元のステップに対応する図である。
管理領域アクセス部５１は、フェイルメモリ記憶部５２に記憶させた情報に基づいて記憶ブロックＢＬＫ＃０、ＢＬＫ＃２〜＃１０２３の第１管理領域１２ｂに「１」を書き込む。記憶ブロックＢＬＫ＃１の第１管理領域１２ｂには、「０」が書き込まれる。
これにより、メモリアレイ１２の第１管理領域１２ｂに記憶されている不良ブロック情報は、チップメーカによるプローブ検査の結果に基づく不良ブロック情報に復元される。その後は、図２に示した処理が実行される。

すなわち、図５Ｃに示すように（６）初期バッド・ブロックの確認のステップが行われ、管理領域アクセス部５１は、メモリアレイ１２の第１管理領域１２ｂの不良ブロック情報に基づいて、記憶ブロックＢＬＫ＃１がバッド・ブロックであることをフェイルメモリ記憶部５２に記憶させる。なお、フェイルメモリ記憶部５２には、図５Ｂのようにチップメーカによるプローブ検査結果が既に格納されているので、図５Ｃがスキップしても良い。

次に、図６Ａに（７）ファンクション試験のステップとして示すように、機能試験実行部５３は、フェイルメモリ記憶部５２にバッド・ブロックの登録が終わると、予め定められたアルゴリズムに基づいてメモリアレイ１２のブロックＢＬＫ＃１を除いた各記憶ブロックに対してファンクション試験を行う。その結果として、記憶ブロックＢＬＫ＃２に不具合（ｆａｉｌ）があることが検出されると、フェイルメモリ記憶部５２の記憶ブロックＢＬＫ＃２に対応する記憶領域にファイル・ブロックを示す「１」を記憶させる。

そして、図６Ｂに（８）フェイル・ブロックの登録ステップとして示すように、管理領域アクセス部５１は、フェイルメモリ記憶部５２に記憶されている情報に基づいて、メモリアレイ１２の第１管理領域１２ｂに記憶されている不良ブロック情報を更新する。これにより、記憶ブロック（ＢＬＫ＃１、ＢＬＫ＃２）の第１管理領域１２ｂには、「０」が記憶される。また、フェイル・ブロックであることを示す情報も主記憶領域１２ａに書き込む。
このとき、管理領域アクセス部５１は、フェイル・ブロックとバッド・ブロックとの総数が２であり、規定値「４０」以下であるので、再選別試験の対象の半導体装置１００を良品であると判定する。

なお、半導体装置１００とテスト装置５との接続が電気的に不安定であるために、再選別試験の最中にデータの書き込み及びデータの読み出しができなくなる場合は、既に述べたように、フェイル・ブロック又はバッド・ブロック数が再検査条件値を超える可能性が高い。この場合は、再度の再選別試験の対象と判定されることになる。
また、再選別試験の開始時から接続不良により、テスト装置５が半導体装置１００に対するデータの書き込み、及びデータの読み出しを正しく行えない場合、（７）ファンクション試験において、全ての記憶ブロックがバッド・ブロックと判定される。この場合も、バッド・ブロック数が再検査条件値を超えるので、半導体装置１００は、再度の選別試験の対象となる。

半導体装置１００に対する選別試験において、上述したように、半導体装置１００以外の原因により、良品である半導体装置１００が、不良品と判定される場合がある。そのため、半導体装置１００に対して再選別試験を行う。このとき、第２管理領域１２ｃに記憶されているプローブ検査の結果に基づく不良ブロック情報を読み出し、読み出した不良ブロック情報を第１管理領域１２ｂに書き込む（バッド・ブロックの復元）。
このようにして、第１管理領域１２ｂは、記憶されている選別試験に基づく不良ブロック情報が消去されると共に、プローブ検査に基づく不良ブロック情報が復元される。これにより、再選別試験においても、第１管理領域１２ｂに復元された不良ブロック情報に基づいて、プローブ検査においてバッド・ブロックと判定された記憶ブロックの主記憶領域１２ａに対するファンクション試験を省略することができる。この結果、再選別試験に要する時間を短縮することができる。

本実施形態において、半導体チップ１−１〜１−ｎそれぞれが有するメモリアレイ１２において、データを記憶する複数の主記憶領域それぞれに対応した第１管理領域１２ｂと第２管理領域１２ｃとを設けるようにした。また、第１管理領域１２ｂには、プローブ検査（第１検査）により検出されたバッド・ブロックを示す不良ブロック情報と、選別試験（第２検査）により検出されたフェイル・ブロックを示す不良ブロック情報とを記憶させるようにした。一方、第２管理領域１２ｃには、プローブ検査（第１検査）により検出されたバッド・ブロックを示す不良ブロック情報のみを記憶させるようにした。
そして、再選別試験（第２検査）を行う際に、テスト装置５が、第２管理領域１２ｃに記憶されている不良ブロック情報を読み出し、第１管理領域１２ｂに書き戻す。これにより、第１管理領域１２ｂに記憶されている不良ブロック情報を選別試験（第２検査）を行う前の記憶状態に戻すことができ、プローブ検査においてバッド・ブロックと判定された記憶ブロックの主記憶領域１２ａに対するファンクション試験を省略することができ、再度の選別試験に要する時間の増加を抑制することができる。

また、再度の選別試験により、不良品と判定された半導体装置１００のうち本来良品である半導体装置１００を検出することができ、良品の半導体装置１００を不良品と誤判定して廃棄することを防ぐことができる。これにより、半導体装置１００の製造コストの低下に寄与することができる。

なお、上記の実施形態において、テスト装置５の管理領域アクセス部５１が、（４）バッド・ブロックの確認、及び（５）バッド・ブロックの復元を行う構成を説明したが、半導体チップ１−１〜１−ｎに備えられた制御部１１がこの２つのステップを実行するようにしてもよい。この場合、テスト装置５が、半導体チップ１−１〜１−ｎに専用の制御コマンドを出力して、制御部１１に（４）バッド・ブロックの確認、及び（５）バッド・ブロックの復元を実行させることになる。これにより、テスト装置５は、選別試験と、再選別試験とをほとんど同じ処理で行うことができるので、テスト装置５の設定変更などの手間を省くことができる。

また、上記の実施形態において、テスト装置５が選別試験と再選別試験と異なる試験を実行する構成を説明したが、これに限らず、選別試験（（１）〜（３））の替わりに再選別試験（（４）〜（８））を行うようにしてもよい。これにより、テスト装置５において、選別試験と再選別試験とを切り替えて行う必要がなくなるので、操作者によるテスト装置５の設定変更などの手間を省くことができる。

また、上記の実施形態において、第１管理領域１２ｂに記憶されている不良ブロック情報を読み出し、バッド・ブロックをフェイルメモリ記憶部５２に記憶させてからファンクション試験を行う構成を説明した。これに替えて、第２管理領域１２ｃに記憶されている不良ブロック情報を読み出し、バッド・ブロックをフェイルメモリ記憶部５２に記憶させてからファンクション試験を行うようにしてもよい。これにより、再選別試験において、（４）〜（５）のステップを省くことができ、再選別試験に要する時間を短縮することができる。この場合、プローブ検査に基づく不良ブロック情報を第２管理領域１２ｃだけに記憶させておけばよいので、プローブ検査に基づく不良ブロック情報を第１管理領域１２ｂに記憶させる処理を省くことができる。

上述のテスト装置５は内部に、コンピュータシステムを有していてもよい。その場合、上述した選別試験及び再選別試験の処理過程は、プログラムの形式でコンピュータ読み取り可能な記録媒体に記憶されており、このプログラムをコンピュータが読み出して実行することによって、上記処理が行われることになる。ここでコンピュータ読み取り可能な記録媒体とは、磁気ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ、半導体メモリ等をいう。また、このコンピュータプログラムを通信回線によってコンピュータに配信し、この配信を受けたコンピュータが当該プログラムを実行するようにしても良い。

１−１、１−２、１−ｎ、９−１、９−２、９−ｎ…半導体チップ
２ａ…アドレス端子、２ｂ…データ端子、２ｃ…制御端子
３ａ、３ｂ、３ｃ…接続配線
５、９５…テスト装置
１２、９２…メモリアレイ
１２ａ、９２ａ…主記憶領域
１２ｂ…第１管理領域
１２ｃ…第２管理領域
１３、９３…入出力バッファ
１４、９４…アドレスデコーダ
５１、９５１…管理領域アクセス部
５２、９５２…フェイルメモリ記憶部
５３、９５３…機能試験実行部
９２ｂ…管理領域
１００、９００…半導体装置

Claims (7)

1. データを記憶する複数の主記憶領域と、
   前記主記憶領域ごとに対応し、該主記憶領域が不良であるか否かを判定する第１検査、及び該第１検査の後に行われる該主記憶領域が不良であるか否かを判定する第２検査それぞれの結果に基づいた該主記憶領域が不良であるか否かを示す不良ブロック情報を記憶する第１管理領域と、
   前記主記憶領域ごとに対応し、前記第１検査の結果の不良ブロック情報を記憶する第２管理領域と
   を備えることを特徴とする半導体装置。
2. 前記第２検査が再び行われる場合、前記第２管理領域に記憶されている不良ブロック情報に基づいて前記第２検査が再び行われ、再び行われた前記第２検査及び前記第１検査の結果に基づいた不良ブロック情報が前記第１管理領域に記憶される
   ことを特徴とする請求項１に記載の半導体装置。
3. 前記第２検査が再び行われる場合、前記第２管理領域に記憶されている不良ブロック情報を前記第１管理領域に書き込んだ後に、前記第２検査が再び行われ、再び行われた前記第２検査及び前記第１検査の結果に基づいた不良ブロック情報が前記第１管理領域に記憶される
   ことを特徴とする請求項１又は請求項２のいずれかに記載の半導体装置。
4. 前記第２検査は、前記第１検査の結果において良であると判定された前記主記憶領域に対して行われ、前記第２検査により当該主記憶領域が不良であると判定された場合、当該主記憶領域に対応する前記第１管理領域に不良であることを示す情報を記憶させる
   ことを特徴とする請求項１から請求項３のいずれか１項に記載の半導体装置。
5. 前記第１検査が、半導体ウェハに対する前工程テストであり、
   前記第２検査が、パッケージ化された後に行われる後工程テストである
   ことを特徴とする請求項１から請求項４のいずれか１項に記載の半導体装置。
6. データを記憶する複数の主記憶領域と、前記主記憶領域ごとに対応し、該主記憶領域が不良であるか否かを判定する第１検査、及び該第１検査の後に行われる該主記憶領域が不良であるか否かを判定する第２検査それぞれの結果に基づいた該主記憶領域が不良であるか否かを示す不良ブロック情報を記憶する第１管理領域と、前記主記憶領域ごとに対応し、前記第１検査の結果の不良ブロック情報を記憶する第２管理領域とを備える半導体装置に対して、前記第２検査を再び行う場合、前記第２管理領域に記憶されている不良ブロック情報を前記第１管理領域に書き込む復元過程と、
   前記主記憶領域ごとに前記第１検査の結果に基づいて前記第２検査を行い、該主記憶領域に対応する前記第１管理領域に不良ブロック情報を書き込む検査過程と
   を有することを特徴とする半導体装置の試験方法。
7. 前記第１検査及び前記第２検査の結果に基づいて不良品と判定された前記半導体記憶領域の数が予め定めた基準値以下の場合、前記半導体装置を良品と判定し、不良と判定された前記主記憶領域の数が前記基準値を超える場合、前記半導体装置を不良品と判定し、不良と判定された前記主記憶領域の数が予め定められた再検査条件値を超える場合、前記半導体装置を再び前記第２検査を行う対象と判定する判定過程
   を有することを特徴とする請求項６に記載の半導体装置の試験方法。

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