JP2011199131A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

不揮発性半導体記憶装置及びその製造方法 Download PDF

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Abstract

【課題】寄生容量を抑制した不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】第１方向に沿って交互に積層された複数の電極膜ＷＬと複数の電極間絶縁膜１４とを有する積層構造体ＭＬと、積層構造体ＭＬを第１方向に貫通する半導体ピラーＳＰと、複数の電極膜ＷＬのそれぞれと半導体ピラーＳＰとの間に設けられた電荷蓄積膜４８と、電荷蓄積膜４８と半導体ピラーＳＰとの間に設けられた内側絶縁膜４２と、電極膜ＷＬのそれぞれと電荷蓄積膜４８との間に設けられた外側絶縁膜４３と、を有するメモリ部ＭＵと、メモリ部ＭＵと、第１方向に対して直交する第２方向に沿って併設され、積層構造体ＭＬの第１方向に沿った少なくとも一つの電極膜ＷＬの位置と同じ位置に絶縁部５０と、を有する非メモリ部ＰＲ１０とを備えている。
【選択図】図１

Description

本発明は、不揮発性半導体記憶装置及びその製造方法に関する。
従来のＬＳＩ（Large Scale Integration）は、シリコン基板上の２次元平面内に素子を集積している。半導体記憶装置（メモリ）については、記憶容量を増加させるために一素子の寸法を小さくする(微細化する)必要がある。しかし、近年その微細化も技術的、コスト的に困難なものになってきている。
特許文献１には、一括加工型３次元積層メモリセルが提案されている。この一括加工型３次元積層メモリにおいては、交互に積層された絶縁膜と電極膜とを有する積層体と、積層体を貫通するシリコンピラーと、シリコンピラーと電極膜との間に電荷蓄積層（記憶層）と、が設けられ、これにより、シリコンピラーと各電極膜との交差部にメモリセルが設けられる。
このように、３次元一括加工メモリにおいては、ゲート電極となる電極膜と、絶縁膜と、を積層した多層構造体が用いられている。
ここで、この多層構造体は、メモリセルの領域だけでなく、メモリセルの周辺の領域にも及ぶ。このため、メモリセルの周辺の領域では、多層構造体によるポリシリコンと絶縁膜との間で寄生容量が形成され、場合によっては、動作が不安定になることがある。
特開２００７−３２０２１５号公報
本発明は、動作安定性の高い不揮発性半導体記憶装置及びその製造方法を提供する。
本発明の一態様によれば、第１方向に沿って交互に積層された複数の電極膜と複数の電極間絶縁膜とを有する積層構造体と、前記積層構造体を前記第１方向に貫通する半導体ピラーと、前記複数の電極膜のそれぞれと、前記半導体ピラーと、の間に設けられた記憶層と、前記記憶層と前記半導体ピラーとの間に設けられた内側絶縁膜と、前記複数の電極膜のそれぞれと、前記記憶層と、の間に設けられた外側絶縁膜と、を有するメモリ部と、前記メモリ部と、前記第１方向に対して直交する第２方向に沿って併設され、前記積層構造体の前記第１方向に沿った少なくとも一つの前記電極膜の位置と同じ位置に設けられた絶縁部と、を有する非メモリ部と、を備えたことを特徴とする不揮発性半導体記憶装置が提供される。
また、本発明の他の一態様によれば、第１方向に沿って交互に積層された複数の電極膜と複数の電極間絶縁膜とを有する積層構造体と、前記積層構造体を前記第１方向に貫通する半導体ピラーと、前記複数の電極膜のそれぞれと、前記半導体ピラーと、の間に設けられた記憶層と、前記記憶層と前記半導体ピラーとの間に設けられた内側絶縁膜と、前記複数の電極膜のそれぞれと、前記記憶層と、の間に設けられた外側絶縁膜と、を有するメモリ部と、前記メモリ部と、前記第１方向に対して直交する第２方向に沿って併設され、前記積層構造体の前記第１方向に沿った少なくとも一つの前記電極間絶縁膜の位置と同じ位置に設けられた積層導電部、を有する非メモリ部と、前記メモリ部と前記非メモリ部との間に設けられ、前記複数の電極膜と、前記積層導電部と、を電気的に分離する分離部と、を備えたことを特徴とする不揮発性半導体記憶装置が提供される。
また、本発明の他の一態様によれば、基板の主面上の第１領域と、前記第１領域の内側の第２領域と、において、基板の主面上に、複数の第１導電膜と複数の第１膜とを交互に積層して積層構造体を形成し、前記第１領域と前記第２領域との境界において、前記積層構造体の積層方向に沿って、前記積層構造体の最下段の前記第１導電膜の上面よりも下まで貫通する溝を形成し、前記溝に絶縁材料を埋め込んで前記複数の第１導電膜を支持する支持材を形成し、前記第２領域において、前記複数の第１膜を除去し、前記第２領域において、前記複数の第１導電膜を酸化し、前記第１領域において、前記積層方向に貫通するスルーホールを形成し、前記スルーホールの内壁に、順に外側絶縁膜、記憶層及び内側絶縁膜を形成することを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
本発明によれば、動作安定性の高い不揮発性半導体記憶装置及びその製造方法が提供される。
第１の実施の形態に係る不揮発性半導体記憶装置を説明する模式的断面図である。 第１の実施の形態に係る不揮発性半導体記憶装置の全体構成を例示する模式的断面図である。 第１の実施の形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。 第１の実施の形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。 第１の実施の形態に係る不揮発性半導体記憶装置の電極膜の構成を例示する模式的平面図である。 比較例に係る不揮発性半導体記憶装置を説明する模式的断面図である。 第２の実施の形態に係る不揮発性半導体記憶装置を例示する模式的断面図である。 第３の実施の形態に係る不揮発性半導体記憶装置の製造方法を例示する模式図である。 第３の実施の形態に係る不揮発性半導体記憶装置の製造方法を例示する模式図である。 第３の実施の形態に係る不揮発性半導体記憶装置の製造方法を例示する模式図である。 第３の実施の形態に係る不揮発性半導体記憶装置の製造方法を例示する模式図である。 第３の実施の形態に係る不揮発性半導体記憶装置の製造方法を例示する模式図である。 第３の実施の形態に係る不揮発性半導体記憶装置の製造方法を例示する模式図である。 第３の実施の形態に係る不揮発性半導体記憶装置の製造方法を例示する模式図である。 第３の実施の形態に係る不揮発性半導体記憶装置の製造方法を例示する模式図である。 第３の実施の形態に係る不揮発性半導体記憶装置の製造方法を例示する模式図である。 第３の実施の形態に係る不揮発性半導体記憶装置の製造方法を例示する模式図である。 第４の実施の形態に係る不揮発性半導体記憶装置を例示する模式的断面図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
図１は、第１の実施の形態に係る不揮発性半導体記憶装置を説明する模式的断面図である。
図２は、不揮発性半導体記憶装置の全体構成を例示する模式的断面図である。
図３は、不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
なお、図３においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
図４は、不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。
図５は、不揮発性半導体記憶装置の電極膜の構成を例示する模式的平面図である。
（第１の実施の形態）
図１、図２及び図３に表したように、本実施の形態に係る不揮発性半導体記憶装置１１０は、メモリ部ＭＵと、非メモリ部ＰＲ１０と、を備えている。メモリ部ＭＵは、複数の電極膜ＷＬと複数の電極間絶縁膜１４とが、第１方向に沿って交互に積層された積層構造体ＭＬと、積層構造体ＭＬを貫通する半導体ピラーＳＰと、を有する。
ここで、本願明細書において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、第１方向をＺ軸方向とする。そして、Ｚ軸方向に対して垂直な方向をＹ軸方向（第２方向）とする。そして、Ｚ軸方向とＹ軸方向とに垂直な方向をＸ軸方向（第３方向）とする。
図４に表したように、メモリ部ＭＵは、複数の電極膜ＷＬのそれぞれと、半導体ピラーＳＰと、の間に設けられた電荷蓄積膜（記憶層）４８と、電荷蓄積膜４８と半導体ピラーＳＰとの間に設けられた内側絶縁膜４２と、複数の電極膜ＷＬのそれぞれと、電荷蓄積膜４８と、の間に設けられた外側絶縁膜４３と、をさらに有する。
積層構造体ＭＬの電極膜ＷＬと、半導体ピラーＳＰと、の交差部に、メモリセルＭＣが設けられる。すなわち、電極膜ＷＬと半導体ピラーＳＰとが交差する部分において、電荷蓄積膜４８を有するメモリセルトランジスタが３次元マトリクス状に設けられ、この電荷蓄積膜４８に電荷を蓄積させることにより、各メモリセルトランジスタが、データを記憶するメモリセルＭＣとして機能する。
上記の構成を備えた本実施の形態に係る不揮発性半導体記憶装置１１０は、３次元積層型のフラッシュメモリである。
図１に表したように、非メモリ部ＰＲ１０は、メモリ部ＭＵと、第１方向に対して直交する方向に沿って併設される。非メモリ部ＰＲ１０は、例えば、メモリ部ＭＵに対する周辺領域ＰＲに設けられる。非メモリ部ＰＲ１０は、周辺領域ＰＲに複数設けられていてもよい。
非メモリ部ＰＲ１０は、積層構造体ＭＬの第１方向に沿った位置と同じ位置に設けられた絶縁部５０を有する。
絶縁部５０は、例えば、複数の電極膜ＷＬの第１方向に沿ったそれぞれの位置と同じ位置にそれぞれ設けられた複数の第１絶縁膜５０ａと、複数の電極間絶縁膜１４の第１方向に沿ったそれぞれの位置と同じ位置にそれぞれ設けられた第２絶縁膜５０ｂと、を有する。
すなわち、図２に表したように、不揮発性半導体記憶装置１１０は、メモリ部ＭＵと、周辺領域ＰＲと、を備える。周辺領域ＰＲは、メモリ部ＭＵの周辺に設けられた領域である。周辺領域ＰＲには、非メモリ部ＰＲ１０が含まれる。これらメモリ部ＭＵは、例えば単結晶シリコンからなる半導体基板１１の主面１１ａの上に設けられる。
ここで、不揮発性半導体記憶装置１１０では、第１絶縁膜５０ａと第２絶縁膜５０ｂとが一体になっている場合のほか、互いの境界が把握し易い場合もある。すなわち、後述するように、第１絶縁膜５０ａである絶縁材料が成長して第２絶縁膜５０ｂになる場合には、第１絶縁膜５０ａと第２絶縁膜５０ｂとが一体になる。一方、例えば、第１絶縁膜５０ａを形成した後、別工程（例えば、ＣＶＤ：Chemical Vapor Deposition）によって第２絶縁膜５０ｂを埋め込む場合には、第１絶縁膜５０ａと第２絶縁膜５０ｂとは別体となり、互いの境界が把握し易い。
非メモリ部ＰＲ１０においては、必要に応じて、絶縁部５０を第１方向に貫通するスルーホールＴＨ１が設けられ、スルーホールＴＨ１の内部に貫通導電部５１が設けられている。貫通導電部５１は、例えば、非メモリ部ＰＲ１０の半導体基板１１上に設けられる周辺領域回路ＰＲ１と導通している。貫通導電部５１は、周辺領域回路ＰＲ１に対する信号入出力や電位設定のための配線として利用されることができる。
第１絶縁膜５０ａは、例えば、メモリ部ＭＵから延出する複数の電極膜ＷＬを加熱して形成された熱酸化膜を含む。複数の電極膜ＷＬが、例えばポリシリコンやアモルファスシリコンを含む材料で形成されている場合、加熱によって酸化シリコンになる。非メモリ部ＰＲ１０において、複数の電極膜ＷＬが存在していた位置に形成された酸化シリコン等が第１絶縁膜５０ａになる。加熱の条件によって、電極膜ＷＬは、全てが酸化シリコンになる。また、加熱の条件によって、電極膜ＷＬは、材質の一部を残した状態で酸化シリコンになる場合もある。
また、非メモリ部ＰＲ１０において、複数の電極間絶縁膜１４が存在していた位置に形成された酸化シリコン等が第２絶縁膜５０ｂになる。第２絶縁膜５０ｂは、例えば、熱酸化膜を含む。すなわち、加熱によって電極膜ＷＬが酸化シリコン等になった場合、この酸化シリコン等が成長して、複数の電極膜ＷＬの間に埋め込まれる状態となる。この埋め込まれた酸化シリコン等が、第２絶縁膜５０ｂになる。
また、第２絶縁膜５０ｂは、複数の第１絶縁膜５０ａどうしの間に絶縁材料が埋め込まれることで形成される場合もある。絶縁材料の埋め込みは、例えばＣＶＤが用いられる。このように、非メモリ部ＰＲ１０に絶縁部５０が形成されることで、寄生容量が抑制され、動作安定性の高い不揮発性半導体記憶装置１１０が提供される。
（比較例）
図６は、比較例に係る不揮発性半導体記憶装置１２０の主要部を例示する模式的断面図である。
同図では、メモリ部ＭＵ及びメモリ部ＭＵの周辺に設けられた周辺領域ＰＲの一部である非メモリ部ＰＲ２０を例示している。
先に説明したように、非メモリ部ＰＲ２０は、メモリ部ＭＵから積層構造体ＭＬの複数の電極膜ＷＬが延出する部分である。すなわち、メモリ部ＭＵの製造においては、積層構造体ＭＬを形成した後、半導体ピラーＳＰ等によるメモリストリングを形成する。この際、メモリ部ＭＵの周辺で積層構造体ＭＬが残っている部分が発生する。このメモリ部ＭＵの周辺で積層構造体ＭＬが残った部分が非メモリ部ＰＲ２０になる。非メモリ部ＰＲ２０の半導体基板１１には、周辺領域回路ＰＲ１が設けられている。
ここで、メモリ部ＭＵの積層構造体ＭＬは、主面１１ａに対して垂直な方向に交互に積層された複数の電極膜ＷＬと複数の電極間絶縁膜１４とを有する。電極膜ＷＬには、例えばポリシリコンが用いられる。一方、電極間絶縁膜１４には、例えば酸化シリコンが用いられる。図６に例示する比較例に係る不揮発性半導体記憶装置１２０のように、積層構造体ＭＬが非メモリ部ＰＲ２０にそのまま残っていると、複数の電極膜ＷＬと複数の電極間絶縁膜１４との積層構造で寄生容量が発生する。この寄生容量は、周辺領域回路ＰＲ１の動作に影響を及ぼすことになる。
一方、図１に表したように、第１の実施の形態に係る不揮発性半導体記憶装置１１０では、非メモリ部ＰＲ１０に、少なくとも積層構造体ＭＬの位置に合わせて絶縁部５０が設けられている。つまり、非メモリ部ＰＲ１０では、図６に表した不揮発性半導体記憶装置１２０の非メモリ部ＰＲ２０のような複数の電極膜ＷＬ及び複数の電極間絶縁膜１４の積層構造体ＭＬがない。したがって、非メモリ部ＰＲ１０での寄生容量の発生が抑制される。
非メモリ部ＰＲ１０は、メモリ部ＭＵから積層構造体ＭＬが延出していた領域に設けられている。このため、非メモリ部ＰＲ１０では、もともと延出していた積層構造体ＭＬの全部または一部が、絶縁部５０になっている。これによって、絶縁部５０は、積層構造体ＭＬの第１方向に沿った少なくとも一つの電極膜ＷＬの位置に合わせて絶縁材料が設けられた部分を含むようになる。
例えば、非メモリ部ＰＲ１０において、メモリ部ＭＵから延出していた積層構造体ＭＬでは、電極間絶縁膜１４がいったん除去される。その後、残った電極膜ＷＬを熱酸化膜（例えば、酸化シリコン膜）にして、複数の電極膜ＷＬが存在していた領域の例えば全体を熱酸化膜にする。これにより、非メモリ部ＰＲ１０には、複数の電極膜ＷＬが存在していた位置に第１絶縁膜５０ａが設けられることになる。また、複数の電極膜ＷＬの間にも、電極膜ＷＬから成長した熱酸化膜が埋め込まれる。これが第２絶縁膜５０ｂになる。
ここで、第１絶縁膜５０ａでは、複数の電極膜ＷＬが全て絶縁材料になる場合のほか、複数の電極膜ＷＬの一部が絶縁材料になっていない場合も含まれる。すなわち、電極膜ＷＬを加熱によって酸化膜にする際、電極膜ＷＬの表面に酸化膜が生成されるとともに、電極膜ＷＬ自体も酸化膜になる。これにより、隣り合う電極膜ＷＬの間が酸化膜で埋め込まれる。この際、加熱の条件によって、電極膜ＷＬが全て酸化膜になる場合と、酸化されずに残る場合とがある。絶縁部５０としては、これらいずれの場合も含まれる。
絶縁部５０においては、積層構造体ＭＬが存在していた全領域が絶縁材料になることが、寄生容量を抑制する上で望ましい。しかし、電極膜ＷＬの一部が酸化されずに残っている場合でも、残った電極膜ＷＬの間隔は、もともとの積層構造体ＭＬによる電極膜ＷＬの間隔に比べて広くなる。したがって、寄生容量の抑制効果を十分に発揮できることになる。
これにより、不揮発性半導体記憶装置１１０の動作安定性を高めることができる。
なお、絶縁部５０の絶縁材料には、酸化シリコンのほか、窒化シリコンなども用いられる。絶縁部５０として窒化シリコンを用いる場合には、電極間絶縁膜１４が除去された部分に、ＣＶＤ等によって窒化シリコンを埋め込むようにすればよい。
なお、不揮発性半導体記憶装置１１０の構成の例についてさらに説明する。
メモリ部ＭＵは、複数のメモリセルトランジスタを有するマトリクスメモリセル部ＭＵ１と、マトリクスメモリセル部ＭＵ１の配線を接続する配線接続部ＭＵ２と、を有する。
図４は、マトリクスメモリセル部ＭＵ１の構成を例示している。
すなわち、図４においては、マトリクスメモリセル部ＭＵ１として、図３のＡ−Ａ’断面の一部と、図３のＢ−Ｂ’線断面の一部が例示されている。
図３及び図４に表したように、マトリクスメモリセル部ＭＵ１においては、半導体基板１１の主面１１ａ上に、積層構造体ＭＬが設けられる。積層構造体ＭＬは、主面１１ａに対して垂直な方向に交互に積層された複数の電極膜（電極部）ＷＬと複数の電極間絶縁膜１４とを有する。
積層構造体ＭＬにおける電極膜ＷＬおよび電極間絶縁膜１４の積層方向は、第１方向である。すなわち、電極膜ＷＬおよび電極間絶縁膜１４は、主面１１ａに対して平行に設けられる。電極膜ＷＬは、例えば、消去ブロック単位で分断される。
図４は、マトリクスメモリセル部ＭＵ１の構成を例示しており、例えば図３のＢ−Ｂ’線断面の一部に相当する。
図３及び図４に表したように、不揮発性半導体記憶装置１１０のメモリ部ＭＵは、上記の積層構造体ＭＬと、積層構造体ＭＬを第１方向に貫通する半導体部である半導体ピラーＳＰ（第１半導体ピラーＳＰ１）と、電荷蓄積膜４８と、内側絶縁膜（第１の絶縁膜）４２と、外側絶縁膜（第２の絶縁膜）４３と、配線ＷＲと、を有する。
電荷蓄積膜４８は、電極膜ＷＬのそれぞれと半導体ピラーＳＰとの間に設けられる。内側絶縁膜４２は、電荷蓄積膜４８と半導体ピラーＳＰとの間に設けられる。外側絶縁膜４３は、電極膜ＷＬのそれぞれと電荷蓄積膜４８との間に設けられる。配線ＷＲは、半導体ピラーＳＰの一端と電気的に接続される。
すなわち、積層構造体ＭＬを第１方向に貫通するスルーホールＴＨの内部の壁面に、外側絶縁膜４３、電荷蓄積膜４８および内側絶縁膜４２がこの順番で形成され、その残余の空間に半導体が埋め込まれ、半導体ピラーＳＰが形成される。
したがって、メモリセルＭＣの記憶層４における電極膜ＷＬの位置が記憶領域として機能し、電荷蓄積膜４８の延出方向に沿って複数の記憶領域が設けられることになる。
内側絶縁膜４２は、メモリセルＭＣのメモリセルトランジスタにおけるトンネル絶縁膜として機能する。一方、外側絶縁膜４３は、メモリセルＭＣのメモリセルトランジスタにおけるブロック絶縁膜として機能する。電極間絶縁膜１４は、電極膜ＷＬどうしを絶縁する層間絶縁膜として機能する。
電極膜ＷＬには、任意の導電材料を用いることができ、例えば、不純物が導入されて導電性が付与されたアモルファスシリコンまたはポリシリコンを用いることができ、また、金属および合金なども用いることができる。電極膜ＷＬには所定の電気信号が印加され、電極膜ＷＬは、不揮発性半導体記憶装置１１０のワード線として機能する。
電極間絶縁膜１４および内側絶縁膜４２および外側絶縁膜４３には、例えばシリコン酸化膜を用いることができる。なお、電極間絶縁膜１４、内側絶縁膜４２および外側絶縁膜４３は、単層膜でも良く、また積層膜でも良い。
電荷蓄積膜４８には、例えばシリコン窒化膜を用いることができ、半導体ピラーＳＰと電極膜ＷＬとの間に印加される電界によって、電荷を蓄積または放出し、情報を記憶する部分として機能する。電荷蓄積膜４８は、単層膜でも良く、また積層膜でも良い。
なお、後述するように電極間絶縁膜１４、内側絶縁膜４２、電荷蓄積膜４８および外側絶縁膜４３には、上記に例示した材料に限らず、任意の材料を用いることができる。
また、図２および図３においては、積層構造体ＭＬが電極膜ＷＬを４層有している場合が例示されているが、積層構造体ＭＬにおいて、設けられる電極膜ＷＬの数は任意である。
図２に表したように、本具体例における不揮発性半導体記憶装置１１０では、２本の半導体ピラーＳＰが、接続部ＣＰ（接続部半導体層）によって接続されている。
すなわち、メモリ部ＭＵは、第２半導体ピラーＳＰ２（半導体ピラーＳＰ）と、第１接続部ＣＰ１（接続部ＣＰ）と、をさらに有する。
第２半導体ピラーＳＰ２は、例えば第２方向において第１半導体ピラーＳＰ１（半導体ピラーＳＰ）と隣接し、積層構造体ＭＬを第１方向に貫通する。第１接続部ＣＰ１は、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とを第１方向における同じ側（半導体基板１１の側）で電気的に接続する。第１接続部ＣＰ１は、第２方向に延在して設けられる。第１接続部ＣＰ１には、第１および第２半導体ピラーＳＰ１およびＳＰ２と同じ材料が用いられる。
すなわち、半導体基板１１の主面１１ａの上に、層間絶縁膜１３を介してバックゲートＢＧ（接続部導電層）が設けられる。そして、バックゲートＢＧの第１および第２半導体ピラーＳＰ１およびＳＰ２に対向する部分に溝（後述する溝ＣＴＲ）が設けられ、溝の内部に、外側絶縁膜４３、電荷蓄積膜４８および内側絶縁膜４２が形成され、その残余の空間に半導体からなる接続部ＣＰが埋め込まれる。なお、上記の溝における外側絶縁膜４３、電荷蓄積膜４８、内側絶縁膜４２および接続部ＣＰの形成は、スルーホールＴＨにおける外側絶縁膜４３、電荷蓄積膜４８、内側絶縁膜４２および半導体ピラーＳＰの形成と同時に、一括して行われる。このように、バックゲートＢＧは、接続部ＣＰに対向して設けられる。
これにより、第１および第２半導体ピラーＳＰ１およびＳＰ２と、接続部ＣＰと、によって、Ｕ字形状の半導体ピラーが形成され、これが、Ｕ字形状のＮＡＮＤストリングとなる。
なお、接続部ＣＰは、第１および第２半導体ピラーＳＰ１およびＳＰ２を電気的に接続する機能を有するが、接続部ＣＰを１つのメモリセルとして利用することもでき、これにより、記憶ビットを増やすこともできる。以下では、接続部ＣＰは、第１および第２半導体ピラーＳＰ１およびＳＰ２を電気的に接続し、記憶部として用いられない場合として説明する。この場合、接続部ＣＰに対向する電荷蓄積膜４８は記憶部として機能させないが、説明を簡単にするために、接続部ＣＰに対向する電荷蓄積膜４８の部分も「記憶層」という名称を用いる。
図２および図３に表したように、第１半導体ピラーＳＰ１の第１接続部ＣＰ１とは反対の端は、ビット線ＢＬ（第２配線Ｗ２）に接続され、第２半導体ピラーＳＰ２の第１接続部ＣＰ１とは反対の端は、ソース線ＳＬ（第１配線Ｗ１）に接続されている。なお、半導体ピラーＳＰとビット線ＢＬとはビアＶ１およびビアＶ２により接続される。なお、配線ＷＲは、第１配線Ｗ１と第２配線Ｗ２とを含む。
本具体例では、ビット線ＢＬは、第２方向に延在し、ソース線ＳＬは、第３方向に延在する。
そして、積層構造体ＭＬとビット線ＢＬとの間において、第１半導体ピラーＳＰ１に対向して、ドレイン側選択ゲート電極ＳＧＤ（第１選択ゲート電極ＳＧ１すなわち選択ゲート電極ＳＧ）が設けられ、第２半導体ピラーＳＰ２に対向して、ソース側選択ゲート電極ＳＧＳ（第２選択ゲート電極ＳＧ２すなわち選択ゲート電極ＳＧ）が設けられる。これにより、任意の半導体ピラーＳＰの任意のメモリセルＭＣに所望のデータを書き込み、また読み出すことができる。
選択ゲート電極ＳＧには、任意の導電材料を用いることができ、例えばポリシリコンまたはアモルファスシリコンを用いることができる。本具体例では選択ゲート電極ＳＧは、第２方向に分断され、第３方向に沿って延在する帯状の形状を有している。
なお、図２に表したように、積層構造体ＭＬの最上部（半導体基板１１から最も遠い側）には、層間絶縁膜１５が設けられている。そして、積層構造体ＭＬの上に層間絶縁膜１６が設けられ、その上に選択ゲート電極ＳＧが設けられ、選択ゲート電極ＳＧどうしの間には層間絶縁膜１７が設けられている。そして、選択ゲート電極ＳＧに貫通ホールが設けられ、その内側面に選択ゲートトランジスタの選択ゲート絶縁膜ＳＧＩが設けられ、その内側に半導体が埋め込まれている。この半導体は、半導体ピラーＳＰと繋がっている。すなわち、メモリ部ＭＵは、第１方向において積層構造体ＭＬに積層され、配線ＷＲ（ソース線ＳＬおよびビット線ＢＬの少なくともいずれか）の側で半導体ピラーＳＰに貫通された選択ゲート電極ＳＧをさらに有している。
そして、層間絶縁膜１７の上に層間絶縁膜１８が設けられ、その上に、ソース線ＳＬとビア２２（ビアＶ１、Ｖ２）が設けられ、ソース線ＳＬの周りには層間絶縁膜１９が設けられている。そして、ソース線ＳＬの上に層間絶縁膜２３が設けられ、その上にビット線ＢＬが設けられている。ビット線ＢＬは、第２方向に沿った帯状の形状を有している。
なお、層間絶縁膜１５、１６、１７、１８、１９及び２３、並びに、選択ゲート絶縁膜ＳＧＩには、例えば酸化シリコンを用いることができる。
なお、ここで、不揮発性半導体記憶装置１１０において複数設けられる半導体ピラーに関し、半導体ピラーの全体または任意の半導体ピラーを指す場合には、「半導体ピラーＳＰ」と言い、半導体ピラーどうしの関係を説明する際などにおいて、特定の半導体ピラーを指す場合に、「第ｎ半導体ピラーＳＰｎ」（ｎは１以上の任意の整数）と言うことにする。
図５に表したように、電極膜ＷＬにおいては、０以上の整数であるｍにおいて、ｎが（４ｍ＋１）および（４ｍ＋４）である半導体ピラーＳＰ（４ｍ＋１）およびＳＰ（４ｍ＋４）に対応する電極膜が共通に接続され電極膜ＷＬＡとなり、ｎが（４ｍ＋２）および（４ｍ＋３）である半導体ピラーＳＰ（４ｍ＋２）および（４ｍ＋３）に対応する電極膜が共通に接続され電極膜ＷＬＢとなる。すなわち、電極膜ＷＬは、第３方向に対向して櫛歯状に互いに組み合わされた電極膜ＷＬＡおよび電極膜ＷＬＢの形状を有している。
図４および図５に表したように、電極膜ＷＬは、絶縁層ＩＬによって分断され、電極膜ＷＬは、第１領域（電極膜ＷＬＡ）および第２領域（電極膜ＷＬＢ）に分かれている。
そして、図２に例示した配線接続部ＭＵ２のように、第３方向における一方の端において、電極膜ＷＬＢは、ビアプラグ３１によってワード配線３２に接続され、例えば半導体基板１１に設けられる駆動回路と電気的に接続される。そして、同様に、第３方向における他方の端において、電極膜ＷＬＡは、ビアプラグによってワード配線に接続され、駆動回路と電気的に接続される。すなわち、第１方向に積層された各電極膜ＷＬ（電極膜ＷＬＡおよび電極膜ＷＬＢ）の第３方向における長さが階段状に変化させられ、第３方向の一方の端では電極膜ＷＬＡによって駆動回路との電気的接続が行われ、第３方向の他方の端では、電極膜ＷＬＢによって駆動回路との電気的接続が行われる。
そして、図３に表したように、メモリ部ＭＵは、第３半導体ピラーＳＰ３（半導体ピラーＳＰ）と、第４半導体ピラーＳＰ４（半導体ピラーＳＰ）と、第２接続部ＣＰ２（接続部ＣＰ）と、をさらに有することができる。
第３半導体ピラーＳＰ３は、第２方向において、第２半導体ピラーＳＰ１の第１半導体ピラーＳＰ１とは反対の側で第２半導体ピラーＳＰ２と隣接し、積層構造体ＭＬを第１方向に貫通する。第４半導体ピラーＳＰ４は、第２方向において、第３半導体ピラーＳＰ３の第２半導体ピラーＳＰ２とは反対の側で第３半導体ピラーＳＰ３と隣接し、積層構造体ＭＬを第１方向に貫通する。
第２接続部ＣＰ２は、第３半導体ピラーＳＰ３と第４半導体ピラーＳＰ４とを第１方向における同じ側（第１接続部ＣＰ１と同じ側）で電気的に接続する。第２接続部ＣＰ２は、第２方向に延在して設けられ、バックゲートＢＧに対向している。
電荷蓄積膜４８は、電極膜ＷＬのそれぞれと第３および第４半導体ピラーＳＰ３およびＳＰ４との間、並びに、バックゲートＢＧと第２接続部ＣＰ２との間、にも設けられる。内側絶縁膜４２は、第３および第４半導体ピラーＳＰ３およびＳＰ４と電荷蓄積膜４８との間、並びに、電荷蓄積膜４８と第２接続部ＣＰ２との間、にも設けられる。外側絶縁膜４３は、電極膜ＷＬのそれぞれと電荷蓄積膜４８との間、並びに、電荷蓄積膜４８とバックゲートＢＧとの間、にも設けられる。
そして、ソース線ＳＬは、第３半導体ピラーＳＰ３の第２接続部ＣＰ２とは反対の側の第３端部と接続される。そして、ビット線ＢＬは、第４半導体ピラーＳＰ４の第２接続部ＣＰ２とは反対の側の第４端部と接続される。
そして、第３半導体ピラーＳＰ３に対向して、ソース側選択ゲート電極ＳＧＳ（第３選択ゲート電極ＳＧ３、すなわち選択ゲート電極ＳＧ）が設けられ、第４半導体ピラーＳＰ４に対向して、ドレイン側選択ゲート電極ＳＧＤ（第４選択ゲート電極ＳＧ４、すなわち選択ゲート電極ＳＧ）が設けられる。
（第２の実施の形態）
図７は、第２の実施の形態に係る不揮発性半導体記憶装置１３０の主要部を例示する模式的断面図である。
不揮発性半導体記憶装置１３０では、非メモリ部ＰＲ１０は、絶縁部５０をＺ軸方向に貫通する貫通導電部５１と、貫通導電部５１とスルーホールＴＨ１の内壁との間に設けられた絶縁膜５２と、を有している。
ここで、絶縁部５０は、もともとの積層構造体ＭＬの電極膜ＷＬが絶縁材料になった第１絶縁膜５０ａを含んでいる。絶縁部５０では、電極膜ＷＬが絶縁材料になり、第１絶縁膜５０ａになる際、隣り合う電極膜ＷＬの間に隙間が生じる場合がある。このような隙間が生じている絶縁部５０にスルーホールＴＨ１を設け、貫通導電部５１を埋め込むと、その隙間に貫通導電部５１の材料が浸透する可能性が考えられる。そこで、スルーホールＴＨ１の内壁に絶縁膜５２を設け、前記の隙間がスルーホールＴＨ１に露出しないようにする。貫通導電部５１は、絶縁膜５２を介してスルーホールＴＨ１内に埋め込まれている。絶縁膜５２は、貫通導電部５１の材料が、前記の隙間に浸透しないよう防ぐ役目を果たしている。
絶縁膜５２には、例えば酸化シリコンや窒化シリコンの任意の絶縁材料が用いられる。 これにより、動作安定性の高い不揮発性半導体記憶装置が安定して製造できる。
（第３の実施の形態）
第３の実施の形態は、不揮発性半導体記憶装置１１０の製造方法である。
この不揮発性半導体記憶装置の製造方法においては、基板（例えば、半導体基板１１）の主面１１ａ上の第１領域と、第１領域の内側の第２領域と、において、半導体基板１１の主面１１ａ上に、複数の第１導電膜（電極膜ＷＬ）と複数の第１膜とを交互に積層して積層構造体ＭＬを形成し、第１領域と第２領域との境界において、積層構造体ＭＬの積層方向（第１方向）に沿って、積層構造体ＭＬの少なくとも最下段の第１導電膜の上面よりも下まで貫通する溝を形成し、溝に複数の第１導電膜を支持する支持材を埋め込み、第２領域において、複数の第１膜を除去し、第２領域において、複数の第１導電膜を酸化し、第１領域において、積層構造体ＭＬを第１方向に貫通したスルーホールＴＨを形成し、スルーホールＴＨの内壁に、順に外側絶縁膜４３、電荷蓄積膜４８及び内側絶縁膜４２を形成する。
ここで、メモリ部ＭＵになる領域が第１領域であり、非メモリ部ＰＲ１０になる領域が第２領域である。
以下、図面に基づいて、具体的な製造方法を説明する。
図８〜図１７は、第３の実施の形態に係る不揮発性半導体記憶装置の製造方法を例示する模式図である。
先ず、図８に表したように、例えばシリコンの半導体基板１１上に、層間絶縁膜１３となるシリコン酸化膜を例えば厚さ１００ｎｍで堆積させ、さらに、バックゲートＢＧとなる導電膜ＢＧｆを例えば２００ｎｍで堆積させる。導電膜ＢＧｆには、例えばＡｓドープのアモルファスシリコン、または、Ｐドープのアモルファスシリコン等を用いることができる。その後、導電膜ＢＧｆに、リソグラフィ及びＲＩＥ（Reactive Ion Etching）を用いて、半導体接続部ＣＰが形成される溝パターンＣＰｐを形成し、溝パターンＣＰｐ中に、シリコン窒化膜からなる犠牲層Ｓｆを埋め込む。
一方、メモリ部ＭＵの周辺に配置される非メモリ部ＰＲ１０では、必要に応じて、半導体基板１１上に、層間絶縁膜１３を介してトランジスタ等の周辺領域回路ＰＲ１を形成する。本製造方法では、周辺領域回路ＰＲ１を形成するものとする。
その後、導電膜ＢＧｆ、犠牲層Ｓｆ及び周辺領域回路ＰＲ１の上に、第１膜である電極間絶縁膜１４及び電極膜ＷＬを、交互に所望の繰り返しの数で堆積させ、その上に層間絶縁膜１５を堆積させる。導電膜ＢＧｆには、例えばＡｓドープのアモルファスシリコン、または、Ｐドープのアモルファスシリコン等を用いることができる。これにより積層構造体ＭＬが形成される。積層構造体ＭＬが形成された半導体基板１１上においては、メモリ部ＭＵになる領域が第１領域であり、非メモリ部ＰＲ１０になる領域が第２領域である。なお、ここでは、層間絶縁膜１５は積層構造体ＭＬに含まれるものとする。
つぎに、図９に表したように、メモリ部ＭＵと非メモリ部ＰＲ１０との境界において、溝ＳＴを形成する。溝ＳＴは、リソグラフィ及びＲＩＥによって設けられる。溝ＳＴは、積層構造体ＭＬの最下段の電極膜ＷＬ１の上面より下まで彫り込まれる。また、溝ＳＴは、非メモリ部ＰＲ１０において、第１方向（Ｚ軸方向）とは垂直な方向（Ｘ−Ｙ軸方向）に沿って囲むよう形成される。
図１０は、積層構造体ＭＬのＸ−Ｙ軸方向に沿った模式的平面図である。
同図では、積層構造体ＭＬにおける非メモリ部ＰＲ１０において、Ｘ−Ｙ軸方向に沿って囲むよう溝ＳＴが設けられた状態を例示している。溝ＳＴは、非メモリ部ＰＲ１０の全部または一部を囲むように形成される。なお、同図では、Ｘ−Ｙ軸方向に沿って矩形に囲む溝ＳＴが設けられた例を示しているが、矩形以外であってもよい。
つぎに、図１１に表したように、溝ＳＴに絶縁材料を埋め込んで、複数の電極膜ＷＬを支える支持部ＳＴｍを形成する。ここで、支持部ＳＴｍは、後述する工程で電極間絶縁膜１４をエッチングする際に、エッチングされない材料を用いる。支持部ＳＴｍには、例えば窒化シリコンが用いられる。
なお、電極膜ＷＬとして、Ｂ（ボロン）がドープされたポリシリコンが用いられ、電極間絶縁膜１４として、アンドープのポリシリコンが用いられている場合には、溝ＳＴに埋め込まれる支持部ＳＴｍとして、例えば酸化シリコンが用いられる。
つぎに、図１２に表したように、溝ＳＴで囲まれた領域内に、スルーホールＴＨ２を形成する。スルーホールＴＨ２は、溝ＳＴと同じ深さまで形成される。スルーホールＴＨ２は、リソグラフィ及びＲＩＥによって設けられる。図１２に例示されるスルーホールＴＨ２は、積層構造体ＭＬの最下段の電極膜ＷＬ１の上面まで彫り込まれている。
図１３は、積層構造体ＭＬのＸ−Ｙ軸方向に沿った模式的平面図である。
同図では、積層構造体ＭＬにおける非メモリ部ＰＲ１０において、溝ＳＴで囲まれた領域内にスルーホールＴＨ２が形成された状態を例示している。スルーホールＴＨ２は、溝ＳＴで囲まれた領域内で、例えば複数個、形成されている。同図では、３×３の合計９個のスルーホールＴＨ２が形成されている。スルーホールＴＨ２には、同図に示すような丸形の孔のほか、矩形の孔、多角形の孔、長円形の孔、楕円形の孔など、適宜の形状が用いられる。
つぎに、図１４に表したように、非メモリ部ＰＲ１０における積層構造体ＭＬの電極間絶縁膜１４を除去する。例えば、スルーホールＴＨ２から電極間絶縁膜１４をエッチングするエッチング液を流し込み、溝ＳＴで囲まれた領域内の電極間絶縁膜１４をエッチングにより除去する。電極間絶縁膜１４として酸化シリコンが用いられている場合、エッチング液には、例えば希フッ酸が用いられる。このエッチングでは、電極間絶縁膜１４のみがエッチングされ、溝ＳＴに埋め込まれた支持部ＳＴｍはエッチングされない。
また、電極膜ＷＬとして、Ｂ（ボロン）がドープされたポリシリコンが用いられ、電極間絶縁膜１４として、アンドープのポリシリコンが用いられ、溝ＳＴに埋め込まれた支持部ＳＴｍとして、酸化シリコンが用いられた場合、例えばトリメチル-２ヒドロキシエチルアンモニウムハイドロオキサイドといったアルカリ系のエッチング液を用いて電極間絶縁膜１４を除去すればよい。これにより、支持部ＳＴｍはエッチングされず、アンドープのポリシリコンによる電極間絶縁膜１４のみがエッチングされる。
電極間絶縁膜１４が除去されると、複数の電極膜ＷＬの間には空間が形成される。この際、エッチングされずに残った溝ＳＴ内の支持部ＳＴｍが支柱の役目を果たし、複数の電極膜ＷＬの倒れや潰れを防いでいる。
つぎに、図１５に表したように、電極間絶縁膜１４が除去された後の電極膜ＷＬに、加熱処理を施し、熱酸化膜を形成する。これにより、絶縁部５０を形成する。
ここで、電極膜ＷＬがポリシリコンやアモルファスシリコンの場合には、この熱処理によって酸化シリコン膜５５が形成される。すなわち、電極膜ＷＬは、熱処理によって酸化シリコン膜５５になる。また、酸化シリコン膜５５は、電極膜ＷＬの表面にも成長する。
図１６は、酸化シリコン膜５５の形成について説明する模式的断面図である。
すなわち、同図（ａ）は、酸化シリコン膜５５の形成途中の状態を例示し、同図（ｂ）は、電極膜ＷＬの間が酸化シリコン膜５５によって埋め込まれた状態を例示している。
例えば、ポリシリコンやアモルファスシリコンが用いられた電極膜ＷＬでは、熱処理によって電極膜ＷＬの表面に酸化シリコン膜５５が形成される。酸化シリコン膜５５は、電極膜ＷＬの材料と酸素とが結合することで形成される。したがって、図１６（ａ）に表したように、酸化シリコン膜５５は、電極膜ＷＬの酸化によって形成されるとともに、電極膜ＷＬの表面から外方を成長していく。
そして、酸化シリコン膜５５の成長が進むと、図１６（ｂ）に表したように、隣接する電極膜ＷＬの間に酸化シリコン膜５５が埋め込まれる状態となる。熱処理の条件によっては、電極膜ＷＬの全てが酸化シリコン膜５５になり、非メモリ部ＰＲ１０における、積層構造体ＭＬの第１方向に沿った少なくとも一つの電極膜ＷＬの位置と同じ位置に、酸化シリコン膜５５で埋め込まれた絶縁部５０が形成される。なお、絶縁部５０は、熱処理で形成された酸化シリコン膜５５のほか、これと一体となった層間絶縁膜１３を含む場合もある。
つぎに、図１７に表したように、積層構造体ＭＬにおけるメモリ部ＭＵに、メモリストリングを形成する。すなわち、積層構造体ＭＬにおけるメモリ部ＭＵに、フォトリソグラフィ及びＲＩＥによってスルーホールＴＨを形成する。スルーホールＴＨは、半導体接続部ＣＰの溝パターンＣＰｐに埋め込まれた犠牲層Ｓｆの位置まで達するよう形成される。その後、スルーホールＴＨから犠牲層Ｓｆをエッチングし、スルーホールＴＨ及び溝パターンＣＰｐを連通させる。そして、スルーホールＴＨ及び溝パターンＣＰｐの内壁から順に外側絶縁膜４３、電荷蓄積膜４８及び内側絶縁膜４２を形成し、半導体ピラーＳＰを埋め込む。これにより、メモリストリングが形成される。
また、積層構造体ＭＬにおける非メモリ部ＰＲ１０には、必要に応じてスルーホールＴＨ１を形成し、スルーホールＴＨ１に貫通導電部５１を形成する。これにより、非メモリ部ＰＲ１０の半導体基板１１上に設けられた周辺領域回路ＰＲ１との導通を得る。
これにより、不揮発性半導体記憶装置１１０が作製される。
このようにして作製された不揮発性半導体記憶装置１１０では、非メモリ部ＰＲ１０に絶縁部５０が設けられ、不揮発性半導体記憶装置１２０のような積層構造体ＭＬは存在しない。したがって、不揮発性半導体記憶装置１１０では、非メモリ部ＰＲ１０において、積層構造体ＭＬによる寄生容量の発生が抑制される。
（第４の実施の形態）
図１８は、第４の実施の形態に係る不揮発性半導体記憶装置１４０を例示する模式的断面図である。
すなわち、不揮発性半導体記憶装置１４０は、非メモリ部ＰＲ１０において、積層構造体ＭＬの第１方向に沿った少なくとも一つの電極間絶縁膜１４の位置と同じ位置に設けられた積層導電部５４と、メモリ部ＭＵと非メモリ部ＰＲ１０との間に設けられ、複数の電極膜ＷＬと積層導電部５４と電気的に分離する分離部５３と、を有している。
分離部５３は、メモリ部ＭＵと非メモリ部ＰＲ１０との間において、積層構造体ＭＬの最下段の電極膜ＷＬ１の位置まで達するよう設けられている。分離部５３には、例えば酸化シリコンや窒化シリコンといった絶縁材料が用いられる。分離部５３は、メモリ部ＭＵと非メモリ部ＰＲ１０との間で、複数の電極膜ＷＬを電気的に分離する役目を果たしている。したがって、分離部５３は、溝ＳＴのように、Ｘ−Ｙ軸方向に沿って囲むよう形成されていることが望ましい。
層間導電部５４は、複数の電極膜ＷＬの第１方向に沿ったそれぞれの位置と同じ位置にそれぞれ設けられた複数の第１導体膜５４ａと、複数の電極間絶縁膜１４の第１方向に沿ったそれぞれの位置と同じ位置にそれぞれ設けられた第２導体膜５４ｂと、を有する。例えば、層間導電部５４には、ポリシリコンやアモルファスシリコンによる導電性の材料が用いられている。不揮発性半導体記憶装置１４０では、非メモリ部ＰＲ１０に層間導電部５４が設けられたことで、比較例に係る不揮発性半導体記憶装置１２０に比べて、寄生容量の発生が抑制される。
ここで、不揮発性半導体記憶装置１４０において、非メモリ部ＰＲ１０に周辺領域回路ＰＲ１と導通を得る貫通導電部５１を設けるには、層間導電部５４と貫通導電部５１との間に絶縁性の絶縁膜５２を設けるようにする。これにより、層間導電部５４及び貫通導電部５１が短絡することを防止する。
不揮発性半導体記憶装置１４０の作製は、次のようになる。
すなわち、図９に表した工程において、溝ＳＴを積層構造体ＭＬの最下段の電極膜ＷＬまで達するよう形成する。その後、この溝ＳＴに、絶縁材料を埋め込む。この溝ＳＴに埋め込まれた絶縁材料が、分離部５３になる。
分離部５３が設けられると、非メモリ部ＰＲ１０では、メモリ部ＭＵの複数の電極膜ＷＬとの間の電気的導通が遮られる。非メモリ部ＰＲ１０において、この分離部５３により電極膜ＷＬと電気的導通が遮られた部分が、第１導電膜５４ａになる。
この状態で、図１２に表したスルーホールＴＨ２を形成し、エッチング液によって電極間絶縁膜１４を除去する。
その後、スルーホールＴＨ２及び空間となった複数の第１導電膜５４ａの間を、例えばポリシリコンやアモルファスシリコンの導電性材料で埋め込む。これにより、複数の第１導電膜５４ａの間に第２導電膜５４ｂが形成される。すなわち、非メモリ部ＰＲ１０において、分離部５３によりメモリ部ＭＵとの間で電気的に分離された積層導電部５４が設けられる。これにより不揮発性半導体記憶装置１４０が作製される。
なお、上記説明した実施の形態では、主として２つの半導体ピラーを接続部によって接続したＵ字形状のＮＡＮＤストリングを備える不揮発性半導体記憶装置を例としたが、接続部を備えず、各半導体ピラーが独立しているＩ字形状のＮＡＮＤストリングを備える不揮発性半導体記憶装置であっても適用可能である。
また、本実施の形態に係る不揮発性半導体記憶装置において、電極間絶縁膜１４、内側絶縁膜４２および外側絶縁膜４３には、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ハフニア、ハフニウム・アルミネート、窒化ハフニア、窒化ハフニウム・アルミネート、ハフニウム・シリケート、窒化ハフニウム・シリケート、酸化ランタンおよびランタン・アルミネートよりなる群から選択されたいずれかの単層膜、または、前記群から選択された複数からなる積層膜を用いることができる。
また、電荷蓄積膜４８には、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ハフニア、ハフニウム・アルミネート、窒化ハフニア、窒化ハフニウム・アルミネート、ハフニウム・シリケート、窒化ハフニウム・シリケート、酸化ランタンおよびランタン・アルミネートよりなる群から選択されたいずれかの単層膜、または、前記群から選択された複数からなる積層膜を用いることができる。
なお、本願明細書において、「垂直」および「平行」は、厳密な垂直および厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直および実質的に平行であれは良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置を構成する半導体基板、電極膜、絶縁膜、絶縁層、積層構造体、記憶層、電荷蓄積膜、半導体ピラー、ワード線、ビット線、ソース線、配線、メモリセルトランジスタ、選択ゲートトランジスタ等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した不揮発性半導体記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
１１…半導体基板、 １１ａ…主面、 １３…層間絶縁膜、 １４…電極間絶縁膜、 １５…層間絶縁膜、 ２２…ビア、 ２３…層間絶縁膜、 ３１…ビアプラグ、 ４２…内側絶縁膜、 ４３…外側絶縁膜、 ４８…電荷蓄積膜、 ５０…絶縁部、 ５０ａ…第１絶縁膜、 ５０ｂ…第２絶縁膜、 ５１…貫通導電部、 ５２…保護膜、 ５３…分離部、 ５４…層間導電部、 ５４ａ…第１導電膜、 ５４ｂ…第２導電膜、 ５５…酸化シリコン膜、 １１０，１２０，１３０，１４０…不揮発性半導体記憶装置、 ＢＧ…バックゲート、 ＣＰ…半導体接続部、 ＣＰｐ…溝パターン ＣＴＲ…溝 ＩＬ…絶縁層 ＭＣ…メモリセル ＭＬ…積層構造体、 ＭＵ…メモリ部、 ＭＵ１…マトリクスメモリセル部 ＭＵ２…配線接続部 ＰＲ…周辺領域、 ＰＲ１…周辺領域回路、 ＰＲ１０，ＰＲ２０…非メモリ部、 ＳＧ，ＳＧ１，ＳＧ２，ＳＧ３，ＳＧ４…選択ゲート電極、 ＳＧＤ…ドレイン側選択ゲート電極、 ＳＧＩ…選択ゲート絶縁膜、 ＳＧＳ…ソース側選択ゲート電極、 ＳＬ…ソース線、 ＳＰ…半導体ピラー、 ＳＴ…溝、 ＳＴｍ…支持部 Ｓｆ…犠牲層 ＴＨ，ＴＨ１，ＴＨ２…スルーホール、 ＷＬ，ＷＬ１，ＷＬＡ，ＷＬＢ…電極膜、 ＷＲ…配線

Claims (7)

  1. 第１方向に沿って交互に積層された複数の電極膜と複数の電極間絶縁膜とを有する積層構造体と、
    前記積層構造体を前記第１方向に貫通する半導体ピラーと、
    前記複数の電極膜のそれぞれと、前記半導体ピラーと、の間に設けられた記憶層と、
    前記記憶層と前記半導体ピラーとの間に設けられた内側絶縁膜と、
    前記複数の電極膜のそれぞれと、前記記憶層と、の間に設けられた外側絶縁膜と、
    を有するメモリ部と、
    前記メモリ部と、前記第１方向に対して直交する第２方向に沿って併設され、
    前記積層構造体の前記第１方向に沿った少なくとも一つの前記電極膜の位置と同じ位置に設けられた絶縁部と、を有する非メモリ部と、
    を備えたことを特徴とする不揮発性半導体記憶装置。
  2. 前記絶縁部は、前記複数の電極膜に用いられる材料と同じ材料を含む導電層を加熱して形成された熱酸化膜を含むことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記絶縁部は、前記複数の電極膜の前記第１方向に沿ったそれぞれの位置と同じ位置にそれぞれ設けられた複数の第１絶縁膜と、前記複数の電極間絶縁膜の前記第１方向に沿ったそれぞれの位置と同じ位置にそれぞれ設けられた複数の第２絶縁膜と、を有することを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
  4. 前記複数の第１絶縁膜のそれぞれは、前記複数の電極膜に用いられる材料と同じ材料を含む導電層を加熱して形成された熱酸化膜を含むことを特徴とする請求項３記載の不揮発性半導体記憶装置。
  5. 前記非メモリ部は、
    前記第１方向に沿って前記絶縁部を貫通する貫通導電部と、
    前記絶縁部と、前記貫通導電部と、の間に設けられた第３絶縁膜と、
    をさらに有することを特徴とする請求項１〜４のいずれか１つに記載の不揮発性半導体記憶装置。
  6. 第１方向に沿って交互に積層された複数の電極膜と複数の電極間絶縁膜とを有する積層構造体と、
    前記積層構造体を前記第１方向に貫通する半導体ピラーと、
    前記複数の電極膜のそれぞれと、前記半導体ピラーと、の間に設けられた記憶層と、
    前記記憶層と前記半導体ピラーとの間に設けられた内側絶縁膜と、
    前記複数の電極膜のそれぞれと、前記記憶層と、の間に設けられた外側絶縁膜と、
    を有するメモリ部と、
    前記メモリ部と、前記第１方向に対して直交する第２方向に沿って併設され、前記積層構造体の前記第１方向に沿った少なくとも一つの前記電極間絶縁膜の位置と同じ位置に設けられた積層導電部、を有する非メモリ部と、
    前記メモリ部と前記非メモリ部との間に設けられ、前記複数の電極膜と、前記積層導電部と、を電気的に分離する分離部と、
    を備えたことを特徴とする不揮発性半導体記憶装置。
  7. 基板の主面上の第１領域と、前記第１領域の内側の第２領域と、において、基板の主面上に、複数の第１導電膜と複数の第１膜とを交互に積層して積層構造体を形成し、
    前記第１領域と前記第２領域との境界において、前記積層構造体の積層方向に沿って、前記積層構造体の最下段の前記第１導電膜の上面よりも下まで貫通する溝を形成し、前記溝に絶縁材料を埋め込んで前記複数の第１導電膜を支持する支持部を形成し、
    前記第２領域において、前記複数の第１膜を除去し、
    前記第２領域において、前記複数の第１導電膜を酸化し、
    前記第１領域において、前記積層方向に貫通するスルーホールを形成し、前記スルーホールの内壁に、順に外側絶縁膜、記憶層及び内側絶縁膜を形成することを特徴とする不揮発性半導体記憶装置の製造方法。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013187338A (ja) * 2012-03-07 2013-09-19 Toshiba Corp 半導体装置及びその製造方法
KR20140008704A (ko) * 2012-07-11 2014-01-22 삼성전자주식회사 반도체 소자 및 그 제조 방법
JP2014045128A (ja) * 2012-08-28 2014-03-13 Toshiba Corp 半導体記憶装置及びその製造方法
JP2014053585A (ja) * 2012-09-05 2014-03-20 Toshiba Corp 不揮発性半導体記憶装置の製造方法
JP2015056452A (ja) * 2013-09-10 2015-03-23 株式会社東芝 半導体記憶装置及びその製造方法
CN104779253A (zh) * 2014-01-10 2015-07-15 株式会社东芝 半导体存储装置及其制造方法
KR20170083187A (ko) * 2016-01-07 2017-07-18 삼성전자주식회사 반도체 메모리 소자
CN112864165A (zh) * 2019-11-12 2021-05-28 三星电子株式会社 包括电容器的半导体存储器装置

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5394270B2 (ja) * 2010-01-25 2014-01-22 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2014027181A (ja) * 2012-07-27 2014-02-06 Toshiba Corp 半導体装置及びその製造方法
KR20140062636A (ko) 2012-11-14 2014-05-26 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9425205B2 (en) * 2014-09-12 2016-08-23 Kabushiki Kaisha Toshiba Semiconductor memory device
JP6203152B2 (ja) * 2014-09-12 2017-09-27 東芝メモリ株式会社 半導体記憶装置の製造方法
US9478561B2 (en) 2015-01-30 2016-10-25 Samsung Electronics Co., Ltd. Semiconductor memory device and method of fabricating the same
TWI549227B (zh) * 2015-05-20 2016-09-11 旺宏電子股份有限公司 記憶元件及其製造方法
US9324789B1 (en) * 2015-05-27 2016-04-26 Macronix International Co., Ltd. Memory device and method for fabricating the same
KR102485088B1 (ko) 2015-11-10 2023-01-05 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US9728548B2 (en) 2015-11-16 2017-08-08 Micron Technology, Inc. Vertical memory blocks and related devices and methods
US10373904B2 (en) 2017-08-28 2019-08-06 Micron Technology, Inc. Semiconductor devices including capacitors, related electronic systems, and related methods
US10854627B1 (en) * 2018-06-29 2020-12-01 Sandisk Technologies Llc Three-dimensional memory device containing a capped insulating source line core and method of making the same
JP7089967B2 (ja) * 2018-07-17 2022-06-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10847526B1 (en) 2019-07-26 2020-11-24 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices and electronic systems
US11437318B2 (en) 2020-06-12 2022-09-06 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices and electronic systems

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008072051A (ja) * 2006-09-15 2008-03-27 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2009117843A (ja) * 2007-11-08 2009-05-28 Samsung Electronics Co Ltd 垂直型半導体素子及びその製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5016832B2 (ja) * 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2007317874A (ja) * 2006-05-25 2007-12-06 Toshiba Corp 不揮発性半導体記憶装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008072051A (ja) * 2006-09-15 2008-03-27 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2009117843A (ja) * 2007-11-08 2009-05-28 Samsung Electronics Co Ltd 垂直型半導体素子及びその製造方法

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8749078B2 (en) 2012-03-07 2014-06-10 Kabushiki Kaisha Toshiba Semiconductor device
JP2013187338A (ja) * 2012-03-07 2013-09-19 Toshiba Corp 半導体装置及びその製造方法
US9698155B2 (en) 2012-07-11 2017-07-04 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same
KR101989514B1 (ko) 2012-07-11 2019-06-14 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8946665B2 (en) 2012-07-11 2015-02-03 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same
US10903227B2 (en) 2012-07-11 2021-01-26 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same
KR20140008704A (ko) * 2012-07-11 2014-01-22 삼성전자주식회사 반도체 소자 및 그 제조 방법
JP2014045128A (ja) * 2012-08-28 2014-03-13 Toshiba Corp 半導体記憶装置及びその製造方法
JP2014053585A (ja) * 2012-09-05 2014-03-20 Toshiba Corp 不揮発性半導体記憶装置の製造方法
JP2015056452A (ja) * 2013-09-10 2015-03-23 株式会社東芝 半導体記憶装置及びその製造方法
CN104779253B (zh) * 2014-01-10 2018-05-29 东芝存储器株式会社 半导体存储装置及其制造方法
US10242992B2 (en) 2014-01-10 2019-03-26 Toshiba Memory Corporation Semiconductor memory device
US10763272B2 (en) 2014-01-10 2020-09-01 Toshiba Memory Corporation Semiconductor memory device
CN104779253A (zh) * 2014-01-10 2015-07-15 株式会社东芝 半导体存储装置及其制造方法
US11374015B2 (en) 2014-01-10 2022-06-28 Kioxia Corporation Semiconductor memory device
KR20170083187A (ko) * 2016-01-07 2017-07-18 삼성전자주식회사 반도체 메모리 소자
KR102611438B1 (ko) * 2016-01-07 2023-12-08 삼성전자주식회사 반도체 메모리 소자
CN112864165A (zh) * 2019-11-12 2021-05-28 三星电子株式会社 包括电容器的半导体存储器装置

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