JP2011519476A

JP2011519476A - 磁気抵抗ランダムアクセスメモリ（ＭａｇｎｅｔｏｒｅｓｉｓｔｉｖｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ：ＭＲＡＭ）ビットセルのアレイ・ストラクチャル・デザイン（ａｒｒａｙｓｔｒｕｃｔｕｒａｌｄｅｓｉｇｎ）

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Abstract

スピン・トランスファ・トルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）ビットセルが開示される。前記ビットセルは、第１の面内に形成されたソース線と、第２の面内に形成されたビット線とを含む。ビット線は、前記ソース線の長手方向軸に対して平行である長手方向軸を有し、かつ、前記ソース線は少なくとも前記ビット線の一部にオーバーラップする。

Description

本発明の例示的な実施形態は、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）のビットセルのアレイ・ストラクチャル・デザインを対象とする。より詳細には、本発明の実施形態は、スピン・トランスファ・トルク磁気抵抗ランダムアクセスメモリ（Spin Transfer Torque Magnetoresistive Random Access Memory: STT-MRAM）に関する。

磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）は、磁気要素（magnetic elements）を用いた不揮発性メモリテクノロジーである。例えば、スピン・トランスファ・トルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）は、薄膜（スピンフィルタ）を通り抜けることでスピン偏極する電子を用いる。ＳＴＴ−ＭＲＡＭは、スピン・トランスファ・トルクＲＡＭ（ＳＴＴ−ＲＡＭ）、スピン・トルク・トランスファ・マグネタイゼーション・スイッチングＲＡＭ（Ｓｐｉｎ−ＲＡＭ）、そして、スピン・モーメンタム・トランスファ（ＳＭＴ−ＲＡＭ）としても知られている。

図１に関しては、従来のＳＴＴ−ＭＲＡＭセル１００のダイアグラムが示されている。ＳＴＴ−ＭＲＡＭビットセル１００は、磁気トンネル接合（magnetic tunnel junction: MTJ）記憶要素（storage element）１０５、トランジスタ１１０、ビット線１２０およびワード線１３０を含む。ＭＴＪ記憶要素は、図１に示されるように、例えば、絶縁（トンネルバリア）層により分離され、各々が磁場を保持できる、ピン層（pinned layer）とフリー層（free layer）とから形成されている。ＳＴＴ−ＭＲＡＭビットセル１００は、ソース線１４０、センスアンプ１５０、読込み／書込み回路（circuitry）１６０およびビット線レファレンス１７０も含んでいる。当業者であればメモリセル１００の動作および構成は技術的に理解できるであろう。さらなる詳細は、例えば、M. Hosomi. et al., A Novel Nonvolatile Memory with Spin Transfer Torque Magnetoresistive Mangnetizaiton Switching: Spin-RAM, proceeding of IEDM conference (2005) により提供され、それは全てはここにレファレンスとして取り入れられている。

図２を参照すると、従来のデザインにおいては、磁気トンネル接合（ＭＴＪ）ビットセルアレイのソース線（ＳＬ）は、ビット線（ＢＬ）かワード線のどちらかに平行になるように配置される。しかしながら、従来のデザインにおいては、ヴィアおよびメタルスペーシングルールによってダイレクトかつ平行なオーバーラップはソース線（ＳＬ）とビット線（ＢＬ）との間にはない。したがって、ヴィアおよびメタルスペーシングルールの結果として、従来デザインの最小ビットセルサイズを縮小させたり、または、最小限に抑えることはできない。

図３は、ビット線（ＢＬ）に対して平行に配置されたソース線（ＳＬ）を有する、従来の磁気トンネル接合（ＭＴＪ）ビットセルアレイのトップダウン画面図（top down screen view）である。図３に示されるように、ソース線（ＳＬ）はビット線（ＢＬ）とはオーバーラップせず、そして、それ故に、ビットセルサイズは、ソース線（ＳＬ）とビット線（ＢＬ）との間の前記スペーシングルールによって制限される。

本発明の例示的な実施形態は、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）ビットセルのアレイ・ストラクチャル・デザインを対象とする。より詳細には、本発明の実施形態は、スピン・トランスファ・トルク磁気抵抗ランダムアクセスメモリ（Spin Transfer Torque Magnetoresistive Random Access Memory: STT-MRAM）に関する。したがって、本発明の例示的な実施形態は、第１の面内に形成されたソース線と、第２の面内に形成され、前記ソース線の長手方向軸に対して平行な長手方向軸を有するビット線とを含み、前記ソース線が少なくとも前記ビット線の一部（a portion）にオーバーラップするスピン・トランスファ・トルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）ビットセルを含むことができる。

本発明の別の例示的な実施形態は、第１の面内の長手方向軸を有するビット線を形成している第１のメタル層と、第２の面内の長手方向軸を有するソース線を形成している第２のメタル層とを含み、前記第１のメタル層の前記長手方向軸が前記第２のメタル層の前記長手方向軸に対して平行であり、前記第１のメタル層が少なくとも前記第２のメタル層の一部にオーバーラップするスピン・トランスファ・トルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）ビットセルを含むことができる。

本発明の別の例示的な実施形態は、複数のビットセルを含んでいる、スピン・トランスファ・トルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）ビットセルを含むことができる。各ビットセルは、第１の面内に形成されたソース線と、第２の面内に形成され、前記ソース線の長手方向軸に対して平行な長手方向軸を有するビット線とを含むことができ、前記ソース線は少なくとも前記ビット線の一部にオーバーラップする。

添付の図面は、本発明の実施形態の説明を助けるために提示され、実施形態の限定ではなく例示のためのみに提供される。
従来のスピン・トランスファ・トルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）セルを例説する図である。従来のＭＲＡＭビットセルアレイのイラストレーションである。従来のＭＲＡＭビットセルアレイのトップダウン画面図（top down screen view）である。ＭＲＡＭビットセルアレイの一実施形態の概略図である。ＭＲＡＭビットセルアレイの一実施形態のトップダウンイラストレーションである。ＭＲＡＭビットセルアレイの一実施形態のトップダウン画面図である。ＭＲＡＭビットセルアレイの一実施形態の他のトップダウン画面図である。Ａ８−Ａ８に沿った図５のＭＲＡＭビットセルアレイの実施形態の断面のイラストレーションである。Ａ９−Ａ９に沿った図５のＭＲＡＭビットセルアレイの実施形態の断面のイラストレーションである。ＭＲＡＭビットセルアレイの一実施形態の斜視図である。

本発明の態様は、本発明の特定の実施形態を対象とする以下の説明および関連する図面に開示される。代替実施形態は、本発明の範囲から逸脱することなく、案出することができる。さらに、本発明の関連する詳細を不明瞭にしないように、本発明のよく知られている要素については詳細には説明しないか、または省略する。

「例示的」という単語は、本明細書では「例、事例、または例説の働きをすること」を意味するために使用する。本明細書に「例示的」と記載されたいかなる実施形態も、必ずしも他の実施形態よりも好ましいまたは有利であると解釈されるべきではない。同様に、「本発明の実施形態」という用語は、本発明のすべての実施形態が、論じられた特徴、利点、または動作モードを含むことを必要としない。

本明細書で使用する用語は、特定の実施形態を説明するためのものにすぎず、本発明の実施形態を限定するものではない。本明細書で使用する単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、文脈が別段に明確に示すのでなければ、複数形をも含むものとする。さらに、本明細書で使用する「具備する（comprises）」、「具備すること（comprising）」、「含む（includes）」、および／または「含んでいること（including）」という用語は、述べられた特徴、整数、ステップ、動作、要素、および／または構成要素の存在を明示するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、および／またはそのグループの存在または追加を排除しないことを理解されたい。

本発明の実施形態は、ビットセルサイズを縮小できる（may reduce）ＭＲＡＭビットセルアレイを提供することができる（can provide）。例えば、一実施形態のＳＴＴ−ＭＲＡＭビットセルアレイは、従来のメタルとヴィアの相互接続スペーシングルールにより強いられる制限を克服できるように、少なくともソース線（ＳＬ）の一部（a portion）をビット線（ＢＬ）のトップ上に置くことにより、平均ビットセルサイズを縮小できる。

実施形態は、従来のＭＲＡＭビットセルアレイの問題を解決できる。実施形態は、従来のメインメタルおよびヴィアデザインルールの制約を克服するために、ソース線（ＳＬ）が直接的にビット線（ＢＬ）のトップ上または上方になるように構成されるべく（例えば、オーバーラップし且つ平行に）、ソース線（ＳＬ）に対して相互接続するヴィアを加え、そして、トップ薄（thin）メタル層（例えば、Ｍ７）を加えることによって、ＭＴＪビットセルサイズを縮小でき、それにより、シリコンスペースは節約される。

図４−１０を参照すると、本発明の実施形態は、ビットセルサイズを縮小または最小限に抑えるＭＲＡＭビットセルアレイを提供できる。例えば、図４は、ＭＲＡＭビットセルアレイの一実施形態を概略的に示している。一実施形態のＳＴＴ−ＭＲＡＭビットセルアレイは、従来のメタルとヴィアの相互接続スペーシングルールに起因する制約を解くため又は克服するために、ビット線（ＢＬ）にオーバーラップし且つ平行なソース線（ＳＬ）を（例えば、上方に）置くことにより、平均ビットセルサイズを縮小できる。

図５に示されるように、例示的なＳＴＴ−ＭＲＡＭビットセルアレイ５００は、第１の面内に形成されたソース線（ＳＬ）と、第２の面内に形成されたビット線（ＢＬ）とを含む。ビット線（ＢＬ）は、ソース線（ＳＬ）の長手方向軸に対して平行な長手方向軸を有する。例示的な実施形態によれば、ソース線（ＳＬ）は、少なくともビット線（ＢＬ）の幅の一部においてオーバーラップし、それにより、ビットセルサイズは縮小する。一実施形態において、ソース線（ＳＬ）はビット線（ＢＬ）の幅に実質的にオーバーラップすることができ、それにより、ビットセルサイズはさらに縮小する。他の例は、図５の例示的な実施形態に示されるように、ソース線（ＳＬ）はビット線（ＢＬ）に完全にオーバーラップし、それにより、ビットセルサイズはさらに縮小する。

図５に示された例示的な実施形態において、ビット線（ＢＬ）のトップ上または上方に直接的（directly）に、（例えば、ビット線に対してオーバーラップし且つ平行な）ソース線（ＳＬ）を形成するための、トップ薄メタル層（Ｍ７）を加えることによって、ＭＴＪビットセルサイズは縮小される。メタル層Ｍ５およびＭ７は、前記ソース線（ＳＬ）および前記ビット線（ＢＬ）の前記長手方向軸に対して垂直な方向に、それぞれ、前記ビット線に一部がオーバーラップしないように同一面内において延びる。ヴィア相互接続（vi interconnect）は、メタル層Ｍ５およびＭ７の前記一部を接続し（例えば、電気的に接続し）、それは互いにビット線（ＢＬ）に対してオーバーラップしていない。

例えば、一実施形態において、メタル層Ｍ５およびＭ７の一部は、ラテラルエクステンション（例えば、第１および第２のラテラルエクステンション）を形成するように、前記ソース線（ＳＬ）および前記ビット線（ＢＬ）の前記長手方向軸に対して垂直な方向に、それぞれ、前記ビット線に一部がオーバーラップしないように同一面内において延びる。ヴィア相互接続は前記ラテラルエクステンション（the lateral extensions）を互いに接続する（例えば、電気的に接続する）。

一実施形態において、メタル層Ｍ６は、メタル層５およびＭ７間の前記エクステンションの領域内に形成される。図５に示された例説的な実施形態は、メタル層Ｍ５のラテラルエクステンションをメタル層Ｍ６に接続するためのヴィア相互接続Ｖ５と、メタル層Ｍ６をメタル層Ｍ７のラテラルエクステンションに接続するためのヴィア相互接続Ｖ６とを含む。このようにして実施形態は、さもなければソース線（ＳＬ）とビット線（ＢＬ）との平行オーバーラップが原因で生じうる、ソース線（例えば、Ｍ７）がビット線（ＢＬ）にショートすること又は相互接続することを回避できる。図５のＭＲＡＭビットセルアレイの実施形態の断面の例説は、図８および９を参照して以下に説明される。

他の例示的な実施形態では、現存しているトップ薄メタル（例えば、Ｍ６）はソース線（ＳＬ）として用いることができるので、ＭＴＪセルは一つメタル層の下に移動させることができる。したがって、この例説的な実施形態においては、追加のメタルレイヤ（例えば、Ｍ７）はビットセル内には含まれない。

図６は、図５に示された実施形態に概ね対応し、同様の素子には同じラベルがなされている、ＭＲＡＭビットセルアレイ６００の一実施形態のトップダウン画面図である。図７は、より高い集積度のビットセルを例説しているＭＲＡＭビットセルアレイ７００の一実施形態のトップダウン画面図である。

図８は、Ａ８−Ａ８に沿った図５のＭＲＡＭビットセルアレイのドレイン８００の実施形態の断面のイラストレーションである。図８に示すように、メタル層Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５およびＭ６（ＢＬ）はそれぞれヴィア相互接続Ｖ１，Ｖ２，Ｖ３，Ｖ４およびＶ５によって互いに接続されている。ソース線Ｍ７は、メタル層Ｍ６（ＢＬ）に対して平行になり且つオーバーラップするように構成されているが、相互接続はされていない。

図９は、Ａ９−Ａ９に沿った図５のＭＲＡＭビットセルアレイのソース９００の実施形態の断面のイラストレーションである。図９に示されるように、メタル層Ｍ１，Ｍ２，Ｍ３，Ｍ４およびＭ５はそれぞれヴィア相互接続Ｖ１，Ｖ２，Ｖ３およびＶ４によって互いに接続されている。メタル層Ｍ５およびＭ７は、それぞれのメタル層Ｍ５およびＭ７の同一面内において、ラテラルエクステンション（例えば、第１のラテエクステンション９１０および第２のラテラルエクステンション９２０）を形成するように、ソース線（ＳＬ）およびビット線（ＢＬ）の長手方向軸に対して垂直な方向に延びている。メタル層（例えば、図９のＭ６）は、メタル層Ｍ５およびＭ７の間のラテラルエクステンションの領域内に形成されている。例えば、図９の実施形態に示されるように、メタル層（例えば、Ｍ６）は、ビット線（ＢＬ）と同じ面内に形成でき、しかし、電気的にはビット線（ＢＬ）から絶縁されている。実施形態は、メタル層Ｍ５のラテラルエクステンション９２０をメタル層Ｍ６に、および、メタル層Ｍ６をメタル層Ｍ７のラテラルエクステンション９１０にそれぞれ接続するためのヴィア相互接続Ｖ５およびＶ６を含む。

ＭＲＡＭビットセルアレイの一実施形態の斜視図である図１０に示されるように、ソース線（ＳＬ）（例えば、Ｍ７）は、ビット線（ＢＬ）に対して平行になり且つオーバーラップするように構成されているが、相互接続はされていない（例えば、電気的には相互接続されてない）。このようにして、例示的な実施形態は、従来のビットセルデザインに比べて、最小ビットセルサイズを最小限に抑えたり又は縮小できるとともに、さもなければソース線（ＳＬ）とビット線（ＢＬ）との平行オーバーラップが原因で生じうる、ソース線（例えば、Ｍ７）のビット線（ＢＬ）へのショートを回避できる。

したがって、一実施形態によれば、ソース線（例えば、Ｍ７）をビット線（ＢＬ）にショートさせたり又は相互接続させることなく、ビット線（ＢＬ）のトップ上または上方に（例えば、オーバーラップし且つ平行に）ソース線（ＳＬ）を直接的に（directly）置くことができるように、一つ又はそれ以上のヴィア相互接続（例えば、Ｖ５およびＶ６）およびトップ薄メタル層（Ｍ７）が、ＭＪＴビットセル内のアクセストランジスタのソース線（ＳＬ）に接続するように設計することができ、それにより平均ビットセルサイズは縮小する。

したがって、本発明の一実施形態は、第１の面内に形成されたソース線（ＳＬ）と、ソース線（ＳＬ）の長手方向軸に対して平行な長手方向軸を有し、第２の面内に形成されたビット線（ＢＬ）とを含み、ソース線（ＳＬ）が少なくともビット線（ＢＬ）の一部にオーバーラップする、スピン・トランスファ・トルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）ビットセルとすることができる。一実施形態において、ソース線（ＳＬ）は実質的にビット線（ＢＬ）にオーバーラップすることができる。

一実施形態において、ソース線（ＳＬ）は、第１のラテラルエクステンション９１０を含んでおり、第１のラテラルエクステンション９１０はその一部がビット線（ＢＬ）にオーバーラップしないように、第１の面内において、ソース線（ＳＬ）の長手方向軸に対して垂直な方向に延びている。

他の実施形態においては、ソース線（ＳＬ）は第１のメタル層（例えば、Ｍ７（ＳＬ））であり、ビット線は第２のメタル層（例えば、ＢＬ）である。ビットセルは、第３のメタル層（例えば、Ｍ５）をも含むことができ、第３のメモリセル層は第３の面内に形成され且つ第１のメタル層の長手方向軸に対して平行な長手方向軸を有し、ここにおいて、第２のメタル層（例えば、ＢＬ）は、第１のメタル層（例えば、Ｍ７）および第３のメタル層（例えば、Ｍ５）の間に入る（interposes）。第１のメタル層（例えば、Ｍ７）および／または第２のメタル層（例えば、ＢＬ）は、少なくとも第３のメタル層（例えば、Ｍ５）の一部とオーバーラップすることができる。

第３のメタル層（例えば、Ｍ５）は、第３の面内において、第３のメタル層（例えば、Ｍ５）の長手方向軸に対して垂直な方向に延びる、第２のラテラルエクステンション９２０を含むことができる。第１のラテラルエクステンション９１０は、第２のラテラルエクステンション９２０とオーバーラップすることができ、かつ、第２のラテラルエクステンション９２０に電気的に接続されることができる。

一実施形態において、少なくとも一つのヴィア相互接続（例えば、Ｖ５，Ｖ６など）は、第１のラテラルエクステンション９１０を第２のラテラルエクステンション９２０に接続する。他の実施形態において、第４のメタル層（例えば、Ｍ６）は、第１のラテラルエクステンション９１０および第２のラテラルエクステンション９２０の間に入る。第１のヴィア相互接続（例えば、Ｖ６）は、第１のラテラルエクステンション９１０を第４のメタル層（例えば、Ｍ６）に接続し、そして、第２のヴィア相互接続（例えば、Ｖ５）は、第４のメタル層（例えば、Ｍ６）を第２のラテラルエクステンション９２０に接続する。一実施形態において、第４のメタル層（例えば、Ｍ６）は、第２の面内に形成され、かつ、第２のメタル層（例えば、ＢＬ）から電気的に絶縁されることができる。

他の実施形態において、ＳＴＴ−ＭＲＡＭビットセルは、ワード線、記憶要素（storage element）および前記記憶要素に結合されたワード線トランジスタを含むことができる。記憶要素は、例えば図９に示された、磁気トンネル接合（ＭＴＪ）にすることができ、そして、ワード線トランジスタはＭＴＪと直列に結合されることができる。

他の実施形態において、スピン・トランスファ・トルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）ビットセルは、第１の面内に長手方向軸を有するソース線を形成する第１のメタル層（例えば、Ｍ７）、および、第２の面内に長手方向軸を有するビット線を形成する第２のメタル層（例えば、ＢＬ）を含むことができ、ここにおいて、第１のメタル層（例えば、Ｍ７）の長手方向軸は、第２のメタル層（例えば、ＢＬ）の長手方向軸に対して平行であり、かつ、ここにおいて、第１のメタル層（例えば、Ｍ７）は少なくとも第２のメタル層（例えば、ＢＬ）の一部にオーバーラップする。

他の実施形態において、スピン・トランスファ・トルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）ビットセルアレイは、複数のビットセルを含む。各ビットセルは、第１の面内に形成されたソース線、および、第２の面内に形成され、ソース線の長手方向軸に対して平行な長手方向軸を有するビット線を含み、ここにおいて、ソース線は少なくともビット線の一部（のトップ上または下方）にオーバーラップする。ＳＴＴ−ＭＲＡＭビットセルアレイの例示的な実施形態は、従来のメタルおよびヴィア相互接続配置において使用された領域を減少させるために、ソース線（ＳＬ）をビット線（ＢＬ）に対してオーバーラップさせて且つ一般には平行に置くことにより、平均ビットセルサイズを縮小することができる。ＭＲＡＭビットセルアレイの実施形態は、従来のメインメタルおよびヴィアデザインルールの制約を克服するために、ソース線（ＳＬ）が直接的にビット線（ＢＬ）のトップ上または上方になるように構成されるように、ソース線（ＳＬ）にヴィア相互接続を加え、かつ、トップ薄メタル層（例えば、Ｍ７）を加えることで、平均ビットセルサイズを縮小することができ、それによりスペースは節約される。

上記の開示は本発明の例示的な実施形態を示すが、添付の特許請求の範囲によって規定される本発明の範囲から逸脱することなく本明細書において様々な変更および修正を行うことができることに留意されたい。本明細書で説明した本発明の実施形態による方法クレームの機能、ステップおよび／またはアクションを特定の順序で実行しなくてもよい。さらに、本発明の実施形態の要素は、単数形で説明または請求されていることがあるが、単数形に限定することが明示的に述べられていない限り、複数形が企図される。

Claims

スピン・トランスファ・トルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）ビットセルは、
第１の面内に形成されたソース線と、
第２の面内に形成され、かつ、前記ソース線の長手方向軸に対して平行である長手方向軸を有するビット線とを具備していること、
ここにおいて、前記ソース線は少なくとも前記ビット線の一部にオーバーラップする。
請求項１のＳＴＴ−ＭＲＡＭビットセルにおいて、前記ソース線は、第１のラテラルエクステンション（lateral extension）を含み、前記第１のラテラルエクステンションはその一部が前記ビット線にオーバーラップしないように、前記第１の面内において前記ソース線の前記長手方向軸に対して垂直な方向に延びる。
請求項２のＳＴＴ−ＭＲＡＭビットセルにおいて、前記ソース線は第１のメタル層であり、かつ、前記ビット線は第２のメタル層であり、
前記ビットセルは、さらに、第３の面内に形成され、前記第１のメタル層の長手方向軸に対して平行である長手方向軸を有する第３のメタル層を具備していること、
ここにおいて、前記第２のメタル層は、前記第１のメタル層と前記第２のメタル層の間に入っている（interposes）。
請求項３のＳＴＴ−ＭＲＡＭビットセルにおいて、前記第１のメタル層および／または前記第２のメタル層は、少なくとも前記第３のメタル層の一部にオーバーラップする。
請求項３のＳＴＴ−ＭＲＡＭビットセルにおいて、前記第３のメタル層は、前記第３の面内において前記第３のメタル層の長手方向軸に対して垂直な方向に延びる、第２のラテラルエクステンションを含み、
ここにおいて、前記第１のラテラルエクステンションは、前記第２のラテラルエクステンションにオーバーラップし、かつ、前記第２のラテラルエクステンションに電気的に接続されている。
請求項５のＳＴＴ−ＭＲＡＭビットセルは、さらに、前記第１のラテラルエクステンションを前記第２のラテラルエクステンションに接続する少なくとも一つのヴィア相互接続（via interconnect）を具備していること。
請求項５のＳＴＴ−ＭＲＡＭビットセルは、さらに、
前記第１のラテラルエクステンションと前記第２のラテラルエクステンションとの間に入っている（interposing）第４のメタル層と、
前記第１のラテラルエクステンションを前記第４のメタル層に接続する第１のヴィア相互接続と、
前記第４のメタル層を前記第２のラテラルエクステンションに接続する第２のヴィア相互接続とを具備していること。
請求項７のＳＴＴ−ＭＲＡＭビットセルにおいて、前記第４のメタル層は、前記第２の面内に形成され、かつ、前記第２のメタル層から電気的に絶縁されている。
請求項１のＳＴＴ−ＭＲＡＭビットセルにおいて、前記ソース線は実質的に前記ビット線にオーバーラップする。
請求項１のＳＴＴ−ＭＲＡＭビットセルは、さらに、
ワード線と、
記憶要素と、
前記記憶要素に結合されたワード線トランジスタとを具備していること。
請求項１０のＳＴＴ−ＭＲＡＭビットセルにおいて、前記記憶要素は磁気トンネル接合（ＭＴＪ）であり、かつ、前記ワード線トランジスタは前記ＭＴＪに直列に結合されている。
スピン・トランスファ・トルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）ビットセルは、
第１の面内の長手方向軸を有するソース線を形成している第１のメタル層と、
第２の面内の長手方向軸を有するビット線を形成している第２のメタル層とを具備していること、
ここにおいて、前記第１のメタル層の前記長手方向軸は、前記第２のメタル層の前記長手方向軸に対して平行であり、かつ、
ここにおいて、前記第１のメタル層は少なくとも前記第２のメタル層の一部にオーバーラップする。
請求項１２のＳＴＴ−ＭＲＡＭビットセルにおいて、前記第１のメタル層は、第１のラテラルエクステンションを含み、前記第１のラテラルエクステンションはその一部が前記第２のメタル層に一部がオーバーラップしないように、前記第１の面内において前記第１のメタル層の長手方向軸に対して垂直な方向に延びる。
請求項１３のＳＴＴ−ＭＲＡＭビットセルは、さらに、
第３の面内に形成され、前記第１のメタル層の長手方向軸に対して平行な長手方向軸を有する第３のメタル層を具備していること、
ここにおいて、前記第２のメタル層は、前記第１のメタル層と前記第３のメタル層の間に入っている（interposes）。
請求項１４のＳＴＴ−ＭＲＡＭビットセルにおいて、前記第１のメタル層および／または前記第２のメタル層は、少なくとも前記第３のメタル層の一部にオーバーラップする。
請求項１４のＳＴＴ−ＭＲＡＭビットセルにおいて、前記第３のメタル層は、前記第３のメタル層の長手方向軸に対して垂直な方向に延びる第２のラテラルエクステンションを含み、かつ、
ここにおいて、前記第１のラテラルエクステンションは、前記第２のラテラルエクステンションにオーバーラップし、かつ、前記第２のラテラルエクステンションから電気的に絶縁されている。
請求項１６のＳＴＴ−ＭＲＡＭビットセルは、さらに、前記第１のラテラルエクステンションを前記第２のラテラルエクステンションに接続する少なくとも一つのヴィア相互接続を具備していること。
請求項１６のＳＴＴ−ＭＲＡＭビットセルは、さらに、
前記第１のラテラルエクステンションと前記第２のラテラルエクステンションとの間に入っている（interposing）第４のメタル層と、
前記第１のラテラルエクステンションを前記第４のメタル層に接続する第１のヴィア相互接続と、
前記第４のメタル層を前記第２のラテラルエクステンションに接続する第２のヴィア相互接続とを具備していること。
請求項１８のＳＴＴ−ＭＲＡＭビットセルにおいて、前記第４のメタル層は、前記第２の面内に形成され、かつ、前記第２のメタル層から電気的に絶縁されている。
請求項１２のＳＴＴ−ＭＲＡＭビットセルにおいて、前記第１のメタル層は実質的に前記第２のメタル層にオーバーラップする。
請求項１２のＳＴＴ−ＭＲＡＭビットセルは、さらに、
ワード線と、
記憶要素と、
前記記憶要素に結合されたワード線トランジスタとを具備していること。
請求項２１のＳＴＴ−ＭＲＡＭビットセルにおいて、前記記憶要素は磁気トンネル接合（ＭＴＪ）であり、かつ、前記ワード線トランジスタは前記ＭＴＪに直列に結合されている。
スピン・トランスファ・トルク磁気抵抗ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）ビットセルアレイは、複数のビットセルを具備していること、
各ビットセルは、
第１の面内に形成されたソース線と、
第２の面内に形成され、前記ソース線の長手方向軸に対して平行な長手方向軸を有するビット線とを含むこと、
ここにおいて、前記ソース線は少なくとも前記ビット線の一部にオーバーラップする。