JP2012103104A - 試験装置 - Google Patents

Abstract

【課題】複数の被試験デバイスを同時測定する際に、電源電圧を安定化する。
【解決手段】試験装置２ａは、複数のＤＵＴ１を同時に試験する。共通のメイン電源１０は、複数のＤＵＴ１の電源端子Ｐ１に電力を供給する。電源補償回路２０は、制御信号Ｓ_ＣＮＴに応じて制御されるスイッチ素子を含み、補償パルス電流Ｉ_ＣＭＰを複数のＤＵＴ１の電源端子Ｐ１に注入し、および／または補償パルス電流Ｉ_ＣＭＰを複数のＤＵＴ１とは別経路に引きこむ。たとえばパターン発生器ＰＧは、複数のＤＵＴ１に対して共通のテストパターンＳ_ＰＴＮを生成する。パターン発生器ＰＧは、動作中のＤＵＴ１の個数に比例した量の補償パルス電流Ｉ_ＣＭＰが生成されるように、個数に応じて制御パターンＳ_{ＰＴＮ＿ＣＭＰ}を変更する。
【選択図】図６

Description

本発明は、電源の安定化技術に関する。

ＣＭＯＳ（Complementary Metal Oxide Semiconductor）テクノロジを用いたＣＰＵ（Central Processing Unit）、ＤＳＰ（Digital Signal Processor）、メモリなどの半導体集積回路（以下、ＤＵＴという）を試験する際、ＤＵＴ内のフリップフロップやラッチは、クロックが供給される動作中は電流が流れ、クロックが停止すると回路が静的な状態となって電流が減少する。したがって、ＤＵＴの動作電流（負荷電流）の合計は、試験の内容などに応じて時々刻々と変動する。

ＤＵＴに電力を供給する電源回路はたとえばレギュレータを用いて構成され、理想的には負荷電流にかかわらず一定の電力を供給可能である。しかしながら実際の電源回路は、無視できない出力インピーダンスを有し、また電源回路とＤＵＴの間にも無視できないインピーダンス成分が存在するため、負荷変動によって電源電圧が変動してしまう。

電源電圧の変動は、ＤＵＴの試験マージンに深刻な影響を及ぼす。また電源電圧の変動は、試験装置内のその他の回路ブロック、たとえばＤＵＴに供給するパターンを生成するパターン発生器や、パターンの遷移タイミングを制御するためのタイミング発生器の動作に影響を及ぼし、試験精度を悪化させる。

特許文献２に記載の技術では、被試験デバイスに電源電圧を供給するメインの電源に加えて、ドライバの出力によってオン、オフが制御されるスイッチを含む補償回路が設けられる。そして、被試験デバイスに供給されるテストパターンに応じて発生しうる電源電圧の変動をキャンセルするように、スイッチ素子に対する補償用の制御パターンをテストパターンに対応付けて定義しておく。実試験時には、テストパターンを被試験デバイスに供給しつつ、補償回路のスイッチを制御パターンに応じてスイッチングすることにより、電源電圧を一定に保つことができる。

特開２００７−２０５８１３号公報 国際公開第１０／０２９７０９Ａ１号パンフレット

半導体デバイスの製造メーカは、試験時間の短縮を希望する。このため、試験装置は複数の被試験デバイスを同時に試験する機能を備えている。複数の被試験デバイスを同時測定する際にも、各被試験デバイスに対する電源電圧を安定化することが求められる。

本発明は係る状況に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、複数の被試験デバイスを同時測定する際に、電源電圧を安定化可能な試験装置の提供にある。

本発明のある態様は、それぞれが電源端子および入出力端子を有する複数の被試験デバイスを同時に試験する試験装置に関する。試験装置は、複数の被試験デバイスの電源端子に電力を供給する共通のメイン電源と、電源補償回路と、パターン発生器と、ドライバ群と、を備える。電源補償回路は、制御信号に応じて制御されるスイッチ素子を含み、スイッチ素子がオンした状態において補償パルス電流を生成し、補償パルス電流をメイン電源とは別経路から複数の被試験デバイスの電源端子に注入し、および／またはメイン電源から複数の被試験デバイスの電源端子へ流れる電源電流から、補償パルス電流を複数の被試験デバイスとは別経路に引きこむ。パターン発生器は、複数の被試験デバイスの各入出力端子に供給すべき試験信号を記述するテストパターン、および、テストパターンに応じて定められた制御信号を記述する制御パターンを生成する。ドライバ群は、それぞれが入出力端子ごとに設けられ、テストパターンに応じた試験信号を、対応する入出力端子に出力する複数のドライバと、制御パターンに応じた制御信号によって電源補償回路のスイッチ素子を制御するドライバと、を含む。

この態様によると、複数の被試験デバイスそれぞれに流れる動作電流の合計電流に応じて、補償電流の量を制御することにより、複数の被試験デバイスの電源端子の電位を一定に保ち、あるいは、電源端子に所望の変動を発生させることができる。この構成では、複数の被試験デバイスで、メイン電源および電源補償回路を共有できるため、ハードウェアリソースの観点でメリットがある。

パターン発生器は、複数の被試験デバイスに対して共通のテストパターンを生成してもよい。パターン発生器は、複数の被試験デバイスのうち、動作中の個数に比例した量の補償パルス電流が生成されるように、動作中の被試験デバイスの個数に応じて制御パターンを変更してもよい。
複数の被試験デバイスを同時に試験する場合、パスあるいはフェイルが確定した被試験デバイスは試験から除外し、テストシーケンスが進んでいく。したがって、そのときに動作中の被試験デバイスの個数に応じて、補償パルス電流の量を変更することで、適切な電源補償、電源エミュレーションが実現できる。

パターン発生器は、複数の被試験デバイスに対して、個別のテストパターンを生成してもよい。パターン発生器は、複数の被試験デバイスに与えられるテストパターンそれぞれに応じた複数の制御パターンを合成した制御パターンを、電源補償回路を制御するドライバに出力する。

本発明の別の態様もまた、それぞれが電源端子および入出力端子を有する複数の被試験デバイスを同時に試験する試験装置に関する。試験装置は、複数の被試験デバイスの電源端子に電力を供給する共通のメイン電源と、それぞれが被試験デバイスごとに設けられた複数の電源補償回路と、パターン発生器と、ドライバ群と、を備える。各電源補償回路は、制御信号に応じて制御されるスイッチ素子を含み、スイッチ素子がオンした状態において補償パルス電流を生成し、補償パルス電流をメイン電源とは別経路から対応する被試験デバイスの電源端子に注入し、および／またはメイン電源から対応する被試験デバイスの電源端子へ流れる電源電流から、補償パルス電流を対応する被試験デバイスとは別経路に引きこむ。パターン発生器は、複数の被試験デバイスの各入出力端子に供給すべき試験信号を記述するテストパターン、および、テストパターンに応じて定められた複数の電源補償回路ごとの制御信号を記述する制御パターンを生成する。ドライバ群は、それぞれが入出力端子ごとに設けられ、テストパターンに応じた試験信号を、対応する入出力端子に出力する複数のドライバと、それぞれが電源補償回路ごとに設けられ、対応する制御パターンに応じた制御信号によって、対応する電源補償回路のスイッチ素子を制御する複数のドライバと、を含む。

この態様によると、被試験デバイスごとに電源補償回路を設けることで、被試験デバイスごとに、電源端子の電位を一定に保ち、あるいは、所望の変動を発生させることができる。この構成では、複数の被試験デバイスでメイン電源を共有できるため、ハードウェアリソースの観点でメリットがある。

パターン発生器は、複数の被試験デバイスに対して共通のテストパターンを生成してもよい。パターン発生器は、複数の被試験デバイスのうち、動作中の被試験デバイスに対応する電源補償回路を制御するドライバに、制御パターンを出力してもよい。

テストパターンは複数の被試験デバイスごとに規定されてもよい。パターン発生器は、被試験デバイスごとのテストパターンに対して規定された制御パターンを、対応する電源補償回路を制御するドライバに出力してもよい。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、複数の被試験デバイスを同時測定する際に、電源電圧を安定化できる。

実施の形態に係る試験装置の構成を示す回路図である。 制御パターンを計算する方法の一例を示すフローチャートである。 動作電流Ｉ_ＯＰ、電源電流Ｉ_ＤＤ、ソース補償電流Ｉ_ＣＭＰおよびソースパルス電流Ｉ_ＳＲＣの一例を示す波形図である。 図４（ａ）、（ｂ）は、電源補償回路の構成例を示す回路図である。 図５（ａ）〜（ｃ）は、電源補償回路の別の構成例を示す回路図である。 第１の実施の形態に係る試験装置の構成を示すブロック図である。 図６の試験装置の第１モードの動作例を示すタイムチャートである。 図６の試験装置の第２モードの動作例を示すタイムチャートである。 第２の実施の形態に係る試験装置の構成を示すブロック図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図１は、実施の形態に係る試験装置２の構成を示す回路図である。図１には試験装置２に加えて、試験対象の半導体デバイス（以下、ＤＵＴと称す）１が示される。

ＤＵＴ１は、複数のピンを備え、その中の少なくともひとつが電源電圧Ｖ_ＤＤを受けるための電源端子Ｐ１であり、別の少なくともひとつが接地端子Ｐ２である。複数の入出力（Ｉ／Ｏ）端子Ｐ３は、外部からのデータを受け、あるいは外部にデータを出力するために設けられており、試験時においては、試験装置２から出力される試験信号（テストパターン）Ｓ_ＴＥＳＴを受け、あるいは試験信号Ｓ_ＴＥＳＴに応じたデータを試験装置２に対して出力する。図１には、試験装置２の構成のうち、ＤＵＴ１に対して試験信号を与える構成が示されており、ＤＵＴ１からの信号を評価するための構成は省略されている。

試験装置２は、メイン電源１０、パターン発生器ＰＧ、複数のタイミング発生器ＴＧおよび波形整形器ＦＣ、複数のドライバＤＲ、電源補償回路２０を備える。

試験装置２は複数ｎ個のチャンネルＣＨ１〜ＣＨｎを備えており、その中のいくつか（ＣＨ１〜ＣＨ４）がＤＵＴ１の複数のＩ／Ｏ端子Ｐ３に割り当てられる。図１では、ｎ＝６の場合が示されるが、実際の試験装置２のチャンネル数は、数百〜数千のオーダーである。

メイン電源１０は、ＤＵＴ１の電源端子Ｐ１に供給すべき電源電圧Ｖ_ＤＤを生成する。たとえばメイン電源１０は、リニアレギュレータやスイッチングレギュレータなどで構成され、電源端子Ｐ１に供給される電源電圧Ｖ_ＤＤを、目標値と一致するようにフィードバック制御する。キャパシタＣｓは、電源電圧Ｖ_ＤＤを平滑化するために設けられる。メイン電源１０は、ＤＵＴ１に対する電源電圧の他、試験装置２内部のその他のブロックに対する電源電圧も生成する。メイン電源１０からＤＵＴ１の電源端子Ｐ１への出力電流を、電源電流Ｉ_ＤＤと称する。

メイン電源１０は、有限の応答速度を有する電圧・電流源であるため、その負荷電流、つまりＤＵＴ１の動作電流Ｉ_ＯＰの急峻な変化に追従できない場合がある。たとえば動作電流Ｉ_ＯＰがステップ状に変化するとき、電源電圧Ｖ_ＤＤはオーバーシュート、あるいはアンダーシュートしたり、その後のリンギングをともなったりする。電源電圧Ｖ_ＤＤの変動は、ＤＵＴ１の正確な試験を妨げる。なぜならＤＵＴ１にエラーが検出されたとき、それがＤＵＴ１の製造不良によるものなのか、電源電圧Ｖ_ＤＤの変動によるものなのかを区別することができないからである。

電源補償回路２０は、メイン電源１０の応答速度を補うために設けられる。ＤＵＴ１の設計者は、ある既知の試験信号Ｓ_ＴＥＳＴ（テストパターンＳ_ＰＴＮ）が供給された状態において、ＤＵＴ１の内部回路の動作率などの時間推移を推定可能であるから、ＤＵＴ１の動作電流Ｉ_ＯＰの時間波形を正確に予測することができる。ここでの予測とは、コンピュータシミュレーションを用いた計算や、同じ構成を有するデバイスを対象とした実測などが含まれ、特にその手法は限定されない。

一方、メイン電源１０の応答速度（利得、フィードバック帯域）が既知であれば、予測される動作電流Ｉ_ＯＰに応答してメイン電源１０が生成する電源電流Ｉ_ＤＤもまた予測することができる。そうすると、予測される動作電流Ｉ_ＯＰと電源電流Ｉ_ＤＤの差分を、電源補償回路２０によって補うことにより、電源電圧Ｖ_ＤＤを安定化することができる。
なお電源電圧Ｖ_ＤＤ’と電源電流Ｉ_ＤＤの間には微分、もしくは積分関係が成り立つ。具体的には、メイン電源１０ならびにメイン電源１０から電源端子Ｐ１までの経路のインピーダンスが、容量性、誘導性、抵抗性のいずれが支配的であるかによって、電圧と電流の微分、積分の関係が定まる。

電源補償回路２０は、ソース補償回路２０ａおよびシンク補償回路２０ｂを備える。ソース補償回路２０ａは、制御信号Ｓ_ＣＮＴａに応じてオン、オフが切りかえ可能となっている。ソース補償回路２０ａが制御信号Ｓ_ＣＮＴａに応じてオンすると、補償パルス電流（ソースパルス電流ともいう）Ｉ_ＳＲＣが生成される。電源補償回路２０は、ソースパルス電流Ｉ_ＳＲＣをメイン電源１０とは別経路から電源端子Ｐ１に注入する。

同様にシンク補償回路２０ｂは制御信号Ｓ_ＣＮＴｂに応じてオン、オフが切りかえ可能となっている。シンク補償回路２０ｂが制御信号Ｓ_ＣＮＴｂに応じてオンすると、補償パルス電流Ｉ_ＳＩＮＫ（シンクパルス電流ともいう）が生成される。電源補償回路２０は、電源端子Ｐ１に流れ込む電源電流Ｉ_ＤＤから、シンクパルス電流Ｉ_ＳＩＮＫを、ＤＵＴ１とは別経路に引きこむ。

ＤＵＴ１の電源端子Ｐ１に流れ込む動作電流Ｉ_ＯＰ、メイン電源１０が出力する電源電流Ｉ_ＤＤ、および電源補償回路２０が出力する補償電流Ｉ_ＣＭＰの間には、電流保存則から、式（１）、（２）が成り立つ。
Ｉ_ＯＰ＝Ｉ_ＤＤ＋Ｉ_ＣＭＰ …（１）
Ｉ_ＣＭＰ＝Ｉ_ＳＲＣ−Ｉ_ＳＩＮＫ …（２）
つまり、補償電流Ｉ_ＣＭＰの正の成分が、ソースパルス電流Ｉ_ＳＲＣとしてソース補償回路２０ａから供給され、補償電流Ｉ_ＣＭＰの負の成分が、シンクパルス電流Ｉ_ＳＩＮＫとしてシンク補償回路２０ｂから供給される。

ドライバＤＲ_１〜ＤＲ_６のうち、ドライバＤＲ_６は、ソース補償回路２０ａに割り当てられ、ドライバＤＲ_５はシンク補償回路２０ｂに割り当てられる。別の少なくともひとつのドライバＤＲ_１〜ＤＲ_４は、それぞれ、ＤＵＴ１の少なくともひとつのＩ／Ｏ端子Ｐ３に割り当てられる。パターン発生器ＰＧおよびドライバＤＲ_５、ＤＲ_６、インタフェース回路４_５、４_６は、電源補償回路２０を制御する制御回路と把握することができる。

波形整形器ＦＣおよびタイミング発生器ＴＧをインタフェース回路４と総称する。複数の４_１〜４_６は、チャンネルＣＨ１〜ＣＨ６ごと、言い換えればドライバＤＲ_１〜ＤＲ_６ごとに設けられる。ｉ番目（１≦ｉ≦６）のインタフェース回路４_ｉは、入力されたパターン信号Ｓ_ＰＴＮｉをドライバＤＲに適した信号形式に整形し、対応するドライバＤＲ_ｉへと出力する。

パターン発生器ＰＧは、テストプログラムにもとづき、インタフェース回路４_１〜４_６に対するパターン信号Ｓ_ＰＴＮを生成する。具体的にパターン発生器ＰＧは、ＤＵＴ１のＩ／Ｏ端子Ｐ３に割り当てられたドライバＤＲ_１〜ＤＲ_４に対しては、各ドライバＤＲ_ｉが生成すべき試験信号Ｓ_{ＴＥＳＴｉ}を記述するテストパターンＳ_ＰＴＮｉを、そのドライバＤＲ_ｉに対応するインタフェース回路４_ｉに対して出力する。テストパターンＳ_ＰＴＮｉは、試験信号Ｓ_{ＴＥＳＴｉ}の各サイクル（ユニットインターバル）におけるレベルを示すデータと、信号レベルが遷移するタイミングを記述するデータを含む。

またパターン発生器ＰＧは、必要な補償電流Ｉ_ＣＭＰに応じて定められた補償用の制御パターンＳ_{ＰＴＮ＿ＣＭＰ}を生成する。制御パターンＳ_{ＰＴＮ＿ＣＭＰ}は、ソース補償回路２０ａに割り当てられたドライバＤＲ_６が生成すべき制御信号Ｓ_ＣＮＴａを記述する制御パターンＳ_{ＰＴＮ＿ＣＭＰａ}と、シンク補償回路２０ｂに割り当てられたドライバＤＲ_５が生成すべき制御信号Ｓ_ＣＮＴｂを記述する制御パターンＳ_{ＰＴＮ＿ＣＭＰｂ}を含む。制御パターンＳ_{ＰＴＮ＿ＣＭＰａ}、Ｓ_{ＰＴＮ＿ＣＭＰｂ}はそれぞれ、各サイクルにおけるソース補償回路２０ａ、シンク補償回路２０ｂのオン、オフ状態を指定するデータと、オンオフを切りかえるタイミングを記述するデータを含む。

パターン発生器ＰＧは、テストパターンＳ_ＰＴＮ１〜Ｓ_ＰＴＮ４にもとづいて、つまりＤＵＴ１の動作電流の変動に応じて、それを補償しうる制御パターンＳ_{ＰＴＮ＿ＣＭＰａ}、Ｓ_{ＰＴＮ＿ＣＭＰｂ}を生成し、対応するインタフェース回路４_６、４_５に出力する。

上述のように、テストパターンＳ_ＰＴＮ１〜Ｓ_ＰＴＮ４が既知であれば、ＤＵＴ１の動作電流Ｉ_ＯＰの時間波形が予測でき、電源電圧Ｖ_ＤＤを一定に保つために発生すべき補償電流Ｉ_ＣＭＰ、すなわちＩ_ＳＲＣ、Ｉ_ＳＩＮＫの時間波形を計算することができる。
予測される動作電流Ｉ_ＯＰが電源電流Ｉ_ＤＤより大きい場合、電源補償回路２０はソース補償電流Ｉ_ＳＲＣを発生して不足する電流を補う。ソース補償電流Ｉ_ＳＲＣに必要な電流波形は予測可能であるから、それが適切に得られるようにソース補償回路２０ａを制御する。たとえばソース補償回路２０ａを、パルス幅変調によって制御してもよい。あるいはパルス振幅変調、ΔΣ変調、パルス密度変調、パルス周波数変調などを利用してもよい。

図２は、制御パターンを計算する方法の一例を示すフローチャートである。ＤＵＴ１に入力されるテストパターンや回路情報にもとづいて、ＤＵＴ１の動作電流Ｉ_ＯＰが推定される（Ｓ１００）。またメイン電源１０に負荷としてＤＵＴ１が接続された状態において、ＤＵＴ１にそのイベントが発生したときに、メイン電源１０から出力される電源電流Ｉ_ＤＤを計算する（Ｓ１０２）。そして、理想電源を実現したい場合には、推定される動作電流Ｉ_ＯＰと電源電流Ｉ_ＤＤの差分を、電源補償回路２０によって生成すべき補償電流Ｉ_ＣＭＰとする（Ｓ１０４）。

そして、生成すべき補償電流Ｉ_ＣＭＰの波形に、ΔΣ変調、ＰＷＭ（パルス幅変調）、ＰＤＭ（パルス密度変調）、ＰＡＭ（パルス振幅変調）、ＰＦＭ（パルス周波数変調）などを施すことにより、ビットストリームの制御パターンＳ_{ＰＴＮ＿ＣＭＰ}を生成する（Ｓ１０６）。たとえば、補償電流Ｉ_ＣＭＰをテストサイクルごとにサンプリングし、サンプリングされた補償電流Ｉ_ＣＭＰをパルス変調してもよい。

図３は、動作電流Ｉ_ＯＰ、電源電流Ｉ_ＤＤ、ソース補償電流Ｉ_ＣＭＰおよびソースパルス電流Ｉ_ＳＲＣの一例を示す波形図である。ある試験信号Ｓ_ＴＥＳＴが供給されたＤＵＴ１の動作電流Ｉ_ＯＰがステップ状に増加したとする。これに応答して、メイン電源１０から電源電流Ｉ_ＤＤが供給されるが、それは応答速度の制限から、理想的なステップ波形とはならず、ＤＵＴ１に供給すべき電流が不足する。その結果、補償電流Ｉ_ＳＲＣを供給しなければ、電源電圧Ｖ_ＤＤは破線で示すように低下する。

電源補償回路２０は、動作電流Ｉ_ＯＰと電源電流Ｉ_ＤＤの差分に対応するソース補償電流Ｉ_ＣＭＰを生成する。ソース補償電流Ｉ_ＣＭＰは、制御信号Ｓ_ＣＮＴａに応じて生成されるソースパルス電流Ｉ_ＳＲＣで与えられる。ソース補償電流Ｉ_ＣＭＰは、動作電流Ｉ_ＯＰの変化直後に最大量必要であり、その後、徐々に低下させる必要がある。そこで、たとえばＰＷＭ（パルス幅変調）を用いてソース補償回路２０ａのオン時間（デューティ比）を、時間とともに低下させることにより、必要なソース補償電流Ｉ_ＣＭＰを生成できる。

試験装置２のすべてのチャンネルがテストレートに応じて同期動作する場合、制御信号Ｓ_ＣＮＴａの周期は、ＤＵＴ１に供給されるデータの周期（ユニットインターバル）、もしくはその整数倍、あるいは整数分の１に相当する。たとえばユニットインターバルが４ｎｓのシステムにおいて、制御信号Ｓ_ＣＮＴaの周期が４ｎｓであれば、制御信号Ｓ_ＣＮＴａに含まれる各パルスのオン期間Ｔ_ＯＮが、０〜４ｎｓの間で調節されうる。メイン電源１０の応答速度は数百ｎｓ〜数μｓのオーダーであるため、補償電流Ｉ_ＣＭＰの波形は、制御信号Ｓ_ＣＮＴａに含まれる数百個のパルスによって制御できる。ソース補償電流Ｉ_ＳＲＣの波形から、それを生成するために必要な制御信号Ｓ_ＣＮＴａを導出する方法については後述する。

反対に動作電流Ｉ_ＯＰが電源電流Ｉ_ＤＤより小さい場合、電源補償回路２０はシンク補償電流Ｉ_ＣＭＰが得られるように、シンクパルス電流Ｉ_ＳＩＮＫを発生して、過剰な電流を引き抜く。

電源補償回路２０を設けることにより、メイン電源１０の応答速度の不足を補い、図３に実線で示すように、電源電圧Ｖ_ＤＤを一定に保つことができる。また上述したように、電源補償回路２０は安定した振幅のパルス電流を生成できるため、高い精度で電源電圧を補償できる。

以上が試験装置２の全体の説明である。

続いて電源補償回路２０の具体的な構成例について説明する。
図４（ａ）、（ｂ）は、電源補償回路２０の構成例を示す回路図である。
図４（ａ）を参照する。ソース補償回路２０ａは、電源電圧Ｖ_ＤＤより高い電圧Ｖｘを生成する電圧源２２と、ソーススイッチＳＷ１を含む。ソーススイッチＳＷ１は、電圧源２２の出力端子と電源端子Ｐ１の間に設けられる。
電圧Ｖｘおよび電源電圧Ｖ_ＤＤが一定であれば、ソーススイッチＳＷ１がオンの状態において、ソース電流Ｉ_ＳＲＣの振幅は、
Ｉ_ＳＲＣ＝（Ｖｘ−Ｖ_ＤＤ）／Ｒ_ＯＮ１
で与えられる。Ｒ_ＯＮ１はソーススイッチＳＷ１のオン抵抗である。図４（ａ）、（ｂ）では、電源補償回路２０を小さく構成できるという利点がある。

シンク補償回路２０ｂは、電源端子Ｐ１と接地端子の間に設けられたシンクスイッチＳＷ２を含む。電源電圧Ｖ_ＤＤが一定であれば、シンクスイッチＳＷ２がオンした状態において、シンク電流Ｉ_ＳＩＮＫの振幅は、
Ｉ_ＳＩＮＫ＝Ｖ_ＤＤ／Ｒ_ＯＮ２
で与えられる。Ｒ_ＯＮ２はシンクスイッチＳＷ２のオン抵抗である。

図４（ｂ）に移る。ソース補償回路２０ａは、ソース電流源２４ａおよびソーススイッチＳＷ１を含む。ソース電流源２４ａは、ソースパルス電流Ｉ_ＳＲＣの振幅を規定する基準電流を生成する。ソーススイッチＳＷ１はソース電流源２４ａからの基準電流の経路上に設けられる。
シンク補償回路２０ｂは、シンクスイッチＳＷ２およびシンク電流源２４ｂを含む。シンク電流源２４ｂは、シンクパルス電流Ｉ_ＳＩＮＫの振幅を規定する基準電流を生成する。シンクスイッチＳＷ２は、シンク電流源２４ｂからの基準電流の経路上に設けられる。

ソースパルス電流Ｉ_ＳＲＣ、シンクパルス電流Ｉ_ＳＩＮＫの振幅は、数Ａ程度が必要とされる場合がある。この場合、図４（ａ）、（ｂ）におけるソーススイッチＳＷ１、シンクスイッチＳＷ２のサイズは大きくなり、そのゲート容量も大きくなる。このゲート容量によってソーススイッチＳＷ１、シンクスイッチＳＷ２のスイッチングの応答速度が低下し、所望の電流を生成できなくなる可能性がある。
また、ソーススイッチＳＷ１、シンクスイッチＳＷ２のオン抵抗Ｒ_ＯＮ１、Ｒ_ＯＮ２がばらついたり、制御信号Ｓ_ＣＮＴａ、Ｓ_ＣＮＴｂの振幅が変動すると、各スイッチのオンの程度が変動し、パルス電流Ｉ_ＳＲＣ、Ｉ_ＳＩＮＫの振幅が変動するおそれがある。

このよう問題が顕著となる場合、それを解決するために以下の技術を用いてもよい。図５（ａ）〜（ｃ）は、電源補償回路２０の別の構成例を示す回路図である。
図５（ａ）のソース補償回路２０ａは、電流Ｄ／Ａコンバータ２６ａ、第１トランジスタＭ１ａ、第２トランジスタＭ２ａ、ソーススイッチＳＷ１を備える。

電流Ｄ／Ａコンバータ２６ａは、デジタル設定信号Ｄ_ＳＥＴに応じた基準電流Ｉ_ＲＥＦを生成する。第１トランジスタＭ１ａおよび第２トランジスタＭ２ａは、カレントミラー回路を形成し、基準電流Ｉ_ＲＥＦを所定係数（ミラー比Ｋ）倍したシンクパルス電流Ｉ_ＳＩＮＫを生成する。

具体的に第１トランジスタＭ１ａは、ＰチャンネルＭＯＳＦＥＴであり、基準電流Ｉ_ＲＥＦの経路上に設けられる。第２トランジスタＭ２もＰチャンネルＭＯＳＦＥＴであり、そのゲートは、第１トランジスタＭ１ａのゲートおよびドレインと共通に接続される。

図５（ａ）において、ソーススイッチＳＷ１は、第１トランジスタＭ１ａのゲートと、第２トランジスタＭ２ａのゲートの間に設けられる。たとえばソーススイッチＳＷ１は、図５（ａ）のようなトランスファゲートで構成してもよいし、ＮチャンネルＭＯＳＦＥＴのみで構成してもよいし、ＰチャンネルＭＯＳＦＥＴのみで構成してもよい。ソーススイッチＳＷ１のオン、オフ状態は、制御信号Ｓ_ＣＮＴaに応じて切りかえられる。

図５（ａ）において、第１トランジスタＭ１ａのドレインＮ２は、ソーススイッチＳＷ１の第１トランジスタＭ１ａのゲート側の端子Ｎ１と接続される。

制御信号Ｓ_ＣＮＴａがハイレベルの期間、ソーススイッチＳＷ１がオンとなる。そうするとソース補償回路２０ａの出力端子Ｐ４から、基準電流Ｉ_ＲＥＦに比例したソースパルス電流Ｉ_ＳＲＣが吐き出される。制御信号Ｓ_ＣＮＴａがローレベルの期間、ソーススイッチＳＷ１がオフとなり、カレントミラー回路が動作しなくなるため、ソースパルス電流Ｉ_ＳＲＣがゼロとなる。

このように図５（ａ）のソース補償回路２０ａによれば、制御信号Ｓ_ＣＮＴａに応じてスイッチングするソースパルス電流Ｉ_ＳＲＣを生成できる。
図５（ａ）のソース補償回路２０ａによれば、ソースパルス電流Ｉ_ＳＲＣの振幅の安定性を高めることができる。また、ドライバＤＲの駆動対象は、大電流が流れるスイッチではなく、カレントミラー回路のゲートに設けられたスイッチであるため、高速なスイッチングが可能となる。

また、図５（ａ）のソース補償回路２０ａでは、ソーススイッチＳＷ１がオフ状態においても、基準電流Ｉ_ＲＥＦが第１トランジスタＭ１ａに流れ続け、第１トランジスタＭ１ａのバイアス状態が維持される。したがって、ソーススイッチＳＷ１のスイッチングに対するソース補償回路２０ａのスイッチングの応答速度が高いという利点がある。

シンク補償回路２０ｂは、ソース補償回路２０ａのトランジスタの導電性を入れ替え、天地反転することで構成できる。図５（ａ）には、シンク補償回路２０ｂの構成例が示される。シンク補償回路２０ｂは、電流Ｄ／Ａコンバータ２６ｂ、ＮチャンネルＭＯＳＦＥＴのトランジスタＭ１ｂ、Ｍ２ｂおよびシンクスイッチＳＷ２を含む。シンク補償回路２０ｂは、ソース補償回路２０ａと同様の利点を有する。

図５（ｂ）、（ｃ）には、シンク補償回路２０ｂの構成のみが示され、ソース補償回路２０ａは省略されている。
図５（ｂ）では、シンクスイッチＳＷ２の位置が、図５（ａ）と異なっている。図５（ｂ）では、第１トランジスタＭ１ｂのドレインＮ２は、シンクスイッチＳＷ２の第２トランジスタＭ２ｂのゲート側の端子Ｎ３と接続される。
この構成によっても、図５（ａ）の構成と同様に、安定した振幅を有し、高速にスイッチングするシンクパルス電流Ｉ_ＳＩＮＫを生成できる。
また、図５（ｂ）では、シンクスイッチＳＷ２がオフのとき、基準電流Ｉ_ＲＥＦは遮断される。したがって回路の消費電流を低減できるという利点がある。

図５（ｃ）において、シンクスイッチＳＷ２は、第１トランジスタＭ１ｂおよび第２トランジスタＭ２ｂの共通接続されるゲートＮ４と、接地端子をはじめとする固定電圧端子の間に設けられる。制御信号Ｓ_ＣＮＴｂ＃（＃は論理反転を示す）がハイレベルの期間、シンクスイッチＳＷ２がオンすると、第１トランジスタＭ１、第２トランジスタＭ２のゲート電圧が接地電圧となるため、カレントミラー回路がオフし、シンクパルス電流Ｉ_ＳＩＮＫが遮断する。制御信号Ｓ_ＣＮＴｂ＃がローレベルのとき、シンクスイッチＳＷ２がオフすると、カレントミラー回路がオンし、シンクパルス電流Ｉ_ＳＩＮＫが流れる。

図５（ｃ）の構成によれば、図５（ａ）、（ｂ）と同様に、安定した振幅を有し、高速にスイッチングするシンクパルス電流Ｉ_ＳＩＮＫを生成できる。図５（ｂ）、（ｃ）の変形が、ソース補償回路２０ａにも適用可能であることはいうまでもない。
さらに図５（ｃ）の構成を、図５（ａ）もしくは（ｂ）の構成と組み合わせてもよい。

また、ＤＵＴ１を構成する内部素子に流れる電流、つまり動作電流Ｉ_ＯＰは、プロセスばらつきによって変動する。つまり、あるテストパターンが供給されたＤＵＴ１の動作電流の波形は、プロセスばらつきによって増減する。そこで、ＤＵＴ１の試験工程に先立ち、キャリブレーション工程を行いって補償パルス電流の振幅を調節することにより、プロセスばらつきによってＤＵＴ１の動作電流Ｉ_ＯＰがばらついたとしても、電源環境を一定に保つことができる。このキャリブレーションは、電流Ｄ／Ａコンバータ２６ａ、２６ｂに対するデジタル設定値Ｄ_ＳＥＴの値を変更することで実現できる。

以上が電源補償回路２０の構成例である。

試験装置は、複数のＤＵＴ１を同時に試験する機能を有する。そして複数の被試験デバイスを同時測定する際にも、各被試験デバイスに対する電源電圧を安定化することが求められる。

（第１の実施の形態）
図６は、第１の実施の形態に係る試験装置２ａの構成を示すブロック図である。図６では、Ｎ個（Ｎは２以上の整数）のＤＵＴ１を同時測定するケースを説明する。

メイン電源１０は、複数のＤＵＴ１_１〜Ｎに共通に設けられ、複数のＤＵＴ１_１〜Ｎに電力を供給する。電源補償回路２０も、複数のＤＵＴ１_１〜Ｎに共通に設けられる。電源補償回路２０は、上述のソース補償回路２０ａまたはシンク補償回路２０ｂの一方、あるいは両方を含む。電源補償回路２０は、制御信号Ｓ_{ＣＮＴ（ａ，ｂ）}に応じた補償電流Ｉ_ＣＭＰ（Ｉ_ＳＲＣ、Ｉ_ＳＩＮＫ）を生成し、補償電流Ｉ_ＣＭＰをメイン電源１０とは別経路から、複数のＤＵＴ１の電源端子Ｐ１に注入する（ソース補償回路２０ａ）。あるいは電源補償回路２０は、制御信号Ｓ_ＣＮＴに応じた補償電流Ｉ_ＣＭＰを生成し、メイン電源１０から複数のＤＵＴ１の電源端子Ｐ１へ流れる電源電流Ｉ_ＤＤから、補償電流Ｉ_ＣＭＰを、複数のＤＵＴ１とは別経路に引きこむ（シンク補償回路２０ｂ）。

パターン発生器ＰＧは、複数のＤＵＴ１の各Ｉ／Ｏ端子Ｐ３に供給すべき試験信号Ｓ_ＴＥＳＴを記述するテストパターンＳ_ＰＴＮと、制御信号Ｓ_ＣＮＴを記述する制御パターンＳ_{ＰＴＮ＿ＣＭＰ}を生成する。制御パターンＳ_{ＰＴＮ＿ＣＭＰ}は、テストパターンＳ_ＰＴＮに応じて定められている。

ドライバ群（ピンエレクトロニクスとも称する）は、複数のドライバＤＲを含む。ドライバＤＲ_Ｉ／Ｏは、Ｉ／Ｏ端子Ｐ３ごとに設けられ、テストパターンＳ_ＰＴＮに応じた試験信号Ｓ_ＴＥＳＴを、対応するＩ／Ｏ端子Ｐ３に出力する。ドライバＤＲ_ＣＭＰは、制御パターンＳ_{ＰＴＮ＿ＣＭＰ}に応じた制御信号Ｓ_ＣＮＴによって、電源補償回路２０のスイッチ素子（ソーススイッチＳＷ１、シンクスイッチＳＷ２）を制御する。なお図６では、図１のインタフェース回路４は省略されている。

試験装置２ａは以下の複数のモードのいずれかで、あるいはそれらを切りかえて動作させることができる。

（第１のモード）
このモードでは、テストパターンは複数のＤＵＴ１に共通に規定される。つまり複数のＤＵＴ１には、同じ試験信号Ｓ_ＴＥＳＴのセット（テストベクトル）が与えられる。

複数のＤＵＴ１を同時測定する場合、試験の過程において、パスあるいはフェイルが確定したＤＵＴ１は、その後の処理から除外される場合がある。あるいは、あるＤＵＴ１が、ある処理を先に終了した場合、その他のＤＵＴ１がその処理を完了するまで待機する場合がある。つまり、複数のＤＵＴ１を対象とする試験では、常にすべてのＤＵＴ１が動作しているとは限らない。

そこでパターン発生器ＰＧは、複数のＤＵＴ１のうち、動作中のＤＵＴ１の個数Ｍ（Ｍ≦Ｎ）に比例した量の補償電流Ｉ_ＣＭＰが生成されるように、動作中のＤＵＴ１の個数Ｍに応じて、制御パターンＳ_{ＰＴＮ＿ＣＭＰ}を変更する。ＤＵＴ１のばらつきを無視すれば、同じ試験信号Ｓ_ＴＥＳＴが与えられるＤＵＴ１の動作電流Ｉ_ＯＰは等しくなる。したがって、電源補償回路２０は、動作中のＤＵＴ１の個数Ｍに比例した量の補償電流Ｉ_ＣＭＰを生成すればよい。補償電流Ｉ_ＣＭＰの量は、補償パルス電流Ｉ_ＳＲＣ、Ｉ_ＳＩＮＫのデューティ比を調節することによって変更してもよいし、それらの振幅を調節することによって変更してもよい。パターン発生器ＰＧには、動作中のＤＵＴ１の個数Ｍの情報が与えられており、その個数Ｍに応じて、制御パターンＳ_{ＰＴＮ＿ＣＭＰ}を変更する。

図７は、図６の試験装置２ａの第１モードの動作例を示すタイムチャートである。たとえば、期間Ｔ１、Ｔ２、Ｔ３では、それぞれ異なるテストパターンが生成され、すべてのテストパターンをパスしたＤＵＴが良品判定される。したがって各期間における動作電流Ｉ_ＯＰの波形は異なるが、図７では説明を簡潔化するため、期間Ｔ１、Ｔ２、Ｔ３の動作電流Ｉ_ＯＰが同じものとして示している。期間Ｔ１では、Ｍ＝３個のＤＵＴ１が動作している。期間Ｔ１の試験により、ＤＵＴ１_３がフェイル判定されると、続く期間Ｔ２では、ＤＵＴ１_３の動作電流Ｉ_ＯＰ３はゼロとなり、Ｍ＝２となる。その結果、補償電流Ｉ_ＣＭＰの振幅は、期間Ｔ１よりも小さくなる。期間Ｔ２においてＤＵＴ１_１がフェイル判定されると、期間Ｔ３ではＭ＝１となり、ＤＵＴ１_２の動作電流Ｉ_ＯＰ２の変化を補償すればよいことになり、補償電流Ｉ_ＣＭＰ１の振幅は、期間Ｔ１の１／３となる。

言い換えれば、あるテストパターンＳ_ＰＴＮをひとつのＤＵＴ１に供給したときに、ひとつのＤＵＴ１に供給すべき単位補償電流Ｉ_{ＣＭＰ＿Ｕ}が算出され、それに応じた単位制御パターンＳ_{ＰＴＮ＿ＣＭＰ＿Ｕ}が規定される。Ｍ個のＤＵＴ１が有効なときに電源補償回路２０が生成すべき補償電流Ｉ_ＣＭＰは、
Ｉ_ＣＭＰ＝Ｉ_{ＣＭＰ＿Ｕ}×Ｍ
である。電源補償回路２０は、この補償電流Ｉ_ＣＭＰが得られるように、単位制御パターンＳ_{ＰＴＮ＿ＣＭＰ＿Ｕ}を補正し、制御パターンＳ_{ＰＴＮ＿ＣＭＰ}を生成する。補正は、単位制御パターンＳ_{ＰＴＮ＿ＣＭＰ＿Ｕ}が指定するパルス幅をＭ倍してもよいし、それが指定するパルス振幅をＭ倍してもよい。

あるいは、複数のＤＵＴ１を性能でランク分けする場合、たとえば高速で動作するものをＡ級品、中速で動作するものをＢ級品、低速で動作するものをＣ級品に分類する場合、期間Ｔ１において高速テストを行い、パスしたＤＵＴ１_３をＡ級品と判定し、それ以降は試験対象から除外して非動作とする。続いて期間Ｔ２において中速テストを行い、パスしたＤＵＴ１_１をＢ級品として判定してもよい。このケースでは、パスしたＤＵＴがその後の処理から除外される。

（第２のモード）
このモードでは、テストパターンＳ_ＰＴＮは、複数のＤＵＴ１ごとに独立に規定される。言い換えればパターン発生器ＰＧは、複数のＤＵＴ１に対して個別にテストパターンＳ_ＰＴＮを生成する。そして個別制御パターンＳ_{ＰＴＮ＿ＣＭＰ＿Ｕ}はテストパターンＳ_ＰＴＮごとに規定されている。パターン発生器ＰＧは、複数のＤＵＴ１に与えられるテストパターンＳ_ＰＴＮそれぞれに応じた複数の個別制御パターンＳ_{ＰＴＮ＿ＣＭＰ＿Ｕ}を合成して制御パターンＳ_{ＰＴＮ＿ＣＭＰ}を生成し、電源補償回路２０を制御するドライバＤＲ_ＣＭＰに出力する。

ｉ番目のＤＵＴ１_ｉに供給されるテストパターンＳ_ＰＴＮが既知であるとき、その動作電流Ｉ_ＯＰｉが推定され、それを補償するために必要な単位補償電流Ｉ_{ＣＭＰ＿Ｕｉ}が計算される。このとき、複数のＤＵＴの動作電流Ｉ_ＯＰの合計ΣＩ_ＯＰを補償するための補償電流Ｉ_ＣＭＰは、
Ｉ_ＣＭＰ＝Σ_{ｉ＝１：Ｎ}Ｉ_{ＣＭＰ＿Ｕｉ}
となる。この補償電流Ｉ_ＣＭＰを生成するために、電源補償回路２０は、複数の個別制御パターンＳ_{ＰＴＮ＿ＣＭＰ＿Ｕ１}〜Ｓ_{ＰＴＮ＿ＣＭＰ＿ＵＮ}を合成し、制御パターンＳ_{ＰＴＮ＿ＣＭＰ}を生成する。たとえば合成は、補償パルス電流のパルス幅を対象としてもよい。すなわち、制御パターンＳ_{ＰＴＮ＿ＣＭＰ}が規定するパルス幅をΔＴ、各個別制御パターンＳ_{ＰＴＮ＿ＣＭＰ＿Ｕｉ}が規定するパルス幅をΔＴ_ｉとするとき、
ΔＴ＝Σ_{ｉ＝１：Ｎ}ΔＴ_ｉ
となるように制御パターンＳ_{ＰＴＮ＿ＣＭＰ}を規定してもよい。

あるいは合成は、補償パルス電流の振幅を対象としてもよい。すなわち、制御パターンＳ_{ＰＴＮ＿ＣＭＰ}が規定する振幅をＡ、各個別制御パターンＳ_{ＰＴＮ＿ＣＭＰ＿Ｕｉ}が規定する振幅をＡ_ｉとするとき、
Ａ＝Σ_{ｉ＝１：Ｎ}Ａ_ｉ
となるように制御パターンＳ_{ＰＴＮ＿ＣＭＰ}を規定してもよい。

図８は、図６の試験装置２ａの第２モードの動作例を示すタイムチャートである。２つのＤＵＴ１に別々のテストパターンＳ_ＰＴＮが供給され、異なる動作電流Ｉ_ＯＰ１、Ｉ_ＯＰ２が流れる。電源補償回路２０は、動作電流Ｉ_ＯＰ１、Ｉ_ＯＰ２それぞれに対して生成すべき単位補償電流Ｉ_{ＣＭＰ＿Ｕ１}、Ｉ_{ＣＭＰ＿Ｕ２}を合成した補償電流Ｉ_ＣＭＰを生成する。これにより、複数のＤＵＴ１の電源電圧Ｖ_ＤＤが安定化できる。

このモードにおいても、あるＤＵＴ１が非動作状態となった場合、そのＤＵＴ１に対応する個別制御パターンＳ_{ＰＴＮ＿ＣＭＰ＿Ｕ}を除外すればよい。

（第３のモード）
第３モードでは、第２モードと同様、テストパターンＳ_ＰＴＮは、複数のＤＵＴ１ごとに独立に規定される。言い換えればパターン発生器ＰＧは、複数のＤＵＴ１に対して個別にテストパターンＳ_ＰＴＮを生成する。
ｉ番目のＤＵＴ１_ｉに供給されるテストパターンＳ_ＰＴＮが既知であるとき、その動作電流Ｉ_ＯＰｉが推定され、それを補償するために必要な単位補償電流Ｉ_{ＣＭＰ＿Ｕｉ}が計算される。このとき、複数のＤＵＴの動作電流Ｉ_ＯＰの合計ΣＩ_ＯＰを補償するための補償電流Ｉ_ＣＭＰは、
Ｉ_ＣＭＰ＝Σ_{ｉ＝１：Ｎ}Ｉ_{ＣＭＰ＿Ｕｉ}
となる。この第３モードでは、補償電流Ｉ_ＣＭＰを生成するための制御パターンＳ_{ＰＴＮ＿ＣＭＰ}が規定され、第２モードの単位補償パターンＳ_{ＰＴＮ＿ＣＭＰ＿Ｕ}は規定されず、パターンの合成処理も行わない。

第１の実施の形態に係る試験装置２ａによれば、複数のＤＵＴ１それぞれに流れる動作電流Ｉ_ＯＰの合計電流に応じて、補償電流Ｉ_ＣＭＰの量を制御することができ、複数のＤＵＴ１の電源端子Ｐ１の電位Ｖ_ＤＤを一定に保つことができる。

また、第１、第２のモードでは、テストシーケンスの途中で、動作するＤＵＴ１の個数Ｍが変化した場合であっても、それに応じて補償量を最適化することができる。
さらにこの構成では、複数のＤＵＴ１で、メイン電源１０および電源補償回路２０を共有できるため、ハードウェアリソースの観点でメリットがある。

（第２の実施の形態）
図９は、第２の実施の形態に係る試験装置２ｂの構成を示すブロック図である。図９の試験装置２ｂでは、ＤＵＴ１ごとに電源補償回路２０が設けられる。その他の構成は図６の試験装置２ａと同様である。

試験装置２ｂは以下の複数のモードのいずれかで、あるいはそれらを切りかえて動作させることができる。

（第１のモード）
このモードでは、テストパターンＳ_ＰＴＮは複数のＤＵＴ１に共通に規定される。つまり複数のＤＵＴ１には、同じ試験信号Ｓ_ＴＥＳＴのセット（テストベクトル）が与えられる。そして、テストパターンＳ_ＰＴＮに応じてひとつのＤＵＴ１に流れる動作電流Ｉ_ＯＰおよび単位補償電流Ｉ_{ＣＭＰ＿Ｕ}が計算され、単位制御パターンＳ_{ＰＴＮ＿ＣＭＰ＿Ｕ}が規定される。

パターン発生器ＰＧは、複数のＤＵＴ１のうち、動作中のＤＵＴ１に対応する電源補償回路２０を制御するドライバＤＲ_ＣＭＰに、制御パターンＳ_{ＰＴＮ＿ＣＭＰ＿Ｕ}を出力する。非動作の電源補償回路２０に割り当てられるドライバＤＲ_ＣＭＰはディスイネーブル化される。

（第２のモード）
第２のモードでは、テストパターンＳ_ＰＴＮは複数のＤＵＴ１ごとに規定される。制御パターンＳ_{ＰＴＮ＿ＣＭＰ}は、テストパターンＳ_ＰＴＮごとに規定される。パターン発生器ＰＧは、ｉ番目のＤＵＴ１_ｉに割り当てられたドライバＤＲ_Ｉ／Ｏに対してテストパターンＳ_ＰＴＮを出力するとともに、ｉ番目の電源補償回路２０_ｉに割り当てられたドライバＤＲ_ＣＭＰに、そのテストパターンＳ_ＰＴＮに対して規定された制御パターンＳ_{ＰＴＮ＿ＣＭＰ}を出力する。

第２の実施の形態によれば、複数の電源補償回路２０を独立に制御することができ、ＤＵＴ１ごとに、電源端子Ｐ１の電位を一定に保つことができる。あるいは、ＤＵＴ１の電源端子Ｐ１ごとに、異なる電圧変動を発生させることができる。またこの構成では、複数のＤＵＴ１でメイン電源１０を共有できるため、ハードウェアリソースの観点でメリットがある。

実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

実施の形態では、メイン電源１０が複数のＤＵＴ１_１〜Ｎに共通に設けられる場合を説明したが、本発明はそれに限定されない。つまり、メイン電源１０は、複数のＤＵＴ１_１〜Ｎに対し独立に設けられてもよい。

実施の形態では、補償電流Ｉ_ＣＭＰによって、電源電圧の変動がゼロであるような、つまり出力インピーダンスがゼロの理想電源の環境を実現する場合を説明したが、本発明はそれに限定されない。つまり、意図的な電源電圧変動を引き起こすような補償電流Ｉ_ＣＭＰの波形を計算し、その補償電流波形が得られるように制御パターンＳ_{ＰＴＮ＿ＣＭＰ}を規定しておいてもよい。この場合、制御パターンＳ_{ＰＴＮ＿ＣＭＰ}に応じて任意の電源環境をエミュレートすることが可能となる。

実施の形態では、電源補償回路２０がソース補償回路２０ａとシンク補償回路２０ｂを含む場合を説明したが本発明はそれには限定されず、いずれか一方のみの構成としてもよい。

ソース補償回路２０ａのみ設ける場合、ソース補償回路２０ａに定常的な電流Ｉ_ＤＣを発生させてもよい。そして、電源電流Ｉ_ＤＤが動作電流Ｉ_ＯＰに対して不足するときは、ソース補償回路２０ａが発生する電流Ｉ_ＳＲＣを、定常的な電流Ｉ_ＤＣから相対的に増加させてもよい。反対に、電源電流Ｉ_ＤＤが動作電流Ｉ_ＯＰに対して過剰なときは、ソース補償回路２０ａが発生する電流Ｉ_ＳＲＣを、定常的な電流Ｉ_ＤＣから相対的に減少させてもよい。
シンク補償回路２０ｂのみ設ける場合、シンク補償回路２０ｂに定常的な電流Ｉ_ＤＣを発生させてもよい。そして、電源電流Ｉ_ＤＤが動作電流Ｉ_ＯＰに対して不足するときは、シンク補償回路２０ｂが発生する電流Ｉ_ＳＩＮＫを、定常的な電流Ｉ_ＤＣから相対的に減少させてもよい。反対に、電源電流Ｉ_ＤＤが動作電流Ｉ_ＯＰに対して過剰なときは、シンク補償回路２０ｂが発生する電流Ｉ_ＳＩＮＫを、定常的な電流Ｉ_ＤＣから相対的に増加させてもよい。
これにより、試験装置全体の消費電流は、定常的な電流Ｉ_ＤＣ分増加するが、それと引きかえに、単一のスイッチのみで、補償電流Ｉ_ＳＲＣ、Ｉ_ＳＩＮＫを発生させることができる。

１…ＤＵＴ、２…試験装置、ＰＧ…パターン発生器、ＴＧ…タイミング発生器、ＦＣ…波形整形器、４…インタフェース回路、ＤＲ…ドライバ、１０…メイン電源、２０…電源補償回路、２０ａ…ソース補償回路、２０ｂ…シンク補償回路、Ｐ１…電源端子、Ｐ２…接地端子、Ｐ３…Ｉ／Ｏ端子、ＳＷ１…ソーススイッチ、ＳＷ２…シンクスイッチ、２２…電圧源、２４ａ…ソース電流源、２４ｂ…シンク電流源、２６…電流Ｄ／Ａコンバータ、Ｍ１…第１トランジスタ、Ｍ２…第２トランジスタ、１００…プリント基板。

Claims (10)

1. それぞれが電源端子および入出力端子を有する複数の被試験デバイスを同時に試験する試験装置であって、
   前記複数の被試験デバイスの前記電源端子に電力を供給する共通のメイン電源と、
   制御信号に応じて制御されるスイッチ素子を含み、前記スイッチ素子がオンした状態において補償パルス電流を生成し、前記補償パルス電流を前記メイン電源とは別経路から前記複数の被試験デバイスの電源端子に注入し、および／または前記メイン電源から前記複数の被試験デバイスの電源端子へ流れる電源電流から、前記補償パルス電流を前記複数の被試験デバイスとは別経路に引きこむ、電源補償回路と、
   前記複数の被試験デバイスの各入出力端子に供給すべき試験信号を記述するテストパターン、および、前記テストパターンに応じて定められた前記制御信号を記述する制御パターンを生成するパターン発生器と、
   それぞれが前記入出力端子ごとに設けられ、前記テストパターンに応じた試験信号を、対応する前記入出力端子に出力する複数のドライバと、前記制御パターンに応じた前記制御信号によって前記電源補償回路の前記スイッチ素子を制御するドライバと、を含むドライバ群と、
   を備えることを特徴とする試験装置。
2. 前記パターン発生器は、前記複数の被試験デバイスに対して共通のテストパターンを生成し、
   かつ前記パターン発生器は、前記複数の被試験デバイスのうち、動作中の個数に比例した量の前記補償パルス電流が生成されるように、動作中の被試験デバイスの個数に応じて前記制御パターンを変更することを特徴とする請求項１に記載の試験装置。
3. 前記パターン発生器は、前記制御パターンが規定する補償パルス電流のパルス幅を変更することを特徴とする請求項２に記載の試験装置。
4. 前記パターン発生器は、前記制御パターンが規定する補償パルス電流の振幅を変更することを特徴とする請求項２に記載の試験装置。
5. 前記パターン発生器は、前記複数の被試験デバイスに対して、個別のテストパターンを生成し、
   前記パターン発生器は、前記複数の被試験デバイスに与えられる前記テストパターンそれぞれに応じた複数の個別制御パターンを合成して前記制御パターンを生成し、前記電源補償回路を制御するドライバに出力することを特徴とする請求項１に記載の試験装置。
6. 前記パターン発生器は、前記複数の個別制御パターンそれぞれが規定する補償パルス電流のパルス幅を加算し、前記制御パターンが規定する補償パルス電流のパルス幅を規定することを特徴とする請求項５に記載の試験装置。
7. 前記パターン発生器は、前記複数の個別制御パターンそれぞれが規定する補償パルス電流の振幅を加算し、前記制御パターンが規定する補償パルス電流の振幅を規定することを特徴とする請求項５に記載の試験装置。
8. それぞれが電源端子および入出力端子を有する複数の被試験デバイスを同時に試験する試験装置であって、
   前記複数の被試験デバイスの前記電源端子に電力を供給する共通のメイン電源と、
   それぞれが前記被試験デバイスごとに設けられ、制御信号に応じて制御されるスイッチ素子を含み、前記スイッチ素子がオンした状態において補償パルス電流を生成し、前記補償パルス電流を前記メイン電源とは別経路から対応する被試験デバイスの電源端子に注入し、および／または前記メイン電源から対応する被試験デバイスの電源端子へ流れる電源電流から、前記補償パルス電流を対応する被試験デバイスとは別経路に引きこむ、複数の電源補償回路と、
   前記複数の被試験デバイスの各入出力端子に供給すべき試験信号を記述するテストパターン、および、前記テストパターンに応じて定められた前記複数の電源補償回路ごとの制御信号を記述する制御パターンを生成するパターン発生器と、
   それぞれが前記入出力端子ごとに設けられ、前記テストパターンに応じた試験信号を、対応する前記入出力端子に出力する複数のドライバと、それぞれが前記電源補償回路ごとに設けられ、対応する制御パターンに応じた前記制御信号によって、対応する電源補償回路の前記スイッチ素子を制御する複数のドライバと、を含むドライバ群と、
   を備えることを特徴とする試験装置。
9. 前記パターン発生器は、前記複数の被試験デバイスに対して共通のテストパターンを生成し、
   前記パターン発生器は、前記複数の被試験デバイスのうち、動作中の被試験デバイスに対応する前記電源補償回路を制御するドライバに、前記制御パターンを出力することを特徴とする請求項８に記載の試験装置。
10. 前記パターン発生器は、前記複数の被試験デバイスに対して、個別のテストパターンを生成し、
    前記パターン発生器は、前記被試験デバイスごとのテストパターンに対して規定された個別制御パターンを、その被試験デバイスに対応する前記電源補償回路を制御するドライバに出力することを特徴とする請求項８に記載の試験装置。

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