JP2012104165A - 半導体装置 - Google Patents

Abstract

【課題】電流値変化型メモリセルの読み出し動作時に、ビット線電位を低電圧化しても十分な動作マージンを確保可能な半導体装置を提供する。
【解決手段】本発明の半導体装置は、電流値変化型メモリセルＭＣと、ビット線ＢＬと、トランジスタＱ１〜Ｑ４からなるセンスアンプＳＡを備えている。電荷転送ゲートであるトランジスタＱ１は転送制御電圧である電位Ｖ１に応じてビット線ＢＬとセンスノードＮＳとの間の接続を制御し、トランジスタＱ２はセンスノードＮＳの信号を増幅する。トランジスタＱ３は電位Ｖ２をセンスノードに供給し、トランジスタＱ４は電位Ｖ３をビット線に供給し、ともにプリチャージ制御信号ＰＣに応じて制御される。電位Ｖ２を電位Ｖ３より高く設定し、電位Ｖ１からトランジスタＱ１の閾値電圧Ｖｔ１を引いた所定電位が電位Ｖ３より低く、かつ低電位より高くなるように設定することで、読み出し動作の動作マージンが向上する。
【選択図】図１

Description

本発明は、電流値変化型メモリセルに記憶される情報をビット線に読み出して増幅するシングルエンド型のセンスアンプ回路を備えた半導体装置に関するものである。

従来から、選択されたメモリセルに流れる電流の大小に応じて情報を記憶する電流値変化型メモリセルが知られている。この種のメモリセルを用いる半導体装置においては、チップ面積の縮小の観点から、差動型のセンスアンプに代えて、回路規模の小さいシングルエンド型のセンスアンプを採用することが望ましい。また、メモリセルの微細化に伴って半導体装置を低電圧で動作させる場合、メモリセルに接続されるビット線にできるだけ低い電位を供給することが望ましい。

例えば、特許文献１には、信号の入出力端子と電源端子間の抵抗値の大ききに応じて情報を記憶するメモリセルを備えた半導体装置において、入出力端子から出力される信号を、１つのＭＯＳトランジスタ（Ｑ１）で増幅するシングルエンド型のセンスアンプを備える構成が開示されている。特許文献１に示されたセンスアンプを用いることで、メモリセルの読み出し動作時に、ビット線の容量値を低減させることができる。

また例えば、特許文献２には、メモリセルに接続されるビット線とシングルエンド型のセンスアンプの入力側のセンスノードとの間に、電荷転送ゲートとして機能するＭＯＳトランジスタを配置した構成が開示されている。このような構成のセンスアンプを採用することで、メモリセルの読み出し動作時に、センスアンプの増幅動作に必要な動作マージンを確保することができる。

特開２００９−２５９３７９号公報 特開２０１０−０５５７３０号公報

しかしながら、上記特許文献１に開示された技術によれば、センスアンプがグローバルビット線に接続される出力ノードを駆動する際、ＭＯＳトランジスタ（Ｑ１）のゲート電圧が、ビット線のプリチャージ電圧あるいはメモリセルに供給される電圧以下に制限されるため、これらの電圧がメモリセルの微細化に伴って低下した場合には、センスアンプがグローバルビット線を駆動する速度の低下を招くという問題がある。一方、上記特許文献２に開示された技術によれば、電荷転送ゲート（Ｑ１）を介してビット線とセンスノードとの間で電荷を転送する際、ビット線とセンスノードの電位設定を独立に行うことができず、メモリセルの微細化に伴ってビット線の電位が低下したときに、読み出し速度の低下を招くという問題がある。このように、従来の構成によれば、電流値変化型メモリセルの読み出し動作に際し、ビット線を低電位化しつつ高速な読み出し動作が可能な半導体装置を構成することは困難であった。

上記課題を解決するために、本発明の半導体装置は、電流値の大小に応じて情報を記憶するメモリセルと、前記メモリセルに電気的に接続し、前記メモリセルの情報を伝送するビット線と、ゲート端子に転送制御電圧である少なくとも第１の電位を有する第１の信号線に接続し、一方のソース・ドレイン端子が前記ビット線に接続し、他方のソース・ドレイン端子がセンスノードに接続する第１のトランジスタと、ゲート端子が前記センスノードに接続し、ドレイン端子が出力ノードに接続し、ソース端子が低電位を有する信号線に接続し、前記ビット線から前記第１のトランジスタを介して前記センスノードに伝送される信号を増幅する第２のトランジスタと、プリチャージ制御信号に応じて、第２の電位を前記センスノードに供給するセンスノード電位供給回路と、前記プリチャージ制御信号に応じて、第３の電位を前記ビット線に供給するビット線電位供給回路と、少なくとも、前記第１乃至第３の電位をそれぞれ制御する電位制御回路と、を備え、前記電位制御回路は、前記第１の電位を、前記第２と第３の電位の間に制御し、前記第２の電位が前記第３の電位よりも絶対値が高くなるように制御し、前記第１の電位から前記第１のトランジスタの閾値電圧を引いた所定電位が、前記第３の電位よりも絶対値が低く、かつ前記低電位よりも絶対値が高くなるように制御し、前記ビット線は、前記メモリセルが有する少なくとも第１の前記情報及び第２の前記情報に応じて、ともに前記第３の電位から前記低電位の方向に遷移する、ことを特徴としている。

本発明の半導体装置によれば、電流値変化型メモリセルの読み出し動作の際、第１のトランジスタが電荷転送ゲートとして機能し、そのゲートに印加される転送制御電圧（第１の電位）に応じてビット線とセンスアンプの間の電荷転送が制御される。半導体装置の低電圧化のためにはビット線に供給される第３の電位を低く設定する必要があるのに対し、センスノードに供給される第２の電位を第３の電位よりも高く設定して第２のトランジスタの電流駆動能力を高めて読み出し動作を高速化する必要がある。本発明の半導体装置では、第２の電位を第３の電位よりも高く設定するとともに、第１のトランジスタのオン（電気的に導通）・オフ（電気的に非導通）が切り替わる上述の所定電位（第１の電位から前記第１のトランジスタの閾値電圧を引いた電位）を、メモリセルに保持可能な２値の情報に対応する第３の電位及び低電位の範囲内に設定し、ビット線とセンスアンプの間の電荷転送を制御してセンスアンプの高速な読み出し動作を実現している。

本発明は多様なメモリセルアレイの構成に対して適用可能であるが、特に、ビット線が階層化されたメモリセルアレイを有する半導体装置に適用する場合に有効である。すなわち、下位階層のローカルビット線と上位階層のグローバルビット線が設けられ、ローカルビット線から、ローカルビット線に接続するローカルセンスアンプを介してグローバルビット線に伝送される信号を増幅するグローバルセンスアンプを設けた構成に対し、チップ面積の増加と消費電流の増大を抑制しつつ、高速な読み出し動作を行うことが可能である。

また電荷転送ゲートとしての第１のトランジスタに供給される第１の電位を、第１のトランジスタの閾値電圧のプロセス変動及び温度依存性が補償された電位としてもよい。

以上述べたように、本発明によれば、電流値変化型メモリセルに保持される情報をビット線に読み出し、電荷転送ゲートを介してビット線の信号をセンスアンプで増幅する構成を有する半導体装置において、ビット線電圧を低電圧化したとしてもセンスノードの電位を高く保つことで高速な読み出し動作を行うことが可能となる。

また、メモリセルアレイを階層化した半導体装置において、ローカルビット線からローカルセンスアンプを経由してグローバルビット線に伝送された信号をグローバルセンスアンプで増幅する場合、チップ面積の増加と消費電流の増大を抑制しつつ、高速な読み出し動作を行うことが可能となる。

さらに、電荷転送ゲートとしての第１のトランジスタに供給される第１の電位に対し、第１のトランジスタの閾値電圧のプロセス変動及び温度依存性が補償されることにより、読み出し動作時の動作マージンを一層向上させることができる。

本発明の技術思想の一例として、本発明の基本的な動作原理を示す回路構成を示す図である。 図１のセンスアンプの動作原理に基づく具体的な読み出し動作を説明するための動作波形図である。 第１実施形態の半導体装置の全体構成を示すブロック図である。 第１実施形態の半導体装置において、センスアンプ及びメモリセルを含む範囲の構成例を示す図である。 第１実施形態の半導体装置の読み出し動作時の動作波形を示している。 本発明に適用可能な電流値変化型メモリセルの具体例を示す図である。 Ｖ１発生回路の回路構成例を示す図である。 図７のＶ１発生回路により出力される電位Ｖ１のプロセス・温度依存性の一例を示すグラフである。 第２実施形態の半導体装置において、センスアンプ及びメモリセルを含む範囲の構成例を示す図である。 第２実施形態の半導体装置の読み出し動作時の動作波形を示している。 第３実施形態の半導体装置において、センスアンプ及びメモリセルを含む範囲の構成例を示す図である。 本実施形態において開示された構成を備える半導体装置と、この半導体装置の動作を制御するコントローラとを含む情報処理システムの構成例を示す図である。

本発明の課題を解決する技術思想の代表的な例を以下に示す。ただし、本願の請求対象は、この技術思想に限定されるものではなく、本願の特許請求の範囲に記載された内容にあることは言うまでもない。

以下、本発明の技術思想の一例は、図１に示すセンスアンプＳＡ及びメモリセルＭＣを備える半導体装置に対して適用されるものである。図１は、本発明の基本的な動作原理を示す回路構成として、センスアンプＳＡ及びメモリセルＭＣを含む範囲の構成例を示している。図１に示すように、本発明の半導体装置は、選択時に流れる電流Ｉｃの大小に応じて情報を記憶する電流値変化型メモリセルＭＣと、このメモリセルＭＣに接続されるビット線ＢＬと、センスアンプＳＡを構成するトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４とを備えて構成される。例えば、図１に示すように、トランジスタＱ１〜Ｑ４としては、ＮＭＯＳ型の電界効果トランジスタが用いられる。電荷転送ゲートとして機能するトランジスタＱ１は、ゲート端子に印加される転送制御電圧である電位Ｖ１（第１の電位）に応じて、一方のソース・ドレイン端子に接続されたビット線ＢＬと他方のソース・ドレイン端子に接続されたセンスノードＮＳとの間の電気的接続を制御する。増幅素子であるトランジスタＱ２（第２のトランジスタ）は、ゲート端子がセンスノードＮＳに接続され、ドレイン端子が出力ノードＮＯに接続され、ソース端子がグランド電位に接続され、ビット線ＢＬからトランジスタＱ１（第１のトランジスタ）を介してセンスノードＮＳに伝送される信号を増幅し、出力ノードＮＯに出力信号Ｓｏｕｔを出力する。また、センスノード電位供給回路として機能するトランジスタＱ３（第３のトランジスタ）は、プリチャージ制御信号ＰＣに応じて電位Ｖ２（第２の電位）をセンスノードＮＳに供給するとともに、ビット線電位供給回路として機能するトランジスタＱ４（第４のトランジスタ）は、プリチャージ制御信号ＰＣに応じて電位Ｖ３（第３の電位）をビット線ＢＬに供給する。上述の転送制御電圧（電位Ｖ１）、電位Ｖ２、電位Ｖ３は、図示されない電位制御回路によって制御される。なお、グランド電位は一例であって、電位Ｖ１からトランジスタＱ１の閾値電圧Ｖｔ１を引いた所定電位Ｖ１−Ｖｔ１よりも絶対値で更に低い電位であればよいことは、本発明の技術思想から明白に理解できる。更に、所定電位Ｖ１−Ｖｔ１は、第１のトランジスタＱ１の閾値電圧Ｖｔ１のばらつきに対応する電位分布を有する。電位制御回路は、その電位分布の範囲内の上限値が前記第３の電位よりも絶対値で低く、前記電位分布の範囲内の下限値が前記低電位よりも絶対値で高くなるように、第１の電位Ｖ１を制御する。第１の電位Ｖ１の制御に代えて、第３の電位Ｖ３を制御してもよい。更に、第１の電位Ｖ１と第３の電位Ｖ３の両者を制御してもよい。

なお、図１では、１つのメモリセルＭＣのみを示しているが、実際には１本のビット線ＢＬに複数のメモリセルＭＣが接続される。そのため、ビット線ＢＬには寄生容量Ｃｂが存在する。寄生容量Ｃｂの値は、ビット線ＢＬに接続されるメモリセルＭＣの個数に依存するが、例えば、ビット線ＢＬに１２８個のメモリセルＭＣが接続される場合は、寄生容量Ｃｂは１０ｆＦ程度の値となる。また、センスノードＮＳには寄生容量Ｃｓが存在する。図１に示すように、センスノードＮＳには３個のトランジスタＱ１、Ｑ２、Ｑ３が接続されるのみであるため、寄生容量Ｃｓも、例えば１ｆＦ程度の小さい値になる。

図１において、本発明のセンスアンプＳＡの読み出し動作時における電位関係は、転送制御電圧が少なくとも電位Ｖ１(第１の電位）に制御されるとともに、電位Ｖ２(第２の電位）が電位Ｖ３(第３の電位）よりも絶対値が高くなるように制御される。また、電位Ｖ１からトランジスタＱ１の閾値電圧を引いた所定電位が、電位Ｖ３よりも絶対値が低く、かつグランド電位よりも絶対値が高くなるように制御される。この際の具体的な動作については後述する（図２参照）。本発明の半導体装置では、従来の構成とは異なり、電位Ｖ２と電位Ｖ３を独立に設定することができるので、ビット線ＢＬの低電圧化によって電位Ｖ３が小さくなる場合であっても、センスノードＮＳには十分高い電位Ｖ３を供給でき、シングルエンド型のトランジスタＱ２の電流駆動能力を高めて読み出し動作を高速化することができる。

図２は、図１のセンスアンプＳＡの動作原理に基づく具体的な読み出し動作を説明するための動作波形を例示している。図２の左側は、メモリセルＭＣのハイ情報（例えば、情報「１」）に対応する大きい電流Ｉｃが流れる場合の動作波形が示されるとともに、図２の右側には、メモリセルＭＣのロー情報（例えば、情報「０」）に対応する小さい電流Ｉｃが流れる場合の動作波形が示されている。なお、図２の左側と右側のそれぞれの動作におけるメモリセルＭＣの電流Ｉｃの電流値については、ハイ情報に対応する分布の最小値であるＩｃ（Ｈ）ｍｉｎ（左側）と、ロー情報に対応する分布の最大値であるＩｃ（Ｌ）ｍａｘ（右側）をそれぞれ想定する。また、メモリセルＭＣのハイ情報及びメモリセルＭＣのロー情報においても、電流値変化型メモリセルＭＣの特徴により、ビット線ＢＬは高電位（Ｖ３）から低電位（ＶＳＳ）に向かって低下するように遷移することが理解できる。

まず、ハイ情報の読み出し動作においては、時刻Ｔ１に先立つプリチャージ期間には制御信号ＰＣがハイ（電位ＶＰＰ）であり、センスノードＮＳが電位Ｖ２にプリチャージされた状態にあり、ビット線ＢＬが電位Ｖ３にプリチャージされた状態にある。ここで、電位Ｖ１からトランジスタＱ１の閾値電圧Ｖｔ１を引いた所定電位Ｖ１−Ｖｔ１は、図２に示す電位分布Ｄ１の範囲内の電圧値を取り、電位Ｖ２、Ｖ３のいずれよりも電位分布Ｄ１が低くなっている。そのため、トランジスタＱ１のソース・ドレインの各電位が高く保たれ、トランジスタＱ１がオフ状態にある。なお、上述の所定電位Ｖ１−Ｖｔ１の電位分布Ｄ１が、その上限と下限の間で幅を持つ理由は、多数のセンスアンプＳＡの各トランジスタＱ１に関し、閾値電圧Ｖｔ１のランダムなばらつきや、プロセス変動による閾値電圧Ｖｔ１の基準値からの変動や、閾値電圧Ｖｔ１の動作時の温度依存性等の要因に起因するものである。

時刻Ｔ１には、プリチャージ制御信号ＰＣがローになり、トランジスタＱ４がオフしてビット線ＢＬが電位Ｖ３にプリチャージされた状態でフローティングとなるとともに、トランジスタＱ３がオフしてセンスノードＮＳが電位Ｖ２にプリチャージされた状態でフローティングとなる。続いて、時刻Ｔ２において選択されたメモリセルＭＣには大きな電流Ｉｃ（Ｈ）ｍｉｎが流れ、これによりビット線ＢＬの寄生容量Ｃｂに蓄積された電荷が急速に引き抜かれるので、ビット線ＢＬの電位が電位Ｖ３から低下していく。そして、遅くとも時刻Ｔ３には、ビット線ＢＬの電位が所定電位Ｖ１−Ｖｔ１の電位分布Ｄ１の下限を下回って、トランジスタＱ１がオンする。トランジスタＱ１がオンすると、センスノードＮＳの寄生容量Ｃｓに蓄積されていた電荷が急速に引き抜かれるので、センスノードＮＳの電位は電位Ｖ２から低下していく。そして、遅くとも時刻Ｔ４には、ビット線ＢＬの電位とセンスノードＮＳの電位はそれぞれグランド電位（０Ｖ）に達する。その後、時刻Ｔ４から時刻Ｔ５までの期間には、トランジスタＱ２のゲート電位がグランド電位に保たれ、トランジスタＱ２がオフの状態にあるので、出力ノードＮＯにハイ情報を読み出すことができる。

一方、ロー情報の読み出し動作においては、時刻Ｔ１１に先立つプリチャージ期間の状態は、ハイ情報の読み出し動作の場合と同様である。また、上記所定電位Ｖ１−Ｖｔ１の電位分布Ｄ１についても、ハイ情報の読み出し動作の場合と同様である。なお、ロー情報の読み出し動作に表記される時刻Ｔ１１〜Ｔ１５の各々の時間間隔は、上述の時刻Ｔ１〜Ｔ５の各々と同じ時間間隔であるものとする。

時刻Ｔ１１には、ハイ情報の読み出し動作の場合と同様、ビット線ＢＬが電位Ｖ３にプリチャージされた状態でフローティングとなるとともに、センスノードＮＳが電位Ｖ２にプリチャージされた状態でフローティングとなる。続いて、時刻Ｔ１２において選択されたメモリセルＭＣには小さな電流Ｉｃ（Ｌ）ｍａｘが流れ、これによりビット線ＢＬの寄生容量Ｃｂに蓄積された電荷が緩やかに引き抜かれるので、ビット線ＢＬの電位が電位Ｖ３から緩やかに低下していく。この場合、ビット線ＢＬの所定電位Ｖ１−Ｖｔ１の電位分布Ｄ１の上限に到達するのは、早くとも時刻Ｔ１５までの時間を要する。従って、時刻Ｔ１５までの期間は、トランジスタＱ１がオフの状態を保ち続けるので、センスノードＮＳの寄生容量Ｃｓに蓄積されていた電荷が引き抜かれることはない。その結果、時刻Ｔ１３から時刻Ｔ１４を経て、早くとも時刻Ｔ１５までの期間は、センスノードＮＳが電位Ｖ２を保ち続けることになる。このとき、トランジスタＱ２のゲート電位が電位Ｖ２に保たれることにより、トランジスタＱ２はオンの状態にあるので、出力ノードＮＯにロー情報を読み出すことができる。

本発明の構成によれば、上記の読み出し動作において、センスノードＮＳに供給すべき電位Ｖ２と、ビット線ＢＬに供給すべき電位Ｖ３とを独立に設定することができる。図２の例では、電位Ｖ３に比べて電位Ｖ２が高い電圧値に設定されている。一般に、メモリセルＭＣの微細化や消費電流低減を図るには、ビット線ＢＬに供給すべき電位Ｖ３を低く設定せざるを得ない。しかし、本発明によれば、電位Ｖ２を低く設定したとしても、電位Ｖ３を相対的に高く設定することが可能であることから、読み出し動作時にトランジスタＱ２の電流駆動能力を高く保つことができる。その結果、トランジスタＱ２を高速に動作させることができ、センスアンプＳＡの読み出し時間を短縮する効果がある。

以下、本発明の好ましい実施形態について添付図面を参照しながら詳しく説明する。以下では、上述の電流値変化型メモリセルＭＣを用いてメモリセルアレイを構成し、図１及び図２の基本的な動作原理に従って動作するセンスアンプＳＡを備えた半導体装置に対し、本発明を適用した３つの実施形態ついて順次説明する。

［第１実施形態］
第１実施形態は、ビット線構成が階層化されたメモリセルアレイを有する半導体装置に対して本発明を適用したものである。図３は、第１実施形態の半導体装置の全体構成を示すブロック図である。図３に示す半導体装置は、複数のワード線ＷＬと複数のビット線ＢＬの各交点に配置された多数の電流値変化型メモリセルＭＣを含むメモリセルアレイ１０と、このメモリセルアレイ１０に付随するロウ系回路１１及びカラム系回路１２とを備えている。ロウ系回路１１には、複数のワード線ＷＬに対応して設けられる多数の回路群が含まれ、カラム系回路１２には、図１のセンスアンプＳＡなど、複数のビット線ＢＬに対応して設けられる多数の回路群が含まれる。なお、上述したように、メモリセルアレイ１０には階層化ビット線構成が採用されるので、下位階層の上記ビット線ＢＬと上位階層のグローバルビット線ＧＢＬとに階層化されるが、詳細については後述する。

外部から入力されるアドレスにはロウアドレスとカラムアドレスが含まれ、ロウアドレスはロウアドレスバッファ１３に保持されてロウ系回路１１に送られ、カラムアドレスはカラムアドレスバッファ１４に保持されてカラム系回路１２に送られる。カラム系回路１２は、入出力制御回路１５によりデータバッファ１６とのデータ転送が制御され、外部との間でデータ入出力（ＤＱ）が行われる。

コマンドデコーダ１７は、外部から入力される制御信号に基づきＤＲＡＭに対するコマンドを判別して制御回路１８に送出する。制御回路１８は、コマンドデコーダ１７により判別されるコマンドの種別に応じて半導体装置の各部の動作を制御する。制御回路１８による動作制御は、クロック発生回路（不図示）が発生する内部クロックに連動して行われる。また、モードレジスタ１９は、上記アドレスに基づき半導体装置の動作モードを選択的に設定し、その設定情報を制御回路１８に送出する。また、制御回路１８には、少なくとも図１に示す電位Ｖ１、Ｖ２、Ｖ３をそれぞれ制御し、それらをカラム系回路１２の各センスアンプＳＡに対してそれぞれ異なる信号線で供給する電位制御回路１８ａが含まれる。電位Ｖ１は、第１の信号線で供給する。また、第１の信号線は、後述するようにＤＣ動作（半導体装置のアクセス動作に対して複数の論理値を取らない）の電位であってもよいし、ＡＣ動作（半導体装置のアクセス動作に対して複数の論理値を取る）の電位であってもよい。ＡＣ動作の場合、所謂、論理「１」は前記第１の電位であり、論理「０」は例えばグランド電位である。

次に図４は、第１実施形態の半導体装置のうち、図１と同様の範囲であって、センスアンプＳＡ及びメモリセルＭＣを含む範囲の構成例を示す図である。図４に示す回路構成のうち、電流値変化型メモリセルＭＣと、ビット線ＢＬと、センスアンプＳＡのうちのトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４の部分の構成については、図１と同様である。一方、図４においては、センスアンプＳＡ内にＮＭＯＳ型のトランジスタＱ５が設けられるとともに、センスアンプＳＡの外部にグローバルビット線ＧＢＬ、グローバルビット線センス回路２０、ＮＭＯＳ型のトランジスタＱ６がそれぞれ設けられている。なお、メモリセルＭＣに対応して、１本のビット線ＢＬに加え、１本のワード線ＷＬを示している。

センスアンプＳＡにおいて、読み出し制御用のトランジスタＱ５は、ゲート端子に読み出し制御信号ＲＥが印加され、ソース端子が出力ノードＮＯに接続され、ドレイン端子がグローバルビット線ＧＢＬに接続されている。読み出し制御信号ＲＥがハイに制御されると、トランジスタＱ２のドレイン電流はグローバルビット線ＧＢＬからトランジスタＱ５、Ｑ２を経由してグランドに流れる。グローバルビット線ＧＢＬに対する電位供給回路として機能するトランジスタＱ６は、プリチャージ制御信号ＰＣに応じて電位Ｖ４（第４の電位）をグローバルビット線ＧＢＬに供給する。また、グローバルビット線センス回路２０（グローバルセンスアンプ）は、ビット線ＢＬ及びセンスアンプＳＡを経由してグローバルビット線ＧＢＬに伝送される信号をセンスラッチする回路である。

なお、図４では、下位階層の１本のビット線ＢＬと上位階層の１本のグローバルビット線ＧＢＬのみを示しているが、実際には１本のグローバルビット線ＧＢＬに対し、その延在方向にセグメント化された複数のビット線ＢＬが配置されている。よって、複数のビット線ＢＬと同数の複数のセンスアンプＳＡが配置されることになる。そして、複数のビット線ＢＬのうちの１本のビット線ＢＬは、センスアンプＳＡを介して上述のグローバルビット線ＧＢＬと選択的に接続される。また、図４に示すように、グローバルビット線ＧＢＬには寄生容量Ｃｇが存在する。

図５は、第１実施形態の半導体装置の読み出し動作時の動作波形を示している。図５の左側には、ハイ情報を保持するメモリセルＭＣを読み出す場合の動作波形を示し、図５の右側には、ロー情報を保持するメモリセルＭＣを読み出す場合の動作波形を示す。なお、メモリセルＭＣの電流値Ｉｃに対応するＩｃ（Ｈ）ｍｉｎ（左側）及びＩｃ（Ｌ）ｍａｘ（右側）の意味と、所定電位Ｖ１−Ｖｔ１の電位分布Ｄ１の意味と、それぞれの時刻Ｔ１〜Ｔ５、Ｔ１１〜Ｔ１５の表記については、図２の場合と同様である。図５に示される動作波形の多くは図２の動作波形と共通するので、以下では主に異なる点について説明する。

ハイ情報の読み出し動作において、時刻Ｔ１に先立つプリチャージ期間には、上述のセンスノードＮＳ及びビット線ＢＬに加えて、グローバルビット線ＧＢＬが電位Ｖ４にプリチャージされた状態にある。また、ワード線ＷＬは非選択状態のグランド電位に保たれている。時刻Ｔ１にプリチャージ制御信号ＰＣがローになると、グローバルビット線ＧＢＬが電位Ｖ４にプリチャージされた状態でフローティングになる。続いて、時刻Ｔ１から時刻Ｔ２までの間に、ワード線ＷＬが選択状態の電位Ｖ２に駆動され、メモリセルＭＣが選択される。時刻Ｔ２から時刻Ｔ４にかけて図２と同様の動作を経て、ビット線ＢＬの電位とセンスノードＮＳの電位がそれぞれグランド電位に達する。時刻Ｔ４から時刻Ｔ５にかけて読み出し制御信号ＲＥがハイ（電位Ｖ２）に制御されるが、このときのトランジスタＱ２はオフの状態にあるので、グローバルビット線ＧＢＬが電位Ｖ４を保ち続ける。この状態でグローバルビット線センス回路２０によるセンスラッチが行われ、これによりハイ情報の読み出しが完了する。

一方、ロー情報の読み出し動作においては、メモリセルＭＣが選択されるまでの動作については、ハイ情報の読み出し動作の場合と同様に行われる。次いで、時刻Ｔ１４から時刻Ｔ１５までの期間には、第１実施形態の図２を参照して説明したようにセンスノードＮＳが電位Ｖ２を保ち続けているので、読み出し制御信号ＲＥがハイに制御されたとき、トランジスタＱ２、Ｑ５がともにオンの状態になる。その結果、グローバルビット線ＧＢＬからトランジスタＱ５、Ｑ２を経由してグランドに電荷が引き抜かれるので、グローバルビット線ＧＢＬの電位が電位Ｖ４からグランド電位まで低下していく。この状態でグローバルビット線センス回路２０によるセンスラッチが行われ、これによりロー情報の読み出しが完了する。

次に、図４に示す電流値変化型メモリセルＭＣについて具体的に説明する。図６には、本発明に適用可能な電流値変化型メモリセルＭＣのバリエーションを列挙している。図６（ａ）に示すメモリセルＭＣａは、ゲート端子がワード線ＷＬに接続されドレイン端子がビット線ＢＬに接続されたＭＯＳ型の選択トランジスタと、一方の端子がグランドに接続され他方の端子が選択トランジスタのソース端子に接続された抵抗素子とからなる。このメモリセルＭＣａは、抵抗素子の抵抗値に依存するオン電流Ｉｃの大小に応じて情報を記憶する。

図６（ｂ）に示すメモリセルＭＣｂは、ゲート端子がワード線ＷＬに接続され、アノードがビット線ＢＬに接続され、カソードがグランドに接続されたゲーテッドサイリスタからなる。メモリセルＭＣｂのゲーテッドサイリスタは、フローティングボディ構造を有しており、そのフローティングボディに蓄積された電荷の量に対応して閾値が変化し、閾値の変化に依存するオン電流Ｉｃの大小に応じて情報を記憶する。

図６（ｃ）に示すメモリセルＭＣｃは、ゲート端子がワード線ＷＬに接続され、ソース端子がグランドに接続され、ドレイン端子がビット線ＢＬに接続されたＭＯＳトランジスタからなる。メモリセルＭＣｃのＭＯＳトランジスタは、フローティングボディ構造を有しており、そのフローティングボディに蓄積された電荷の量により閾値が変化し、閾値の変化に依存するオン電流Ｉｃの大小に応じて情報を記憶する。

図６（ｄ）に示すメモリセルＭＣｄは、ゲート端子がワード線ＷＬに接続され、ソース端子がグランドに接続され、ドレイン端子がビット線ＢＬに接続されたＭＯＳトランジスタからなる。メモリセルＭＣｄのＭＯＳトランジスタは、ゲート酸化膜中に電荷蓄積領域を有しており、その電荷蓄積領域に蓄積された電荷の量により閾値が変化し、閾値の変化に依存するオン電流Ｉｃの大小に応じて情報を記憶する。

図６（ｅ）に示すメモリセルＭＣｅは、ゲート端子がワード線ＷＬに接続され、ソース端子がグランドに接続され、ドレイン端子がビット線ＢＬに接続されたＭＯＳトランジスタからなる。メモリセルＭＣｅのＭＯＳトランジスタは、ゲート酸化膜が強誘電体膜からなり、その強誘電体膜の分極の方向により閾値が変化し、閾値の変化に依存するオン電流Ｉｃの大小に応じて情報を記憶する。

次に、図４のトランジスタＱ１に対して供給すべき電位Ｖ１を発生するＶ１発生回路（第１の電位発生回路）について説明する。図７は、Ｖ１発生回路３０の回路構成例を示す図である。例えば、このＶ１発生回路３０は、図３の電位制御回路１８ａに付随して設けられ（または、図３の電位制御回路１８ａに含まれ）、トランジスタＱ１の閾値電圧Ｖｔ１の変動が補償された電位Ｖ１を発生するフィードバック型電圧発生回路である。図７に示すように、Ｖ１発生回路３０は、レプリカトランジスタＱ１ｒと、定電流源３１と、２つのオペアンプ３２、３３とを含んで構成されている。また、一対の定電圧電源として正電圧ＶＤＬ及び負電圧ＶＥＬが用いられ、正電圧ＶＤＬがレプリカトランジスタＱ１ｒとオペアンプ３２、３３に供給され、負電圧ＶＥＬが定電流源３１の一端とオペアンプ３２、３３に供給される。

図７において、レプリカトランジスタＱ１ｒは、センスアンプＳＡに含まれるトランジスタＱ１のレプリカとなるＭＯＳトランジスタであり、トランジスタＱ１とほぼ同形状かつ同サイズとなるように形成され、トランジスタＱ１の閾値電圧Ｖｔ１の変動や温度依存性をモニタする役割がある。レプリカトランジスタＱ１ｒのソース端子と負電圧ＶＥＬとの間には、閾値電圧Ｖｔ１に対応する一定の電流Ｉｂ１を流す定電流源３１が接続されている。オペアンプ３２には、マイナス側入力端子にレプリカトランジスタＱ１ｒのソース電圧が抵抗を介して入力され、プラス側入力端子に電位Ｖｘが入力される。オペアンプ３２の出力電圧は抵抗を介してレプリカトランジスタＱ１ｒのゲート端子に入力される。これにより、オペアンプ３２の出力電圧は、レプリカトランジスタＱ１ｒに電流Ｉｂ１が流れる状態で、その閾値電圧Ｖｔ１に電位Ｖｘを加えた値に一致するようにフィードバック制御される。一方、オペアンプ３２の出力電圧を受ける後段のオペアンプ３３は、電流駆動能力を強化するためのボルテージフォロアを構成し、Ｖｘ＋Ｖｔ１に一致する電位Ｖ１を出力する。

オペアンプ３２のプラス側入力端子に入力される電位Ｖｘは、図５に示す所定電位Ｖ１−Ｖｔ１の電位分布Ｄ１における中央近辺の電圧値に設定することが望ましい。例えば、Ｖｘ＝Ｖ３／２に設定することができる。このように設定することで、トランジスタＱ１の閾値電圧Ｖｔ１がプロセス変動や温度に依存して変動したときに電位Ｖｘが一定に保持されると、所定電位Ｖ１−Ｖｔ１は常に一定となる。ここで、所定電位Ｖ１−Ｖｔ１の電位分布Ｄ１はトランジスタＱ１の閾値電圧Ｖｔのチップ内のランダムなばらつき範囲で決まるため、このばらつき範囲を上述の設定によって狭くすることができ、これによりセンスアンプＳＡの動作マージンが向上する効果を得ることができる。

なお、図７では、１個のレプリカトランジスタＱ１ｒが接続される構成を示したが、これに限られず、複数のレプリカトランジスタＱ１ｒを並列接続して、図７のＶ１発生回路３０を構成してもよい。複数のレプリカトランジスタＱ１ｒを用いてＭＯＳトランジスタＱ１の閾値電圧Ｖｔ１をモニタすることにより、センスアンプＳＡ内で用いられているトランジスタＱ１の閾値電圧Ｖｔの平均値との差を極力小さくすることができる。

図８は、図７のＶ１発生回路３０により出力される電位Ｖ１のプロセス・温度依存性の一例を示すグラフである。図８では、製造プロセスのばらつきに対応して、標準的な動作特性Ｓａ（ｔｙｐ）と、高速な動作特性Ｓａ（ｆａｓｔ）と、低速な動作特性Ｓａ（ｓｌｏｗ）の３通りを比較し、それぞれについて温度と電位Ｖ１の変動量の関係をグラフにして示している。図８においては、図７の定電流源３１の電流Ｉｂ１が、１０ｎＡに設定される場合の例を示している。すなわち、センスアンプＳＡのセンス動作時に、トランジスタＱ１を流れる電流は比較的小さい値になることから、これに合わせて電流Ｉｂ１を比較的小さな値に設定することが好ましいためである。以上のように、図７の構成のＶ１発生回路３０を採用することにより、トランジスタＱ１の閾値電圧のプロセス変動及び温度依存性が補償された電位Ｖ１を発生し、トランジスタＱ１の動作の安定化が可能となる。

［第２実施形態］
第２実施形態は、第１実施形態と同様、ビット線構成が階層化されたメモリセルアレイを有する半導体装置に対して本発明を適用したものであるが、第１実施形態とはセンスアンプＳＡの電位制御が変更されている。なお、第１実施形態の半導体装置の全体構成（図３)については、第２実施形態においても同様であるので説明を省略する。図９は、第２実施形態の半導体装置のうち、センスアンプＳＡ及びメモリセルＭＣを含む範囲の構成例を示す図である。図９の半導体装置において、第１実施形態の図４と異なる点は、トランジスタＱ１のゲート端子に、電位Ｖ１に代えて転送制御電圧ＣＴが印加されていることである。この転送制御電圧ＣＴは、後述するように、電位制御回路１８ａによって電位Ｖ１とグランド電位のいずれかに制御される。それ以外の構成については、図４と同様であるため、その説明を省略する。

図１０は、第２実施形態の半導体装置の読み出し動作時の動作波形を示している。図１０の左側には、ハイ情報を保持するメモリセルＭＣを読み出す場合の動作波形を示し、図１０の右側には、ロー情報を保持するメモリセルＭＣを読み出す場合の動作波形を示す。なお、メモリセルＭＣの電流値Ｉｃに対応するＩｃ（Ｈ）ｍｉｎ（左側）及びＩｃ（Ｌ）ｍａｘ（右側）の意味と、所定電位Ｖ１−Ｖｔ１の電位分布Ｄ１の意味と、それぞれの時刻Ｔ１〜Ｔ５、Ｔ１１〜Ｔ１５の表記については、図２の場合と同様である。図１０に示される動作波形の多くは第１実施形態の図５の動作波形と共通するので、以下では主に異なる点について説明する。

ハイ情報の読み出し動作において、時刻Ｔ１に先立つプリチャージ期間には、転送制御電圧ＣＴが電位Ｖ１に制御される。従って、この時点では図５と同じ状態であり、これ以降は時刻Ｔ４に至るまで転送制御電圧ＣＴは電位Ｖ１に保たれる。そして、時刻Ｔ４には、転送制御電圧ＣＴが電位Ｖ１からグランド電位に制御されるので、これによりトランジスタＱ１がオフする。従って、これ以降はセンスノードＮＳの電位が変化しなくなり、メモリセルＭＣのハイ情報に対応するセンス動作が行われ、これによりハイ情報の読み出しが完了する。また、ロー情報の読み出し動作においては、転送制御電圧ＣＴに対する制御はハイ情報の読み出し動作と共通であり、それ以外の制御は第１実施形態の図５と同様に行われる。すなわち、転送制御電圧ＣＴが電位Ｖ１からグランド電位に制御される時刻Ｔ１４以降は、メモリセルＭＣのロー情報に対応するセンス動作が行われ、これによりロー情報の読み出しが完了する。

以上のように、第１実施形態の読み出し動作の場合は、読み出し制御信号ＲＥをハイに保つ期間を時刻Ｔ５までに制限しているのに対し（図５）、第２実施形態の読み出し動作の場合は、読み出し制御信号ＲＥをハイに保つ期間を時刻Ｔ５までに制限する必要がなくなる。そのため、読み出し制御時のマージンの向上が可能である。

なお、第２実施形態において、図６に示す電流値変化型メモリセルＭＣのバリエーションと、図７及び図８に示すＶ１発生回路３０の回路構成及び電位Ｖ１のプロセス・温度依存性については、第１実施形態の場合と同様に適用可能である。

更に、第２実施形態において、センスノードＮＳの寄生容量Ｃｓを、固有の容量素子としてもよい。これによって、転送制御電圧ＣＴの電位Ｖ１からグランド電位方向への遷移に関連するトランジスタＱ１のゲートとソース間のカップリングノイズによるセンスノードＮＳの電位低下を抑制することができる。更に、異なる対策として、または固有の容量素子に加えて、転送制御電圧ＣＴのスルーレートを制御してもよい。

［第３実施形態］
第３実施形態は、第１実施形態と同様、ビット線構成が階層化されたメモリセルアレイを有する半導体装置に対して本発明を適用したものであるが、第１実施形態とは一部の構成が変更されている。なお、第１実施形態の半導体装置の全体構成（図３)については、第３実施形態においても同様であるので説明を省略する。図１１は、第３実施形態の半導体装置のうち、センスアンプＳＡ及びメモリセルＭＣを含む範囲の構成例を示す図である。図１１の半導体装置において、第１実施形態の図４と異なる点は、センスアンプＳＡにＮＭＯＳ型のトランジスタＱ７を追加した点と、グローバルビット線センス回路２０をグローバルビット線センス・書き込み回路２１で置き換えた点である。

書き込み制御用のトランジスタＱ７は、ゲート端子に書き込み制御信号ＷＥが印加され、ソース端子がビット線ＢＬに接続され、ドレイン端子がグローバルビット線ＧＢＬに接続されている。書き込み制御信号ＲＥがハイに制御されると、トランジスタＱ７を介してグローバルビット線ＧＢＬとビット線ＢＬが直結される。また、グローバルビット線センス・書き込み回路２１は、読み出し動作時にビット線ＢＬからグローバルビット線ＧＢＬに伝送される信号をセンスラッチするとともに、書き込み動作時にグローバルビット線ＧＢＬからトランジスタＱ７及びビット線ＢＬを経由してメモリセルＭＣに情報を書き込むための回路である。なお、それ以外の構成については図４と同様であり、読み出し動作時の動作波形については図５と同様であるので、それらの説明を省略する。

なお、第３実施形態において、図６に示す電流値変化型メモリセルＭＣのバリエーションと、図７及び図８に示すＶ１発生回路３０の回路構成及び電位Ｖ１のプロセス・温度依存性については、第１及び第２実施形態の場合と同様に適用可能である。

［情報処理システム］
次に、半導体装置を含む情報処理システムに対して本発明を適用する場合を説明する。図１２は、上記各実施形態において開示された構成を備える半導体装置１００と、この半導体装置１００の動作を制御するコントローラ２００とを含む情報処理システムの構成例を示している。

半導体装置１００は、メモリセルアレイ部１０１と、バックエンド・インターフェース部１０２と、フロントエンド・インターフェース部１０３とを備えている。メモリセルアレイ部１０１には、本実施形態の電流値変化型メモリセルアレイＭＣからなるメモリセルアレイ１０が配置されている。バックエンド・インターフェース部１０２には、メモリセルアレイ１０の周辺の回路群が含まれる。フロントエンド・インターフェース部１０３は、コマンドバス及びＩ／Ｏバスを経由して、コントローラ２００との間で通信を行うための機能を有する。なお、図１２では、１個の半導体装置１００のみを示しているが、複数の半導体装置１００を設けてもよい。

コントローラ２００は、コマンド発行回路２０１と、データ処理回路２０２とを備え、システム全体の動作及び半導体装置１００の動作を制御する。コントローラ２００は、システム内のコマンドバス及びＩ／Ｏバスに接続されることに加え、システム外部とのインターフェースをも備えている。コマンド発行回路２０１は、コマンドバスを経由して半導体装置１００に対してコマンドを送信する。データ処理回路２０２は、Ｉ／Ｏバスを経由して半導体装置１００との間でデータを送受信し、制御に必要な処理を実行する。なお、本実施形態の半導体装置１００が、図１２のコントローラ２００自体に含まれる構成であってもよい。

図１２の情報処理システムは、例えば、電子機器に搭載されるシステムであり、パーソナルコンピュータ、通信電子機器、自動車等の移動体の電子機器、その他産業で使用される電子機器、民生で使用される電子機器に搭載することができる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能である。本実施形態におけるセンスアンプＳＡやその他の各種回路については、本実施形態に開示された回路形式に限られることなく、多様な回路形式を採用することができる。

本発明は、上記各実施形態で開示した半導体装置に限られることなく、多様な半導体装置に適用することができる。本発明は、例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）等の半導体装置全般に対して適用可能である。また、本発明を適用可能な半導体装置の製品形態としては、例えば、ＳＯＣ（System on Chip）、ＭＣＰ（Multi Chip Package）、ＰＯＰ（Package on Package）など、多様なパッケージ形態を有する半導体装置を挙げることができる。

本発明のトランジスタとしては、電界効果トランジスタ（Field Effect Transistor: FET）であればよく、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ(Thin Film Transistor)等の様々なＦＥＴに適用できる。また、装置内に一部のバイポーラ型トランジスタを有してもよい。さらに、トランジスタ（Ｐチャネル型ＭＯＳトランジスタ）は、第２導電型のトランジスタ、トランジスタ（Ｎチャネル型ＭＯＳトランジスタ）は、第１導電型のトランジスタの代表例である。なお、本発明の技術思想及び各実施形態で開示された第１導電型のトランジスタ（ＮＭＯＳトランジスタ）を第２導電型のトランジスタ（ＰＭＯＳトランジスタ）で置き換える場合は、電位関係の上下が逆になることに留意する必要がある。

本発明の適用対象には、種々の開示要素の多様な組み合わせ又は選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想に従って当業者であればなし得るであろう各種変形、修正を含むことは言うまでもない。

以下、本発明に関して開示した内容の一部を付記として記載する。

［付記１］
半導体装置と、
前記半導体装置とバスを介して接続され、前記半導体装置に記憶される情報を処理しつつ、システム全体の動作及び前記半導体装置の動作を制御するコントローラと、
を含んで構成される情報処理システムであって、
前記半導体装置は、
電流値の大小に応じて情報を記憶するメモリセルと、
前記メモリセルに接続され、前記メモリセルの情報を伝送するビット線と、
ゲート端子に転送制御電圧が印加され、一方のソース・ドレイン端子が前記ビット線に接続され、他方のソース・ドレイン端子がセンスノードに接続される第１のトランジスタと、
ゲート端子が前記センスノードに接続され、ドレイン端子が出力ノードに接続され、ソース端子がグランド電位に接続され、前記ビット線から前記第１のトランジスタを介して前記センスノードに伝送される信号を増幅する第２のトランジスタと、
プリチャージ制御信号に応じて、第２の電位を前記センスノードに供給するセンスノード電位供給回路と、
前記プリチャージ制御信号に応じて、第３の電位を前記ビット線に供給するビット線電位供給回路と、
少なくとも、第１の電位、前記第２の電位、前記第３の電位のそれぞれの電圧値を制御する電位制御回路と、
を備え、
前記電位制御回路は、
前記転送制御電圧を、少なくとも前記第１の電位に制御し、
前記第２の電位が前記第３の電位よりも絶対値が高くなるように制御し、
前記第１の電位から前記第１のトランジスタの閾値電圧を引いた所定電位が、前記第３の電位よりも絶対値が低く、かつ前記グランド電位よりも絶対値が高くなるように制御する、
ことを特徴とする情報処理システム。

［付記２］
前記メモリセルは、電界効果トランジスタ型の選択トランジスタと抵抗素子とからなり、前記抵抗素子の抵抗値に依存する前記電流値の大小に応じて前記情報を記憶する、ことを特徴とする付記１に記載の情報処理システム。

［付記３］
前記メモリセルは、フローティングボディ構造を有するゲーテッドサイリスタからなり、前記ゲーテッドサイリスタのフローティングボディに蓄積された電荷の量により閾値が変化し、当該閾値に変化に依存する前記電流値の大小に応じて前記情報を記憶する、ことを特徴とする付記１に記載の情報処理システム。

［付記４］
前記メモリセルは、フローティングボディ構造を有する電界効果トランジスタからなり、前記電界効果トランジスタのフローティングボディに蓄積された電荷の量により閾値が変化し、当該閾値に変化に依存する前記電流値の大小に応じて前記情報を記憶する、ことを特徴とする付記１に記載の情報処理システム。

［付記５］
前記メモリセルは、ゲート酸化膜中に電荷蓄積領域を有する電界効果トランジスタからなり、前記電界効果トランジスタの前記電荷蓄積領域に蓄積された電荷の量により閾値が変化し、当該閾値に変化に依存する前記電流値の大小に応じて前記情報を記憶する、ことを特徴とする付記１に記載の情報処理システム。

［付記６］
前記メモリセルは、ゲート酸化膜が強誘電体膜からなる電界効果トランジスタからなり、前記電界効果トランジスタの前記強誘電体膜の分極の方向により閾値が変化し、当該閾値に変化に依存する前記電流値の大小に応じて前記情報を記憶する、ことを特徴とする付記１に記載の情報処理システム。

１０…メモリセルアレイ
１１…ロウ系回路
１２…カラム系回路
１３…ロウアドレスバッファ
１４…カラムアドレスバッファ
１５…入出力制御回路
１６…データバッファ
１７…コマンドデコーダ
１８…制御回路
１８ａ…電位制御回路
１９…モードレジスタ
２０…グローバルビット線センス回路
２１…グローバルビット線センス・書き込み回路
３０…Ｖ１発生回路
３１…定電流源
３２、３３…オペアンプ
ＢＬ…ビット線
ＧＢＬ…グローバルビット線
ＭＣ…メモリセル
ＮＳ…センスノード
ＮＯ…出力ノード
Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ７…トランジスタ
ＳＡ…センスアンプ
ＷＬ…ワード線

Claims (21)

1. 電流値の大小に応じて情報を記憶するメモリセルと、
   前記メモリセルに電気的に接続し、前記メモリセルの情報を伝送するビット線と、
   ゲート端子に転送制御電圧である少なくとも第１の電位を有する第１の信号線に接続し、一方のソース・ドレイン端子が前記ビット線に接続し、他方のソース・ドレイン端子がセンスノードに接続する第１のトランジスタと、
   ゲート端子が前記センスノードに接続し、ドレイン端子が出力ノードに接続し、ソース端子が低電位を有する信号線に接続し、前記ビット線から前記第１のトランジスタを介して前記センスノードに伝送される信号を増幅する第２のトランジスタと、
   プリチャージ制御信号に応じて、第２の電位を前記センスノードに供給するセンスノード電位供給回路と、
   前記プリチャージ制御信号に応じて、第３の電位を前記ビット線に供給するビット線電位供給回路と、
   少なくとも、前記第１乃至第３の電位を、それぞれ制御する電位制御回路と、
   を備え、
   前記電位制御回路は、
   前記第１の電位を、前記第２と第３の電位の間に制御し、
   前記第２の電位が前記第３の電位よりも絶対値が高くなるように制御し、
   前記第１の電位から前記第１のトランジスタの閾値電圧を引いた所定電位が、前記第３の電位よりも絶対値が低く、かつ前記低電位よりも絶対値が高くなるように制御し、
   前記ビット線は、前記メモリセルが有する少なくとも第１の前記情報及び第２の前記情報に応じて、ともに前記第３の電位から前記低電位の方向に遷移する、
   ことを特徴とする半導体装置。
2. 前記所定電位は、前記第１のトランジスタの閾値電圧のばらつきに対応する電位分布を有し、前記電位分布の範囲内の上限値が前記第３の電位よりも絶対値で低く、前記電位分布の範囲内の下限値が前記低電位よりも絶対値で高い、ことを特徴とする請求項１に記載の半導体装置。
3. 前記電位制御回路は、前記上限値が前記第３の電位よりも絶対値で低く、前記下限値が前記低電位よりも絶対値で高くなるように、少なくとも前記第１の電位及び前記第３の電位のいずれか一方を制御する、ことを特徴とする請求項２に記載の半導体装置。
4. 更に、前記第１の信号線と、前記メモリセルを前記ビット線に電気的に接続するワード線と、を制御する制御回路を備え、
   前記制御回路は、少なくとも前記ワード線の活性時に、前記転送制御電圧として前記第１の電位を前記第１のトランジスタに供給するように前記第１の信号線の論理を制御する、ことを特徴とする請求項１に記載の半導体装置。
5. 前記制御回路は、少なくとも、前記ワード線の活性から、前記メモリセルの情報に対応して前記センスノードが前記第２の電位から第４の電位に下がるまでの期間、前記第１の電位を前記第１のトランジスタに供給する、ことを特徴とする請求項４に記載の半導体装置。
6. 前記制御回路は、更に、前記第２のトランジスタの活性を制御するトランジスタを制御し、
   前記制御回路は、前記第４の電位に到達した後の前記第２のトランジスタがセンシングする時、前記第１のトランジスタを電気的に非導通とするように、前記第１の信号線の論理を制御することにより前記第１の信号線を前記第１の電位から低電位に遷移させる、ことを特徴とする請求項５に記載の半導体装置。
7. 前記センスノード電位供給回路は、ゲート端子に前記プリチャージ制御信号が印加され、ソース端子が前記センスノードに接続し、ドレイン端子が前記第２の電位に接続する第３のトランジスタであり、
   前記ビット線電位供給回路は、ゲート端子に前記プリチャージ制御信号が印加され、ソース端子が前記ビット線に接続し、ドレイン端子が前記第３の電位に接続する第４のトランジスタである、
   ことを特徴とする請求項１に記載の半導体装置。
8. 前記ビット線の上位階層に対応するグローバルビット線と、
   ゲート端子に印加される読み出し制御信号に応じて、前記出力ノードと前記グローバルビット線との間の電気的な接続を制御する第５のトランジスタと、
   を更に備える、ことを特徴とする請求項１に記載の半導体装置。
9. 前記グローバルビット線に接続し、前記グローバルビット線の信号をセンシングするグローバルセンスアンプを更に備える、ことを特徴とする請求項８に記載の半導体装置。
10. ゲート端子に前記プリチャージ制御信号が印加され、ソース端子が前記グローバルビット線に接続し、ドレイン端子が第４の電位に接続する第６のトランジスタを更に備える、ことを特徴とする請求項９に記載の半導体装置。
11. ゲート端子に印加される書き込み制御信号に応じて、前記ビット線と前記グローバルビット線との間の電気的接続を制御する第７のトランジスタと、
    前記グローバルビット線に接続し、前記グローバルビット線から前記第７のトランジスタ及び前記ビット線を経由して前記メモリセルに情報を書き込む書き込み回路と、
    を更に備える、ことを特徴とする請求項１０に記載の半導体装置。
12. 前記第１乃至第７のトランジスタの各々は、Ｎ型の電界効果トランジスタである、ことを特徴とする請求項１１に記載の半導体装置。
13. 前記電位制御回路は、前記第１のトランジスタの閾値電圧の変動及び温度依存性をモニタし、前記閾値電圧のプロセス変動及び温度依存性が補償された前記第１の電位を発生する第１の電位発生回路を含む、ことを特徴とする請求項１に記載の半導体装置。
14. 電流値の大小に応じて情報を記憶するメモリセルと、
    前記メモリセルに電気的に接続し、前記メモリセルの情報を伝送するビット線と、
    ゲート端子に第１の電位が印加され、一方のソース・ドレイン端子が前記ビット線に接続し、他方のソース・ドレイン端子がセンスノードに接続する第１のトランジスタと、
    ゲート端子が前記センスノードに接続し、ドレイン端子が出力ノードに接続し、ソース端子が低電位に接続し、前記ビット線から前記第１のトランジスタを介して前記センスノードに伝送される信号を増幅する第２のトランジスタと、
    プリチャージ制御信号に応じて、第２の電位を前記センスノードに供給するセンスノード電位供給回路と、
    前記プリチャージ制御信号に応じて、第３の電位を前記ビット線に供給するビット線電位供給回路と、
    少なくとも、前記第１乃至第３の電位をそれぞれ制御する電位制御回路と、
    を備え、
    前記電位制御回路は、
    前記第１の電位を、前記第２と第３の電位の間に制御し、
    前記第２の電位が前記第３の電位よりも絶対値が高くなるように制御し、
    前記第１の電位から前記第１のトランジスタの閾値電圧を引いた所定電位が、前記第３の電位よりも絶対値が低く、かつ前記低電位よりも絶対値が高くなるように制御する、
    ことを特徴とする半導体装置。
15. 前記所定電位は、前記第１のトランジスタの閾値電圧のばらつきに対応する電位分布を有し、前記電位分布の範囲内の上限値が前記第３の電位よりも絶対値で低く、前記電位分布の範囲内の下限値が前記低電位よりも絶対値で高い、ことを特徴とする請求項１４に記載の半導体装置。
16. 前記電位制御回路は、前記上限値が前記第３の電位よりも絶対値で低く、前記下限値が前記低電位よりも絶対値で高くなるように、少なくとも前記第１の電位及び前記第３の電位のいずれか一方を制御する、ことを特徴とする請求項１５に記載の半導体装置。
17. 前記センスノード電位供給回路は、ゲート端子に前記プリチャージ制御信号が印加され、ソース端子が前記センスノードに接続し、ドレイン端子が前記第２の電位に接続する第３のトランジスタであり、
    前記ビット線電位供給回路は、ゲート端子に前記プリチャージ制御信号が印加され、ソース端子が前記ビット線に接続し、ドレイン端子が前記第３の電位に接続される第４のトランジスタである、
    ことを特徴とする請求項１４に記載の半導体装置。
18. 前記ビット線の上位階層に対応するグローバルビット線と、
    ゲート端子に印加される読み出し制御信号に応じて、前記出力ノードと前記グローバルビット線との間の電気的な接続を制御する第５のトランジスタと、
    前記グローバルビット線に接続し、前記グローバルビット線の信号をセンシングするグローバルセンスアンプと、
    を更に備える、ことを特徴とする請求項１４に記載の半導体装置。
19. ゲート端子に前記プリチャージ制御信号が印加され、ソース端子が前記グローバルビット線に接続し、ドレイン端子が第４の電位に接続する第６のトランジスタを更に備える、ことを特徴とする請求項１８に記載の半導体装置。
20. ゲート端子に印加される書き込み制御信号に応じて、前記ビット線と前記グローバルビット線との間の電気的接続を制御する第７のトランジスタと、
    前記グローバルビット線に接続し、前記グローバルビット線から前記第７のトランジスタ及び前記ビット線を経由して前記メモリセルに情報を書き込む書き込み回路と、
    を更に備える、ことを特徴とする請求項１９に記載の半導体装置。
21. 前記電位制御回路は、前記第１のトランジスタの閾値電圧の変動及び温度依存性をモニタし、前記閾値電圧のプロセス変動及び温度依存性が補償された前記第１の電位を発生する第１の電位発生回路を含む、ことを特徴とする請求項１４に記載の半導体装置。

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