JP2012124257A - 半導体発光素子及びその製造方法 - Google Patents

半導体発光素子及びその製造方法 Download PDF

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友子 森岡
Toshiyuki Oka
俊行 岡
Shinya Nunoue
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Abstract

【課題】結晶品質が高く光取り出し効率が高い半導体発光素子及びその製造方法を提供する。
【解決手段】実施形態によれば、ｎ形半導体層を含む第１半導体層と、ｐ形半導体層を含む第２半導体層と、前記第１半導体層と前記第２半導体層との間に設けられた発光部と、を備えた半導体発光素子が提供される。前記発光部は、複数の障壁層、と前記複数の障壁層の間に設けられた井戸層と、を含む。前記第１半導体層は、第１凹凸と、第２凹凸と、を有する。前記第１凹凸は、前記第１半導体層の前記発光部とは反対の側の第１主面に設けられる。前記第２凹凸は、前記第１凹凸の底面と頂面とに設けられる。前記第２凹凸は、前記底面と前記頂面との間の段差よりも小さい段差を有する。
【選択図】図１

Description

本発明の実施形態は、半導体発光素子及びその製造方法に関する。
窒化ガリウムなどの窒化物半導体を用いた、紫外、青色、緑色の発光ダイオード（ＬＥＤ：Light Emitting Diode）、及び、青紫色、青色のレーザダイオード（ＬＤ：Laser Diode）などの半導体発光素子が開発されている。
半導体発光素子の高効率化及び高輝度化のために、内部量子効率の向上及び光取り出し効率の向上が望まれている。内部量子効率の向上のために、半導体層の結晶品質の改善が重要である。光取り出し効率の向上のために、凹凸を有する基板を用いる構成がある。高い結晶品質と高い光取り出し効率とを同時に得るために改良の余地がある。
米国特許出願公開第２００９／００７８９５４Ａ１号明細書
本発明の実施形態は、結晶品質が高く光取り出し効率が高い半導体発光素子及びその製造方法を提供する。
本発明の実施形態によれば、ｎ形半導体層を含む第１半導体層と、ｐ形半導体層を含む第２半導体層と、前記第１半導体層と前記第２半導体層との間に設けられた発光部と、を備えた半導体発光素子が提供される。前記発光部は、複数の障壁層と、前記複数の障壁層の間に設けられた井戸層と、を含む。前記第１半導体層は、第１凹凸と、第２凹凸と、を有する。前記第１凹凸は、前記第１半導体層の前記発光部とは反対の側の第１主面に設けられる。前記第２凹凸は、前記第１凹凸の底面と頂面とに設けられる。前記第２凹凸は、前記底面と前記頂面との間の段差よりも小さい段差を有する。
図１（ａ）及び図１（ｂ）は、第１の実施形態に係る半導体発光素子を示す模式図である。 実施形態に係る半導体発光素子を示す模式的断面図である。 実施形態に係る半導体発光素子の一部を示す模式的断面図である。 実施形態に係る半導体発光素子の一部を示す模式的断面図である。 図５（ａ）及び図５（ｂ）は、参考例の半導体発光素子を示す模式的断面図である。 図６（ａ）及び図６（ｂ）は、半導体発光素子の特性を示すグラフ図である。 図７（ａ）及び図７（ｂ）は、参考例の半導体発光素子を示す模式的断面図である。 図８（ａ）及び図８（ｂ）は、第１の実施形態に係る別の半導体発光素子を示す模式的断面図である。 参考例の半導体発光素子を示す模式的断面図である。 図１０（ａ）及び図１０（ｂ）は、第１の実施形態に係る別の半導体発光素子を示す模式図である。 図１１（ａ）〜図１１（ｃ）は、第１の実施形態に係る別の半導体発光素子を示す模式的平面図である。 図１２（ａ）〜図１２（ｃ）は、第１の実施形態に係る別の半導体発光素子を示す模式的平面図である。 図１３（ａ）及び図１３（ｂ）は、第１の実施形態に係る別の半導体発光素子を示す模式的平面図である。 第１の実施形態に係る半導体発光素子の製造方法を示すフローチャート図である。 図１５（ａ）〜図１５（ｅ）は、第１の実施形態に係る半導体発光素子の製造方法を示す工程順模式的断面図である。 図１６（ａ）及び図１６（ｂ）は、第２の実施形態に係る半導体発光素子を示す模式図である。 図１７（ａ）及び図１７（ｂ）は、参考例の半導体発光素子を示す模式図である。 半導体発光素子の特性を示すグラフ図である。 図１９（ａ）及び図１９（ｂ）は、第２の実施形態に係る別の半導体発光素子を示す模式図である。 図２０（ａ）及び図２０（ｂ）は、第２の実施形態に係る別の半導体発光素子を示す模式的平面図である。 図２１（ａ）〜図２１（ｃ）は、第２の実施形態に係る別の半導体発光素子を示す模式的平面図である。 図２２（ａ）〜図２２（ｃ）は、第２の実施形態に係る別の半導体発光素子を示す模式的平面図である。 第２の実施形態に係る半導体発光素子の製造方法を示すフローチャート図である。 図２４（ａ）〜図２４（ｅ）は、第２の実施形態に係る半導体発光素子の製造方法を示す工程順模式的断面図である。 第２の実施形態に係る半導体発光素子の別の製造方法を示すフローチャート図である。 図２６（ａ）〜図２６（ｆ）は、第２の実施形態に係る別の半導体発光素子の製造方法を示す工程順模式的断面図である。 第２の実施形態に係る半導体発光素子の別の製造方法を示すフローチャート図である。 図２８（ａ）〜図２８（ｅ）は、第２の実施形態に係る別の半導体発光素子の製造方法を示す工程順模式的断面図である。
以下に、各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施の形態）
図１（ａ）及び図１（ｂ）は、第１の実施形態に係る半導体発光素子の構成を例示する模式図である。
図２は、実施形態に係る半導体発光素子の構成を例示する模式的断面図である。
図３は、実施形態に係る半導体発光素子の一部の構成を例示する模式的断面図である。 図４は、実施形態に係る半導体発光素子の一部の構成を例示する模式的断面図である。 まず、図２を参照しつつ、実施形態に係る半導体発光素子の構成の概要について説明する。
図２に表したように、本実施形態に係る半導体発光素子１１０は、ｎ形半導体層を含む第１半導体層２０と、ｐ形半導体層を含む第２半導体層５０と、発光部４０と、を備える。発光部４０は、第１半導体層２０と第２半導体層５０との間に設けられる。後述するように、発光部４０は、複数の障壁層と、複数の障壁層の間に設けられた井戸層と、を含む。
第１半導体層２０は、第１主面１０ａを有する。第１主面１０ａは、第１半導体層２０の発光部４０とは反対の側の面である。第１主面１０ａには、第１凹凸ＰＤ１が設けられている。第１凹凸ＰＤ１に関しては、後述する。
第１半導体層２０のｎ形半導体層には、例えば、ｎ形不純物を含むＧａＮ層が用いられる。ｎ形不純物には、Ｓｉ、Ｇｅ、Ｔｅ及びＳｎの少なくともいずれかを用いることができる。第１半導体層２０は、例えば、ｎ側コンタクト層を含む。
第２半導体層５０のｐ形半導体層には、例えば、ｐ形不純物を含むＧａＮ層が用いられる。ｐ形不純物には、Ｍｇ、Ｚｎ及びＣの少なくともいずれかを用いることができる。第２半導体層５０は、例えば、ｐ側コンタクト層を含む。
このように、半導体発光素子１１０においては、第１半導体層２０、発光部４０及び第２半導体層５０を含む積層構造体１０ｓが設けられている。この例では、積層構造体１０ｓの第１積層体面１０ｓａの側の一部が選択的に除去されている。これにより、第１積層体面１０ｓａの側に第１半導体層２０の一部が露出している。具体的には、第１半導体層２０に含まれるｎ形半導体層（例えばｎ側コンタクト層）が露出している。この露出している部分にｎ側電極７０が設けられている。ｎ側電極７０は、第１半導体層２０に接する。ｎ側電極７０としては、例えば、チタン−白金−金（Ｔｉ／Ｐｔ／Ａｕ）の複合膜が用いられる。
ｐ側電極８０は、第２半導体層５０に接する。具体的には、ｐ側電極８０は、第２半導体層５０のｐ形半導体層（例えばｐ側コンタクト層）に接する。ｐ側電極８０には、例えば、酸化インジウムスズ（ＩＴＯ）などが用いられる。また、ｐ側電極８０には、ニッケル−金（Ｎｉ／Ａｕ）などの複合膜を用いることができる。
本具体例では、半導体発光素子１１０は、さらに、基板１０を備えている。基板１０と発光部４０との間に第１半導体層２０が設けられている。基板１０は、必要に応じて設けられ、省略しても良い。
基板１０には、例えばサファイアが用いられる。実施形態はこれに限らず、例えば、基板１０には、サファイア、ＧａＮ、ＳｉＣ、Ｓｉ及びＧａＡsのいずれかが用いられる。以下では、基板１０としてサファイア基板を用いる例について説明する。
基板１０の上に、第１半導体層２０が形成される。例えば、基板１０の上にバッファ層（図２では図示しない）が形成される。バッファ層には、例えばＧａＮ層が用いられる。バッファ層の上に、ｎ形半導体層が形成される。このバッファ層とｎ形半導体層とは、第１半導体層２０に含まれる。第１半導体層２０の上に発光部４０が形成される。発光部４０の上に第２半導体層５０が形成される。これにより、積層構造体１０ｓが形成される。積層構造体１０ｓの形成後に、基板１０を除去しても良い。
ここで、第１半導体層２０から第２半導体層５０に向かう方向をＺ軸方向（第１方向）とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｚ軸方向とＸ軸方向とに対して垂直な方向をＹ軸方向とする。
なお、積層構造体１０ｓは、多層積層体（図示しない）をさらに含むことができる。多層積層体は、例えば、バッファ層とｎ側コンタクト層との間に設けられる。また、多層構造体は、例えば、ｎ側コンタクト層と発光部４０との間に設けられる。多層積層体は、Ｚ軸方向に沿って交互に積層された複数の厚膜層と複数の薄膜層とを含む。薄膜層は、厚膜層の厚さよりも薄い厚さを有する。薄膜層は、厚膜層の組成とは異なる組成を有する。多層積層体は、例えば超格子構造を有する。多層積層体は、例えば窒化物半導体を含む。例えば、厚膜層はＧａＮを含み、薄膜層はＩｎＧａＮを含む。多層積層体は必要に応じて設けられ、場合によっては省略できる。
図３は、発光部４０の構成の例を示している。
図３に表したように、発光部４０は、複数の障壁層ＢＬと、複数の障壁層ＢＬの間に設けられた井戸層ＷＬと、を含む。
この例では、井戸層ＷＬは４つである。ただし、実施形態はこれに限らない。井戸層ＷＬの数は２以上であり、任意である。この例では、井戸層ＷＬが複数設けられている。すなわち、本具体例での発光部４０は、多重量子井戸（ＭＱＷ：Multiple Quantum Well）構造を有している。
複数の井戸層ＷＬは、第１井戸層ＷＬ１〜第ｎ井戸層ＷＬｎを含む。ここで、「ｎ」は２以上の整数である。例えば、第（ｉ＋１）井戸層ＷＬ（ｉ＋１）は、第ｉ井戸層ＷＬｉと第２半導体層５０との間に設けられる。ここで、「ｉ」は１以上の整数である。
複数の障壁層ＢＬは、第１障壁層ＢＬ１〜第ｎ障壁層ＢＬｎを含む。例えば、第（ｉ＋１）障壁層ＢＬ（ｉ＋１）は、第ｉ障壁層ＢＬｉと第２半導体層５０との間に設けられる。
第ｉ井戸層ＷＬｉは、第ｉ障壁層ＢＬｉと第（ｉ＋１）障壁層ＢＬ（ｉ＋１）との間に設けられるものとする。さらに、複数の障壁層ＢＬは、第（ｎ＋１）障壁層ＢＬ（ｎ＋１）を有している。第（ｎ＋１）障壁層ＢＬ（ｎ＋１）は、例えばｐ側障壁層ＢＬＰである。
図４は、本実施形態に係る別の半導体発光素子１１１における発光部４０の構成を例示している。半導体発光素子１１１における発光部４０以外の構成は、半導体発光素子１１０の構成と同様なので説明を省略する。
図４に表したように、半導体発光素子１１１においては、発光部４０は、２つの障壁層ＢＬと１つの井戸層ＷＬとを含む。このように、半導体発光素子１１１における発光部４０は、単一量子井戸（ＳＱＷ：Single Quantum Well）構造を有することができる。
このように、実施形態においては、ＭＱＷ構造またはＳＱＷ構造が採用される。
以下では、ＭＱＷ構造を有する半導体発光素子１１０に関して説明する。ただし、以下の説明は、ＳＱＷ構造を有する半導体発光素子１１１にも適用される。
第１半導体層２０、第２半導体層５０及び発光部４０には、窒化物半導体が用いられる。すなわち、第１半導体層２０、第２半導体層５０及び発光部４０は、窒化物半導体を含む。
井戸層ＷＬはＩｎＧａＮを含み、障壁層ＢＬはＧａＮを含むことができる。障壁層ＢＬに用いられる材料のバンドギャップエネルギーは、井戸層ＷＬに用いられる材料のバンドギャップエネルギーよりも大きい。
障壁層ＢＬにはＩｎがドープされなくても良い。すなわち、障壁層ＢＬはＩｎを実質的に含まない。井戸層ＷＬのIII族元素中におけるＩｎの組成比は、障壁層ＢＬのIII族元素中におけるＩｎの組成比よりも高い。すなわち、障壁層ＢＬがＩｎを含む場合においても、障壁層ＢＬのＩｎの組成比は、井戸層ＷＬのＩｎの組成比よりも低い。
井戸層ＷＬのIII族元素中におけるＩｎの組成比は、例えば、０．０８以上０．５以下である。また、発光部４０から放出される光のピーク波長は、例えば４００ナノメートル（ｎｍ）以上６５０ｎｍ以下である。
図１（ａ）は、第１半導体層２０の第１主面１０ａをＺ軸方向に沿ってみたときの平面図である。半導体発光素子１１０において基板１０が設けられる場合は、図１（ａ）は、基板１０を介して第１主面１０ａをみたときの平面図に相当する。図１（ｂ）は、図１（ａ）のＡ１−Ａ２線断面図である。
図１（ａ）及び図１（ｂ）に表したように、第１半導体層２０は、第１凹凸ＰＤ１と、第２凹凸ＰＤ２と、を有する。なお、図２においては、図を見易くするために第２凹凸ＰＤ２は省略されている。
第１凹凸ＰＤ１は、第１半導体層２０の第１主面１０ａに設けられる。第１凹凸ＰＤ１は、例えば、底面Ｄ１と頂面Ｐ１とを含む。底面Ｄ１は、第１凹凸ＰＤ１の凹部の面である。頂面Ｐ１は、第１凹凸ＰＤ１の凸部の面である。この例では、第１主面１０ａにおいて、底面Ｄ１は連続的である。すなわち、第１主面１０ａにおいて、連続的な凹部の領域の中に、複数の凸部が設けられている。本具体例では、頂面Ｐ１の平面形状は円形である。この例では、第１凹凸ＰＤ１の凸部は、円錐台状である。底面Ｄ１及び頂面Ｐ１は、Ｚ軸方向に対して実質的に垂直な平面である。
第２凹凸ＰＤ２は、第１凹凸ＰＤ１の底面Ｄ１と頂面Ｐ１とに設けられる。第２凹凸ＰＤ２は、第１凹凸ＰＤ１における底面Ｄ１と頂面Ｐ１との間の段差よりも小さい段差を有する。
図１（ｂ）に表したように、第１凹凸ＰＤ１における底面Ｄ１と頂面Ｐ１との間の段差は、第１高さｈ１である。
底面Ｄ１に設けられた第２凹凸ＰＤ２の底面と頂面との間の段差は、底面第２高さｈｄ２である。頂面Ｐ１に設けられた第２凹凸ＰＤ２の底面と頂面との間の段差は、頂面第２高さｈｐ２である。底面第２高さｈｄ２は、第１高さｈ１よりも小さい。頂面第２高さｈｐ２は、第１高さｈ１よりも小さい。
例えば、底面第２高さｈｄ２は、頂面第２高さｈｐ２と同じである。または、底面第２高さｈｄ２は、頂面第２高さｈｐ２と異なっても良い。以下では、説明を簡単にするために、底面第２高さｈｄ２及び頂面第２高さｈｐ２が第２高さｈ２であるとして説明する。
本実施形態において、第１半導体層２０の上記のような第１凹凸ＰＤ１及び第２凹凸ＰＤ２は、例えば、第１凹凸ＰＤ１及び第２凹凸ＰＤ２に対応する凹凸形状を有する基板１０の上に第１半導体層２０を形成することで得られる。すなわち、第１半導体層２０は、基板１０の上に結晶成長される。
第１凹凸ＰＤ１の段差（第１高さｈ１）及び第２凹凸ＰＤ２の段差（第２高さｈ２）は、例えば、基板１０に設けられている段差に対応する。
このように、実施形態に係る半導体発光素子１１０においては、第１凹凸ＰＤ１の底面Ｄ１及び頂面Ｐ１のそれぞれに、小さな段差の第２凹凸ＰＤ２が設けられる。これにより、結晶品質が高く光取り出し効率が高い半導体発光素子が得られる。
すなわち、実施形態によれば、基板１０の上での第１半導体層２０の結晶成長性を悪化させることなく、光取り出し効率を向上できる。
このような実施形態の構成は、以下の検討により得られた。
図５（ａ）及び図５（ｂ）は、参考例の半導体発光素子の構成を例示する模式的断面図である。
図５（ａ）に表したように、第１参考例の半導体発光素子１１９ａにおいては、第１凹凸ＰＤ１が設けられているが、第２凹凸ＰＤ２が設けられていない。第１凹凸ＰＤ１の凹部は平面の部分を有し、凸部は平面の部分を有する。すなわち、第１凹凸ＰＤ１は、底面Ｄ１と頂面Ｐ１とを有する。底面Ｄ１及び頂面Ｐ１は、Ｚ軸方向に対して実質的に垂直な平面である。
一方、第５（ｂ）に表したように、第２参考例の半導体発光素子１１９ｂにおいても、第１凹凸ＰＤ１が設けられているが、第２凹凸ＰＤ２が設けられていない。そして、第１凹凸ＰＤ１は、Ｚ軸方向に対して実質的に垂直な底面Ｄ１及び頂面Ｐ１を有していない。すなわち、第１凹凸ＰＤ１においては、Ｚ軸方向に対して傾斜した斜面だけが設けられている。
第１半導体層２０のこのような第１凹凸ＰＤ１は、第１凹凸ＰＤ１に対応する凹凸形状を有する基板１０の表面に第１半導体層２０を形成することで得られる。
発明者の実験によると、半導体発光素子１１９ａにおいては、基板１０の上に形成した第１半導体層２０の結晶品質が高いが、半導体発光素子１１９ｂにおいては、結晶品質が低いことが分かった。例えば、半導体発光素子１１９ｂにおいては、第１半導体層２０にボイドが発生し易い。また、半導体発光素子１１９ｂにおいては、ピットが発生し易い。一方、半導体発光素子１１９ａにおいては光取り出し効率が低いが、半導体発光素子１１９ｂにおいては光取り出し効率が高いことが分かった。
このように、結晶品質と光取り出し効率とがトレードオフの関係にあることが分かった。発明者は、結晶品質及び光取り出し効率について、実験とシミュレーションにより解析した。
図６（ａ）及び図６（ｂ）は、半導体発光素子の特性を例示するグラフ図である。
すなわち、図６（ａ）は、基板１０の凹凸と、第１半導体層２０の結晶品質と、の関係に関する実験結果を例示している。図６（ａ）の横軸は、基板１０の凹凸の傾斜側面の面積ＡＳに対する平坦部の面積ＡＦの比ＡＲである。基板１０の凹凸の傾斜側面は、Ｚ軸方向に対して傾斜している面である。平坦部は、Ｚ軸方向に対して垂直な部分である。図６（ａ）の縦軸は、第１半導体層２０における結晶品質を示す指標ＣＧである。指標ＣＧが０であることは、結晶にボイド及びピットの少なくともいずれかが発生することを示す。指標ＣＧが１であることは、結晶にボイドやピット発生が実質的に観察されず、結晶品質が高いことを示す。
図６（ａ）に表したように、基板１０の凹凸の傾斜側面の面積ＡＳに対する平坦部の面積ＡＦの比ＡＲが高いときに結晶品質が高い。すなわち、基板１０の凹凸において、平坦部の面積が大きいほど結晶品質が高くなる。例えば、基板１０の表面がｃ面であり、このｃ面の上に第１半導体層２０が形成されるとする。このとき、平坦部はｃ面に相当し、傾斜面である側面は、ｃ面以外の面に相当する。ｃ面の平坦部が相対的に大きいときに、その上に成長させる結晶の品質が高まる。
図６（ｂ）は、基板１０の凹凸と、光取り出し効率と、の関係に関するシミュレーション結果を例示している。このシミュレーションでは、基板１０に複数の凸部が設けられ、複数の凸部のそれぞれは、頂部の平坦部と、底部の平坦部と、頂部と底部との間の傾斜側面と、を有しているものとした。そして、１つの凸部あたりに換算した平坦部（頂部及び底部）の面積を平坦部の面積Ａｐとした。平坦部の面積Ａｐは、相対値である。図６（ｂ）の横軸は、基板１０の平坦部の面積Ａｐである。図６（ｂ）の縦軸は、光取り出し効率Ｅｅｘ（相対値）である。
図６（ｂ）に表したように、基板１０の平坦部の面積Ａｐが小さいと光取り出し効率Ｅｅｘは高い。面積Ａｐが大きいと光取り出し効率Ｅｅｘは低い。基板１０の平坦部においては、発光部４０から放出された光の一部が全反射によって外部に取り出され難いと考えられる。
このように、第１凹凸ＰＤ１のみを有する参考例（例えば、半導体発光素子１１９ａ及び１１９ｂ）においては、高い結晶品質と高い光取り出し効率との両方を得ることは困難である。
実施形態においては、第１凹凸ＰＤ１に加え、第１凹凸ＰＤ１の底面Ｄ１と頂面Ｐ１との両方に段差が小さい第２凹凸ＰＤ２を設けることで、高い結晶品質と高い光取り出し効率との両方を得ることができる。
すなわち、第１凹凸ＰＤ１の底面Ｄ１と頂面Ｐ１とは、Ｚ軸方向に対して実質的に垂直な面であり、底面Ｄ１及び頂面Ｐ１により、高い結晶品質が得られる。そして、底面Ｄ１及び頂面Ｐ１のそれぞれに設けられた第２凹凸ＰＤ２により、底面Ｄ１及び頂面Ｐ１が平坦である場合に取り出されなかった光を効率良く取り出すことができる。
実施形態においては、第２凹凸ＰＤ２の段差を小さくすることで、結晶品質の劣化を抑制している。
図７（ａ）及び図７（ｂ）は、参考例の半導体発光素子の構成を例示する模式的断面図である。
図７（ａ）に表したように、第３参考例の半導体発光素子１１９ｃにおいては、第１凹凸ＰＤ１の頂面Ｐ１には、第２凹凸ＰＤ２が設けられているが、底面Ｄ１には第２凹凸ＰＤ２が設けられていない。このため、底面Ｄ１において光取り出し効率が低い。
図７（ｂ）に表したように、第４参考例の半導体発光素子１１９ｄにおいては、第１凹凸ＰＤ１の底面Ｄ１には、第２凹凸ＰＤ２が設けられているが、頂面Ｐ１には第２凹凸ＰＤ２が設けられていない。このため、頂面Ｐ１において光取り出し効率が低い。
これに対し、実施形態においては、第１凹凸ＰＤ１の底面Ｄ１と頂面Ｐ１との両方に第２凹凸ＰＤ２が設けられるため、第３、第４参考例の半導体発光素子１１９ｃ及び１１９ｄよりも高い光取り出し効率が得られる。
実施形態において、例えば、頂面Ｐ１と底面Ｄ１との間の段差（第１高さｈ１）は、例えば、発光部４０から放出される光のピーク波長よりも大きいことが望ましい。第１高さｈ１が、ピーク波長よりも小さいと、高い結晶品質及び高い光取り出し効率の少なくともいずれかが得られ難くなる場合がある。
頂面Ｐ１と底面Ｄ１との間の段差（第１高さｈ１）は、例えば、１マイクロメートル（μｍ）以上５μｍ以下である。これにより、高い結晶品質及び高い光取り出し効率が得易くなる。
第２凹凸ＰＤ２の段差（第２高さｈ２）は、例えば、発光部４０から放出される光のピーク波長以下であることが望ましい。第２高さｈ２がピーク波長よりも大きいと、例えば高い光取り出し効率及び結晶品質の少なくともいずれかが得られ難くなる場合がある。
第２凹凸ＰＤ２の段差（第２高さｈ２）は、１０ｎｍ以上５００ｎｍ以下であることが望ましい。第２高さｈ２が１０ｎｍよりも小さいと、光の進路を変化させる効果が小さくなり、光取り出し効率の向上が困難になる。第２高さｈ２が５００ｎｍよりも大きいと、光の進路を変化させる効果が小さくなり高い光取り出し効率が得られ難くなる場合がある。
例えば、第２凹凸ＰＤ２の段差（第２高さｈ２）は、頂面Ｐ１と底面Ｄ１との間の段差（第１高さｈ１）の１／１０以下である。これにより、高い結晶品質及び高い光取り出し効率が得易い。
図１（ｂ）に表したように、底面Ｄ１は、Ｚ軸方向に対して垂直な方向に沿った幅（第１底面幅ｗｄ１）を有する。頂面Ｐ１は、Ｚ軸方向に対して垂直な方向に沿った幅（第１頂面幅ｗｐ１）を有する。第１底面幅ｗｄ１は、基板１０に設けられている凸部の幅に相当する。第１頂面幅ｗｐ１は、基板１０に設けられている凹部の幅に相当する。また、底面Ｄ１どうしの間隔は、底面間距離ｗｄｄである。第１底面幅ｗｄ１と底面間距離ｗｄｄとの合計が頂面Ｐ１の配設ピッチ（すなわち底面Ｄ１の配設ピッチ）に相当する。
また、底面Ｄ１に設けられている第２凹凸ＰＤ２の底部Ｄ２は、Ｚ軸方向に対して垂直な方向に沿った幅（底面第２底部幅ｗｄ２１）を有する。底面Ｄ１に設けられている第２凹凸ＰＤ２の頂部Ｐ２は、Ｚ軸方向に対して垂直な方向に沿った幅（底面第２頂部幅ｗｐ２１）を有する。頂面Ｐ１に設けられている第２凹凸ＰＤ２の底部Ｄ２は、Ｚ軸方向に対して垂直な方向に沿った幅（頂面第２底部幅ｗｄ２２）を有する。頂面Ｐ１に設けられている第２凹凸ＰＤ２の頂部Ｐ２は、Ｚ軸方向に対して垂直な方向に沿った幅（頂面第２頂部幅ｗｐ２２）を有する。
頂面第２底部幅ｗｄ２２は、底面第２底部幅ｗｄ２１と同じでも良い。頂面第２底部幅ｗｄ２２は、底面第２底部幅ｗｄ２１と異なっても良い。頂面第２頂部幅ｗｐ２２は、底面第２頂部幅ｗｐ２１と同じでも良い。頂面第２頂部幅ｗｐ２２は、底面第２頂部幅ｗｐ２１と異なっても良い。
以下では、説明を簡単にするために、頂面第２底部幅ｗｄ２２及び底面第２底部幅ｗｄ２１が、第２底部幅ｗｄ２である場合として説明する。そして、頂面第２頂部幅ｗｐ２２及び底面第２頂部幅ｗｐ２１が、第２頂部幅ｗｐ２である場合として説明する。
実施形態において、底面Ｄ１のＺ軸方向に沿った幅（第１底面幅ｗｄ１）及び頂面Ｐ１のＺ軸方向に沿った幅（第１頂面幅ｗｐ１）は、発光部４０から放出される光のピーク波長よりも大きいことが望ましい。第１底面幅ｗｄ１及び第１頂面幅ｗｐ１がピーク波長よりも小さいと、高い結晶品質及び高い光取り出し効率の少なくともいずれかが得られ難くなる場合がある。
底面Ｄ１のＺ軸方向に沿った幅（第１底面幅ｗｄ１）及び頂面Ｐ１のＺ軸方向に沿った幅（第１頂面幅ｗｐ１）は、１μｍ以上５μｍ以下であることが望ましい。これにより、高い結晶品質及び高い光取り出し効率が得易くなる。
第２凹凸ＰＤ２の底部Ｄ２の幅（第２底部幅ｗｄ２）及び第２凹凸ＰＤ２の頂部Ｐ２の幅（第２頂部幅ｗｐ２）は、発光部４０から放出される光のピーク波長以下であることが望ましい。第２底部幅ｗｄ２及び第２頂部幅ｗｐ２がピーク波長よりも大きいと、高い光取り出し効率及び高い結晶品質の少なくともいずれかが得られ難くなる場合がある。
第２凹凸ＰＤ２の底面の幅（第２底部幅ｗｄ２）及び第２凹凸ＰＤ２の頂部Ｐ２の幅（第２頂部幅ｗｐ２）は、１０ｎｍ以上５００ｎｍ以下であることが望ましい。第２底部幅ｗｄ２及び第２頂部幅ｗｐ２が１０ｎｍよりも小さいと、光の進路を変化させる効果が小さくなり、光取り出し効率の向上が困難になる。第２底部幅ｗｄ２及び第２頂部幅ｗｐ２が５００ｎｍよりも大きいと、光の進路を変化させる効果が小さくなり高い光取り出し効率が得られ難くなる場合がある。
例えば、第２凹凸ＰＤ２の底部Ｄ２の幅（第２底部幅ｗｄ２）及び第２凹凸ＰＤ２の頂部Ｐ２の幅（第２頂部幅ｗｐ２）は、第１凹凸ＰＤ１の底面Ｄ１の幅（第１底面幅ｗｄ１）及び頂面Ｐ１の幅（第１頂面幅ｗｐ１）の１／１０以下である。これにより、高い結晶品質及び高い光取り出し効率が得易い。
図１に表したように、実施形態において、第１凹凸ＰＤ１の壁面（側面）は、Ｚ軸方向に対して傾斜していることができる。第１凹凸ＰＤ１の壁面を、Ｚ軸方向に対して傾斜させることで、光取り出し効率がより向上できる。
第１凹凸ＰＤ１の壁面とＺ軸方向との角度θｐは、例えば、基板１０に設けられる凹凸の側面のＺ軸方向に対する角度を制御することで制御できる。例えば、基板１０の表面をドライエッチングにより加工して凹凸を形成する場合は、基板１０の凹凸の側面の角度は、エッチング条件を制御することで制御できる。基板１０の表面をウエットエッチングにより加工して凹凸を形成する場合は、基板１０の凹凸の側面の角度は、基板１０の結晶方位によって制御される。
第１凹凸ＰＤ１の壁面とＺ軸方向との角度θｐは、例えば、１０度以上４０度以下である。さらに具体的には、角度θｐは、例えば約３０度である。
図８（ａ）及び図８（ｂ）は、第１の実施形態に係る別の半導体発光素子の構成を例示する模式的断面図である。
図８（ａ）及び図８（ｂ）に表したように、本実施形態に係る別の半導体発光素子１１２においては、第１半導体層２０は、バッファ層２１と、ｎ形コンタクト層２２と、を含む。ｎ形コンタクト層２２は、バッファ層２１と発光部４０との間に設けられている。バッファ層２１には、例えば、ＧａＮ層が用いられる。ｎ形コンタクト層２２には、例えば、ｎ形ＧａＮ層が用いられる。ｎ形コンタクト層２２は、ｎ形半導体層の少なくとも一部である。
凹凸を有する基板１０の上にバッファ層２１が形成される。バッファ層２１の上にｎ形コンタクト層２２が形成される。
この場合も、第２凹凸ＰＤ２が、第１凹凸ＰＤ１の底面Ｄ１と頂面Ｐ１とに設けられる。これにより、結晶品質が高く光取り出し効率が高い半導体発光素子が得られる。
図９は、参考例の半導体発光素子の構成を例示する模式的断面図である。
図９に表したように、第５参考例の半導体発光素子１１９ｅにおいては、基板１０に第１凹凸ＰＤ１に対応するサイズの基板凹凸ＰＤ９１が設けられている。この基板凹凸ＰＤ９１は、基板底面Ｄ９１と基板頂面Ｐ９１とを有する。
このような基板１０の上にバッファ層２１ａが形成されている。このバッファ層２１ａは、バッファ層凹凸ＰＤ９２を有する。バッファ層凹凸ＰＤ９２は、基板底面Ｄ９１と基板頂面Ｐ９１とに設けられている。バッファ層凹凸ＰＤ９２の段差は、基板凹凸ＰＤ９１の基板底面Ｄ９１と基板頂面Ｐ９１との間の段差よりも小さい。
そして、このようなバッファ層２１ａの上にｎ形コンタクト層２２ａが形成されている。バッファ層２１ａとｎ形コンタクト層２２との間の界面は、基板凹凸ＰＤ９１とバッファ層凹凸ＰＤ９２との両方の形状を反映した凹凸を有する。
もし、バッファ層２１ａの屈折率とｎ形コンタクト層２２ａの屈折率と、の差が大きい場合は、バッファ層２１ａとｎ形コンタクト層２２との間の界面において光の進行方向が変えられ、光取り出し効率が高くなる可能性がある。しかしながら、実用的な半導体発光素子において、バッファ層２１ａの屈折率とｎ形コンタクト層２２ａの屈折率との差は小さい。
例えば、バッファ層２１ａ及びｎ形コンタクト層２２ａには、ＧａＮが用いられ、これらの屈折率は実質的に同じである。従って、実用的な条件においては、第５参考例の半導体発光素子１１９ｅにおいては、光取り出しに関する特性は、大きいサイズの基板凹凸ＰＤ９１だけが設けられているのと同様の特性を示す。
これに対して、実施形態においては、バッファ層２１が設けられる場合においても、バッファ層２１を含む第１半導体層２０の第１主面１０ａに、第１凹凸ＰＤ１と第２凹凸ＰＤ２とが設けられる。すなわち、基板１０と第１半導体層２０（例えばバッファ層２１）との界面に、第１凹凸ＰＤ１と第２凹凸ＰＤ２とが設けられる。これにより、第１凹凸ＰＤ１と第２凹凸ＰＤ２との両方の寄与による高い光取り出し効率が得られる。
例えば基板１０に用いられるサファイアの屈折率は、１．７６〜１．７７である。そして、バッファ層２１ａ及びｎ形コンタクト層２２ａに用いられるＧａＮの屈折率は、約２．５である。従って、第１凹凸ＰＤ１及び第２凹凸ＰＤ２が設けられる第１主面１０ａにおいて、第１半導体層２０の屈折率と基板１０の屈折率との差が大きい。これにより、高い光取り出し効率が得られる。
このように、本実施形態において、基板１０を備える場合には、基板１０の屈折率は、第１半導体層２０の屈折率とは異なる。例えば、基板１０の屈折率は、第１半導体層２０の屈折率よりも低い。これにより、基板１０と第１半導体層２０との界面において光の進行方向を変え、効率良く光を取り出すことができる。
図１０（ａ）及び図１０（ｂ）は、第１の実施形態に係る別の半導体発光素子の構成を例示する模式図である。
図１０（ａ）は、平面図である。図１０（ｂ）は、図１０（ａ）のＡ１−Ａ２線断面図である。
図１０（ａ）及び図１０（ｂ）に表したように、本実施形態に係る別の半導体発光素子１１３においても、第１凹凸ＰＤ１が設けられている。第１凹凸ＰＤ１の底面Ｄ１及び頂面Ｐ１に第２凹凸ＰＤ２が設けられている。この例では、第１主面１０ａにおいて、頂面Ｐ１が連続的である。すなわち、第１主面１０ａにおいて、連続的な凸部の領域の中に、複数の凹部が設けられている。
このような半導体発光素子１１３においても、高い結晶品質及び高い光取り出し効率が得られる。
上記の半導体発光素子においては、第１凹凸ＰＤ１の底部Ｄ２または頂部Ｐ２の平面形状は円形であるが、実施形態において、平面形状は任意である。
図１１（ａ）〜図１１（ｃ）は、第１の実施形態に係る別の半導体発光素子の構成を例示する模式的平面図である。
図１２（ａ）〜図１２（ｃ）は、第１の実施形態に係る別の半導体発光素子の構成を例示する模式的平面図である。
図１３（ａ）及び図１３（ｂ）は、第１の実施形態に係る別の半導体発光素子の構成を例示する模式的平面図である。
すなわち、これらの図は、第１半導体層２０の第１主面１０ａをＺ軸方向に沿ってみたときの平面図である。半導体発光素子において基板１０が設けられる場合は、これらの図は、基板１０を介して第１主面１０ａをみたときの平面図に相当する。これらの図においては、図を見易くするために、第２凹凸ＰＤ２が省略されているが、第１凹凸ＰＤ１の底面Ｄ１及び頂面Ｐ１には、上記の第２凹凸ＰＤ２が設けられている。
図１１（ａ）に表したように、半導体発光素子１１４ａにおいては、連続的な底面Ｄ１と複数の頂面Ｐ１が設けられている。頂面Ｐ１の平面形状は三角形である。
図１１（ｂ）に表したように、半導体発光素子１１４ｂにおいては、連続的な底面Ｄ１と複数の頂面Ｐ１が設けられている。頂面Ｐ１の平面形状は四角形である。
図１１（ｃ）に表したように、半導体発光素子１１４ｃにおいては、連続的な底面Ｄ１と複数の頂面Ｐ１が設けられている。頂面Ｐ１の平面形状は六角形である。
図１２（ａ）に表したように、半導体発光素子１１４ｄにおいては、連続的な頂面Ｐ１と複数の底面Ｄ１が設けられている。底面Ｄ１の平面形状は三角形である。
図１２（ｂ）に表したように、半導体発光素子１１４ｅにおいては、連続的な頂面Ｐ１と複数の底面Ｄ１が設けられている。底面Ｄ１の平面形状は四角形である。
図１２（ｃ）に表したように、半導体発光素子１１４ｆにおいては、連続的な頂面Ｐ１と複数の底面Ｄ１が設けられている。底面Ｄ１の平面形状は六角形である。
このように、底面Ｄ１及び頂面Ｐ１の平面形は任意である。さらに、底面Ｄ１及び頂面Ｐ１の配置も任意である。
図１３（ａ）及び図１３（ｂ）に表したように、半導体発光素子１１４ｇ及び半導体発光素子１１４ｈにおいては、底面Ｄ１は連続的であり、頂面Ｐ１も連続的である。底面Ｄ１の平面形状及び頂面Ｐ１の平面形状は、渦巻き状である。このように、第１凹凸ＰＤ１は、１つの底面Ｄ１と１つの頂面Ｐ１とを有することができる。
以下、本実施形態に係る半導体発光素子（例えば、半導体発光素子１１０〜１１３、１１４ａ〜１１４ｈなど）の製造方法の例について説明する。
以下の製造方法は、ｎ形半導体層を含む第１半導体層２０と、ｐ形半導体層を含む第２半導体層５０と、第１半導体層２０と第２半導体層５０との間に設けられ、複数の障壁層ＢＬと、複数の障壁層ＢＬの間に設けられた井戸層ＷＬと、を含む発光部４０と、を含む半導体発光素子の製造方法である。この半導体発光素子においては、第１半導体層２０は、第１半導体層２０の発光部４０とは反対の側の第１主面１０ａに設けられた第１凹凸ＰＤ１と、第１凹凸ＰＤ１の底面Ｄ１と頂面Ｐ１とに設けられ、底面Ｄ１と頂面Ｐ１との間の段差（第１高さｈ１）よりも小さい段差（第２高さｈ２）を有する第２凹凸ＰＤ２と、を有する。
図１４は、第１の実施形態に係る半導体発光素子の製造方法を例示するフローチャート図である。
図１５（ａ）〜図１５（ｅ）は、第１の実施形態に係る半導体発光素子の製造方法を例示する工程順模式的断面図である。
図１４に表したように、本製造方法においては、基板１０の基板主面の上に、第２凹凸ＰＤ２の基となる第３凹凸を形成する（ステップＳ１１０）。
この第３凹凸の形成には、例えばインプリント法が用いられる。
例えば、図１５（ａ）に表したように、基板１０の基板主面１０ｓｕの上にインプリント材１０ｉ（例えばレジスト）を塗布する。このとき、基板主面１０ｓｕには、別途マスク材料層を設けても良い。そして、インプリント材１０ｉにテンプレート１０ｔを接触させる。テンプレート１０ｔの転写面には、第３凹凸の形状の基となる凹凸が設けられている。インプリント材１０ｉは、テンプレート１０ｔの転写面の凹凸に沿って変形する。この状態で、例えばインプリント材１０ｉに光を照射してインプリント材１０ｉを硬化する。
そして、インプリント材１０ｉをマスクとして用い基板１０を加工する。または、インプリント材１０ｉをマスクとして、基板主面１０ｓｕに設けたマスク材料層を加工する。そして、このマスク材料層をマスクとして用い基板１０を加工する。この加工には、例えばＲＩＥ（Reactive Ion Etching）法が用いられる。
これにより、図１５（ｂ）に表したように、基板１０の基板主面１０ｓｕの上に、第２凹凸ＰＤ２の基となる第３凹凸ＰＤ３が形成される。第３凹凸ＰＤ３は、第３底部Ｄ３と第３頂部Ｐ３とを有する。例えば、第３底部Ｄ３は、第２頂部Ｐ２に対応する高さ及び幅を有する。例えば、第３頂部Ｐ３は、第２底部Ｄ２に対応する高さ及び幅を有する。
なお、上記においては、第３凹凸ＰＤ３の形成にインプリント法が用いられたが、第３凹凸ＰＤ３の形成方法は任意である。
図１５（ｃ）及び図１４に表したように、第３凹凸ＰＤ３が形成された基板主面１０ｓｕの上に、第１凹凸ＰＤ１のパターンに対応するパターン形状を有するマスク材１０ｍを形成する（ステップＳ１２０）。
図１５（ｄ）及び図１４に表したように、マスク材１０ｍをマスクとして用いて、基板主面１０ｓｕを加工して第１凹凸ＰＤ１の基となる第４凹凸ＰＤ４を形成する（ステップＳ１３０）。
第４凹凸ＰＤ４は、第４底部Ｄ４と第４頂部Ｐ４とを有する。例えば、第４底部Ｄ４は、第１頂面Ｐ１に対応する高さ及び幅を有する。例えば、第４頂部Ｐ４は、第１底面Ｄ１に対応する高さ及び幅を有する。このように、基板１０の基板主面１０ｓｕには、第４凹凸ＰＤ４と第３凹凸ＰＤ３とが形成される。
そして、図１５（ｅ）及び図１４に表したように、基板主面１０ｓｕの上に第１半導体層２０を形成する（ステップＳ１４０）。
これにより、第１半導体層２０に、第４凹凸ＰＤ４の形状を反映した第１凹凸ＰＤ１、及び、第３凹凸ＰＤ３の形状を反映した第２凹凸ＰＤ２が形成される。
その後、図１４に表したように、第１半導体層２０の上に発光部４０を形成する（ステップＳ１５０）。さらに、発光部４０の上に第２半導体層５０を形成する（ステップＳ１６０）。そして、ｎ側電極７０及びｐ側電極８０を形成して、実施形態に係る半導体発光素子が作製される。なお、基板１０は、技術的に可能な任意の工程で除去しても良い。
本実施形態に係る製造方法においては、結晶品質が高く光取り出し効率が高い半導体発光素子を生産性良く製造することができる。
（第２の実施の形態）
本実施形態に係る半導体発光素子１２０も、ｎ形半導体層を含む第１半導体層２０と、ｐ形半導体層を含む第２半導体層５０と、第１半導体層２０と第２半導体層５０との間に設けられ、複数の障壁層ＢＬと、複数の障壁層ＢＬの間に設けられた井戸層ＷＬと、を含む発光部４０と、を備える。第１半導体層２０、第２半導体層５０及び発光部４０の構成は、半導体発光素子１１０（または半導体発光素子１１１）と同様であるので、以下では説明を省略する。半導体発光素子１２０においては、第１半導体層２０の第１主面１０ａにおける構成が第１実施形態とは異なる。以下では、半導体発光素子１２０の第１半導体層２０の第１主面１０ａにおける構成について説明する。
図１６（ａ）及び図１６（ｂ）は、第２の実施形態に係る半導体発光素子の構成を例示する模式図である。
図１６（ａ）は、本実施形態に係る半導体発光素子１２０の第１半導体層２０の第１主面１０ａをＺ軸方向に沿ってみたときの平面図である。半導体発光素子１２０において基板１０が設けられる場合は、図１６（ａ）は、基板１０を介して第１主面１０ａをみたときの平面図に相当する。図１６（ｂ）は、図１６（ａ）のＡ１−Ａ２線断面図である。
図１６（ａ）及び図１６（ｂ）に表したように、第１半導体層２０は、第１半導体層２０の発光部４０とは反対の側の第１主面１０ａに設けられた凹凸ＣＣを有する。
凹凸ＣＣは、階段状の側面ＳＦを有する。側面ＳＦは、第１半導体層２０から第２半導体層５０に向かうＺ軸方向（第１方向）に対して垂直な複数のテラス面ＴＦを含む。側面ＳＦの全体の方向（側面ＳＦを平均した方向）は、Ｚ軸方向に対して傾斜している。側面ＳＦの高さは、ステップ状に変化している。なお、本具体例では、ステップの数は４つであるが、実施形態において、側面ＳＦに設けられるステップの数は任意である。
凹凸ＣＣは、凸部ＰＰと凹部ＤＰとを有する。本具体例では、第１主面１０ａにおいては、例えば、凸部ＰＰは連続的である。すなわち、第１主面１０ａにおいて、連続的な凸部ＰＰの領域の中に、複数の凹部ＤＰが設けられている。本具体例では、凹部ＤＰの平面形状は、円形である。そして、複数の凹部ＤＰの中心が、正六角形の中心及び頂点のそれぞれの位置に配置されている。
第１主面１０ａをＺ軸方向に対して平行な平面で切断したときに、凹凸ＣＣは複数の底部ＢＰを有する。底部ＢＰは、例えば第１底部ＢＰ１及び第２底部ＢＰ２などである。底部ＢＰは、凹部ＤＰのうちで最も低い部分である。すなわち、底部ＢＰは、凹部ＤＰのうちで、凸部ＰＰからの距離が最も長い部分である。
複数の凹部ＤＰどうしの間に頂部ＴＰが設けられている。
図１６（ｂ）に表したように、凸部ＰＰの高さ（すなわち、凹部ＤＰの深さ）は、凹凸高さｈｐである。側面ＳＦの各ステップの高さは、ステップ高さｈｓである。
本実施形態においては、複数の底部ＢＰのうちで最も近い２つの底部ＢＰどうしを結ぶ第２方向に沿った複数の底部ＢＰの幅、及び、凹凸ＣＣの頂部ＴＰの第２方向に沿った幅は、複数のテラス面ＴＦの第２方向に沿った幅の４倍以下である。
図１６（ａ）に表したように、複数の底部ＢＰのうちで最も近い２つの底部ＢＰどうしを結ぶ第２方向が、例えばＸ軸方向とされる。すなわち、この例では、第２底部ＢＰ２は、第１底部ＢＰ１とＸ軸方向に沿って並ぶ。
図１６（ｂ）に表したように、複数の底部ＢＰのＸ軸方向に沿った幅は、底部幅ｗｂである。頂部ＴＰのＸ軸方向に沿った幅は、頂部幅ｗｔである。テラス面ＴＦのＸ軸方向に沿った幅は、ステップ幅ｗｓである。底部幅ｗｂは、ステップ幅ｗｓの４倍以下である。頂部幅ｗｔは、ステップ幅ｗｓの４倍以下である。このように、実施形態においては、底部幅ｗｂ及び頂部幅ｗｔの両方が、一定の基準値（ステップ幅ｗｓの４倍）以下に設定されている。
なお、１つの凹部ＤＰのＸ軸方向に沿った幅は、凹部幅ｗｄである。
本実施形態において、第１半導体層２０の上記のような凹凸ＣＣは、例えば、凹凸ＣＣに対応する凹凸形状を有する基板１０の上に第１半導体層２０を形成することで得られる。
すなわち、第１半導体層２０は、例えば、基板１０の上に結晶成長される。この基板１０は、凹凸ＣＣに対応する凹凸を有する。この凹凸は、階段状の側面を有する。この側面は、Ｚ軸方向（基板１０の主面に対して垂直な方向）に対して垂直な複数のテラス面を含む。そして、基板１０は、第１半導体層２０の底部ＢＰに対応する頂部と、第１半導体層２０の頂部ＴＰに対応する底部と、を有する。基板１０の頂部の幅、及び、基板１０の底部の幅は、基板１０のテラス面の幅の４倍以下である。
このような基板１０の上に、第１半導体層２０を形成することで、結晶品質が高く光取り出し効率が高い半導体発光素子が得られる。
すなわち、半導体発光素子１２０においては、階段状の側面を有する基板１０が用いられる。側面は、Ｚ軸方向に対して実質的に垂直なテラス面を有する。テラス面は、例えばｃ面である。このように、基板１０の表面には、ｃ面のテラス面が設けられているため、その上に成長させる結晶の品質は高い。
そして、基板１０において、Ｚ軸方向に対して垂直な面の幅が一定以下（テラス面の幅の４倍以下）に設定されている。これにより、高い光取り出し効率が得られる。
このように、結晶品質が高く光取り出し効率が高い半導体発光素子が得られる。
図１７（ａ）及び図１７（ｂ）は、参考例の半導体発光素子の構成を例示する模式図である。
図１７（ａ）及び図１７（ｂ）に表したように、第６参考例の半導体発光素子１１９ｆにおいては、実施形態に係る半導体発光素子１２０に比べて大きい間隔で、複数の凹部ＤＰが設けられている。頂部幅ｗｔが、ステップ幅ｗｓの４倍よりも大きい。このため、第６参考例においては、頂部ＴＰにおいて光の取り出し効率が低い。
なお、逆に、凹部ＤＰの底部ＢＰの幅が大きい場合（例えばステップ幅ｗｓの４倍よりも大きい場合）には、底部ＢＰにおいて光の取り出し効率が低い。
これに対し、本実施形態においては、Ｚ軸方向に対して垂直な面の幅（頂部幅ｗｔ及び底部幅ｗｂ）が一定以下（テラス面ＴＦの幅の４倍以下）に設定されている。これにより、底部ＢＰ及び頂部ＴＰの両方において、光取り出し効率の低下が発生しない。このため、高い光取り出し効率が得られる。
以下、頂部幅ｗｔ及び底部幅ｗｂと、光取り出し効率と、の関係について解析した結果について説明する。
本解析では、図１６（ａ）及び図１６（ｂ）に例示した構成において、頂部ＴＰの頂部幅ｗｔを変化させて、光取り出し効率をシミュレーションした。凹部ＤＰをＺ軸方向に沿って見たときの平面形状は円形である。ステップ高さは０．４μｍであり、凹凸高さｈｐは２μｍである。すなわち、凹凸ＣＣの側面ＳＦは５段の階段を有する。底部ＢＰの底部幅ｗｂ（基板１０の凸部の頂部の幅）は０．７６μｍであり、ステップ幅ｗｓは０．５μｍである。
図１８は、半導体発光素子の特性を例示するグラフ図である。
すなわち、同図の横軸は、頂部幅ｗｔのステップ幅ｗｓに対する比率（幅比率ＷＲ＝ｗｔ／ｗｓ）である。縦軸は、光取り出し効率Ｅｆｆである。図１８において、ＷＲ＝１は頂部幅ｗｔが０．５μｍに対応し、ＷＲ＝２は頂部幅ｗｔが１μｍに対応し、ＷＲ＝４は頂部幅ｗｔが２μｍに対応する。
図１８に表したように、幅比率ＷＲが小さいときに光取り出し効率は高くなる。すなわち、第６参考例に関して説明したように、底部ＢＰ及び頂部ＴＰのいずれかの幅が広いと光取り出し効率が低下する。底部ＢＰ及び頂部ＴＰの幅を小さくすることで光取り出し効率が向上する。
図１８に表したように、幅比率ＷＲが４〜８においては、幅比率ＷＲの減少に伴う光取り出し効率Ｅｆｆの上昇の程度は緩やかである。これに対し、幅比率ＷＲが４以下において、幅比率ＷＲの減少に伴う光取り出し効率Ｅｆｆの上昇の程度が大きくなる。
このため、実施形態においては、幅比率ＷＲは４以下に設定される。すなわち、頂部幅ｗｔ及び底部幅ｗｂは、テラス面ＴＦの幅（ステップ幅ｗｓ）の４倍以下に設定される。これにより、高い光取り出し効率が得られる。
さらに、図１８に例示したように、幅比率ＷＲが２〜４において、幅比率ＷＲの減少に伴う光取り出し効率Ｅｆｆの変化は特に急峻である。従って、頂部幅ｗｔ及び底部幅ｗｂは、テラス面ＴＦの幅（ステップ幅ｗｓ）の２倍以下であることが望ましい。これにより、さらに高い光取り出し効率が得られる。
さらに、頂部幅ｗｔ及び底部幅ｗｂは、テラス面ＴＦの幅（ステップ幅ｗｓ）以下であることがさらに望ましい。これにより、さらに高い光取り出し効率が得られる。
このように、頂部幅ｗｔ及び底部幅ｗｂが、テラス面ＴＦの幅（ステップ幅ｗｓ）の４倍以下のときに高い光取り出し効率が得られる。
また、実施形態においては、頂部幅ｗｔ及び底部幅ｗｂは、２μｍ以下（ＷＲ＝４に相当する）に設定されることが望ましい。また、頂部幅ｗｔ及び底部幅ｗｂは、１μｍ以下（ＷＲ＝２に相当する）に設定されることがさらに望ましい。さらに、頂部幅ｗｔ及び底部幅ｗｂは、０．５μｍ以下（ＷＲ＝１に相当する）に設定されることがさらに望ましい。
図１９（ａ）及び図１９（ｂ）は、第２の実施形態に係る別の半導体発光素子の構成を例示する模式図である。
図１９（ａ）は、本実施形態に係る別の半導体発光素子１２１の第１半導体層２０の第１主面１０ａをＺ軸方向に沿ってみたときの平面図である。半導体発光素子１２１において基板１０が設けられる場合は、図１９（ａ）は、基板１０を介して第１主面１０ａをみたときの平面図に相当する。図１９（ｂ）は、図１９（ａ）のＡ１−Ａ２線断面図である。
これらの図では図示しないが、半導体発光素子１２１は、ｎ形半導体層を含む第１半導体層２０と、ｐ形半導体層を含む第２半導体層５０と、第１半導体層２０と第２半導体層５０との間に設けられ、複数の障壁層ＢＬと、複数の障壁層ＢＬの間に設けられた井戸層ＷＬと、を含む発光部４０と、を備える。
図１９（ａ）及び図１９（ｂ）に表したように、第１半導体層２０は、第１半導体層２０の発光部４０とは反対の側の第１主面１０ａに設けられた凹凸ＣＣを有する。凹凸ＣＣは、Ｚ軸方向に対して垂直な複数のテラス面ＴＦを含む階段状の側面ＳＦを有する。
本具体例では、第１主面１０ａにおいて、凹部ＤＰは連続的である。すなわち、第１主面１０ａにおいて、連続的な凹部ＤＰの領域の中に、複数の凸部ＰＰが設けられている。
すなわち、第１主面１０ａをＺ軸方向に対して平行な平面で切断したときに凹凸ＣＣは複数の頂部ＴＰを有する。複数の頂部ＴＰのうちで最も近い２つの頂部ＴＰどうしを結ぶＸ軸方向に沿った複数の頂部ＴＰの幅、及び、凹凸ＣＣの底部ＢＰのＸ軸方向に沿った幅は、複数のテラス面ＴＦのＸ軸方向に沿った幅の４倍以下である。
すなわち、半導体発光素子１２１においても、頂部幅ｗｔ及び底部幅ｗｂが一定以下（テラス面ＴＦの幅の４倍以下）に設定されている。これにより、結晶品質が高く光取り出し効率が高い半導体発光素子が得られる。
この場合も、頂部幅ｗｔ及び底部幅ｗｂは、テラス面ＴＦの幅（ステップ幅ｗｓ）の２倍以下であることが望ましい。さらに、設定頂部幅ｗｔ及び底部幅ｗｂは、テラス面ＴＦの幅（ステップ幅ｗｓ）以下であることがさらに望ましい。
本実施形態に係る半導体発光素子（例えば半導体発光素子１２０及び半導体発光素子１２１）において、複数のテラス面ＴＦのそれぞれのＺ軸方向に沿った段差（ステップ高さｈｓ）は、発光部４０から放出される光のピーク波長以下であることが望ましい。ステップ高さｈｓがピーク波長よりも大きいと、光取り出し効率の向上の効果が小さくなる場合がある。
複数のテラス面ＴＦのそれぞれのＺ軸方向に沿った段差（ステップ高さｈｓ）は、１００ｎｍ以上５００ｎｍ以下であることが望ましい。これにより、結晶品質が高く光取り出し効率が高い半導体発光素子が得易くなる。
複数のテラス面ＴＦのそれぞれのＸ軸方向に沿った幅（ステップ幅ｗｓ）は、発光部４０から放出される光のピーク波長以下であることが望ましい。ステップ幅ｗｓがピーク波長よりも大きいときは、光取り出し効率の向上の効果が小さくなる場合がある。
複数のテラス面ＴＦのそれぞれのＸ軸方向に沿った幅（ステップ幅ｗｓ）は、１００ｎｍ以上５００ｎｍ以下であることが望ましい。これにより、結晶品質が高く光取り出し効率が高い半導体発光素子が得易くなる。
本実施形態において、頂部ＴＰと底部ＢＰとの間のＺ軸方向に沿った段差（凹凸高さｈｐ）は、発光部４０から放出される光のピーク波長よりも大きいことが望ましい。凹凸高さｈｐがピーク波長以下のときは、光取り出し効率が低下する場合がある。
頂部ＴＰと底部ＢＰとの間のＺ軸方向に沿った段差（凹凸高さｈｐ）は、１μｍ以上３μｍ以下であることが望ましい。これにより、結晶品質が高く光取り出し効率が高い半導体発光素子が得易くなる。
図２０（ａ）及び図２０（ｂ）は、第２の実施形態に係る別の半導体発光素子の構成を例示する模式的平面図である。
図２１（ａ）〜図２１（ｃ）は、第２の実施形態に係る別の半導体発光素子の構成を例示する模式的平面図である。
図２２（ａ）〜図２２（ｃ）は、第２の実施形態に係る別の半導体発光素子の構成を例示する模式的平面図である。
これらの図は、第１半導体層２０の第１主面１０ａをＺ軸方向に沿ってみたときの平面図である。半導体発光素子１２０において基板１０が設けられる場合は、これらの図は、基板１０を介して第１主面１０ａをみたときの平面図に相当する。
図２０（ａ）に表したように、半導体発光素子１２２においては、第１主面１０ａにおいて連続的な凹部ＤＰが設けられている。そして、複数の凸部ＰＰが設けられている。複数の凸部ＰＰの平面形状は、円形である。そして、複数の凸部ＰＰの中心が、正六角形の中心及び頂点のそれぞれの位置に配置されている。そして、３つの隣接する凸部ＰＰの間の凹部ＤＰに、小さい凸部ＳＰＰが設けられている。これにより、凹部ＤＰにおいて、平坦部の面積が小さくなる。これにより、さらに光取り出し効率が向上する。
なお、３つの隣接する凸部ＰＰの間の凹部ＤＰに、小さい凹部を設けても良い。
図２０（ｂ）に表したように、半導体発光素子１２３においては、第１主面１０ａにおいて連続的な凸部ＰＰが設けられている。そして、複数の凹部ＤＰが設けられている。複数の凹部ＤＰの平面形状は、円形である。そして、複数の凹部ＤＰの中心が、正六角形の中心及び頂点のそれぞれの位置に配置されている。そして、３つの隣接する凹部ＤＰの間の凸部ＰＰに、小さい凹部ＳＤＰが設けられている。これにより、凸部ＰＰにおいて、平坦部の面積が小さくなる。これにより、さらに光取り出し効率が向上する。
なお、３つの隣接する凹部ＤＰの間の凹部ＤＰに、小さい凸部を設けても良い。
図２１（ａ）に表したように、半導体発光素子１２４ａにおいては、連続的な凹部ＤＰと複数の凸部ＰＰが設けられている。凸部ＰＰの平面形状は三角形である。
図２１（ｂ）に表したように、半導体発光素子１２４ｂにおいては、連続的な凹部ＤＰと複数の凸部ＰＰが設けられている。凸部ＰＰの平面形状は四角形である。
図２１（ｃ）に表したように、半導体発光素子１２４ｃにおいては、連続的な凹部ＤＰと複数の凸部ＰＰが設けられている。凸部ＰＰの平面形状は六角形である。
図２２（ａ）に表したように、半導体発光素子１２４ｄにおいては、連続的な凸部ＰＰと複数の凹部ＤＰが設けられている。凹部ＤＰの平面形状は三角形である。
図２２（ｂ）に表したように、半導体発光素子１２４ｅにおいては、連続的な凸部ＰＰと複数の凹部ＤＰが設けられている。凹部ＤＰの平面形状は四角形である。
図２２（ｃ）に表したように、半導体発光素子１２４ｆにおいては、連続的な凸部ＰＰと複数の凹部ＤＰが設けられている。凹部ＤＰの平面形状は六角形である。
このように、頂部ＴＰ及び底部ＢＰの少なくともいずれかのＺ軸方向から見たときの形状は、三角形状、四角形状、六角形状及び円形のいずれかとすることができる。特に、頂部ＴＰ及び底部ＢＰの少なくともいずれかのＺ軸方向から見たときの形状が、三角形状、四角形状及び六角形状のいずれかであるときには、頂部ＴＰ及び底部ＢＰを高い密度で配置することでできるので、光取り出し効率がより高くなる。
このように、凹部ＤＰ及び凸部ＰＰの平面形状は種々の変形が可能である。さらに、凹部ＤＰ及び凸部ＰＰの配置も任意である。
なお、本実施形態に係る半導体発光素子は、基板１０をさらに備えることができる。そして、基板１０と発光部４０との間に第１半導体層２０が設けられる。すなわち、第１半導体層２０は、基板１０の上に結晶成長される。基板１０の屈折率は、第１半導体層２０の屈折率とは異なる。例えば、基板１０の屈折率は、第１半導体層２０の屈折率よりも低い。
以下、本実施形態に係る半導体発光素子（例えば半導体発光素子１２０〜１２３、１２４ａ〜１２４ｆなど）の製造方法の例について説明する。
以下説明する本製造方法は、ｎ形半導体層を含む第１半導体層２０と、ｐ形半導体層を含む第２半導体層５０と、第１半導体層２０と第２半導体層５０との間に設けられ、複数の障壁層ＢＬと、複数の障壁層ＢＬの間に設けられた井戸層ＷＬと、を含む発光部４０と、を含む半導体発光素子の製造方法である。この半導体発光素子においては、第１半導体層２０は、第１半導体層２０の発光部４０とは反対の側の第１主面１０ａに設けられた凹凸ＣＣを有する。凹凸ＣＣは、Ｚ軸方向に対して垂直な複数のテラス面ＴＦを含む階段状の側面ＳＦを有する。
図２３は、第２の実施形態に係る半導体発光素子の製造方法を例示するフローチャート図である。
図２４（ａ）〜図２４（ｅ）は、第２の実施形態に係る半導体発光素子の製造方法を例示する工程順模式的断面図である。
図２３に表したように、本製造方法は、基板加工を実施する工程（ステップＳ２１０）と、第１半導体層２０を形成する工程（ステップＳ１４０）と、を備える。
基板加工を実施する工程は、マスク材を形成する工程（ステップＳ２１１）と、基板主面を加工する工程（ステップＳ２１２）と、を含む。
すなわち、図２４（ａ）に表したように、基板１０の主面（基板主面１０ｓｕ）の上に、複数のテラス面ＴＦの少なくとも一部の形状の基となる複数の段差を有するマスク材１０ｍを形成する。この例では、マスク材１０ｍの形成として、テンプレート１０ｔを用いたインプリント法が用いられる。なお、マスク材１０ｍの形成方法は任意である。
図２４（ｂ）に表したように、マスク材１０ｍをマスクとして用いて基板主面１０ｓｕを加工する。
そして、図２４（ｃ）に表したように、基板主面１０ｓｕの上に、複数のテラス面ＴＦの少なくとも一部の形状の基となる複数の段差を有するマスク材１０ｍをさらに形成する。このときのマスク材１０ｍのサイズは、最初の（前の）マスク材１０ｍのサイズよりも小さい。
そして、図２４（ｄ）に表したように、マスク材１０ｍをマスクとして用いて基板主面１０ｓｕを加工する。
図２３に表したように、ステップＳ２１１及びステップＳ２１２は、複数回繰り返すことができる。これにより、基板主面１０ｓｕに、凹凸が形成される。この凹凸の形状は、Ｚ軸方向に対して垂直な複数のテラス面ＴＦを含む階段状の側面ＳＦを有する第１半導体層２０の凹凸ＣＣの形状に対応する。
そして、図２４（ｅ）及び図２３に表したように、基板主面１０ｓｕの上に第１半導体層２０を形成する（ステップＳ１４０）。
これにより、第１半導体層２０に、基板１０の凹凸の形状を反映した凹凸ＣＣが形成される。第１半導体層２０の凹凸ＣＣは、Ｚ軸方向に対して垂直な複数のテラス面ＴＦを含む階段状の側面ＳＦを有する。
その後、図２３に表したように、第１半導体層２０の上に発光部４０を形成する（ステップＳ１５０）。さらに、発光部４０の上に第２半導体層５０を形成する（ステップＳ１６０）。そして、ｎ側電極７０及びｐ側電極８０を形成して、実施形態に係る半導体発光素子が作製される。なお、基板１０は、技術的に可能な任意の工程で除去しても良い。
本実施形態に係る製造方法においては、結晶品質が高く光取り出し効率が高い半導体発光素子を生産性良く製造することができる。
この製造方法において、基板加工の実施（ステップＳ２１０）は、マスク材１０ｍの形成（ステップＳ２１１）と、基板主面１０ｓｕの加工（ステップＳ２１２）と、を繰り返して実施することを含む。
また、上記のように、マスク材１０ｍの形成は、マスク材１０ｍの段差の形状の基となる型を用いたインプリント方法でマスク材１０ｍを形成することを含むことができる。
図２５は、第２の実施形態に係る半導体発光素子の別の製造方法を例示するフローチャート図である。
図２６（ａ）〜図２６（ｆ）は、第２の実施形態に係る別の半導体発光素子の製造方法を例示する工程順模式的断面図である。
図２５に表したように、本製造方法は、基板加工を実施する工程（ステップＳ３１０）と、第１半導体層２０を形成する工程（ステップＳ１４０）と、を備える。
基板加工を実施する工程は、基板１０の基板主面１０ｓｕの上にマスク材を形成する工程（ステップＳ３１１）を含む。さらに、基板加工を実施する工程は、マスク材のスリミング（ステップＳ３１２）とスリミングされたマスク材をマスクとした基板主面１０ｓｕの加工（ステップＳ３１３）とを繰り返す工程を含む。
すなわち、図２６（ａ）に表したように、基板１０の基板主面１０ｓｕの上にマスク材１０ｍを形成する（ステップＳ３１１）。マスク材１０ｍの形成方法は任意である。このとき、マスク材１０ｍをスリミングしても良い。
図２６（ｂ）に表したように、マスク材１０ｍをマスクとして基板主面１０ｓｕを加工する。
そして、図２６（ｃ）に表したように、マスク材１０ｍをスリミングする（ステップＳ３１２）。
そして、図２６（ｄ）に表したように、スリミングされたマスク材１０ｍをマスクとして基板主面１０ｓｕを加工する（ステップＳ３１３）。
そして、上記のステップＳ３１２及びステップＳ３１３を繰り返して実施する。
これにより、図２６（ｅ）に表したように、基板主面１０ｓｕに、第１半導体層２０の凹凸ＣＣの形状に対応する凹凸が形成される。
そして、図２６（ｆ）及び図２５に表したように、基板主面１０ｓｕの上に第１半導体層２０を形成する（ステップＳ１４０）。
これにより、第１半導体層２０に、基板１０の凹凸の形状を反映した凹凸ＣＣが形成される。第１半導体層２０の凹凸ＣＣは、Ｚ軸方向に対して垂直な複数のテラス面ＴＦを含む階段状の側面ＳＦを有する。
その後、図２５に表したように、第１半導体層２０の上に発光部４０を形成する（ステップＳ１５０）。さらに、発光部４０の上に第２半導体層５０を形成する（ステップＳ１６０）。そして、ｎ側電極７０及びｐ側電極８０を形成して、実施形態に係る半導体発光素子が作製される。なお、基板１０は、技術的に可能な任意の工程で除去しても良い。
本実施形態に係る製造方法においては、結晶品質が高く光取り出し効率が高い半導体発光素子を生産性良く製造することができる。
図２７は、第２の実施形態に係る半導体発光素子の別の製造方法を例示するフローチャート図である。
図２８（ａ）〜図２８（ｅ）は、第２の実施形態に係る別の半導体発光素子の製造方法を例示する工程順模式的断面図である。
図２７に表したように、本製造方法は、基板加工を実施する工程（ステップＳ４１０）と、第１半導体層２０を形成する工程（ステップＳ１４０）と、を備える。
基板加工を実施する工程は、マスク材を形成する工程（ステップＳ４１１）と、第１エッチング材で加工する工程（ステップＳ４１２）と、第２エッチング材で加工する工程（ステップＳ４１３）と、を含む。例えば、ステップＳ４１２とステップＳ４１３とは、繰り返して実施される。
例えば、図２８（ａ）に表したように、基板１０の基板主面１０ｓｕの上に、凹凸ＣＣの形状に反映されるパターン形状を有するマスク材１０ｍを形成する。
図２８（ｂ）に表したように、マスク材１０ｍをマスクとして用い、第１エッチング材で基板主面１０ｓｕを加工する。第１エッチング材のＺ軸方向に沿ったエッチング速度は、第１エッチング材のＺ軸方向に対して垂直な方向に沿ったエッチング速度よりも高い。これにより、基板主面１０ｓｕは、マスク材１０ｍの形状に沿った形状に加工される。すなわち、基板１０に凹凸が形成される。
図２８（ｃ）に表したように、マスク材１０ｍをマスクとして用い、第２エッチング材で基板主面１０ｓｕを加工する。第２エッチング材のＺ軸方向に沿ったエッチング速度は、第２エッチング材のＺ軸方向に対して垂直な方向に沿ったエッチング速度以下である。これにより、Ｚ軸方向に対して垂直な方向（水平方向）に沿って、基板１０はエッチングされる。すなわち、基板１０に形成された凹凸の側面がエッチングされる。
図２８（ｄ）に表したように、マスク材１０ｍをマスクとして用い、第１エッチング材で基板主面１０ｓｕを加工する。これにより、基板１０に２段目の凹凸が形成される。
図２８（ｅ）に表したように、マスク材１０ｍをマスクとして用い、第２エッチング材で基板主面１０ｓｕを加工する。これにより、基板１０に形成された凹凸の側面がエッチングされる。
このようなプロセスを繰り返す。これにより、基板主面１０ｓｕに、第１半導体層２０の凹凸ＣＣの形状に対応する凹凸が形成される。なお、必要に応じて、マスク材１０ｍを除去した後に、基板主面１０ｓｕに異方性のあるエッチング処理をさらに行うことができる。
そして、図２８（ｅ）及び図２７に表したように、基板主面１０ｓｕの上に第１半導体層２０を形成する（ステップＳ１４０）。
これにより、第１半導体層２０に、基板１０の凹凸の形状を反映した凹凸ＣＣが形成される。第１半導体層２０の凹凸ＣＣは、Ｚ軸方向に対して垂直な複数のテラス面ＴＦを含む階段状の側面ＳＦを有する。
その後、図２７に表したように、第１半導体層２０の上に発光部４０を形成する（ステップＳ１５０）。さらに、発光部４０の上に第２半導体層５０を形成する（ステップＳ１６０）。そして、ｎ側電極７０及びｐ側電極８０を形成して、実施形態に係る半導体発光素子が作製される。なお、基板１０は、技術的に可能な任意の工程で除去しても良い。
本実施形態に係る製造方法においては、結晶品質が高く光取り出し効率が高い半導体発光素子を生産性良く製造することができる。
このように、本製造方法においては、基板加工の実施（ステップＳ４１０）は、第１エッチング材での加工（ステップＳ４１２）と、第２エッチング材での加工（ステップＳ４１３）と、を繰り返して実施することを含む。
図２３〜図２８（ｅ）に関して説明した製造方法においては、第１主面１０ａをＺ軸方向に対して平行な平面で切断したときに凹凸ＣＣは複数の頂部ＴＰを有し、複数の頂部ＴＰのうちで最も近い２つの頂部ＴＰどうしを結ぶＸ軸向に沿った複数の頂部ＴＰの幅、及び、Ｘ軸方向に沿った凹凸ＣＣの底部ＢＰの幅は、複数のテラス面ＴＦのＸ軸方向に沿った幅の４倍以下とすることができる。
また、上記の製造方法においては、第１主面１０ａをＺ軸方向に対して平行な平面で切断したときに凹凸ＣＣは複数の底部ＢＰを有し、複数の底部ＢＰのうちで最も近い２つの底部ＢＰどうしを結ぶＸ軸方向に沿った複数の底部ＢＰの幅、及び、Ｘ軸方向に沿った凹凸ＣＣの頂部ＴＰの幅は、複数のテラス面ＴＦのＸ軸方向に沿った幅の４倍以下とすることができる。
これにより、結晶品質が高く光取り出し効率が高い半導体発光素子を効率良く製造することができる。
実施形態に係る半導体発光素子における各半導体層の成長方法には、例えば、有機金属気相堆積（Metal-Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法、及び、有機金属気相成長（Metal-Organic Vapor Phase Epitaxy）法などを用いることができる。
実施形態によれば、結晶品質が高く光取り出し効率が高い半導体発光素子及びその製造方法が提供される。
なお、本明細書において「窒化物半導体」とは、ＢｘＩｎｙＡｌｚＧａ１−ｘ−ｙ−ｚＮ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１，ｘ＋ｙ＋ｚ≦１）なる化学式において組成比ｘ、ｙ及びｚをそれぞれの範囲内で変化させた全ての組成の半導体を含むものとする。またさらに、上記化学式において、Ｎ（窒素）以外のＶ族元素もさらに含むもの、導電型などの各種の物性を制御するために添加される各種の元素をさらに含むもの、及び、意図せずに含まれる各種の元素をさらに含むものも、「窒化物半導体」に含まれるものとする。
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、半導体発光素子に含まれる第１半導体層、第２半導体層、ｎ形半導体層、ｐ形半導体層、発光部、井戸層、障壁層、バッファ層、基板及び電極などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した半導体発光素子及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての半導体発光素子及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…基板、 １０ａ…第１主面、 １０ｉ…インプリント材、 １０ｍ…マスク材、 １０ｓ…積層構造体、 １０ｓａ…第１積層体面、 １０ｓｕ…基板主面、 １０ｔ…テンプレート、 ２０…第１半導体層、 ２１、２１ａ…バッファ層、 ２２ａ…ｎ形コンタクト層、 ４０…発光部、 ５０…第２半導体層、 ７０…ｎ側電極、 ８０…ｐ側電極、 θｐ…角度、 １１０〜１１３、１１４ａ〜１１４ｈ、１１９ａ〜１１９ｆ、１２０〜１２３、１２４ａ〜１２４ｆ…半導体発光素子、 ＡＦ…面積、 ＡＲ…比、 ＡＳ…面積、 Ａｐ…面積、 ＢＬ…障壁層、 ＢＬ１〜ＢＬｉ…第１〜第ｉ障壁層、 ＢＬＰ…ｐ側障壁層、 ＢＰ…底部、 ＣＣ…凹凸、 ＣＧ…指標、 Ｄ１…底面、 Ｄ２…底部、 Ｄ３…第３底部、 Ｄ４…第４底部、 Ｄ９１…基板底面、 ＤＰ…凹部、 Ｅｅｘ…光取り出し効率、 Ｐ１…頂面、 Ｐ２…頂部、 Ｐ３…第３頂部、 Ｐ４…第４頂部、 Ｐ９１…基板頂面、 ＰＤ１…第１凹凸、 ＰＤ２…第２凹凸、 ＰＤ３…第３凹凸、 ＰＤ４…第４凹凸、 ＰＤ９１…基板凹凸、 ＰＤ９２…バッファ層凹凸、 ＰＰ…凸部、 ＳＤＰ…凹部、 ＳＦ…側面、 ＳＰＰ…凸部、 ＴＦ…テラス面、 ＴＰ…頂部、 ＴＰ１…第１頂部、 ＴＰ２…第２頂部、 ＷＬ…井戸層、 ＷＬ１〜ＷＬｉ…第１〜第ｉ井戸層、 ｈ１…第１高さ、 ｈ２…第２高さ、 ｈｄ２…底面第２高さ、 ｈｐ…凹凸高さ、 ｈｐ２…頂面第２高さ、 ｈｓ…ステップ高さ、 ｗｂ…底部幅、 ｗｄ…凹部幅、 ｗｄ１…第１底面幅、 ｗｄ２…第２底部幅、 ｗｄ２１…底面第２底部幅、 ｗｄ２２…頂面第２底部幅、 ｗｄｄ…底面間距離、 ｗｐ…凸部幅、 ｗｐ１…第１頂面幅、 ｗｐ２…第２頂部幅、 ｗｐ２１…底面第２頂部幅、 ｗｐ２２…頂面第２頂部幅、 ｗｓ…ステップ幅、 ｗｔ…頂部幅

Claims (11)

  1. ｎ形半導体層を含む第１半導体層と、
    ｐ形半導体層を含む第２半導体層と、
    前記第１半導体層と前記第２半導体層との間に設けられ、複数の障壁層と、前記複数の障壁層の間に設けられた井戸層と、を含む発光部と、
    を備え、
    前記第１半導体層は、
    前記第１半導体層の前記発光部とは反対の側の第１主面に設けられた第１凹凸と、
    前記第１凹凸の底面と頂面とに設けられ、前記底面と前記頂面との間の段差よりも小さい段差を有する第２凹凸と、
    を有することを特徴とする半導体発光素子。
  2. 前記頂面と前記底面との間の前記段差、並びに、前記底面の幅及び前記頂面の幅の少なくともいずれかは、前記発光部から放出される光のピーク波長よりも大きいことを特徴とする請求項１記載の半導体発光素子。
  3. 前記第２凹凸の段差、並びに、前記第２凹凸の底部の幅及び前記第２凹凸の頂部の幅の少なくともいずれかは、前記発光部から放出される光の波長以下であることを特徴とする請求項１または２記載の半導体発光素子。
  4. ｎ形半導体層を含む第１半導体層と、
    ｐ形半導体層を含む第２半導体層と、
    前記第１半導体層と前記第２半導体層との間に設けられ、複数の障壁層と、前記複数の障壁層の間に設けられた井戸層と、を含む発光部と、
    を備え、
    前記第１半導体層は、前記第１半導体層の前記発光部とは反対の側の第１主面に設けられた凹凸を有し、
    前記凹凸は、前記第１半導体層から前記第２半導体層に向かう第１方向に対して垂直な複数のテラス面を含む階段状の側面を有し、
    前記第１主面を前記第１方向に対して平行な平面で切断したときに前記凹凸は複数の頂部を有し、前記複数の頂部のうちで最も近い２つの前記頂部どうしを結ぶ第２方向に沿った前記複数の頂部の幅、及び、前記凹凸の底部の前記第２方向に沿った幅は、前記複数のテラス面の前記第２方向に沿った幅の４倍以下であることを特徴とする半導体発光素子。
  5. ｎ形半導体層を含む第１半導体層と、
    ｐ形半導体層を含む第２半導体層と、
    前記第１半導体層と前記第２半導体層との間に設けられ、複数の障壁層と、前記複数の障壁層の間に設けられた井戸層と、を含む発光部と、
    を備え、
    前記第１半導体層は、前記第１半導体層の前記発光部とは反対の側の第１主面に設けられた凹凸を有し、
    前記凹凸は、前記第１半導体層から前記第２半導体層に向かう第１方向に対して垂直な複数のテラス面を含む階段状の側面を有し、
    前記第１主面を前記第１方向に対して平行な平面で切断したときに前記凹凸は複数の底部を有し、前記複数の底部のうちで最も近い２つの前記底部どうしを結ぶ第２方向に沿った前記複数の底部の幅、及び、前記凹凸の頂部の前記第２方向に沿った幅は、前記複数のテラス面の前記第２方向に沿った幅の４倍以下であることを特徴とする半導体発光素子。
  6. 前記複数のテラス面のそれぞれの前記第１方向に沿った段差は、及び、前記複数のテラス面のそれぞれの前記第２方向に沿った幅の少なくともいずれかは、前記発光部から放出される光のピーク波長以下であることを特徴とする請求項４または５記載の半導体発光素子。
  7. 前記頂部と前記底部との間の前記第１方向に沿った段差は、前記発光部から放出される光のピーク波長よりも大きいことを特徴とする請求項４〜６のいずれか１つに記載の半導体発光素子。
  8. ｎ形半導体層を含む第１半導体層と、ｐ形半導体層を含む第２半導体層と、前記第１半導体層と前記第２半導体層との間に設けられ、複数の障壁層と、前記複数の障壁層の間に設けられた井戸層と、を含む発光部と、を含み、前記第１半導体層は、前記第１半導体層の前記発光部とは反対の側の第１主面に設けられた第１凹凸と、前記第１凹凸の底面と頂面とに設けられ、前記底面と前記頂面との間の段差よりも小さい段差を有する第２凹凸と、を有する半導体発光素子の製造方法であって、
    基板の基板主面の上に、前記第２凹凸の基となる第３凹凸を形成し、
    前記第３凹凸が形成された前記基板主面の上に前記第１凹凸のパターンに対応するパターン形状を有するマスク材を形成し、
    前記マスク材をマスクとして用いて前記基板主面を加工して前記第１凹凸の基となる第４凹凸を形成し、
    前記基板主面の上に前記第１半導体層を形成することを特徴とする半導体発光素子の製造方法。
  9. ｎ形半導体層を含む第１半導体層と、ｐ形半導体層を含む第２半導体層と、前記第１半導体層と前記第２半導体層との間に設けられ、複数の障壁層と、前記複数の障壁層の間に設けられた井戸層と、を含む発光部と、を含み、前記第１半導体層は、前記第１半導体層の前記発光部とは反対の側の第１主面に設けられた凹凸を有し、前記凹凸は、前記第１半導体層から前記第２半導体層に向かう第１方向に対して垂直な複数のテラス面を含む階段状の側面を有する半導体発光素子の製造方法であって、
    基板の基板主面の上に、前記複数のテラス面の少なくとも一部の形状の基となる複数の段差を有するマスク材を形成する工程と、
    前記マスク材をマスクとして用いて前記基板主面を加工する工程と、
    を含む基板加工を実施する工程と、
    前記基板主面の上に前記第１半導体層を形成する工程と、
    を備えたことを特徴とする半導体発光素子の製造方法。
  10. ｎ形半導体層を含む第１半導体層と、ｐ形半導体層を含む第２半導体層と、前記第１半導体層と前記第２半導体層との間に設けられ、複数の障壁層と、前記複数の障壁層の間に設けられた井戸層と、を含む発光部と、を含み、前記第１半導体層は、前記第１半導体層の前記発光部とは反対の側の第１主面に設けられた凹凸を有し、前記凹凸は、前記第１半導体層から前記第２半導体層に向かう第１方向に対して垂直な複数のテラス面を含む階段状の側面を有する半導体発光素子の製造方法であって、
    基板の基板主面の上に、前記凹凸の形状に反映されるパターン形状を有するマスク材を形成する工程と、
    前記マスク材をマスクとして用い、前記第１方向に沿ったエッチング速度が前記第１方向に対して垂直な方向に沿ったエッチング速度よりも高い第１エッチング材で前記基板主面を加工する工程と、
    前記マスク材をマスクとして用い、前記第１方向に沿ったエッチング速度が前記第１方向に対して垂直な方向に沿ったエッチング速度以下の第２エッチング材で前記基板主面を加工する工程と、
    を含む基板加工を実施する工程と、
    前記基板主面の上に前記第１半導体層を形成する工程と、
    を備えたことを特徴とする半導体発光素子の製造方法。
  11. ｎ形半導体層を含む第１半導体層と、ｐ形半導体層を含む第２半導体層と、前記第１半導体層と前記第２半導体層との間に設けられ、複数の障壁層と、前記複数の障壁層の間に設けられた井戸層と、を含む発光部と、を含み、前記第１半導体層は、前記第１半導体層の前記発光部とは反対の側の第１主面に設けられた凹凸を有し、前記凹凸は、前記第１半導体層から前記第２半導体層に向かう第１方向に対して垂直な複数のテラス面を含む階段状の側面を有する半導体発光素子の製造方法であって、
    基板の基板主面の上にマスク材を形成する工程と、
    前記マスク材のスリミングと前記スリミングされたマスク材をマスクとした前記基板主面の加工とを繰り返す工程と、
    を含む基板加工を実施する工程と、
    前記基板主面の上に前記第１半導体層を形成する工程と、
    を備えたことを特徴とする半導体発光素子の製造方法。
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Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014199851A1 (ja) * 2013-06-10 2014-12-18 旭化成イーマテリアルズ株式会社 半導体発光装置
JP2015026827A (ja) * 2013-06-17 2015-02-05 王子ホールディングス株式会社 半導体発光素子用基板、半導体発光素子、半導体発光素子用基板の製造方法、および、半導体発光素子の製造方法
WO2015053363A1 (ja) * 2013-10-11 2015-04-16 王子ホールディングス株式会社 半導体発光素子用基板の製造方法、半導体発光素子の製造方法、半導体発光素子用基板、および、半導体発光素子
JP2015536044A (ja) * 2012-09-27 2015-12-17 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングＯｓｒａｍ Ｏｐｔｏ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ＧｍｂＨ 半導体層の領域の分割方法およびオプトエレクトロニクス半導体チップ
JP2016115917A (ja) * 2014-12-12 2016-06-23 王子ホールディングス株式会社 半導体発光素子用基板、および、半導体発光素子
US9419249B2 (en) 2012-04-13 2016-08-16 Asahi Kasei E-Materials Corporation Light extraction product for semiconductor light emitting device and light emitting device
JP2017038054A (ja) * 2015-08-12 2017-02-16 固美實国際股▲ふん▼有限公司 Ｌｅｄ用パターン基板
US9614136B2 (en) 2012-04-02 2017-04-04 Asahi Kasei Kabushiki Kaisha Optical substrate, semiconductor light-emitting element and method of manufacturing semiconductor light-emitting element
JP2017517892A (ja) * 2014-05-27 2017-06-29 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングＯｓｒａｍ Ｏｐｔｏ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ＧｍｂＨ 半導体デバイス及び照明装置
WO2018062305A1 (ja) * 2016-09-30 2018-04-05 日機装株式会社 半導体発光素子および半導体発光素子の製造方法
JP2018098274A (ja) * 2016-12-08 2018-06-21 東芝メモリ株式会社 テンプレート及び半導体装置の製造方法
JP2018101781A (ja) * 2016-12-21 2018-06-28 キヤノン株式会社 リセッションを含むインプリントリソグラフィのためのテンプレート、そのテンプレートを使用する装置及び方法
KR20180072554A (ko) * 2016-12-21 2018-06-29 캐논 가부시끼가이샤 함몰부를 포함하는 임프린트 리소그래피용 템플레이트, 템플레이트를 이용하는 장치, 및 물품 제조 방법
US10243099B2 (en) 2017-05-16 2019-03-26 Epistar Corporation Light-emitting device
WO2020054792A1 (ja) * 2018-09-14 2020-03-19 王子ホールディングス株式会社 突状構造体、基板、その製造方法、及び発光素子
JP2024050867A (ja) * 2018-07-09 2024-04-10 ソウル バイオシス カンパニー リミテッド 発光装置
US12225860B2 (en) 2020-12-28 2025-02-18 Seoul Viosys Co., Ltd. Light module for plant cultivation and plant cultivation apparatus including the same

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201214802A (en) * 2010-09-27 2012-04-01 Nat Univ Chung Hsing Patterned substrate and LED formed using the same
US9391236B2 (en) * 2011-08-31 2016-07-12 Asahi Kasei E-Materials Corporation Substrate for optics having a plurality of dot lines, semiconductor light emitting device. and exposure apparatus
KR20130035658A (ko) * 2011-09-30 2013-04-09 서울옵토디바이스주식회사 발광 다이오드 소자용 기판 제조 방법
KR102022659B1 (ko) * 2012-02-20 2019-11-04 서울바이오시스 주식회사 고효율 발광 다이오드 및 그것을 제조하는 방법
US9029890B2 (en) * 2012-07-12 2015-05-12 Epistar Corporation Light-emitting device having patterned substrate and method of manufacturing thereof
CN108281378B (zh) * 2012-10-12 2022-06-24 住友电气工业株式会社 Iii族氮化物复合衬底、半导体器件及它们的制造方法
CN103187499B (zh) * 2013-03-07 2015-11-25 天津三安光电有限公司 发光二极管及其制作方法
JP6049875B2 (ja) 2013-05-31 2016-12-21 旭化成株式会社 Ｌｅｄ用パタンウェハ、及びｌｅｄ用エピタキシャルウェハ
CN103594580A (zh) * 2013-10-17 2014-02-19 江苏金来顺光电科技有限公司 一种高亮度led图形化的加工方法
US20150144975A1 (en) * 2013-11-25 2015-05-28 Epistar Corporation Light-emitting device
JP6106120B2 (ja) * 2014-03-27 2017-03-29 株式会社東芝 半導体発光装置
DE102016200957A1 (de) * 2016-01-25 2017-07-27 Osram Opto Semiconductors Gmbh Substrat mit Strukturelementen und Halbleiterbauelement
JP6851017B2 (ja) * 2016-05-18 2021-03-31 パナソニックＩｐマネジメント株式会社 デバイス及びその製造方法
CN106920872A (zh) * 2017-03-15 2017-07-04 海迪科（南通）光电科技有限公司 一种新型偏振发光二极管
JP7608902B2 (ja) * 2021-03-19 2025-01-07 セイコーエプソン株式会社 照明装置およびプロジェクター

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007311784A (ja) * 2006-05-15 2007-11-29 Samsung Electro Mech Co Ltd 多重パターン構造を有する半導体発光素子
JP2009242130A (ja) * 2008-03-28 2009-10-22 Dowa Electronics Materials Co Ltd エピタキシャル成長用基板およびその製造方法ならびにｉｉｉ族窒化物半導体素子

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3592553B2 (ja) 1998-10-15 2004-11-24 株式会社東芝 窒化ガリウム系半導体装置
JP4124102B2 (ja) * 2003-11-12 2008-07-23 松下電工株式会社 多重反射防止構造を備えた発光素子とその製造方法
US20060204865A1 (en) * 2005-03-08 2006-09-14 Luminus Devices, Inc. Patterned light-emitting devices
TWI316772B (en) * 2005-09-20 2009-11-01 Showa Denko Kk Group iii nitride semiconductor light-emitting device
KR100659373B1 (ko) * 2006-02-09 2006-12-19 서울옵토디바이스주식회사 패터닝된 발광다이오드용 기판 및 그것을 채택하는 발광다이오드
KR100816841B1 (ko) * 2006-08-14 2008-03-26 삼성전기주식회사 수직구조 질화갈륨계 발광다이오드 소자 및 그 제조방법
US7977695B2 (en) 2007-09-21 2011-07-12 Lg Innotek Co., Ltd. Semiconductor light emitting device and method for manufacturing the same
KR101631599B1 (ko) * 2009-12-02 2016-06-27 삼성전자주식회사 발광 소자 및 그 제조 방법
JP2011129718A (ja) * 2009-12-17 2011-06-30 Showa Denko Kk 基板、テンプレート基板、半導体発光素子、半導体発光素子の製造方法、半導体発光素子を用いた照明装置および電子機器
WO2012002240A1 (ja) * 2010-06-28 2012-01-05 日亜化学工業株式会社 サファイア基板とその製造方法及び窒化物半導体発光素子

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007311784A (ja) * 2006-05-15 2007-11-29 Samsung Electro Mech Co Ltd 多重パターン構造を有する半導体発光素子
JP2009242130A (ja) * 2008-03-28 2009-10-22 Dowa Electronics Materials Co Ltd エピタキシャル成長用基板およびその製造方法ならびにｉｉｉ族窒化物半導体素子

Cited By (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9614136B2 (en) 2012-04-02 2017-04-04 Asahi Kasei Kabushiki Kaisha Optical substrate, semiconductor light-emitting element and method of manufacturing semiconductor light-emitting element
US9419249B2 (en) 2012-04-13 2016-08-16 Asahi Kasei E-Materials Corporation Light extraction product for semiconductor light emitting device and light emitting device
JP2015536044A (ja) * 2012-09-27 2015-12-17 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングＯｓｒａｍ Ｏｐｔｏ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ＧｍｂＨ 半導体層の領域の分割方法およびオプトエレクトロニクス半導体チップ
US9589943B2 (en) 2012-09-27 2017-03-07 Osram Opto Semiconductors Gmbh Method for separating regions of a semiconductor layer
US9865776B2 (en) 2012-09-27 2018-01-09 Osram Opto Semiconductors Gmbh Method for separating regions of a semiconductor layer
WO2014199851A1 (ja) * 2013-06-10 2014-12-18 旭化成イーマテリアルズ株式会社 半導体発光装置
US9653657B2 (en) 2013-06-10 2017-05-16 Asahi Kasei E-Materials Corporation Semiconductor light emitting apparatus
JP2015026827A (ja) * 2013-06-17 2015-02-05 王子ホールディングス株式会社 半導体発光素子用基板、半導体発光素子、半導体発光素子用基板の製造方法、および、半導体発光素子の製造方法
US9911897B2 (en) 2013-10-11 2018-03-06 Oji Holdings Corporation Method for producing substrate for semiconductor light emitting elements, method for manufacturing semiconductor light emitting element, substrate for semiconductor light emitting elements, and semiconductor light emitting element
WO2015053363A1 (ja) * 2013-10-11 2015-04-16 王子ホールディングス株式会社 半導体発光素子用基板の製造方法、半導体発光素子の製造方法、半導体発光素子用基板、および、半導体発光素子
JP2019165261A (ja) * 2013-10-11 2019-09-26 王子ホールディングス株式会社 半導体発光素子用基板、および、半導体発光素子
JPWO2015053363A1 (ja) * 2013-10-11 2017-03-09 王子ホールディングス株式会社 半導体発光素子用基板の製造方法、半導体発光素子の製造方法、半導体発光素子用基板、および、半導体発光素子
KR101841375B1 (ko) * 2013-10-11 2018-03-22 오지 홀딩스 가부시키가이샤 반도체 발광소자용 기판의 제조방법, 반도체 발광소자의 제조방법, 반도체 발광소자용 기판 및 반도체 발광소자
US11393949B2 (en) 2014-05-27 2022-07-19 Osram Opto Semiconductors Gmbh Semiconductor component and illumination device
US10553748B2 (en) 2014-05-27 2020-02-04 Osram Opto Semiconductors Gmbh Semiconductor component and illumination device
JP2017517892A (ja) * 2014-05-27 2017-06-29 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングＯｓｒａｍ Ｏｐｔｏ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ＧｍｂＨ 半導体デバイス及び照明装置
JP2019062220A (ja) * 2014-05-27 2019-04-18 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングＯｓｒａｍ Ｏｐｔｏ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ＧｍｂＨ 半導体デバイス及び照明装置
JP2016115917A (ja) * 2014-12-12 2016-06-23 王子ホールディングス株式会社 半導体発光素子用基板、および、半導体発光素子
JP2017038054A (ja) * 2015-08-12 2017-02-16 固美實国際股▲ふん▼有限公司 Ｌｅｄ用パターン基板
WO2018062305A1 (ja) * 2016-09-30 2018-04-05 日機装株式会社 半導体発光素子および半導体発光素子の製造方法
JP2018056499A (ja) * 2016-09-30 2018-04-05 日機装株式会社 半導体発光素子および半導体発光素子の製造方法
US11489091B2 (en) 2016-09-30 2022-11-01 Nikkiso Co., Ltd. Semiconductor light emitting device and method of manufacturing semiconductor light emitting device having pattered light extraction surface
JP2018098274A (ja) * 2016-12-08 2018-06-21 東芝メモリ株式会社 テンプレート及び半導体装置の製造方法
KR20180072554A (ko) * 2016-12-21 2018-06-29 캐논 가부시끼가이샤 함몰부를 포함하는 임프린트 리소그래피용 템플레이트, 템플레이트를 이용하는 장치, 및 물품 제조 방법
KR102265096B1 (ko) 2016-12-21 2021-06-15 캐논 가부시끼가이샤 함몰부를 포함하는 임프린트 리소그래피용 템플레이트, 템플레이트를 이용하는 장치, 및 물품 제조 방법
JP2022160473A (ja) * 2016-12-21 2022-10-19 キヤノン株式会社 リセッションを含むインプリントリソグラフィのためのテンプレート、そのテンプレートを使用する装置及び方法
JP2018101781A (ja) * 2016-12-21 2018-06-28 キヤノン株式会社 リセッションを含むインプリントリソグラフィのためのテンプレート、そのテンプレートを使用する装置及び方法
US11670509B2 (en) 2016-12-21 2023-06-06 Canon Kabushiki Kaisha Template for imprint lithography including a recession, an apparatus of using the template, and a method of fabricating an article
JP7357730B2 (ja) 2016-12-21 2023-10-06 キヤノン株式会社 リセッションを含むインプリントリソグラフィのためのテンプレート、そのテンプレートを使用する装置及び方法
US10243099B2 (en) 2017-05-16 2019-03-26 Epistar Corporation Light-emitting device
JP2024050867A (ja) * 2018-07-09 2024-04-10 ソウル バイオシス カンパニー リミテッド 発光装置
JP7747792B2 (ja) 2018-07-09 2025-10-01 ソウル バイオシス カンパニー リミテッド 発光装置
WO2020054792A1 (ja) * 2018-09-14 2020-03-19 王子ホールディングス株式会社 突状構造体、基板、その製造方法、及び発光素子
JPWO2020054792A1 (ja) * 2018-09-14 2021-08-30 王子ホールディングス株式会社 突状構造体、基板、その製造方法、及び発光素子
JP7238897B2 (ja) 2018-09-14 2023-03-14 王子ホールディングス株式会社 突状構造体、発光素子用基板、その製造方法、及び発光素子
US12225860B2 (en) 2020-12-28 2025-02-18 Seoul Viosys Co., Ltd. Light module for plant cultivation and plant cultivation apparatus including the same

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