JP2012129252A - Semiconductor integrated circuit - Google Patents
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Abstract
Description
本発明は、半導体集積回路に関し、より特定的には、サージ等の過電圧から素子を保護するための電圧制限回路を有する出力素子を集積した半導体集積回路に関する。 The present invention relates to a semiconductor integrated circuit, and more particularly to a semiconductor integrated circuit in which an output element having a voltage limiting circuit for protecting the element from an overvoltage such as a surge is integrated.
周知のように、MOSFET(金属酸化膜半導体電界効果トランジスタ)等の出力素子をサージ等の過電圧から保護するための回路として、電圧制限回路がよく用いられている。この電圧制限回路は、例えば図7に示す従来の半導体集積回路101のように、2つのツェナーダイオードを直列に接続した回路120で構成され、出力素子110であるMOSFETのゲート−ドレイン間に逆バイアスがかかる向き(逆バイアス方向)に挿入される。この構成による電圧制限回路120では、出力素子110のゲート−ドレイン間にサージ等の過電圧が印加されたときに、ツェナーダイオードが電流を流して過電圧を所定のクランプ電圧に制限(クランプ)することで、出力素子110を保護する。
As is well known, a voltage limiting circuit is often used as a circuit for protecting an output element such as a MOSFET (metal oxide semiconductor field effect transistor) from an overvoltage such as a surge. This voltage limiting circuit is composed of a
このような電圧制限回路120を有する出力素子110を集積した半導体集積回路101では、製品出荷前検査において出力素子110のリーク試験や耐圧試験等が行われる。これらの試験では、例えば出力素子110であるMOSFETのソース−ドレイン間、すなわちウェーハに形成されたパッド131とパッド133との間に外部から強制的に試験電圧が印加されて、出力素子110についてリーク電流や耐電圧等の測定が行われる。
In the semiconductor
ところが、電圧制限回路120を有する出力素子110を集積した従来の半導体集積回路101は、出力素子110に電圧制限回路120が常に電気的に接続されている状態である(図7を参照)。このため、どれだけ高い試験電圧を出力素子110(パッド131とパッド133との間)に印加しても、電圧制限回路120が動作して高い試験電圧が所定のクランプ電圧に制限されてしまい、出力素子110が持つ本来の特性を正確に測定することができないという問題がある。
However, in the conventional semiconductor integrated
この問題を解決するための技術として、例えば特許文献1に記載された半導体集積回路が存在する。この特許文献1に記載の従来の半導体集積回路は、出力素子であるパワーMOSFETのゲート−ドレイン間に挿入された電圧制限回路に対して、スイッチング素子であるMOSFETを直列に挿入している。
この構成により、特許文献1に記載の従来の半導体集積回路は、出力素子の製品出荷前検査を行うときには、スイッチング素子をオフ動作させて電圧制限回路を出力素子から切り離して、出力素子単独での特性を正確に測定し、また製品出荷後などの通常使用時には、スイッチング素子を常時オン動作させて、電圧制限回路を出力素子に接続して、サージ等の過電圧から出力素子を保護する。
As a technique for solving this problem, there is a semiconductor integrated circuit described in
With this configuration, in the conventional semiconductor integrated circuit described in
しかしながら、上記特許文献1に記載の従来の半導体集積回路では、製品出荷前検査において電圧制限回路が機能しないように電圧制限回路を出力素子から切り離すために、MOSFET等のスイッチング素子を用いている。加えて、このMOSFETのオン動作とオフ動作とを切り換えるために、MOSFETのゲートに制御電圧を外部から与える必要がある。
すなわち、上記特許文献1に記載の従来の半導体集積回路では、製品出荷前検査のためだけに、わざわざスイッチング素子として専用のMOSFETを設けたり、このMOSFETのゲートに制御電圧を供給する外部回路や端子を確保したりする必要があり、半導体チップのコストやサイズの点で課題が残る。
However, in the conventional semiconductor integrated circuit described in
That is, in the conventional semiconductor integrated circuit described in
それ故に、本発明の目的は、電圧制限回路を有する出力素子を集積した半導体集積回路において、専用のスイッチング素子を設けずに、製品出荷前検査のときに電圧制限回路を出力素子から切り離すことが可能な、半導体集積回路を提供することである。 Therefore, an object of the present invention is to provide a semiconductor integrated circuit in which an output element having a voltage limiting circuit is integrated, without providing a dedicated switching element, and to disconnect the voltage limiting circuit from the output element during pre-shipment inspection. It is to provide a possible semiconductor integrated circuit.
本発明は、半導体素子が集積された半導体集積回路に向けられている。そして、上記目的を達成するために、本発明の半導体集積回路は、能動素子である出力素子と、出力素子に所定電圧を超える過電圧が印加されると、この過電圧を所定電圧に制限する電圧制限回路とを集積している。また、本発明の半導体集積回路には、出力素子に電圧を供給するための第1のパッドと、第1のパッドとは独立して設けられ、ワイヤボンディングされることによって第1のパッドと電気的に接続され得る、電圧制限回路に電圧を供給するための第2のパッドとが形成されている。
この構成により、専用のスイッチング素子を設けずに、製品出荷前検査のときに電圧制限回路を出力素子から電気的に切り離すことができる。
The present invention is directed to a semiconductor integrated circuit in which semiconductor elements are integrated. In order to achieve the above object, the semiconductor integrated circuit according to the present invention includes an output element that is an active element and a voltage limit that limits the overvoltage to a predetermined voltage when an overvoltage exceeding a predetermined voltage is applied to the output element. Integrated with the circuit. Further, in the semiconductor integrated circuit of the present invention, the first pad for supplying a voltage to the output element and the first pad are provided independently, and the first pad is electrically connected to the first pad by wire bonding. And a second pad for supplying a voltage to the voltage limiting circuit, which can be connected to each other.
With this configuration, the voltage limiting circuit can be electrically disconnected from the output element at the time of inspection before product shipment without providing a dedicated switching element.
典型的には、出力素子は、Nチャネル型のMOSFETであり。また、電圧制限回路は、第2のパッドとMOSFETのゲートとの間に逆バイアス方向に設けられた少なくとも1つのツェナーダイオードである。 Typically, the output element is an N-channel type MOSFET. The voltage limiting circuit is at least one Zener diode provided in the reverse bias direction between the second pad and the gate of the MOSFET.
なお、第1のパッドと第2のパッドとが電気的に接続されている状態において、電圧制限回路が動作しているか否かを検出できる検出回路をさらに集積することが望ましい。具体的な検出回路は、出力素子がオン動作からオフ動作に移行した時点から所定の期間が経過するまでに、少なくとも1つのツェナーダイオードに電流が流れているか否かを判断することで、電圧制限回路が動作しているか否かを検出する。
この検出回路により、製品の出荷後であってもボンディングワイヤの断線等による電圧制限回路の以上を判断することができる。
Note that it is desirable to further integrate a detection circuit that can detect whether or not the voltage limiting circuit is operating in a state where the first pad and the second pad are electrically connected. The specific detection circuit determines whether or not a current flows through at least one Zener diode until a predetermined period elapses after the output element shifts from an on operation to an off operation. It detects whether the circuit is operating.
With this detection circuit, it is possible to determine more than the voltage limiting circuit due to the disconnection of the bonding wire or the like even after the product is shipped.
一般に、上記の半導体集積回路は、複数の入出力端子を有した半導体パッケージに搭載されて製品化される。この半導体パッケージに搭載されるにあたり、本発明では、半導体集積回路の第1のパッドにボンディングされるワイヤと、第2のパッドにボンディングされるワイヤとを、複数の入出力端子のいずれか1つに接続する。
このパッケージングによって、出力素子と電圧制限回路とが電気的に接続されることになり、電圧制限回路による出力素子の保護を実現することができる。
Generally, the above-described semiconductor integrated circuit is mounted on a semiconductor package having a plurality of input / output terminals and commercialized. In mounting on this semiconductor package, in the present invention, a wire bonded to the first pad of the semiconductor integrated circuit and a wire bonded to the second pad are any one of a plurality of input / output terminals. Connect to.
By this packaging, the output element and the voltage limiting circuit are electrically connected, and the output element can be protected by the voltage limiting circuit.
上記本発明によれば、電圧制限回路を出力素子から電気的に切り離した状態で電圧制限回路による電圧制限の影響を受けることなく、出力素子に対して製品出荷前検査を行うことができる。従って、製造工程において出力素子の不良を検出する能力が高まり、出荷製品の品質が向上する。 According to the present invention, the output element can be inspected before product shipment without being affected by the voltage restriction by the voltage restriction circuit in a state where the voltage restriction circuit is electrically disconnected from the output element. Accordingly, the ability to detect a defect in the output element in the manufacturing process is enhanced, and the quality of the shipped product is improved.
以下、本発明の各実施形態を、図面を参照しながら説明する。
<第1の実施形態>
図1は、本発明の第1の実施形態に係る半導体集積回路1の構成を説明する図である。図2は、図1に示す半導体集積回路1を半導体パッケージ60に搭載した状態を説明する図である。図1に示す半導体集積回路1は、半導体素子や配線等が形成されたウェーハの状態を示すものである。本発明では、この半導体集積回路1に対してリーク試験や耐圧試験等の製品出荷前検査を行った後、この検査を通過した半導体集積回路1を半導体パッケージ60に搭載して出荷するものである。
Hereinafter, each embodiment of the present invention will be described with reference to the drawings.
<First Embodiment>
FIG. 1 is a diagram illustrating the configuration of a semiconductor integrated
まず、本発明の第1の実施形態に係る半導体集積回路1について説明する。
図1において、半導体集積回路1は、出力素子10と、電圧制限回路20と、第1〜第3のパッド31〜33と、出力素子駆動回路11と、ツェナーダイオード12と、抵抗13とを備える。
First, the semiconductor integrated
In FIG. 1, the semiconductor integrated
出力素子10は、入力信号に対して所定の信号を出力する能動素子であり、本発明ではNチャネル型のMOSFETを用いている。このMOSFETには、例えば二重拡散MOSFET(DMOSFET)や横型二重拡散MOSFET(LDMOSFET)が用いられる。また、出力素子10は、MOSFET以外にも、例えば横型絶縁ゲートバイポーラトランジスタ(LIGBT)や一般的なバイポーラトランジスタ(BT)であってもよい。このバイポーラトランジスタを適用する場合には、下記の実施形態で説明するゲート、ドレイン、及びソースを、それぞれベース、コレクタ、及びエミッタと読み替えて解釈すればよい。
The
この出力素子10は、ドレインが第1のパッド31に接続され、ソースが第3のパッド33に接続されて、ゲートが出力素子駆動回路11に接続されている。電圧制限回路20は、第2のパッド32に印加される電圧を所定のクランプ電圧に制限(クランプ)する回路である。典型的には、一定の電圧を容易に得ることができる少なくとも1つのツェナーダイオードが、電圧制限回路20に用いられる。例えば、2つのツェナーダイオード21及び22を直列に接続し、アノードを出力素子10のゲートにカソードを第2のパッド32に接続した構成(逆バイアス方向に接続した構成)を、電圧制限回路20とする。このように、通常動作時には電気的に接続されるべき出力素子10のドレインと電圧制限回路20のカソードとを、半導体集積回路1のウェーハ状態では2つのパッド31及び32で分離している。出力素子駆動回路11は、駆動信号を出力素子10のゲートに与えて、出力素子10のオン動作及びオフ動作を制御する。
The
ツェナーダイオード12は、カソードを出力素子10のゲートに接続して(逆バイアス方向に)、第3のパッド33と出力素子10のゲートとの間に挿入される。このツェナーダイオード12は、出力素子10のゲートに過大な電圧がかからないようにする保護素子である。また、抵抗13も、第3のパッド33と出力素子10のゲートとの間に挿入される。この抵抗13は、出力素子駆動回路11が出力する駆動信号に応じて、オン動作又はオフ動作に必要な電位を出力素子10のゲートに生成する。なお、これらツェナーダイオード12及び抵抗13は、本発明が提供する電圧制限回路20を出力素子10から切り離すことを実現するに際しては、特に必須の構成ではない。
The
次に、上記構成による半導体集積回路1に対して行われる製品出荷前検査について説明する。図3は、図1に示す半導体集積回路1に対して行われる製品出荷前検査の一例を説明する図である。
図3に示すように、出力素子10についてリーク試験を行う場合、第1のパッド31と第3のパッド33との間に試験電圧源81が接続されて、出力素子10のドレイン−ソース間にだけ試験電圧が印加される。出力素子10にリーク電流が流れているか否かは、試験電圧源81に対して直列に挿入される電流計82を用いて判断される。
Next, pre-product inspection performed on the semiconductor integrated
As shown in FIG. 3, when performing a leak test on the
このリーク試験では、第2のパッド32に試験電圧が印加されないため、電圧制限回路20を出力素子10から電気的に切り離すことができる。従って、電圧制限回路20によって制限されるクランプ電圧を超える試験電圧を、出力素子10に印加することができる。これにより、従来と比べて半導体集積回路1、つまり出力素子10の不良を検出する能力(スクリーニング能力)を高めることが可能となるため、製品品質をさらに向上させることができる。
In this leak test, since the test voltage is not applied to the
なお、出力素子10について耐圧試験等の他の製品出荷前検査を行う場合についても、図3示したように第1のパッド31と第3のパッド33との間に各々必要な試験電圧源を接続すればよい。
また、第2のパッド32と第3のパッド33との間に試験電圧や試験信号を印加することで、電圧制限回路20の動作試験を独立して実施することもできる。
Even when other pre-shipment inspections such as a withstand voltage test are performed on the
Further, by applying a test voltage or a test signal between the
この製品出荷前検査を通過した半導体集積回路1は、図2に示すように複数の入出力端子を有する半導体パッケージ60に搭載される。
図2において、半導体集積回路1は、半導体パッケージ60に固着されて、各パッドと半導体パッケージ60の入出力端子とが金属ワイヤでボンディングされる。このとき、第1のパッド31及び第2のパッド32が、それぞれ第1のワイヤ61及び第2のワイヤ62によって同一の入出力端子71にボンディングされる。これにより、出荷されるパッケージ製品では、出力素子10のドレインと電圧制限回路20のカソードとが接続される。なお、図2では、入出力端子71がインダクタ70を介して電源電圧Vccに印加されている例を示している。一方、第3のパッド33は、第3のワイヤ63によって入出力端子73にボンディングされる。
The semiconductor integrated
In FIG. 2, the semiconductor integrated
以上のように、本発明の第1の実施形態に係る半導体集積回路1によれば、出力素子10のドレインと電圧制限回路20のカソードとを、異なるパッド31及び32にそれぞれ接続して電気的に切り離す。そして、出荷製品である半導体パッケージ60では、半導体集積回路1の異なるパッド31及び32を1つの入出力端子71にワイヤボンディングする。
これにより、ウェーハ状態において、電圧制限回路20によるクランプ電圧の影響を受けることなく、出力素子10に対して製品出荷前検査を行うことができる。従って、製造工程において出力素子10の不良を検出する能力が高まり、出荷製品の品質が向上する。特に、出力素子10は、要求される耐圧が高いほど素子サイズが大きくなって、製造工程における異物混入等の可能性が大きくなり、素子不良率が高くなる傾向にある。従って、本発明の半導体集積回路1による構成は、高耐圧の出力素子10を含む回路に適用すれば効果が絶大である。
As described above, according to the semiconductor integrated
Thereby, in the wafer state, the
また、第1の実施形態に係る半導体集積回路1によれば、上記特許文献1に記載された従来の半導体集積回路のように、電圧制限回路20を出力素子10から切り離すための専用のスイッチング素子を用いる必要がなく、かつスイッチング素子を制御する信号を供給する必要もない。
これにより、スイッチング素子へ制御信号を供給するための専用回路や半導体パッケージの入出力端子を設ける必要がなくなるため、半導体集積回路1の規模を小さくでき、かつ半導体集積回路1のコストも低減させることができる。
In addition, according to the semiconductor integrated
This eliminates the need to provide a dedicated circuit for supplying a control signal to the switching element or an input / output terminal of the semiconductor package, thereby reducing the scale of the semiconductor integrated
さらに、第1の実施形態に係る半導体集積回路1によれば、出力素子10の製品出荷前検査と電圧制限回路20の製品出荷前検査とをそれぞれ独立して行うことができる。
これにより、半導体集積回路1に不良が発生した場合には、各々の製品出荷前検査の結果から、出力素子10が不良なのか電圧制限回路20が不良なのかを、明確に判断することができる。
Furthermore, according to the semiconductor integrated
Thereby, when a defect occurs in the semiconductor integrated
<第2の実施形態>
上記第1の実施形態に係る半導体集積回路1では、ウェーハ状態において出力素子10と電圧制限回路20とにパッド31及び32を各々設けているため、パッケージ状態においては2本のボンディングワイヤ61及び62を介して電圧制限回路20を出力素子10に電気的に接続する必要がある。
ところが、電圧制限回路20と出力素子10との電気的接続を2本のボンディングワイヤ61及び62を介して行ってるがゆえに、第1の実施形態に係る半導体集積回路1では次のような新たな問題が生じる。
<Second Embodiment>
In the semiconductor integrated
However, since the electrical connection between the
例えば、製品出荷後に、第1のパッド31にボンディングしている第1のワイヤ61が断線した場合には、出力素子10の動作状態に関係なく入出力端子71の電圧がハイレベルに張り付いて変化しないため、第1のワイヤ61の異常を検出できる。しかし、第2のパッド32にボンディングしている第2のワイヤ62だけが断線した場合には、過電圧がかからない通常の動作時においては、出力素子10の動作状態に応じた通常通りの正常な電圧が入出力端子71に現れるだけで、特別な電圧の変化は生じない。つまり、パッケージ状態では、入出力端子71に現れる電圧を観測しても第2のワイヤ62の異常を検出できない。
For example, when the
そこで、この第2の実施形態では、パッケージ状態であっても、断線等による第2のワイヤ62の異常を精度よく検出できる断線検出回路をさらに備えた、半導体集積回路を説明する。
Therefore, in the second embodiment, a semiconductor integrated circuit will be described that further includes a disconnection detection circuit that can accurately detect abnormality of the
図4は、本発明の第2の実施形態に係る半導体集積回路2を半導体パッケージ60に搭載した状態を説明する図である。この第2の実施形態に係る半導体集積回路2は、上述した第1の実施形態に係る半導体集積回路1に断線検出回路40をさらに加えた構成である。半導体集積回路2におけるその他の構成は、上記半導体集積回路1の構成と同じであるため同一の参照符号を付して説明を一部省略する。
FIG. 4 is a diagram for explaining a state in which the semiconductor integrated
断線検出回路40は、シャント抵抗41、コンパレータ42、及び断線判定部43を備える。シャント抵抗41は、電圧制限回路20のアノードと出力素子10のゲートとの間に挿入される。コンパレータ42は、シャント抵抗41の両端子に現れる電圧を入力して比較し、シャント抵抗41に電流が流れたときに電圧降下によって生じる端子間の電圧差の有無を検出する。断線判定部43は、コンパレータ42からシャント抵抗41の端子間電圧差の有無、及び出力素子駆動回路11から出力素子10のオン/オフ動作を制御する駆動信号をそれぞれ入力して、第2のパッド32にボンディングしている第2のワイヤ62の断線を以下のようにして判断する。
The
まず、第2のワイヤ62がつながっている場合、ハイレベルの駆動信号によって出力素子10がオン動作している状態では、入出力端子71には低電圧が現れている。その後、ローレベルの駆動信号によって出力素子10がオフ動作に移行すれば、インダクタ70の電流が保持されて入出力端子71が持ち上げられることで電圧制限回路20が動作してクランプ電圧となり、シャント抵抗41に電流Iが流れる。このクランプ電圧は、期間Xだけ保持された後、徐々に低下する。
この第2のワイヤ62がつながっている場合における、入出力端子71に現れる電圧とシャント抵抗41に流れる電流Iとの関係を、図5の(a)に示す。
First, when the
FIG. 5A shows the relationship between the voltage appearing at the input /
一方、第2のワイヤ62が断線している場合、ハイレベルの駆動信号によって出力素子10がオン動作している状態では、通常通り入出力端子71には低電圧が現れている。しかしその後、ローレベルの駆動信号によって出力素子10がオフ動作に移行しても、電圧制限回路20が動作せず入出力端子71がクランプ電圧まで持ち上げられない。従って、シャント抵抗41に電流Iが流れない。
この第2のワイヤ62が断線している場合における、入出力端子71に現れる電圧とシャント抵抗41に流れる電流Iとの関係を、図5の(b)に示す。
On the other hand, when the
FIG. 5B shows the relationship between the voltage appearing at the input /
これらの異なった状態を利用して、断線判定部43は、出力素子10がオン動作(駆動信号がハイレベル)からオフ動作(駆動信号がローレベル)に切り替わってから期間Xが経過するまでに、シャント抵抗41の端子間電圧差があれば第2のワイヤ62は断線していないと判断し、一方シャント抵抗41の端子間電圧差がなければ第2のワイヤ62が断線していると判断する。
Using these different states, the
以上のように、本発明の第2の実施形態に係る半導体集積回路2によれば、上述した第1の実施形態に係る半導体集積回路1の構成に断線検出回路40をさらに備えることで、製品の出荷後であっても第2のワイヤ62の断線を判断できるようにしている。
これにより、上記第1の実施形態による効果に加えて、出力素子10がオン動作からオフ動作に移行するたびに第2のワイヤ62が断線しているか否かを適宜確認することができる。断線判定部43は、得られた結果(例えばダイアグノーシス)を半導体集積回路2を内蔵するシステム等に出力することによって、異常状態を通知する。この通知により、ワイヤ断線の異常があるにもかかわらず半導体集積回路2を使用し続けて、実際に過電圧が生じた場合に電圧制限回路20が機能しないという状況を回避できる。
As described above, according to the semiconductor integrated
Thereby, in addition to the effect of the first embodiment, it is possible to appropriately check whether or not the
なお、上記第1及び第2の実施形態では、ウェーハ状態において電圧制限回路20を出力素子10から電気的に切り離す構成を説明したが、出力素子10から電気的に切り離す構成は電圧制限回路20だけに限られない。例えば、図6に示す半導体集積回路3のように、出力素子10と並列に挿入された他の回路(電圧モニター回路50等)の電圧源を、電圧制限回路20と同じ第2のパッド32に接続することで、他の回路を出力素子10から電気的に切り離すことができる。これにより、より確実に出力素子110が持つ本来の特性を測定することができる。
In the first and second embodiments, the configuration in which the
本発明の半導体集積回路の構成は、電圧制限回路を有する出力素子に利用可能であり、特に専用のスイッチング素子を設けずに、製品出荷前検査のときに電圧制限回路を出力素子から電気的に切り離したい場合等に適している。 The configuration of the semiconductor integrated circuit of the present invention can be used for an output element having a voltage limiting circuit. In particular, the voltage limiting circuit is electrically connected to the output element at the time of inspection before product shipment without providing a dedicated switching element. Suitable when you want to separate.
1〜3、101 半導体集積回路
10、110 出力素子
11 出力素子駆動回路
12、21、22 ツェナーダイオード
13、41 抵抗
20、120 電圧制限回路
31〜33、131、133 パッド
40 断線検出回路
42 コンパレータ
43 断線判定部
50 電圧モニター回路
60 半導体パッケージ
61〜63 ワイヤ
70 インダクタ
71、73 入出力端子
81 試験電圧源
82 電流計
1-3, 101 Semiconductor integrated
Claims (5)
能動素子である出力素子と、
前記出力素子に所定電圧を超える過電圧が印加されると、当該過電圧を当該所定電圧に制限する電圧制限回路とを集積し、
前記出力素子に電圧を供給するための第1のパッドと、
前記第1のパッドとは独立して設けられ、ワイヤボンディングされることによって前記第1のパッドと電気的に接続され得る、前記電圧制限回路に電圧を供給するための第2のパッドとが形成された、半導体集積回路。 A semiconductor integrated circuit in which semiconductor elements are integrated,
An output element that is an active element;
When an overvoltage exceeding a predetermined voltage is applied to the output element, a voltage limiting circuit that limits the overvoltage to the predetermined voltage is integrated,
A first pad for supplying a voltage to the output element;
A second pad for supplying a voltage to the voltage limiting circuit, which is provided independently of the first pad and can be electrically connected to the first pad by wire bonding, is formed. A semiconductor integrated circuit.
前記電圧制限回路は、前記第2のパッドと前記MOSFETのゲートとの間に逆バイアス方向に設けられた少なくとも1つのツェナーダイオードである、請求項1に記載の半導体集積回路。 The output element is an N-channel MOSFET,
The semiconductor integrated circuit according to claim 1, wherein the voltage limiting circuit is at least one Zener diode provided in a reverse bias direction between the second pad and the gate of the MOSFET.
請求項1〜4のいずれかに記載の半導体集積回路を搭載し、
前記搭載された半導体集積回路の前記第1のパッドにボンディングされるワイヤと、前記半導体集積回路の前記第2のパッドにボンディングされるワイヤとを、前記複数の入出力端子のいずれか1つに接続した、半導体パッケージ。 A semiconductor package having a plurality of input / output terminals,
The semiconductor integrated circuit according to claim 1 is mounted,
A wire bonded to the first pad of the mounted semiconductor integrated circuit and a wire bonded to the second pad of the semiconductor integrated circuit are set to any one of the plurality of input / output terminals. Connected semiconductor package.
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| Application Number | Priority Date | Filing Date | Title |
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| JP2010277339A JP5590507B2 (en) | 2010-12-13 | 2010-12-13 | Semiconductor integrated circuit |
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