JP2012129452A - 半導体装置、半導体パッケージおよび半導体装置の製造方法 - Google Patents
半導体装置、半導体パッケージおよび半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2012129452A JP2012129452A JP2010281638A JP2010281638A JP2012129452A JP 2012129452 A JP2012129452 A JP 2012129452A JP 2010281638 A JP2010281638 A JP 2010281638A JP 2010281638 A JP2010281638 A JP 2010281638A JP 2012129452 A JP2012129452 A JP 2012129452A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- semiconductor
- semiconductor device
- wiring
- surface side
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
- H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
- H10W74/111—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed
- H10W74/114—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed by a substrate and the encapsulations
- H10W74/117—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed by a substrate and the encapsulations the substrate having spherical bumps for external connection
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
- H10W74/01—Manufacture or treatment
- H10W74/016—Manufacture or treatment using moulds
- H10W74/017—Auxiliary layers for moulds, e.g. release layers or layers preventing residue
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/0198—Manufacture or treatment batch processes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/551—Materials of bond wires
- H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
- H10W72/5522—Materials of bond wires comprising metals or metalloids, e.g. silver comprising gold [Au]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/823—Interconnections through encapsulations, e.g. pillars through molded resin on a lateral side a chip
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/20—Configurations of stacked chips
- H10W90/22—Configurations of stacked chips the stacked chips being on both top and bottom sides of a package substrate, interposer or RDL
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/20—Configurations of stacked chips
- H10W90/24—Configurations of stacked chips at least one of the stacked chips being laterally offset from a neighbouring stacked chip, e.g. chip stacks having a staircase shape
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/20—Configurations of stacked chips
- H10W90/291—Configurations of stacked chips characterised by containers, encapsulations, or other housings for the stacked chips
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/722—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between stacked chips
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
- H10W90/732—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between stacked chips
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
- H10W90/734—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/752—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between stacked chips
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
【課題】安価に製造でき、積層し易く、信頼性の高い半導体装置を提供する。また、このような半導体装置を複数積層した半導体パッケージを提供する。
【解決手段】半導体装置は、配線を含む基板を備える。少なくとも1つの第1面側半導体チップが、その基板の第1面上に搭載され、配線と電気的に接続されている。第1面側金属ボールは、基板の第1面上に設けられ、配線を介して第1面側半導体チップと電気的に接続されている。第1面側樹脂は、基板の第1面上の配線、第1面側半導体チップおよび第1面側金属ボールを封止する。第1面側金属ボールの頂部は、第1面側樹脂の表面から突出して露出している。
【選択図】図1
【解決手段】半導体装置は、配線を含む基板を備える。少なくとも1つの第1面側半導体チップが、その基板の第1面上に搭載され、配線と電気的に接続されている。第1面側金属ボールは、基板の第1面上に設けられ、配線を介して第1面側半導体チップと電気的に接続されている。第1面側樹脂は、基板の第1面上の配線、第1面側半導体チップおよび第1面側金属ボールを封止する。第1面側金属ボールの頂部は、第1面側樹脂の表面から突出して露出している。
【選択図】図1
Description
本発明の実施形態は、半導体装置、半導体パッケージおよび半導体装置の製造方法に関する。
従来から半導体装置の実装面積を低減させるためにPoP(Package on Package)技術が用いられている。PoPは、半導体チップを樹脂で封止した複数の半導体装置(サブパッケージ)を配線基板上に積層することによって形成される。
半導体装置は、樹脂封止されていない裏面においてはんだボールを有し、そのはんだボールによって他の半導体装置と電気的に接続される。この場合、積層された複数の半導体装置のうち上側の半導体装置のはんだボールが下側の半導体装置と接続するために、下側の半導体装置の表面の一部は、樹脂で封止されていない。従って、従来のPoPでは、上側の半導体装置および下側の半導体装置の各パッケージの形状は必然的に異なっていた。
パッケージの形状が異なると、積層される複数の半導体装置のそれぞれに対して専用の樹脂封止用金型が必要になる。この場合、金型の作成費用が高くなる。また、積層された複数の半導体装置がそれぞれ異なるパッケージを有するため、それぞれを区別してパッケージする必要があった。
さらに、異なるパッケージを有する半導体装置は、反りの度合いおよび反り方向が異なる。このため、パッケージの異なる複数の半導体装置を積層するためには、各半導体装置の反り方向および反りの度合いを合せることが困難であった。半導体装置の厚みが薄くなると、複数の半導体装置の反りの度合いおよび反り方向を合せることはさらに困難になる。
多数の半導体装置を多段積層した場合に、各半導体装置のパッケージが異なると、PoPの組立工期(Turn Around Time)が長くなる。尚且つ、1つの半導体装置の不良によって、その半導体装置を含むPoP構造全体が不良となる可能性もある。これは、コスト高、低歩留まり、低信頼性の原因となる。
安価に製造でき、積層し易く、信頼性の高い半導体装置を提供する。また、このような半導体装置を複数積層した半導体パッケージを提供する。
本実施形態による半導体装置は、配線を含む基板を備える。少なくとも1つの第1面側半導体チップが、その基板の第1面上に搭載され、配線と電気的に接続されている。第1面側金属ボールは、基板の第1面上に設けられ、配線を介して第1面側半導体チップと電気的に接続されている。第1面側樹脂は、基板の第1面上の配線、第1面側半導体チップおよび第1面側金属ボールを封止する。第1面側金属ボールの頂部は、第1面側樹脂の表面から突出して露出している。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
(第1の実施形態)
図1は、第1の実施形態に従ったPoP構造を有する半導体パッケージ1の構造を示す断面図である。本実施形態による半導体パッケージ1は、配線基板10と、半導体装置20a、20bとを備えている。尚、図1において、半導体パッケージ1は、2つの半導体装置20a、20bのみ積層しているが、3つ以上の半導体装置を積層してもよい。また説明の便宜上、半導体装置においては半導体チップ搭載面側を表面(上側)、半導体パッケージにおいては半導体装置搭載面側を表面(上側)として説明するが、説明において示した方向(上下左右表裏など)は、前述の表面(上側)を基準とした相対的方向であって、重力加速度方向を基準とした絶対的方向とは異なる場合がある。
図1は、第1の実施形態に従ったPoP構造を有する半導体パッケージ1の構造を示す断面図である。本実施形態による半導体パッケージ1は、配線基板10と、半導体装置20a、20bとを備えている。尚、図1において、半導体パッケージ1は、2つの半導体装置20a、20bのみ積層しているが、3つ以上の半導体装置を積層してもよい。また説明の便宜上、半導体装置においては半導体チップ搭載面側を表面(上側)、半導体パッケージにおいては半導体装置搭載面側を表面(上側)として説明するが、説明において示した方向(上下左右表裏など)は、前述の表面(上側)を基準とした相対的方向であって、重力加速度方向を基準とした絶対的方向とは異なる場合がある。
第2の基板としての配線基板10は、その表面に所望のパターンに形成された導電性の配線(図示せず)を有し、その裏面にははんだボール30を有する。配線基板10は、いわゆる、プリント基板でよく、例えば、ガラスエポキシ等の絶縁層を有する。
半導体装置20a、20bは、配線基板10上に積層されている。半導体装置20aは、はんだボール60aによって配線基板10のいずれかの配線に電気的に接続されている。半導体装置20bは、はんだボール60bによって半導体装置20aの裏面の配線またはバンプに電気的に接続されている。
半導体装置20aと20bとは、同じパッケージ構造を有するので、半導体装置20aのみの構造を説明し、半導体装置20bの説明は省略する。尚、半導体装置20aと20bとに含まれている半導体チップ50は、互いに異なるものであっても構わない。
半導体装置20aは、第1の基板としての基板40と、複数の半導体チップ50と、はんだボール60aと、金線70と、封止樹脂80とを備えている。基板40は、第2の基板としての配線基板10よりも薄く、例えば、ガラスエポキシ樹脂等の絶縁材料から成る。基板40は、半導体チップ50を搭載する表面に導電性の配線を備えている。また、基板40の裏面にも、導電性の配線またはバンプが形成されている。この配線またはバンプは、基板40の表面のいずれかの配線と電気的に接続されている。
複数の半導体チップ50は、基板40の表面上に積載されており、金線70を介して基板40の配線のいずれかの箇所と電気的に接続されている。半導体チップ50は、半導体基板上に任意の集積回路が形成された半導体チップでよい。例えば、半導体チップ50は、NAND型フラッシュメモリチップでもよい。
金属ボールとしてのはんだボール60aは、基板40の表面上に形成され、基板40の配線および金線70を介して半導体チップ50のいずれかと電気的に接続されている。60aおよび60bの材料は、はんだである必要は必ずしもなく、導電性の金属ボールであればよい。
封止樹脂80は、基板40の表面上の配線、金線70、複数の半導体チップ50および金属ボール60aを封止し、これらを保護している。
はんだボール60aは、基板40と接している頂部61とは反対側の頂部62において封止樹脂80の表面から露出しており、かつ、封止樹脂80の表面から突出している。即ち、基板40から見て、はんだボール60aの頂部62は、封止樹脂80の表面81よりも離れた位置にある。尚、はんだボール60bは、60aと同じ構成でよい。
次に、半導体装置20aの製造方法を説明する。
図2(A)〜図2(C)は、第1の実施形態による半導体装置20aの製造方法を示す断面図である。半導体装置20bの製造方法は、半導体装置20aと同様であるので、その説明を省略する。尚、図2(A)〜図2(C)では、1つの半導体装置20aのみの断面を示しているが、実際には、複数の半導体装置20aが基板40によって連続して繋がった状態で形成される。
まず、図2(A)に示すように、基板40を準備する。基板40は、上述の通りガラスエポキシ等の絶縁層を有し、表面および/または裏面に導電性の配線が形成されている。基板40の表面の配線のいずれかに接触するようにはんだボール60aが基板40上に形成される。
次に、図2(B)に示すように、基板40の表面上に単数または複数の半導体チップ50を搭載し、金線70によって、半導体チップ50のパッドと基板40の配線とを電気的に接続する。ここで、半導体チップ50は、はんだボール60aが形成された基板40の面(表面)と同一面に搭載されている。複数の半導体チップ50の構造および機能は、同一でもよく、あるいは、互いに相違していてもよい。金線70は、低抵抗の金属線であればよく、特に限定はしない。
次に、図2(C)に示すように、基板40の表面に搭載された半導体チップ50、金線70およびはんだボール60aを樹脂80で封止する。このとき、複数の半導体チップ50の全部および金線70の全体を樹脂80で封止しつつ、はんだボール60aの頂部62を露出させる。
図2(B)に示す工程において、はんだボール60aの頂部62は、複数の半導体チップ50のうち最も上に搭載された半導体チップ50の上面52よりも高い位置にある必要がある。換言すると、はんだボール60aの頂部62は、複数の半導体チップ50のうち最も上に搭載された半導体チップ50の上面52よりも基板40から離れている。これにより、図2(C)に示す封止工程において、複数の半導体チップ50の全部および金線70の全体を樹脂80で封止しつつ、はんだボール60aの頂部62を露出させることができる。
図3および図4は、図2(C)を参照して説明した封止工程をより詳細に示す説明図である。図4は、図3の破線枠B1を拡大した図である。図3には、モールド成型装置において半導体チップ50、金線70およびはんだボール60aが樹脂封止される様子を示している。モールド成型装置は、基体100と、板バネ110と、モールドキャビティ120と、上型130と、側部150とを備えている。
板バネ110は、基体100上に設けられており、モールドキャビティ120を弾性的に支持している。モールドキャビティ120および上型130は、それらの間に基板40、半導体チップ150、金線70、はんだボール60aを挟み、溶融した封止樹脂80で半導体チップ150、金線70、はんだボール60aを封止する。このとき、上型130は、基板40を吸着した状態で、モールドキャビティ120へ向かって下降し、側部150を押し下げながら、モールドキャビティ120上で溶融された封止樹脂80へ基板40、導体チップ150、金線70、はんだボール60aを押しつける。
これにより、モールドキャビティ120の金型によって封止樹脂80は、導体チップ150、金線70、はんだボール60aを封止する。
ここで、モールドキャビティ120上には離型フィルム140が搭載され、離型フィルム140上に溶融した封止樹脂80が載置される。従って、上型130がモールドキャビティ120へ向かって下降した場合、図4に示すように、はんだボール60aが、離型フィルム140に押しつけられる。
離型フィルム140は、例えば、25μm〜75μmの厚みを有する弾性膜であり、はんだボール60aが押しつけられたときに、はんだボール60aの頂部62を弾性的に受容する材料で構成されている。具体的には、フッ素樹脂(PTFEやETFE等)を主原料とするフィルムが離型フィルム140として用いられ得る。このような離型フィルム140を用いることによって、成型後、はんだボール60aの頂部62は、樹脂80の表面81よりも突出した状態で露出される。例えば、はんだボール60aの頂部62は、樹脂80の表面81よりも離型フィルム140の厚みの90%以上(例えば、22.5μm〜75μm)突出する。ただし、はんだボール60aが離型フィルム140を突き抜けてはならない。
離型フィルム140の表面は、鏡面状であってもよく、あるいは、梨地状であってもよい。しかし、はんだボール60aの頂部62を樹脂80の表面81よりも明確に突出させるために、離型フィルム140の表面は、頂部62への樹脂バリの発生を抑制するため、表面の凹凸の小さい鏡面状のフィルムであることが好ましい。
さらに、本実施形態では、図2(B)に示すように、はんだボール60aの頂部62aは、半導体チップ50の上面52よりも基板40から離れている。よって、成型時に半導体チップ50は、離型フィルム140およびモールドキャビティ120に接触せず、ストレスを受けない。
樹脂封止の後、基板40のダイシングによって、半導体装置20aは個別化される。
次に、半導体パッケージ(PoP)の組立て方法を説明する。
図5(A)〜図5(C)は、第1の実施形態による半導体パッケージ(PoP)1の製造方法を示す断面図である。図5(A)に示すように、裏面にはんだボール30を備えた配線基板10を準備する。
次に、図5(B)に示すように、個別化された半導体装置20a、20bが配線基板10の表面上に搭載される。本実施形態による半導体装置20aの金属ボール60aは、配線基板10の配線に接触し、半導体装置20bの金属ボール60bは、半導体装置20aの裏面の配線に接触している。
半導体装置20aのはんだボール60aの頂部62aは封止樹脂80の表面81から突出して露出している。従って、半導体装置20aは、封止樹脂80を配線基板10に接触させることなく、はんだボール60aを配線基板10の配線に電気的に接続させることができる。半導体装置20bのはんだボール60bの頂部62bも封止樹脂80の表面81から突出して露出している。従って、半導体装置20bは、封止樹脂80を半導体装置20aに接触させることなく、はんだボール60bを半導体装置20aの裏面の配線に電気的に接続させることができる。図5(B)に示す他の半導体装置のはんだボールもその下にある半導体装置あるいは配線基板10の配線に電気的に接続される。
次に、図5(C)に示すように、配線基板10を切断(例えばダイシング)することによって、それぞれのPoP構造が個別化される。これにより、図6に示すようなPoP構造を有する半導体パッケージ1が完成する。
本実施形態によれば、はんだボール60aは、封止樹脂80が形成される基板40の面と同一面(表面)に形成されている。そして、はんだボール60aは、封止樹脂80により封止されているものの、その頂部62が封止樹脂80の表面から突出し露出している。このような構成により、半導体装置20aおよび20bが同一のパッケージ構造を有するにもかかわらず、半導体装置20aおよび20bをPoP構造に積載することができる。
なお、はんだボールが、封止樹脂を設けた基板の面と反対側の面(裏面)に形成されている場合、基板の裏面側にある他の半導体装置は、該はんだボールと電気的な接続を得るために、該はんだボールの位置に封止樹脂を有しない。従って、複数の半導体装置のパッケージの形状は互いに異なってしまう。
これに対し、本実施形態によれば、積層される半導体装置20a、20bのパッケージ構造が同一に形成されているため、半導体装置20a、20bに対して同一の樹脂封止用金型を用いれば済む。このため、半導体装置20a、20bを同一のパッケージ工程で形成することができる。これは、半導体パッケージ1のコスト削減に繋がる。
半導体装置20a、20bの各パッケージ構造が同一であるため、反りの度合いおよび反り方向ほぼ同じ傾向になる。このため、半導体装置20a、20bの反り方向および反りの度合いの差が小さくなる。また、半導体装置20a、20bのパッケージの厚みが薄くなると、半導体装置の反りの度合いが大きくなるが、その場合にも半導体装置20a、20bを積層することが容易になる。その結果、半導体装置20a、20bの製造コストを低減させ、かつ、PoP構造全体のサイズを小さくすることができる。半導体装置20a、20bの反り傾向を互いに合せることによって、半導体装置間の接触不良等を抑制することができるので、歩留まりの向上および信頼性の向上にも繋がる。
さらに、図6に示すように多数の半導体装置を多段積層した場合に、各半導体装置のパッケージが同一であれば、半導体パッケージの組立工期が短縮される。
(第2の実施形態)
図7は、第2の実施形態による半導体装置および半導体パッケージ2の構成を示す断面図である。第2の実施形態による半導体装置21a、21bは、基板40の表面のはんだボール60a、60bだけでなく、その裏面にもはんだボール(バンプ)65a、65bを備えている。また、半導体パッケージ2において、半導体装置21a、21bは、それぞれ裏面側を配線基板10へ向けて積載されている。即ち、第2の実施形態による半導体パッケージ2の半導体装置は、第1の実施形態による半導体パッケージ1の半導体装置に対して表裏(上下)を逆にして積載されている。
図7は、第2の実施形態による半導体装置および半導体パッケージ2の構成を示す断面図である。第2の実施形態による半導体装置21a、21bは、基板40の表面のはんだボール60a、60bだけでなく、その裏面にもはんだボール(バンプ)65a、65bを備えている。また、半導体パッケージ2において、半導体装置21a、21bは、それぞれ裏面側を配線基板10へ向けて積載されている。即ち、第2の実施形態による半導体パッケージ2の半導体装置は、第1の実施形態による半導体パッケージ1の半導体装置に対して表裏(上下)を逆にして積載されている。
半導体装置21aの表面の金属ボール60aは、その上に積載された半導体装置21bの裏面の金属ボール65bに接触しており、半導体装置21aの裏面の金属ボール65aは、配線基板10の配線に接触している。半導体装置21bの表面側の金属ボール60bは、さらにその上に積載された他の半導体装置(図示せず)の裏面の金属ボールに接触している。即ち、半導体装置21aは、はんだボール65aによって配線基板10上の配線と電気的に接続されており、半導体装置21bは、はんだボール65bによって半導体装置21aのはんだボール60aと電気的に接続されている。
第2の実施形態による半導体装置および半導体パッケージのその他の構成は、第1の実施形態によるそれらの構成と同様でよい。
はんだボール65aは、図2(C)に示すように半導体チップ50を樹脂80で封止した後、基板40の裏面にはんだボール65aを印刷または塗布にて形成すればよい。はんだボール65bも、はんだボール65aと同様に形成される。第2の実施形態による半導体装置21a、21bの他の製造工程は、第1の実施形態による半導体装置20a、20bの製造工程と同様でよい。
図8(A)〜図8(C)は、第2の実施形態による半導体パッケージ(PoP)2の製造方法を示す断面図である。第2の実施形態では、半導体装置21a、21bのそれぞれは、図5(B)、図5(C)の半導体装置と比べ表裏(上下)を逆にして積載されている。第2の実施形態による半導体パッケージ2のその他の製造方法は、第1の実施形態による半導体パッケージ1の製造方法と同じである。図8(C)において、切断によって半導体パッケージが個別化されると、図9に示すように半導体パッケージ2が完成する。
第2の実施形態による半導体装置21a、21bは、基板40の表面にはんだボール60a、60bを有し、基板40の裏面にはんだボール65a、65bを有する。半導体装置21bのはんだボール60bが半導体装置21aのはんだボール60aに接触することによって、半導体装置21aと21bとの間の距離を保ち、半導体装置21aおよび21bの封止樹脂80同士が接触することを確実に防止することができる。さらに、第2の実施形態は、第1の実施形態と同様の効果を有する。
(第3の実施形態)
図10は、第3の実施形態による半導体装置23a、23bおよび半導体パッケージ3の構成を示す断面図である。配線基板10およびはんだボール30の構成は、第1の実施形態のそれらの構成と同様でよい。なお説明の便宜上、半導体装置においては先に半導体チップ搭載する面側を表面(上側)として説明するが、説明において示した方向(上下左右表裏など)は、前述の表面(上側)を基準とした相対的方向であって、重力加速度方向を基準とした絶対的方向とは異なる場合がある。
図10は、第3の実施形態による半導体装置23a、23bおよび半導体パッケージ3の構成を示す断面図である。配線基板10およびはんだボール30の構成は、第1の実施形態のそれらの構成と同様でよい。なお説明の便宜上、半導体装置においては先に半導体チップ搭載する面側を表面(上側)として説明するが、説明において示した方向(上下左右表裏など)は、前述の表面(上側)を基準とした相対的方向であって、重力加速度方向を基準とした絶対的方向とは異なる場合がある。
第3の実施形態による半導体パッケージ3では、第1の半導体装置としての半導体装置23aの表面側金属ボール60aは、半導体装置23aの下にある配線基板10の配線に接触している。半導体装置23aの裏面側金属ボール67aは、半導体装置23aの上にある半導体装置23bの表面側金属ボール60bに接触している。即ち、半導体装置23aは、表面側はんだボール60aによって配線基板10のいずれかの配線に電気的に接続されている。半導体装置23bは、表面側はんだボール60bによって半導体装置20aの裏面側はんだボール67aに電気的に接続されている。
半導体装置23aと23bとは、同じパッケージ構造を有するので、以下、半導体装置23aのみの構造を説明し、半導体装置23bの説明は省略する。
第3の実施形態による半導体装置23aは、基板40の両面に半導体チップ50、57、金線70、77、はんだボール60a、67aを備えている。便宜的に、基板40の表面側に設けられた半導体チップ、金線、はんだボールを、それぞれ表面側半導体チップ50、表面側金線70、表面側はんだボール60aと呼び、基板40の裏面側に設けられた半導体チップ、金線、はんだボールを、それぞれ裏面側半導体チップ57、裏面側金線77、裏面側はんだボール67aと呼ぶ。
半導体装置23aは、基板40と、表面側半導体チップ50と、表面側はんだボール60aと、表面側金線70と、表面側封止樹脂80と、裏面側半導体チップ57と、裏面側はんだボール67aと、裏面側金線77と、裏面側封止樹脂87とを備えている。基板40は、半導体チップ50、57を搭載する両面に導電性の配線を備えている。
基板40の表面側の構成は、第1の実施形態による半導体装置の構成と同様でよい。従って、以下、基板40の裏面側の構成について説明し、その表面側の構成については説明を省略する。
複数の裏面側半導体チップ57は、基板40の裏面上に積載されており、裏面側金線77を介して基板40の配線のいずれかの箇所と電気的に接続されている。裏面側半導体チップ57は、半導体基板上に任意の集積回路が形成された半導体チップでよい。例えば、半導体チップ57は、NAND型フラッシュメモリチップでもよい。
裏面側金属ボールとしての裏面側はんだボール67aは、基板40の裏面上に形成され、基板40の配線および裏面側金線77を介して裏面側半導体チップ57のいずれかと電気的に接続されている。67aおよび67bの材料は、はんだである必要は必ずしもなく、導電性の金属ボールであればよい。
裏面側封止樹脂87は、基板40の裏面上の配線、複数の裏面側半導体チップ57および裏面側金属ボール67aを封止し、これらを保護している。
裏面側はんだボール67aは、基板40と接している頂部68とは反対側の頂部69において裏面側封止樹脂87の表面から露出しており、かつ、裏面側封止樹脂87の表面から突出している。即ち、基板40から見て、裏面側はんだボール67aの頂部69は、裏面側封止樹脂87の表面88よりも離れた位置にある。尚、裏面側はんだボール67bは、67aと同じ構成でよい。
次に、半導体装置23aの製造方法を説明する。
図11(A)〜図11(D)は、第3の実施形態による半導体装置23aの製造方法を示す断面図である。半導体装置23bの製造方法は、半導体装置23aと同様であるので、その説明を省略する。尚、図11(A)〜図11(C)では、1つの半導体装置23aの断面のみを示しているが、実際には、複数の半導体装置23aが基板40によって連続して繋がった状態で形成される。
まず、図2(A)〜図2(C)を参照して説明したように、表面側半導体チップ50、表面側金線70、表面側はんだボール60a、表面側封止樹脂80を基板40の表面に形成する。これにより、図11(A)に示す断面が得られる。
次に、図11(B)に示すように、基板40の裏面に裏面側はんだボール67aを設ける。
次に、図11(C)に示すように、基板40の裏面に裏面側半導体チップ57を積載し、裏面側金線77で裏面側半導体チップ57と基板40の裏面配線とを電気的に接続する。
次に、図11(D)に示すように、基板40の裏面に搭載された裏面側半導体チップ57、裏面側金線77および裏面側はんだボール67aを裏面側封止樹脂87で封止する。このとき、複数の裏面側半導体チップ57の全部および裏面側金線77の全体を裏面側封止樹脂87で封止しつつ、裏面側はんだボール67aの頂部69を露出させる。裏面側封止樹脂87の成型方法は、図3、図4を参照して説明した封止樹脂80の成型方法と同様である。図11(D)に示す構造をダイシングによって個別化することによって、図10に示すように、基板40の両面に半導体チップ(50、57)およびはんだボール(60a、67a)を搭載した半導体装置23a、23bがそれぞれ完成する。
次に、半導体パッケージ3の組立て方法を説明する。
図12(A)〜図12(C)は、第3の実施形態による半導体パッケージ(PoP)3の製造方法を示す断面図である。図12(A)に示すように、裏面にはんだボール30を備えた配線基板10を準備する。
次に、図12(B)に示すように、個別化された半導体装置23a、23bが配線基板10の表面上に搭載される。半導体装置23aの表面側はんだボール60aの頂部62は表面側封止樹脂80の表面81から突出して露出している。従って、半導体装置23aは、表面側封止樹脂80を配線基板10に接触させることなく、表面側はんだボール60aを配線基板10の配線に電気的に接続させることができる。
半導体装置23bのはんだボール60bの頂部62も封止樹脂80の表面81から突出して露出している。従って、半導体装置23bは、表面側封止樹脂80を半導体装置23aに接触させることなく、表面側はんだボール60bを半導体装置23aの裏面側ボール67aの頂部69に電気的に接続させることができる。図12(B)に示す他の半導体装置の表面側はんだボールもその下にある他の半導体装置の裏面側はんだボールあるいは配線基板10に電気的に接続され得る。
次に、図12(C)に示すように、切断によって、それぞれの半導体パッケージ3が個別化される。これにより、図13に示すようなPoP構造を有する半導体パッケージ3が完成する。
第3の実施形態による半導体装置23a(または23b)は、第1の実施形態による半導体装置20a(または20b)と同様の構成を基板40の両面に形成することができる。これにより、第3の実施形態による半導体装置23a、23bは、それぞれより多くの半導体チップ50、57を搭載することができる。従って、第3の実施形態による半導体装置23a、23bを用いることによって、半導体パッケージのサイズをさらに小さくすることができる。さらに、第3の実施形態は、第1の実施形態と同様の効果を得ることができる。
1、2、3・・・半導体パッケージ、10・・・配線基板、20a、20b、21a、21b、23a、23b・・・半導体装置、30・・・はんだボール、40・・・基板、50・・・半導体チップ、60a、60b・・・表面側はんだボール、65a、65b・・・はんだボール、67a、67b・・・裏面側はんだボール、70、77・・・金線、80・・・封止樹脂、120・・・モールドキャビティ、130・・・上型、140・・・離型フィルム
Claims (6)
- 配線を含む基板と、
前記基板の第1面上に搭載され、前記配線と電気的に接続された少なくとも1つの第1面側半導体チップと、
前記基板の第1面上に設けられ、前記配線を介して前記第1面側半導体チップと電気的に接続された第1面側金属ボールと、
前記基板の第1面上の配線、前記第1面側半導体チップおよび前記第1面側金属ボールを封止する第1面側樹脂とを備え、
前記第1面側金属ボールの頂部は、前記第1面側樹脂の表面から突出して露出していることを特徴とする半導体装置。 - 前記基板の第2面上に搭載され、前記配線と電気的に接続された少なくとも1つの第2面側半導体チップと、
前記基板の第2面上に搭載され、前記基板の配線を介して前記第2面側半導体チップと電気的に接続された第2面側金属ボールと、
前記基板の第2面上の配線、前記第2面側半導体チップおよび前記第2面側金属ボールを封止する第2面側樹脂とを備え、
前記第2面側金属ボールの頂部は、前記第2面側樹脂の表面から突出して露出していることを特徴とする請求項1に記載の半導体装置。 - 前記第1面側金属ボールおよび前記第2面側金属ボールの各頂部は、それぞれ前記第1面側半導体チップおよび前記第2面側半導体チップの各上面よりも前記基板から離れていることを特徴とする請求項1または請求項2に記載の半導体装置。
- 前記基板の第2面上に設けられ、前記配線を介して前記第1面側半導体チップと電気的に接続された第2面側金属ボールをさらに備えたことを特徴とする請求項1に記載の半導体装置。
- 配線を含む第1の基板と、前記第1の基板に搭載され、前記配線と電気的に接続された複数の半導体チップと、前記第1の基板の前記半導体チップが搭載された面側に搭載され、前記配線を介して前記半導体チップと電気的に接続された金属ボールと、前記第1の基板の前記半導体チップが搭載された面側上の配線、前記半導体チップおよび前記金属ボールを封止する樹脂とを含み、前記金属ボールの頂部が前記樹脂の表面から突出して露出している複数の半導体装置および、
配線を含み、前記複数の半導体装置を積載した第2の基板を備え、
前記第2の基板上に積載された前記半導体装置の前記金属ボールは、前記第2の基板の配線または前記半導体装置の上または下に積載された他の半導体装置に接触していることを特徴とする半導体パッケージ。 - 配線を含む基板の表面上に金属ボールおよび半導体チップを搭載し、
前記基板の表面において前記半導体チップを封止樹脂で封止する際に、樹脂封止用の金型上に載置された弾性を有する離型フィルムに前記金属ボールを押しつけることによって、前記金属ボールの頂部を前記封止樹脂から突出させることを具備する半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010281638A JP2012129452A (ja) | 2010-12-17 | 2010-12-17 | 半導体装置、半導体パッケージおよび半導体装置の製造方法 |
| TW100133019A TW201246474A (en) | 2010-12-17 | 2011-09-14 | Semiconductor device, semiconductor package |
| CN201110275351XA CN102543934A (zh) | 2010-12-17 | 2011-09-16 | 半导体装置及半导体封装 |
| US13/235,408 US20120153471A1 (en) | 2010-12-17 | 2011-09-18 | Semiconductor device and semiconductor package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010281638A JP2012129452A (ja) | 2010-12-17 | 2010-12-17 | 半導体装置、半導体パッケージおよび半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2012129452A true JP2012129452A (ja) | 2012-07-05 |
Family
ID=46233319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010281638A Withdrawn JP2012129452A (ja) | 2010-12-17 | 2010-12-17 | 半導体装置、半導体パッケージおよび半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20120153471A1 (ja) |
| JP (1) | JP2012129452A (ja) |
| CN (1) | CN102543934A (ja) |
| TW (1) | TW201246474A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016529716A (ja) * | 2014-07-07 | 2016-09-23 | インテル アイピー コーポレーション | パッケージオンパッケージ積層マイクロ電子構造体 |
| WO2021157269A1 (ja) * | 2020-02-05 | 2021-08-12 | 株式会社デンソー | 電子機器 |
| US12489086B2 (en) | 2021-12-27 | 2025-12-02 | Kioxia Corporation | Semiconductor device |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015177007A (ja) * | 2014-03-14 | 2015-10-05 | 株式会社東芝 | 半導体装置の製造方法及び半導体装置 |
| JP6721963B2 (ja) * | 2015-10-28 | 2020-07-15 | 日東電工株式会社 | バンプ根元補強用シート |
| US12347810B2 (en) * | 2021-07-07 | 2025-07-01 | Western Digital Technologies, Inc. | Semiconductor device package die stacking system and method |
| US12653046B2 (en) | 2023-03-16 | 2026-06-09 | SanDisk Technologies, Inc. | Semiconductor device package with die stackup and interposer |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100269540B1 (ko) * | 1998-08-28 | 2000-10-16 | 윤종용 | 웨이퍼 상태에서의 칩 스케일 패키지 제조 방법 |
| EP1990831A3 (en) * | 2000-02-25 | 2010-09-29 | Ibiden Co., Ltd. | Multilayer printed circuit board and multilayer printed circuit board manufacturing method |
| CN102017142B (zh) * | 2008-05-09 | 2012-08-15 | 国立大学法人九州工业大学 | 三维安装半导体装置及其制造方法 |
| CN101740551A (zh) * | 2008-11-21 | 2010-06-16 | 育霈科技股份有限公司 | 用于半导体元件的叠层晶粒封装结构及其方法 |
-
2010
- 2010-12-17 JP JP2010281638A patent/JP2012129452A/ja not_active Withdrawn
-
2011
- 2011-09-14 TW TW100133019A patent/TW201246474A/zh unknown
- 2011-09-16 CN CN201110275351XA patent/CN102543934A/zh active Pending
- 2011-09-18 US US13/235,408 patent/US20120153471A1/en not_active Abandoned
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016529716A (ja) * | 2014-07-07 | 2016-09-23 | インテル アイピー コーポレーション | パッケージオンパッケージ積層マイクロ電子構造体 |
| US10211182B2 (en) | 2014-07-07 | 2019-02-19 | Intel IP Corporation | Package-on-package stacked microelectronic structures |
| WO2021157269A1 (ja) * | 2020-02-05 | 2021-08-12 | 株式会社デンソー | 電子機器 |
| JP2021125555A (ja) * | 2020-02-05 | 2021-08-30 | 株式会社デンソー | 電子機器 |
| JP7226358B2 (ja) | 2020-02-05 | 2023-02-21 | 株式会社デンソー | 電子機器 |
| US12489086B2 (en) | 2021-12-27 | 2025-12-02 | Kioxia Corporation | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| TW201246474A (en) | 2012-11-16 |
| CN102543934A (zh) | 2012-07-04 |
| US20120153471A1 (en) | 2012-06-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11437326B2 (en) | Semiconductor package | |
| US9418968B2 (en) | Semiconductor device including semiconductor chips mounted over both surfaces of substrate | |
| JP5341337B2 (ja) | 半導体装置及びその製造方法 | |
| KR20090050810A (ko) | 접합 신뢰성이 향상된 적층형 반도체 패키지 | |
| US20110074037A1 (en) | Semiconductor device | |
| JP2013131557A (ja) | 半導体装置およびその製造方法 | |
| JP2010153466A (ja) | 配線基板 | |
| US20070096287A1 (en) | Semiconductor device and a method of manufacturing the same | |
| US20120153471A1 (en) | Semiconductor device and semiconductor package | |
| US8816480B2 (en) | Electronic device packages and methods of manufacturing the same | |
| JP5557439B2 (ja) | 半導体装置及びその製造方法 | |
| KR20180117238A (ko) | 반도체 패키지 및 그 제조 방법 | |
| US20090039509A1 (en) | Semiconductor device and method of manufacturing the same | |
| JP2011233672A (ja) | 半導体装置および半導体装置の製造方法 | |
| US20080224284A1 (en) | Chip package structure | |
| JP6128993B2 (ja) | 積層型半導体装置、プリント回路板、電子機器及び積層型半導体装置の製造方法 | |
| JP5547703B2 (ja) | 半導体装置の製造方法 | |
| US20090321920A1 (en) | Semiconductor device and method of manufacturing the same | |
| KR20110138788A (ko) | 적층형 반도체 패키지 | |
| US9318354B2 (en) | Semiconductor package and fabrication method thereof | |
| JP4455158B2 (ja) | 半導体装置 | |
| JP2011061055A (ja) | 半導体装置の製造方法 | |
| JP4889359B2 (ja) | 電子装置 | |
| KR102785840B1 (ko) | 반도체 패키지 | |
| US8399967B2 (en) | Package structure |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20140304 |