JP2012133833A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】過書き込みメモリセルをビット単位で消去し、信頼性の向上した不揮発性半導体記憶装置を提供することにある。
【解決手段】複数のビット線と複数のワード線との各々が交差し、交差した部分に不揮発性のメモリセルが配置されたメモリセルアレイ１１と、前記ビット線毎に設けられ、前記ワード線により選択された当該メモリセルに書き込むデータまたは前記メモリセルから読み出したデータを記憶するラッチを含むページバッファ群１３と、過書き込みベリファイ動作において、前記ビット線から読み出し、前記ページバッファの前記ラッチに書き込まれたデータを、複数のビット線単位ごとに判定し、過書き込みメモリセルが検出された場合、前記ラッチに書き込まれたデータに基づいて、前記過書き込みメモリセルの閾値電圧を低下させる制御を行う制御回路２０と、を有する。
【選択図】図１

Description

本発明は、不揮発性半導体記憶装置に関する。

ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）などの大容量の不揮発性半導体記憶装置においては、データの読み出しを行うとき、ページ単位でデータをメモリセルから同時に読み出してシリアル出力する。また、データの書き込みを行うとき、１ページ単位でデータをシリアル入力し、ページ単位でメモリセルに対してデータの書き込みを行う。このデータ入出力動作を行うため、多数の列線つまりビット線はそれぞれ、読み出されたデータ、書き込むべきデータを一時的にラッチするデータラッチを有するページバッファに接続されている。

ＮＡＮＤ型ＥＥＰＲＯＭのデータ書き込みは、行と列のマトリックス状に配列された多数のメモリセルのうち、１つの行内のメモリセルに対して行われる。通常、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルは、半導体基板の一表面部に形成されたＰ型ウェル内に設けられたフローティングゲート型のＮチャネル型ＭＯＳトランジスタである。各フローティングゲート型のＮチャネル型ＭＯＳトランジスタは、Ｐ型ウェル内に相互に離れて形成されたソース及びドレイン領域と、このソース領域とドレイン領域との間のチャネル領域上に形成されたトンネル酸化膜と、このトンネル酸化膜上に形成された多結晶シリコンのフローティングゲート（浮遊ゲート）と、この浮遊ゲート上に誘電体絶縁膜を介して形成された制御ゲートと、から構成される。
また、一つの列内において、メモリセルは直列接続されてＮＡＮＤセルストリングを構成し、このＮＡＮＤセルストリングの一方の端部とビット線との間には第１の選択トランジスタが介挿され、他方の端部と共通ソース線との間には第２の選択トランジスタが介挿される。
データ書き込み動作においては、第１の選択トランジスタをオンさせ、第２の選択トランジスタをオフさせるとともに、データ「０」を書き込む場合、ビット線に０Ｖの電圧を供給し、データ「１」を書き込む場合（消去状態を維持させる場合）、ビット線に電源電圧ＶＣＣを供給する。また、選択メモリセルのワード線ＷＬには、プログラム電圧Ｖｐｇｍ（例えば、１８Ｖ）、非選択メモリセルのワード線ＷＬには書込み禁止電圧Ｖｐａｓｓ（例えば、９Ｖ）を供給する。
これにより、データ「０」を書き込むべきメモリセルにおいて、チャネルと制御ゲートとの間に高電圧が印加され、浮遊ゲートにチャネルから電子が注入され、メモリセルの閾値電圧が負電圧から正電圧へとシフトする。
一方、データ「１」を書き込むべきメモリセルにおいて、チャネルと制御ゲートとの間には、データ「０」を書き込むセルと比べて低い電圧が印加され、浮遊ゲートへの電子注入は抑制され、メモリセルの閾値電圧は負電圧のまま維持される。

ところで、ＮＡＮＤ型ＥＥＰＲＯＭは、上述の通り、トンネル電流を用いてデータを書き込むため、データの書き込み速度は複数のメモリセルそれぞれにおいてばらつきがある。
そのため、全てのメモリセルの書き込み時間が同じであっても、あるメモリセルの閾値電圧は正常に０Ｖ以上所定電圧（例えば５Ｖ）未満の範囲の値となり、他のメモリセルの閾値電圧は所定電圧を越えてしまうこともある。
ＮＡＮＤ型ＥＥＰＲＯＭは、データ読み出し動作において、非選択メモリセルのワード線ＷＬに上記所定電圧（以下読み出し電圧Ｖｒｅａｄとする）を印加してオンさせるが、あるメモリセルの閾値電圧が所定電圧を越えているとそのメモリセルはオフセルのままである。したがって、そのメモリセルによりＮＡＮＤセルストリングにおける電流経路が遮断されてしまい、そのメモリセルと直列に接続されたＮＡＮＤセルストリングにおける他の全てのメモリセルのデータを読み出せなくなってしまう。

そこで、データ書き込みを、データ書き込み動作、書き込みベリファイ動作、及び再書き込みのためのデータ設定動作のサイクルから構成する方法が採られている。この書き込みベリファイ動作により閾値電圧が十分上昇したメモリセルは、次回のサイクルにおいて「０」データが書き込まれないように、ページバッファのデータラッチには、再書き込みデータ（データ「１」）が設定される。
データ書き込みをこのように構成すると、書き込みの速いセルは速く書き込み動作が終了し、メモリセルのその後の閾値電圧上昇はなくなる。
しかしながら、１回のデータ書き込み動作（初回、あるいは２回目以降のデータ書き込み動作）において、選択メモリセルの閾値電圧が上昇し、上記所定電圧を越えてしまう場合がある。この場合、続くベリファイ動作において、選択メモリセルは、正常にデータ「０」が書き込まれたものと判断されるが、データ「０」を記憶するものの、閾値電圧が所定電圧より高い値に設定されたメモリセル（以下、過書き込みメモリセル）となってしまう。このような過書き込みメモリセルが、ＮＡＮＤセルストリングにある場合、上述の通り、過書き込みメモリセルと直列に接続された他のメモリセルのデータ読み出しが不可能となってしまう。

このような過書き込みメモリセルの閾値電圧を正常な値（上記所定電圧以下であって、読み出し電圧Ｖｒｅａｄでもオンセルとなる値）に設定するための技術が、特許文献１に記載されている。特許文献１記載の不揮発性半導体記憶装置は、ページ単位で書き込み後に過書き込みメモリセルが当該ページ内にあるか否かを判定し、過書き込みメモリセルがある場合、当該ページ内のメモリセルに記憶されているデータを読出し、この読み出したデータ各々を、ビット線ごとに設けられたページバッファのデータラッチにコピーする。その後、過書き込みメモリセルを含む当該ページ内の全てのメモリセルのデータを消去し、消去されたメモリセルにページバッファのデータラッチに退避したデータを再度書き込む。

特開平８−１５３３９８号公報

しかしながら、特許文献１記載の不揮発性半導体記憶装置においては、過書き込みメモリセルの閾値電圧を正常な値に設定できるものの、ページ単位で消去を行うため、当該ページ内における過書き込みされていないメモリセル（問題ないメモリセル）までデータが消去されてしまう。そのため、データ消去動作において、選択ワード線に接続されるトランジスタに着目すると、制御電極が０Ｖで基板に高電圧が印加されるので、浮遊ゲートと基板の間のゲート絶縁膜に高電界が加わる。このような高電界ストレスを加えることにより消去を繰り返すと、選択ワード線に接続されるトランジスタのゲート絶縁膜の絶縁耐圧の劣化が加速されて、メモリセルを構成するトランジスタの特性が変化してしまうという信頼性上の問題があった。

そこで本発明が解決しようとする課題は、過書き込みメモリセルが存在しても、他のメモリセルに高電界ストレスが加わらないようにビット単位で消去を行い、信頼性の向上した不揮発性半導体記憶装置を提供することにある。

本発明は、複数のビット線と複数のワード線との各々が交差し、交差した部分に不揮発性のメモリセルが配置されたメモリセルアレイと、前記ビット線毎に設けられ、前記ワード線により選択された当該メモリセルに書き込むデータまたは前記メモリセルから読み出したデータを記憶するラッチを含むページバッファと、過書き込み状態のメモリセルがあるか否かを判定する過書き込みベリファイ動作において、前記ページバッファの前記ラッチに書き込まれたデータを、複数の前記ページバッファ各々について判定し、過書き込みメモリセルが検出された場合、前記ラッチに書き込まれたデータに基づいて、前記過書き込みメモリセルの閾値電圧を低下させる制御を行う制御回路と、を有することを特徴とする不揮発性半導体記憶装置である。

本発明の不揮発性半導体記憶装置は、書込み動作において、過書き込みメモリセルが存在しても、過書込みベリファイで過書込みセルを検出し、過書き込みベリファイによりページバッファのラッチに書き込まれたデータに基づいて、過書き込みメモリセルをビット単位で消去する。このため、同一ページ内の過書き込みされていないメモリセル（問題ないメモリセル）に高電界ストレスが加わらないようにすることができ、信頼性の向上した不揮発性半導体記憶装置を提供することができる。

この発明の一実施形態による不揮発性半導体記憶装置の構成例を示すブロック図である。 図１におけるメモリセルアレイ１１、ロウデコーダ１４、電圧生成回路１６、及びページバッファ群１３の構成例を示す図である。 図２に示すロウデコーダ１４及びスイッチ１４ｓが、各動作モードにおいて選択または非選択ブロックＢＬＣに対して出力する信号の電圧レベルを示す図である。 図１におけるページバッファ群１３の一つページバッファＰＢの詳細な回路構成を示す図である。 不揮発性メモリセルに記憶されているデータの読み出し等において、図３のラッチＬＴにおける接続点Ｌ０及びＬ１の状態を示すテーブルである。 データ読み出しにおけるページバッファＰＢの動作を示すタイミングチャートである。 消去ベリファイにおけるページバッファＰＢの動作を示すタイミングチャートである。 データ書き込みにおけるページバッファＰＢの動作を示すタイミングチャートである。 過書き込みベリファイ及びキュア動作におけるページバッファＰＢの動作を示すタイミングチャートである。 キュア動作及びコピー動作におけるページバッファＰＢの動作を示すタイミングチャートである。 ＮＡＮＤセルストリングＮＡの断面構造及び図９または図１０のキュア動作におけるメモリセルトランジスタのチャネルポテンシャルを示す概略図である。 本実施形態における不揮発性半導体記憶装置におけるデータ書き込み処理の動作例を示すフローチャートである。

以下、図面を参照して、本発明の実施の形態について説明する。
図１は、本発明の一実施形態による不揮発性半導体記憶装置であるＮＡＮＤ型ＥＥＰＲＯＭの構成例を示す概略ブロック図である。また、図２は、図１におけるページバッファ群１３、ロウデコーダ１４、電圧生成回路１６、及びブロックＢＬＣの構成例を示すブロック図である。
メモリセルアレイ１１においては、図２に示すブロックＢＬＣが、ビット線の配線方向に複数個配置されている。図２において、ブロックＢＬＣは１つしか示していないが、メモリセルアレイ１１は、ブロックアドレスＢＡのビット数をｊとすると、２^ｊ個のブロックＢＬＣから構成される。

このブロックＢＬＣは、メモリセルのデータの消去単位で設けられるものであり、図２に示すように、複数のフローティングゲート型のトランジスタ、すなわち電気的書き換え可能な不揮発性メモリセルＭＣ０〜不揮発性メモリセルＭＣ４をカラム方向（列方向）に直列接続したＮＡＮＤセルストリングＮＡから構成される。なお、図２において、ＮＡＮＤセルストリングＮＡにおけるメモリセル数は５個であるが、これは例示であり、ページアドレスＰＡのビット数をｈとすると、２^ｈ個の不揮発性メモリセルＭＣが直列接続されてＮＡＮＤセルストリングＮＡを構成する。

また、このＮＡＮＤセルストリングＮＡは、メモリセルアレイ１１において、行方向にビット線ＢＬ０〜ビット線ＢＬ１各々について配置される。ビット線は、図２において
２本しか示していないが、これは例示であり、通常ビット線の本数は外部から入力されるカラムアドレスのビット数と、外部から入力されるデータのビット数によって決まる数である。ブロックＢＬＣは、このように、複数のＮＡＮＤセルストリングＮＡから構成される。
また、このブロックＢＬＣの構成において、同一行に配置された不揮発性メモリ各々のゲートには、ビット線ＢＬ（ビット線ＢＬ０〜ビット線ＢＬ１）に直交するワード線ＷＬ（ワード線ＷＬ０〜ＷＬ４）が接続されている。

また、ビット線ＢＬと、ＮＡＮＤセルストリングＮＡ各々の一方の端部との間には、ビット線ＢＬとＮＡＮＤセルストリングＮＡの一方の端部とを接続または非接続とする選択トランジスタＳＧ１が介挿される。
また、共通ソース線ＣＳＬとＮＡＮＤセルストリングＮＡ各々の他方の端部との間には、ビット線ＢＬとＮＡＮＤセルストリングＮＡの一方の端部とを接続または非接続とする選択トランジスタＳＧ２が介挿される。
選択トランジスタＳＧ１及びＳＧ２は、Ｎチャネル型ＭＯＳトランジスタであり、ゲート電極に対して、ワード線ＷＬと平行して配設される選択ゲート信号ＳＳＬ及びＳＧＬの配線がそれぞれ接続される。
また、共通ソース線ＣＳＬと接地の間には、ＭＯＳトランジスタ２１ａが介挿され、選択信号ＮＡＲＳにより接続または非接続が制御される。

不揮発性メモリセルＭＣからデータの読み出しを行う場合、一つのブロックＢＬＣにおいて、選択ゲート信号ＳＳＬ、ＳＧＬ及び選択信号ＮＡＲＳが「Ｈ」レベルとなる。
これにより、ＮＡＮＤセルストリングＮＡの一端がビット線ＢＬに接続され、他端が接地される。
また、不揮発性メモリセルＭＣへのデータ書き込みを行う場合、一つのブロックＢＬＣにおいて、選択ゲート信号ＳＳＬ及びＳＧＬは「Ｈ」レベルとなり、選択信号ＮＡＲＳは「Ｌ」レベルとなる。これにより、ＮＡＮＤセルストリングＮＡにおけるチャネルは、ビット線ＢＬにページバッファＰＢから供給される電圧にプリチャージされる。
なお、上述した１本のワード線ＷＬにより選択される不揮発性メモリセルＭＣの範囲が書き込み及び読み出しの単位となる１ページである。

セルトランジスタ（不揮発性メモリセルＭＣ）は、それぞれ保持するデータに応じた閾値電圧を持っている。ＮＡＮＤ型ＥＥＰＲＯＭの場合は、通常、セルトランジスタがディプレッション型（Ｄタイプ）になっている状態を「１」データの保持状態（消去状態）、セルトランジスタがエンハンスメント型（Ｅタイプ）になっている状態を「０」データの保持状態（書込み状態）と定義している。また、「１」データが保持されているセルトランジスタの閾値電圧を正方向にシフトさせ、「０」データを保持するようにすることを書込み動作と呼び、「０」データが保持されているセルトランジスタの閾値電圧を負方向にシフトさせ「１」データを保持するようにすることを消去動作と呼ぶ。

図１に戻り、ページバッファ群１３は、ページ単位のデータの書き込み及び読み出しを行うため、ビット線ＢＬ毎に設けられたページバッファＰＢ（後述）の複数から構成されている。ページバッファ群１３におけるページバッファＰＢの各々は、それぞれのビット線に接続され、接続されたビット線の電位を増幅して判定するセンスアンプ回路として用いるラッチ回路（ラッチ）を有する。
ロウデコーダ１４は、メモリセルアレイ１１のワード線ＷＬの選択を行う。
カラムデコーダ１５は、メモリセルアレイ１１のビット線ＢＬ及びページバッファＰＢの選択を行う。
電圧生成回路１６は、不揮発性メモリセルＭＣに対するデータの書き換え、消去及び読み出しに用いられる各種電圧を電源電圧から昇圧動作等により生成する。

入出力回路１７は、外部から供給されるアドレスをアドレスレジスタ１９へ出力し、外部から供給されるコマンドを示すコマンドデータをコマンドレジスタ１８へ出力し、外部から入力される制御信号を制御回路２０へ出力する。
また、入出力回路１７は、外部から入力されるデータをページバッファ群１３のページバッファ各々へ出力、あるいはページバッファ群１３を介し、不揮発性メモリセルＭＣから読み出されたデータを外部に出力する。
アドレスレジスタ１９は、入出力回路１７から入力されるアドレスを保持し、保持したアドレスをロウデコーダ１４及びカラムデコーダ１５へ出力する。
コマンドレジスタ１８は、入出力回路１７から入力されるコマンドデータにより表されるコマンドデータを保持する。

制御回路２０は、入出力回路１７から入力する制御信号及びコマンドレジスタ１８から供給されるコマンドデータにより、不揮発性メモリセルＭＣに対するデータの書き込み、読み出し、消去などの動作、及びベリファイの動作の制御を行う。
例えば、制御信号は、外部クロック信号、チップイネーブル信号、コマンドラッチイネーブル信号、アドレスラッチイネーブル信号、書き込みイネーブル信号、読み出しイネーブル信号などである。制御回路２０は、これらの制御信号により、コマンドデータの示す動作モードに応じて、各回路に対して内部制御信号を出力する。

また、制御回路２０は、ページバッファ群１３における全てのページバッファのラッチに書き込まれたデータを基に、データ書き込みが成功したか否か、あるいはデータ消去が成功したか否か等を、判定する。

図２において、ロウデコーダ１４は、アドレスレジスタ１９が保持するブロックアドレスＢＡをデコーディングし、デコーディング結果であるブロック選択信号ＢＬＫＳＥＬを、ブロックＢＬＣ各々に設けられる転送トランジスタ群２１のゲートへ出力する。
ここで、ブロック選択信号ＢＬＫＳＥＬの電圧レベルは、制御回路２０が電圧生成回路１６を制御して発生させる電圧の電圧レベルであり、各動作モードにおいて、選択ブロック（Selected Block）、非選択ブロック（Unselected Block）に応じた電圧レベルとなる。
転送トランジスタ群２１は、図２に示すように、Ｎチャネル型ＭＯＳトランジスタＭＴ０〜ＭＴ４、Ｎチャネル型ＭＯＳトランジスタＭＴＳ、及びＮチャネル型ＭＯＳトランジスタＭＴＧから構成され、ブロックＢＬＣ各々に対応して設けられる。

また、ロウデコーダ１４は、アドレスレジスタ１９が保持するページアドレスＰＡをデコーディングし、デコーディングした結果である内部ワード信号ＧＷＬ０〜ＧＷＬ４に、スイッチ１４ｓを介して供給される電圧を供給するとともに、これらの信号を転送トランジスタ群２１のトランジスタＭＴ０〜ＭＴ４のドレインに共通に出力する。また、ロウデコーダ１４は、内部選択ゲート信号ＧＳＳＬ及びＧＳＧＬに、スイッチ１４ｓを介して供給される電圧を供給するとともに、これらの信号を転送トランジスタ群２１各々のトランジスタＭＴＳ及びＭＴＧのドレインに共通に出力する。
ここで、内部ワード信号ＧＷＬ、内部選択ゲート信号ＧＳＳＬ及びＧＳＧＬの電圧レベルは、制御回路２０が電圧生成回路１６を制御して発生させる電圧の電圧レベルであり、各動作モードに応じた電圧レベルとなる。
ブロックＢＬＣ各々に対して設けられる転送トランジスタ群２１は、ロウデコーダ１４の上記出力を、ブロック選択信号ＢＬＫＳＥＬの電圧レベルに応じて転送する。ブロックＢＬＣにおける複数のＮＡＮＤセルストリングのゲート各々に接続される、選択ゲート信号ＳＳＬ、選択ゲート信号ＳＧＬ、ワード線ＷＬ０〜ＷＬ４には、動作モードに応じた電圧レベルが供給される。

図３は、以上の様な構成を備えるロウデコーダ１４から電圧が供給されるブロックＢＬＣのうち、各動作モードにおける選択ブロック、非選択ブロックに入力される各信号の電圧レベルを示している。以下、図３を用いて、各動作モードにおける選択ブロック及び非選択ブロックの選択動作について説明する。まず書き込みベリファイ動作について説明する。
〈書き込みベリファイ動作におけるブロック選択〉
「Ｗｒｉｔｅ」動作モード（データ書き込み動作）において、ロウデコーダ１４は、ブロックアドレスＢＡに基づき、複数のブロックＢＬＣのうち、一つのブロックＢＬＣ（以下、選択ブロックＢＬＣとする）の転送トランジスタ群２１に、プログラム電圧Ｖｐｇｍより、更に転送トランジスタ群２１の転送トランジスタの閾値電圧（Ｖｔ）分高い電圧レベルのブロック選択信号ＢＬＫＳＥＬを出力する。残りのブロックＢＬＣ（以下、非選択ブロックＢＬＣとする）には、０Ｖのブロック選択信号ＢＬＫＳＥＬを出力する。
これにより、選択ブロックＢＬＣにのみ、スイッチ１４ｓの出力が入力される。
なお、非選択ブロックＢＬＣに入力される選択ゲート信号ＳＳＬは、ロウデコーダ１４が出力するブロック選択信号ＢＬＫＳＥＬの論理反転信号（／ＢＬＫＳＥＬ）がゲートに入力されるＮチャネル型ＭＯＳトランジスタＭＴＮ（図２において不図示）により、０Ｖに固定される。また、非選択ブロックＢＬＣに入力される選択ゲート信号ＳＧＬ、及びワード線ＷＬ０〜ＷＬ４の電圧レベルは、転送トランジスタ群２１がオフするため、それぞれフローティング電圧となる。

スイッチ１４ｓは、電圧レベルが書込み禁止電圧Ｖｐａｓｓである内部ワード信号ＧＷＬ、電圧レベルが低電圧ＶＬ（電源電圧ＶＣＣかそれよりも低い電圧）である内部選択ゲート信号ＧＳＳＬ、０Ｖの内部選択ゲート信号ＧＳＧＬを、ブロックＢＬＣ各々の転送トランジスタ群２１に出力する。選択ブロックＢＬＣの転送トランジスタ群２１は、オンしているため、選択ブロックＢＬＣに入力される選択ゲート信号ＳＳＬ，ＳＧＬ、及びワード線ＷＬ０〜ＷＬ４の電圧レベルは、スイッチ１４ｓが出力する信号と同じ電圧レベルとなる。また、制御回路２０は、０Ｖの選択信号ＮＡＲＳを出力し、ＭＯＳトランジスタ２１ａをオフさせる。

その後、ページバッファ群１３は、ビット線ＢＬ各々に「１」データとして「Ｈ」レベル（電源電圧ＶＣＣの電圧レベル）、または「０」データとして「Ｌ」レベル（０Ｖ）を与える（詳細は後述）。これにより、選択ブロックＢＬＣにおいては、ビット線ＢＬに与えられた電圧レベルに応じて、ＮＡＮＤセルストリングＮＡ各々における直列接続された不揮発性メモリセルＭＣを構成する各トランジスタのチャネルがプリチャージされる。その後、ロウデコーダ１４内のスイッチ１４ｓが、ワード線ＷＬ０〜ワード線ＷＬ４のうち一本のワード線（ページアドレスＰＡにより位置が示されるワード線：選択ワード線Ｗｏｒｄとする）にプログラム電圧Ｖｐｇｍを与えることにより、「０」データが与えられる不揮発性メモリセルＭＣにおいて、０Ｖとなっているチャネルから浮遊ゲートに電子が注入され、閾値電圧が正方向に移動し、「０」データが書き込まれる。

また、「１」データが与えられる不揮発性メモリセルＭＣでは、電子注入が起こらず閾値電圧変化はなく、「１」データの保持状態（消去状態）のままにある。なお、ワード線ＷＬ０〜ワード線ＷＬ４のうち、選択ワード線Ｗｏｒｄ以外のワード線（非選択ワード線Ｗｏｒｄとする）は、書込み禁止電圧Ｖｐａｓｓが与えられている。そのため、非選択ワード線Ｗｏｒｄに接続される不揮発性メモリセルＭＣでは、電子注入が起こらず閾値電圧変化はなく、「０」データまたは「１」データを保持する。

一方、非選択ブロックＢＬＣにおいては、選択トランジスタＳＧ１はオフしているので、ＮＡＮＤセルストリングＮＡ各々における直列接続された不揮発性メモリセルＭＣのチャネルは、プリチャージされることなく、また、ワード線ＷＬ０〜ワード線ＷＬ４の電圧レベルもフローティング電圧である。そのため、不揮発性メモリセルＭＣは、閾値電圧は変化せず、「０」データまたは「１」データの保持を維持する。
そして、ロウデコーダ１４内のスイッチ１４ｓは、内部ワード信号ＧＷＬ、内部選択ゲート信号ＧＳＳＬ、内部選択ゲート信号ＧＳＧＬを、いったん０Ｖにする。ただし、ロウデコーダ１４は、ブロック選択信号ＢＬＫＳＥＬ各々の電圧レベルを維持する。また、制御回路２０は、「Ｈ」レベルの選択信号ＮＡＲＳを出力し、ＭＯＳトランジスタ２１ａをオンさせる。

「Write」動作モードに続く「Write Verify」動作モード（書き込みベリファイ動作）において、ページバッファ群１３は、ビット線ＢＬ各々に「Ｈ」レベルを与える。また、ロウデコーダ１４内のスイッチ１４ｓが、選択ワード線Ｗｏｒｄに０Ｖ、非選択ワード線Ｗｏｒｄに読み出し電圧Ｖｒｅａｄを与える。これにより、先の書き込み動作において、「０」データまたは「１」データが書き込まれるべき不揮発性メモリセルＭＣのうち、「０」データが書き込まれなかった不揮発性メモリセルＭＣを含むＮＡＮＤセルストリングＮＡにおいて、接地への電流パスが形成され、ビット線の電圧レベルは０Ｖとなる。
一方、「０」データが書き込まれ不揮発性メモリセルＭＣを含むＮＡＮＤセルストリングＮＡにおいて、接地への電流パスは形成されず、ビット線の電圧レベルは「Ｈ」レベルを維持する。後述するように、ページバッファＰＢのラッチＬＴには、前者の場合、不揮発性メモリセルＭＣへのデータの書き込みが正常に行われなかったことを示すフェイルデータが書き込まれ、後者の場合、不揮発性メモリセルＭＣへのデータの書き込みが正常に行われたことを示すパスデータが書き込まれる。

また、先の書き込み動作において、ページバッファＰＢから「１」を与えられ、「１」データを保持している不揮発性メモリセルＭＣを含むＮＡＮＤセルストリングＮＡにおいて、「０」データが書き込まれなかった不揮発性メモリセルＭＣを含むＮＡＮＤセルストリングＮＡと同様に、接地への電流パスが形成され、ビット線の電圧レベルは０Ｖとなる。しかし、この場合は、後述するように、ページバッファＰＢのラッチＬＴに不揮発性メモリセルＭＣへのデータの書き込みが正常に行われたことを示すパスデータが書き込まれる。

〈消去ベリファイ動作におけるブロック選択〉
「消去 Stress」動作モード（消去動作）において、ロウデコーダ１４は、ブロックアドレスＢＡに基づき、複数のブロックＢＬＣのうち、一つの選択ブロックＢＬＣの転送トランジスタ群２１に、書込み禁止電圧Ｖｐａｓｓのブロック選択信号ＢＬＫＳＥＬを出力する。残りの非選択ブロックＢＬＣには、０Ｖのブロック選択信号ＢＬＫＳＥＬを出力する。
これにより、選択ブロックＢＬＣにのみ、ロウデコーダ１４内のスイッチ１４ｓからの出力として、電圧生成回路１６が生成する電圧が供給される。

ロウデコーダ１４内のスイッチ１４ｓは、０Ｖの内部ワード信号ＧＷＬ、書込み禁止電圧Ｖｐａｓｓの内部選択ゲート信号ＧＳＳＬ、ＧＳＧＬを、ブロックＢＬＣ各々の転送トランジスタ群２１に出力する。選択ブロックＢＬＣの転送トランジスタ群２１は、オンしているため、選択ブロックＢＬＣに入力される選択ゲート信号ＳＳＬ及び選択ゲート信号ＳＧＬは、書込み禁止電圧Ｖｐａｓｓから転送トランジスタの閾値電圧分下がったフローティンング電圧となる。また、選択ブロックＢＬＣに入力されるワード線ＷＬ０〜ＷＬ４の電圧レベルは、０Ｖとなる。

その後、制御回路２０は、０Ｖの選択信号ＮＡＲＳを出力し、ＭＯＳトランジスタ２１ａをオフさせ、共通ソース線ＣＳＬをフローティング電圧にし、電圧生成回路１６は選択ブロックＢＬＣを含む全てのブロックが形成されるＰｗｅｌｌに高電圧（例えば２０Ｖ）を印加する。これにより、選択ブロックＢＬＣにおいては、全ての不揮発性メモリセルＭＣは、浮遊ゲートから電子がＰｗｅｌｌに引き抜かれ、閾値電圧が負電圧へ変化し、「１」データの保持状態（消去状態）となる。

一方、非選択ブロックＢＬＣにおいては、ワード線ＷＬ０〜ワード線ＷＬ４の電圧レベルがフローティング電圧であるため、不揮発性メモリセルＭＣは、その浮遊ゲートも昇圧されるため、浮遊ゲートから電子がＰｗｅｌｌに引く抜かれることない。つまり、不揮発性メモリセルＭＣの閾値電圧は変化せず、不揮発性メモリセルＭＣは、「０」データまたは「１」データの保持状態を維持する。
ロウデコーダ１４内のスイッチ１４ｓは、内部選択ゲート信号ＧＳＳＬ、内部選択ゲート信号ＧＳＧＬを、いったん０Ｖにする。
そして、電圧生成回路１６は、Ｐｗｅｌｌの電圧を通常の電圧（例えば０Ｖまたは負電圧）に戻すとともに、制御回路２０は、「Ｈ」レベルの選択信号ＮＡＲＳを出力し、ＭＯＳトランジスタ２１ａをオンさせ、共通ソース線ＣＳＬを０Ｖにする。

「消去 Verify」動作モード（消去ベリファイ動作）において、ページバッファ群１３は、ビット線ＢＬ各々に「Ｈ」レベルを与える。ロウデコーダ１４は、選択ブロックＢＬＣの転送トランジスタ群２１に、書込み禁止電圧Ｖｐａｓｓより転送トランジスタの閾値電圧分高い電圧のブロック選択信号ＢＬＫＳＥＬを出力する。なお、非選択ブロックＢＬＣには、０Ｖのブロック選択信号ＢＬＫＳＥＬを出力している。また、ロウデコーダ１４内のスイッチ１４ｓは、内部選択ゲート信号ＧＳＳＬ、内部選択ゲート信号ＧＳＧＬに、書込み禁止電圧Ｖｐａｓｓを供給する。これにより、選択ブロックＢＬＣに入力される選択ゲート信号ＳＳＬ及び選択ゲート信号ＳＧＬは、書込み禁止電圧Ｖｐａｓｓとなる。また、選択ブロックＢＬＣに入力されるワード線ＷＬ０〜ＷＬ４の電圧レベルは、０Ｖのままである。一方、非選択ブロックＢＬＣに入力される選択ゲート信号ＳＳＬは、書き込み動作及び書き込みベリファイ動作と同じく、ブロック選択信号ＢＬＫＳＥＬの論理反転信号（／ＢＬＫＳＥＬ）により、０Ｖとなる。

これにより、先の消去動作において、全て「１」データが書き込まれた不揮発性メモリセルＭＣを含むＮＡＮＤセルストリングＮＡにおいて、接地への電流パスが形成され、ビット線の電圧レベルは０Ｖとなる。一方、「１」データが書かれていない不揮発性メモリセルＭＣを一つでも含むＮＡＮＤセルストリングＮＡにおいて、接地への電流パスは形成されず、ビット線の電圧レベルは「Ｈ」レベルを維持する。後述するように、ページバッファＰＢのラッチＬＴには、前者の場合、不揮発性メモリセルＭＣのデータ消去が正常に行われたことを示すパスデータが書き込まれ、後者の場合、不揮発性メモリセルＭＣのデータ消去が正常に行われなかったことを示すフェイルデータが書き込まれる。
また、非選択ブロックＢＬＣにおいては、入力される選択ゲート信号ＳＳＬが０Ｖであるので、ＮＡＮＤセルストリングＮＡはビット線ＢＬと非接続であり、接地への電流パスを形成しない。

〈読み出し動作におけるブロック選択〉
「Read」動作モード（読み出し動作）において、ロウデコーダ１４は、ブロックアドレスＢＡに基づき、一つの選択ブロックＢＬＣの転送トランジスタ群２１に、書込み禁止電圧Ｖｐａｓｓより転送トランジスタの閾値電圧分高い電圧レベルのブロック選択信号ＢＬＫＳＥＬを出力する。残りの非選択ブロックＢＬＣには、０Ｖのブロック選択信号ＢＬＫＳＥＬを出力する。

これにより、選択ブロックＢＬＣにのみ、スイッチ１４ｓの出力が入力される。
なお、非選択ブロックＢＬＣに入力される選択ゲート信号ＳＳＬは、ロウデコーダ１４が出力するブロック選択信号ＢＬＫＳＥＬの論理反転信号（／ＢＬＫＳＥＬＫ）がゲートに入力されるＮチャネル型ＭＯＳトランジスタＭＴＮ（不図示）により、０Ｖに固定される。また、非選択ブロックＢＬＣに入力される選択ゲート信号ＳＧＬ、及びワード線ＷＬ０〜ＷＬ４の電圧レベルは、転送トランジスタ群２１がオフするため、それぞれフローティング電圧となる。また、制御回路２０は、「Ｈ」レベルの選択信号ＮＡＲＳを出力し、ＭＯＳトランジスタ２１ａをオンさせ、共通ソース線ＣＳＬを０Ｖにする。

ページバッファ群１３は、ビット線ＢＬ各々に「Ｈ」レベルを与える。また、ロウデコーダ１４内のスイッチ１４ｓが、選択ワード線Ｗｏｒｄに０Ｖ、非選択ワード線Ｗｏｒｄに読み出し電圧Ｖｒｅａｄを与える。これにより、選択ワード線Ｗｏｒｄが接続される不揮発性メモリセルＭＣに書き込み動作において「１」データが書き込まれているＮＡＮＤセルストリングＮＡは、接地への電流パスを形成し、ビット線の電圧レベルを０Ｖとする。

一方、選択ワード線が接続される不揮発性メモリセルＭＣに書き込み動作において「０」データが書き込まれているＮＡＮＤセルストリングＮＡは、接地への電流パスを形成せず、ビット線の電圧レベルは「Ｈ」レベルを維持する。ページバッファが後述するように、ビット線の電圧レベルに応じて、「０」データまたは「１」データを出力する。
非選択ブロックＢＬＣにおいては、入力される選択ゲート信号ＳＳＬが０Ｖであるので、ＮＡＮＤセルストリングＮＡはビット線ＢＬと非接続であり、ビット線の読み出し電圧変化に影響することはない。

次に、図１におけるページバッファ群１３の詳細な構成及び動作について、図４〜図１０を用いて説明する。
図４は、図１におけるページバッファ群１３の一つページバッファＰＢの詳細な回路構成を示す図である。
本実施形態において、カラムデコーダ１５が、外部から入力されるビット線の位置を示すｐビットのカラムアドレスをデコーディングして、２^ｐ（＝ｑとする）本のカラムアドレス信号を出力するものとし、また、外部から入出力回路１７に入力されるデータのビット数をｗビットとすると、ビット線ＢＬの本数は、（ｗ×ｑ）本となる。
ページバッファＰＢは、これら複数のビット線ＢＬ各々に対応して設けられる。
また、データのビット数ｗは、本実施形態において１とし、データ書込線／ＤＩ、データ読出線／ＲＤｉは、ページバッファ群１３におけるページバッファＰＢ各々に共通に接続されているものとする。

また、カラムアドレス信号ＤＩＯｐは、書き込み動作においてページバッファＰＢに入力される信号であり、カラムアドレス信号ＤＩＯｒは、読み出し動作等においてページバッファＰＢに入力される信号であるものとする。つまり、カラムデコーダ１５は、外部から入力されるカラムアドレスに対応して、カラムアドレス信号ＤＩＯｐを出力し、これによりデータ書込線／ＤＩのデータがページバッファＰＢに入力される。また、カラムデコーダ１５は、外部から入力されるカラムアドレスに対応して、カラムアドレス信号ＤＩＯｒを出力し、これによりページバッファＰＢからのデータがデータ読出線／ＲＤｉに読み出される。

ページバッファ群１３における複数のページバッファＰＢは、いずれも同様の構成をしており、以下に一つのページバッファＰＢの回路構成を説明する。
ページバッファＰＢは、トランジスタ３１、３２、３３、３４、３７、３８、４０、４１、４２、４３及び４４と、ラッチＬＴ、インバータＩＶ３から構成されている。
ここで、トランジスタ３１は、Ｐチャネル型ＭＯＳ（Metal Oxide Semiconductor）トランジスタである。一方、トランジスタ３２から４４は、Ｎチャネル型ＭＯＳトランジスタである。
また、ラッチＬＴは、インバータＩＶ１及びＩＶ２から構成されている。ここで、インバータＩＶ１は、出力端子が接続点Ｌ１においてインバータＩＶ２の入力端子に接続され、入力端子が接続点Ｌ０においてインバータＩＶ２の出力端子に接続されている。

トランジスタ３１は、ソースが電源配線に接続され、ゲートに制御信号ＰＬＯＡＤの配線が接続され、ドレインが接続点ＳＯに接続されている。
トランジスタ３２は、ドレインが接続点Ｌ１に接続され、ゲートが制御信号ＣＯＰＹの配線に接続され、ソースがトランジスタ３３のドレインに接続されている。
トランジスタ３３は、ドレインがトランジスタ３２のソース及びトランジスタ３４のソースに共通接続され、ゲートが接続点ＳＯに接続され、ソースが接地されている。
トランジスタ３４は、ドレインが接続点Ｌ０に接続され、ゲートが制御信号ＬＣＨの配線に接続され、ソースがトランジスタ３３のドレインに接続されている。

トランジスタ３７は、ドレインが接続点Ｌ１に接続され、ゲートがデータ書込線／ＤＩの配線に接続され、ソースがトランジスタ３８のドレインに接続されている。
トランジスタ３８は、ドレインがトランジスタ３７のソースに接続され、ゲートがカラムアドレス信号ＤＩＯｐの配線に接続され、ソースが接地されている。

トランジスタ４０は、ドレインが接続点ＳＯに接続され、ゲートが制御信号ＰＢＳＬＴの配線に接続され、ソースがインバータＩＶ３の出力端子に接続されている。
インバータＩＶ３は、入力端子が接続点Ｌ０に接続されている。
トランジスタ４１は、ドレインがビット線ＢＬに接続され、ゲートが制御信号ＢＬＳＨＦに接続され、ソースが接続点ＳＯに接続されている。
トランジスタ４２は、ドレインがビット線ＢＬに接続され、ゲートが制御信号ＳＨＬＤの配線に接続され、ソースが接地されている。

トランジスタ４３は、ドレインがデータ読出線／ＲＤｉに接続され、ゲートがカラムアドレス信号ＤＩＯｒの配線に接続され、ソースがトランジスタ４４のドレインに接続されている。
トランジスタ４４は、ドレインがトランジスタ４３のソースに接続され、ゲートが接続点Ｌ０に接続され、ソースが接地されている。
他のページバッファＰＢも、上述したページバッファＰＢと同様の構成である。

次に、図５は不揮発性メモリセルに記憶されているデータの各動作モードにおけるラッチＬＴにおける接続点Ｌ０及びＬ１の状態を示すテーブルである。また、図６〜図１０は、各動作モードにおけるページバッファＰＢの動作タイミングチャートである。
図５〜図１０を用いて、ページバッファＰＢの動作を以下に説明する。

＜読み出し動作＞
図６は、読み出し（Ｒｅａｄ）動作のタイミングチャートである。
読み出し動作において、外部から読み出しを示すコマンドデータが入力され、コマンドレジスタ１８に読み出しモードとするデータが設定され、このデータに基づいて制御回路２０が各回路を制御する制御信号を出力する。初期状態においては、制御回路２０は、制御信号ＬＣＨ、ＣＯＰＹ、ＳＨＬＤ、ＰＢＳＬＴ、ＢＬＳＨＦを「Ｌ」レベルとし、制御信号ＰＬＯＡＤを「Ｈ」レベルとしている。
また、カラムデコーダ１５は、カラムアドレス信号ＤＩＯｐ及びＤＩＯｒを「Ｌ」レベルとしている。
不揮発性メモリセルＭＣからデータを読み出す際、制御回路２０は、制御信号ＳＨＬＤを「Ｈ」レベルとして、トランジスタ４２をオン状態とし、ビット線ＢＬの電位を一旦接地レベルに変化させる。

また、制御回路２０は、制御信号ＰＬＯＡＤを「Ｌ」レベルに、制御信号ＣＯＰＹを「Ｈ」レベルに変化させ、強制的に接続点Ｌ１に「Ｌ」レベルのデータを与え、不揮発性メモリセルＭＣからデータを読み出す前準備のリセット（ＲＥＳＥＴ）動作を行う。これにより、ラッチＬＴに接続点Ｌ０が「Ｈ」レベル、接続点Ｌ１に「Ｌ」レベルのデータが書き込まれ、リセット時のデータが記憶される。
そして、制御回路２０は、制御信号ＣＯＰＹを「Ｌ」レベルに変化させ、トランジスタ３２をオフ状態とし、図５に示すデータ設定（RESET STATE）としてリセット処理を終了する。

そして、制御回路２０は、制御信号ＢＬＳＨＦを「Ｈ」レベルに変化させる。
これにより、トランジスタ４１がオン状態となり、トランジスタ３１及び４１を介してビット線ＢＬが「Ｈ」レベルにプリチャージされる。

ロウデコーダ１４は、ブロックＢＬＣのうちの一つを選択し、選択ブロックＢＬＣにおける選択ワード線Ｗｏｒｄを０Ｖとする。また、ロウデコーダ１４は、選択されたワード線ＷＬ以外の全ての非選択ワード線Ｗｏｒｄに、電圧生成回路１６が生成した読み出し電圧Ｖｒｅａｄを印加し、選択ワード線Ｗｏｒｄ以外の非選択ワード線Ｗｏｒｄがゲートに接続された不揮発性メモリセルＭＣすべてをオン状態とする。

この結果、選択ワード線Ｗｏｒｄに接続される不揮発性メモリセルＭＣに「０」データが書き込まれているとき、不揮発性メモリセルＭＣはオフ状態であり、ビット線ＢＬが「Ｈ」レベルのままであり、トランジスタ３３がオン状態にある。
一方、不揮発性メモリセルＭＣに「１」データが書き込まれているとき（もともと消去状態にあり、閾値電圧が負のとき、或いは、「０」データが十分書き込まれず、閾値電圧が読み出し電圧Ｖｒｅａｄ未満の状態にあるとき）、不揮発性メモリセルＭＣがオン状態となり、ビット線ＢＬが「Ｌ」レベルに変化し、トランジスタ３３がオフ状態となる。

制御回路２０は、制御信号ＬＣＨを「Ｈ」レベルに変化させ、トランジスタ３４をオン状態とする。
不揮発性メモリセルＭＣに「０」データが書き込まれているとき、接続点Ｌ０の電位は、トランジスタ３３及び３４を介する電流により、図６に示すように「Ｌ」レベルに変化する。また、接続点Ｌ１の電位は、「Ｈ」レベルとなる。
一方、不揮発性メモリセルＭＣが消去状態にあるか、「０」データが書き込まれず閾値電圧が負電圧であるとき、接地点に対して電流が流れず、図６に示すように接続点Ｌ０は「Ｈ」レベルのままである。同様に、接続点Ｌ１の電位も、「Ｌ」レベルのままである。

次に、制御回路２０は、データ読出線／ＲＤｉを「Ｈ」レベルにプリチャージする。
プリチャージが終了した後、カラムデコーダ１５は、入力されたアドレスに対応するページバッファＰＢを選択するため、カラムアドレス信号ＤＩＯｒを「Ｈ」レベルとする。
これにより、トランジスタ４３がオン状態となり、不揮発性メモリセルＭＣに「０」データが書き込まれている場合、接続点Ｌ０が「Ｌ」レベルであり、トランジスタ４４がオフ状態であるため、データ読出線／ＲＤｉは「Ｈ」レベルのままとなる。入出力回路１７は、この「Ｈ」レベルのデータを、外部に「０」データとして出力する（図５に示すRead_Pass）。

一方、不揮発性メモリセルＭＣに「１」のデータが書き込まれている場合、接続点Ｌ０が「Ｈ」レベルであり、トランジスタ４４がオン状態となるため、データ読出線／ＲＤｉは「Ｌ」レベルとなる。入出力回路１７は、この「Ｌ」レベルのデータを、外部に「１」データとして出力する。書き込み動作において不揮発性メモリセルＭＣにデータ「１」が書き込まれている場合（もともと消去状態にある場合）、「１」データが「１」データとして読み出され、書き込み動作においてデータ「０」を書き込んだにもかかわらず消去状態にある場合（閾値電圧が負電圧の状態にある場合）、「１」データが読み出される（それぞれ図５に示すRead_Pass、Read_Fail）。

＜消去ベリファイ動作＞
次に、消去ベリファイ（Erase Verify）動作について、図７に示すタイミングチャートを用いて説明する。消去ベリファイ動作においては、選択ブロックＢＬＣの全不揮発性メモリセルに対して上述の消去処理を行い、データが正常に消去されたか否かの判定を、ブロックＢＬＣ単位で行う。
外部からブロック単位の消去指示を示すコマンドデータが入力され、コマンドレジスタ１８には消去モードとするデータが設定される。制御回路２０は、このデータに基づいて、電圧生成回路１６に不揮発性メモリセルのデータの消去に必要な消去電圧を発生させ、選択ブロックＢＬＣの不揮発性メモリセルＭＣに対して、この消去電圧を印加する（消去のためのストレスの印加）。

これにより、上述の通り、消去電圧が印加されたブロックＢＬＣ全ての不揮発性メモリセルのデータの消去処理が一括して行われる。
続いて、選択ブロックＢＬＣの消去が実行された後、コマンドレジスタ１８には消去ベリファイモードとするデータが設定される。制御回路２０は、このデータに基づいて各回路を制御する制御信号を出力する。初期状態においては、制御回路２０は、制御信号ＬＣＨ、ＣＯＰＹ、ＳＨＬＤ、ＰＢＳＬＴ、ＢＬＳＨＦを「Ｌ」レベルとし、制御信号ＰＬＯＡＤを「Ｈ」レベルとしている。
また、カラムデコーダ１５は、カラムアドレス信号ＤＩＯｐ及びカラムアドレス信号ＤＩＯｒを「Ｌ」レベルとしている。

制御回路２０は、制御信号ＳＨＬＤを「Ｈ」レベルに変化させ、一旦、ビット線ＢＬの電位を接地レベルとする。
次に、制御回路２０は、制御信号ＰＬＯＡＤを「Ｌ」レベルに、制御信号ＬＣＨを「Ｈ」レベルに変化させ、トランジスタ３３及び３４をオン状態とし、ラッチＬＴの接続点Ｌ０に強制的に「Ｌ」レベルのデータを書き込むリセット動作を行う。これにより、図７、及び図５のテーブルに示すように、ラッチＬＴの接続点Ｌ０に「Ｌ」レベル、接続点Ｌ１に「Ｈ」レベルのデータが書き込まれる。
そして、制御回路２０は、制御信号ＬＣＨを「Ｌ」レベルに変化させ、トランジスタ３４をオフ状態とし、図５に示すデータ設定（RESET STATE）として、リセット処理を終了する。続いて、制御回路２０は、制御信号ＢＬＳＨＦを「Ｈ」レベルに変化させる。
これにより、トランジスタ４１がオン状態となり、トランジスタ３１及び４１を介してビット線ＢＬが「Ｈ」レベルにプリチャージされる。

続いて、制御回路２０は、ロウデコーダ１４を制御し、内部選択ゲート信号ＧＳＳＬ、内部選択ゲート信号ＧＳＧＬに書込み禁止電圧Ｖｐａｓｓを、内部ワード信号ＧＷＬに０Ｖを供給する。選択ブロックＢＬＣにおいて、入力される選択ゲート信号ＳＳＬ、選択ゲート信号ＳＧＬは書込み禁止電圧Ｖｐａｓｓとなり、ＮＡＮＤセルストリングＮＡはビット線と接続される。また、選択ブロックＢＬＣにおいて、ワード線ＷＬは、選択ワード線Ｗｏｒｄ、非選択ワード線Ｗｏｒｄに係らず、０Ｖが供給される。

これにより、ビット線ＢＬに接続されるＮＡＮＤセルストリングＮＡの不揮発性メモリセルＭＣが全てオン状態の場合、ＮＡＮＤセルストリングＮＡは導通状態となるので、ビット線ＢＬは接地レベル、すなわち「Ｌ」レベルとなる。
一方、ビット線ＢＬに接続されるＮＡＮＤセルストリングＮＡの不揮発性メモリセルＭＣのいずれか１つでも「０」データの書き込みが消去されていない場合、不揮発性メモリセルＭＣがオン状態とならず、ＮＡＮＤセルストリングＮＡが非導通状態となるので、ビット線ＢＬはプリチャージされた状態、すなわち「Ｈ」レベルのままとなる。
また、接続点ＳＯは、不揮発性メモリセルＭＣに「０」データが書き込まれており、ビット線ＢＬが「Ｈ」レベルの場合、「Ｈ」レベルのままであり、不揮発性メモリセルＭＣが消去され、ビット線ＢＬが「Ｌ」レベルの場合、「Ｈ」レベルから「Ｌ」レベルに変化する。

次に、制御回路２０は、制御信号ＣＯＰＹを「Ｈ」レベルに変化させ、トランジスタ３２をオン状態とする。
これにより、ＮＡＮＤセルストリングＮＡの全ての不揮発性メモリセルＭＣの「０」データが消去された場合、接続点ＳＯの電位が「Ｌ」レベルとなるので、ラッチＬＴの接続点Ｌ０は「Ｌ」レベル、接続点Ｌ１が「Ｈ」レベルのままである。一方、ＮＡＮＤセルストリングＮＡの不揮発性メモリセルＭＣが一つでもデータ消去されないと、接続点ＳＯの電位が「Ｈ」レベルのままであり、ラッチＬＴの接続点Ｌ０は「Ｈ」レベル、接続点Ｌ１は「Ｌ」レベルと変化する。

選択ブロックＢＬＣのＮＡＮＤセルストリングＮＡの全ての不揮発性メモリセルＭＣの「０」データが消去されたか否かを示すデータが、ビット線ＢＬを介して全てのページバッファＰＢのラッチＬＴに読み出された後、制御回路２０は、データ読出線／ＲＤｉを「Ｈ」レベルにプリチャージする。
プリチャージが終了した後、カラムデコーダ１５は、入力されたアドレスに対応するページバッファＰＢを選択するため、カラムアドレス信号ＤＩＯｒを「Ｈ」レベルとする。

これにより、トランジスタ４３がオン状態となり、ＮＡＮＤセルストリングＮＡの全ての不揮発性メモリセルＭＣの「０」データが消去された場合、接続点Ｌ０が「Ｌ」レベルであり、トランジスタ４４がオフ状態であるため、データ読出線／ＲＤｉは「Ｈ」レベルのままとなる。制御回路２０は、この「Ｈ」レベルのデータが入力される（図５に示すEraseVerify_Pass）。
一方、ＮＡＮＤセルストリングＮＡの不揮発性メモリセルＭＣが一つでもデータ消去されない場合、接続点Ｌ０が「Ｈ」レベルであり、トランジスタ４４がオン状態であるため、データ読出線／ＲＤｉは「Ｌ」となる。制御回路２０は、この「Ｌ」レベルのデータが入力される（図５に示すEraseVerify_Fail）。
このデータ読み出し動作は、カラムアドレスを順次変化させて行う。すなわち、カラムデコーダ１５は、カラムアドレスから生成したカラムアドレス信号ＤＩＯｒを順次切り替えて、複数のページバッファＰＢのいずれかを選択し、選択したページバッファＰＢにおけるラッチＬＴからのデータ読み出し動作を繰り返して行う。

そして、制御回路２０は、すべてのページバッファＰＢからデータ読出線／ＲＤｉに読み出される信号が「Ｈ」レベルである場合、データ消去が正常に完了したと判定し、消去動作を終了する。一方、データ読出線／ＲＤｉに読み出される信号が一つでも「Ｌ」レベルにある場合、再消去動作及び消去ベリファイ動作を実行する。この再消去動作後の消去ベリファイ動作においては、ページバッファＰＢのラッチＬＴにおけるデータをリセットして上記消去ベリファイ動作が再実行される。これにより、再消去動作に続く消去ベリファイ動作において、接続点Ｌ０が「Ｌ」レベル、接続点Ｌ１が「Ｈ」レベル（リセット状態）となり、制御回路２０が、データ消去が正常に終了したと判定するまで、あるいは、予め設定された回数に達するまで、消去動作及び消去ベリファイ動作が実行される。

＜書き込み動作＞
次に、Ｗｒｉｔｅ（書き込み）動作について、図８に示すタイミングチャートを用いて説明する。書き込み動作においては、データ書込線／ＤＩからページバッファＰＢのラッチＬＴにでデータを書き込み、書き込んだデータを用いて、不揮発性メモリセルに対して「０」データまたは「１」データを書き込む動作を行う。
書き込み動作において、外部から書き込みを示すコマンドデータが入力され、コマンドレジスタ１８に書き込み動作モードとするデータが設定され、このデータに基づいて制御回路２０が各回路を制御する制御信号を出力する。初期状態においては、制御回路２０は、制御信号ＬＣＨ、ＣＯＰＹ、ＳＨＬＤ、ＰＢＳＬＴ、ＢＬＳＨＦを「Ｌ」レベルとし、制御信号ＰＬＯＡＤを「Ｈ」レベルとしている。
また、カラムデコーダ１５は、カラムアドレス信号ＤＩＯｐ及びＤＩＯｒを「Ｌ」レベルとしている。

制御回路２０は、制御信号ＰＬＯＡＤを「Ｌ」レベルに変化させ、制御信号ＬＣＨを「Ｈ」レベルに変化させる。これにより、トランジスタ３１がオン状態となり、接続点ＳＯが「Ｈ」レベルとなり、トランジスタ３３がオン状態となる。また、トランジスタ３４がオン状態となることにより、強制的に接続点Ｌ０に「Ｌ」レベルのデータを与え、不揮発性メモリセルＭＣからデータを書き込む前準備のリセット（ＲＥＳＥＴ）動作を行う。これにより、ラッチＬＴに接続点Ｌ０が「Ｌ」レベル、接続点Ｌ１に「Ｈ」レベルのデータが書き込み、リセット時のデータが記憶される。
そして、制御回路２０は、制御信号ＰＬＯＡＤを「Ｈ」レベルに変化させ、制御信号ＬＣＨを「Ｌ」レベルに変化させ、トランジスタ３１及び３４をオフ状態とし、図８に示すデータ設定としてリセット処理を終了する（図５に示すRESET STATE）。

そして、カラムデコーダ１５は、カラムアドレス信号ＤＩＯｐを出力し、トランジスタ３８をオン状態とする。
次に、制御回路２０は、不揮発性メモリセルＭＣに対して、外部からの「０」データまたは「１」データを書き込むため、入出力回路１７を制御する。入出力回路１７は、外部からの「０」データ、「１」データに対応して、データ書込線／ＤＩを、それぞれ「Ｈ」レベル、「Ｌ」レベルとする。
「０」データを書き込むため、データ書込線／ＤＩに「Ｈ」レベルを供給すると、ラッチＬＴの接続点Ｌ０が「Ｈ」レベル、接続点Ｌ１が「Ｌ」レベルの状態となる。一方、「１」データを書き込むため、データ書込線／ＤＩに「Ｌ」レベルを供給すると、ラッチＬＴの接続点Ｌ０が「Ｌ」レベル、接続点Ｌ１が「Ｈ」レベルの状態であり、これは上記初期状態が維持されることになる（図５に示すINHIBIT STATE）。

なお、この書き込み処理において、ページバッファＰＢにおけるラッチＬＴへのデータの書き込みは、カラムアドレスを順次変化させて行う。すなわち、カラムデコーダ１５は、カラムアドレスから生成したカラムアドレス信号ＤＩＯｐを順次切り替えて、複数のページバッファＰＢのいずれかを選択し、選択したページバッファＰＢにおけるラッチＬＴへの書き込み動作を繰り返して行う。なお、図８においては、一つのページバッファＰＢのラッチＬＴにデータを書き込む動作を示している。
そして、制御回路２０は、制御信号ＰＢＳＬＴ及びＢＬＳＨＦを「Ｈ」レベルとする。
これにより、トランジスタ４０及び４１がオン状態となり、データ「０」を書き込むべき不揮発性メモリセルＭＣのＮＡＮＤセルストリングＮＡが接続されるビット線ＢＬは０Ｖに維持される。一方、データ「１」を書き込むべき不揮発性メモリセルＭＣ（データ「０」を書き込まない不揮発性メモリセルＭＣ）のＮＡＮＤセルストリングＮＡが接続されるビット線ＢＬは、「Ｈ」レベルにプリチャージされる。

ロウデコーダ１４は、ブロックＢＬＣのうちの一つを選択し、選択ブロックＢＬＣにおける選択ワード線Ｗｏｒｄにプログラム電圧Ｖｐｇｍを供給する。また、ロウデコーダ１４は、選択ワード線Ｗｏｒｄ以外の全ての非選択ワード線Ｗｏｒｄに、書込み禁止電圧Ｖｐａｓｓを供給する。

これにより、選択ワード線Ｗｏｒｄに接続されているデータ「０」を書き込むべき不揮発性メモリセルＭＣのソース、ドレイン及びチャネル部分が「Ｌ」レベルとなり、不揮発性メモリセルＭＣの浮遊ゲートに対して電子が注入され、閾値電圧が上昇し「０」データが書き込まれる。
また、データ「１」を書き込むべき不揮発性メモリセルＭＣのソース、ドレイン及びチャネル部分が「Ｈ」レベルであるので、不揮発性メモリセルＭＣの浮遊ゲートに対して電子は注入されず、データ「１」が維持される。
そして、ロウデコーダ１４は、選択ワード線Ｗｏｒｄ及び非選択ワード線Ｗｏｒｄを０Ｖに変化させ、書き込み処理を終了する。

＜書き込みベリファイ動作＞
書き込みベリファイ動作において、制御回路２０は、メモリセルに書き込むべきデータが正常に書き込まれたか否かの判定（書き込みベリファイ動作：Ｖｅｒｉｆｙ１）を行うため、ページバッファＰＢに不揮発性メモリセルＭＣのデータを読み出す。
すなわち、不揮発性メモリセルＭＣからデータを読み出す際、制御回路２０は、制御信号ＳＨＬＤを「Ｈ」レベルとして、トランジスタ４２をオン状態とし、ビット線ＢＬの電位を一端接地レベルに変化させる。
そして、制御回路２０は、制御信号ＳＨＬＤを「Ｌ」レベルとした後、制御信号ＰＬＯＡＤを「Ｌ」レベルに変化させ、制御信号ＢＬＳＨＦを「Ｈ」レベルに変化させる。
これにより、トランジスタ４２はオフ状態となり、トランジスタ３１及び４１はオン状態となる。そして、トランジスタ３１及び４１を介してビット線ＢＬが「Ｈ」レベルにプリチャージされる。

ロウデコーダ１４は、選択ワード線Ｗｏｒｄを０Ｖとし、選択された選択ワード線Ｗｏｒｄ以外の全ての非選択ワード線Ｗｏｒｄに、電圧生成回路１６が生成した読み出し電圧Ｖｒｅａｄを印加し、非選択ワード線Ｗｏｒｄがゲートに接続された不揮発性メモリセルＭＣすべてをオン状態とする。
選択ワード線Ｗｏｒｄがゲートに接続されている不揮発性メモリセルＭＣに「０」データが記憶されている場合、ビット線ＢＬはディスチャージされず、「Ｈ」レベルを維持する。一方、不揮発性メモリセルＭＣに「１」データが記憶されている場合（もともと消去されている状態の場合、または、「０」データを書き込んだにもかかわらず、閾値電圧が負電圧である場合、ビット線ＢＬはディスチャージされ「Ｌ」レベルとなる。
次に、制御回路２０は、制御信号ＬＣＨを「Ｈ」レベルに変化させ、トランジスタ３４をオン状態とする。

これにより、「０」データを書き込むべき不揮発性メモリセルＭＣに「０」データが書き込まれている場合、接続点ＳＯが「Ｈ」レベルのままなので、ラッチＬＴの接続点Ｌ０が「Ｌ」レベル、接続点Ｌ１が「Ｈ」レベルと変化する。
一方、「０」データを書き込むべき不揮発性メモリセルＭＣに「０」データが書き込まれていない場合、接続点ＳＯが「Ｌ」レベルとなり、ラッチＬＴを反転できず、ラッチＬＴの接続点Ｌ０が「Ｈ」レベル、接続点Ｌ１が「Ｌ」レベルと、ラッチＬＴは、書き込んだ状態（RESET STATEとは反対の状態）を維持する。
また、「１」データが書き込まれている不揮発性メモリセルＭＣの場合は、接続点ＳＯが「Ｌ」レベルとなっても、ラッチＬＴは初期状態を維持しているので、ラッチＬＴの接続点Ｌ０が「Ｌ」レベル、接続点Ｌ１が「Ｈ」レベルと、ラッチＬＴは、リセット状態(RESET STATE)を維持する。

選択ブロックＢＬＣのワード線ＷＬを共通とする不揮発性メモリセルＭＣのデータが、全てのページバッファＰＢのラッチＬＴに読み出された後、制御回路２０は、データ読出線／ＲＤｉを「Ｈ」レベルにプリチャージする。
プリチャージが終了した後、カラムデコーダ１５は、入力されたアドレスに対応するページバッファＰＢを選択するため、カラムアドレス信号ＤＩＯｒを「Ｈ」レベルとする。

これにより、トランジスタ４３がオン状態となり、不揮発性メモリセルＭＣに「０」データが書き込まれた場合、接続点Ｌ０が「Ｌ」レベルであり、トランジスタ４４がオフ状態であるため、データ読出線／ＲＤｉは「Ｈ」レベルのままとなる。制御回路２０は、この「Ｈ」レベルのデータが入力される（図５に示すWriteVerify_Pass）。
一方、書き込み動作において不揮発性メモリセルＭＣにデータ「０」を書き込んだにもかかわらずデータ「０」が書き込まれていない場合（閾値電圧が負電圧の状態にある場合）、接続点Ｌ０が「Ｈ」レベルであり、トランジスタ４４がオン状態であるため、データ読出線／ＲＤｉは「Ｌ」となる。制御回路２０は、この「Ｌ」レベルのデータが入力される（図５に示すWriteVerify_Fail）。
また、不揮発性メモリセルＭＣに「１」のデータが書き込まれた場合、接続点Ｌ０は同じく「Ｌ」レベルであり、トランジスタ４４がオフ状態であるため、データ読出線／ＲＤｉは「Ｈ」レベルのままとなる。制御回路２０は、この「Ｈ」レベルのデータが入力される（図５に示すWriteVerify_Pass）。

この書き込みベリファイ（Verify1）動作は、カラムアドレスを順次変化させて実行される。すなわち、カラムデコーダ１５は、カラムアドレスから生成したカラムアドレス信号ＤＩＯｒを順次切り替えて、複数のページバッファＰＢのいずれかを選択し、選択したページバッファＰＢにおけるラッチＬＴからデータ読出線／ＲＤｉへのデータ読み出し動作を繰り返して行う。
そして、制御回路２０は、すべてのページバッファＰＢからデータ読出線／ＲＤｉに読み出される信号が「Ｈ」レベルである場合、データ書き込みが正常に完了したと判定し、書き込みベリファイ動作を終了する。一方、データ読出線／ＲＤｉに読み出される信号が一つでも「Ｌ」レベルにある場合、再書き込み動作及び書き込みベリファイ動作を実行する。この書き込みベリファイ動作においては、ページバッファＰＢのラッチＬＴにおけるデータをリセットしないで上記書き込み動作及び書き込みベリファイ動作が再実行される。また、再書き込み動作に続く書き込みベリファイ動作は、接続点Ｌ０が「Ｌ」レベル、接続点Ｌ１が「Ｈ」レベル（RESET STATE）となり、制御回路２０が、データ書き込みが正常に終了したと判定するまで、あるいは、予め設定された回数に達するまで実行される。

＜過書き込みベリファイ動作＞
次に、過書き込みベリファイ（Verify2）動作について、図９に示すタイミングチャートを用いて説明する。過書き込みベリファイ動作においては、不揮発性メモリセルＭＣへのデータ書き込みが正常に終了したあと、データが書き込まれた不揮発性メモリセルＭＣのうちに過書き込みセルがあるか否かの判定（過書き込みベリファイ動作：Ｖｅｒｉｆｙ２）を行う。
過書き込みベリファイ動作は、上述の読出し動作と同様に、ページ単位で不揮発性メモリセルＭＣからデータを読出し、ラッチＬＴにデータを書き込み、書き込んだデータをデータ読出線／ＲＤｉに出力する。しかし、Ｒｅａｄ（読み出し）動作と異なり、外部からコマンドデータが入力されることなく、書き込みベリファイ動作（Ｖｅｒｉｆｙ１）に引き続き実行される。また、Ｒｅａｄ動作において選択ワード線Ｗｏｒｄには０Ｖの電圧が供給されたが、過書き込みベリファイ動作において、選択ワード線Ｗｏｒｄには非選択ワード線Ｗｏｒｄに供給される読み出し電圧Ｖｒｅａｄより高い読出し電圧（＞Ｖｒｅａｄ）が供給される。この読み出し電圧（＞Ｖｒｅａｄ）が供給されてもオフ状態である不揮発性メモリセルＭＣを過書き込みセルと判定するためである。

制御回路２０は、データ書き込みが正常に終了したと判定すると、コマンドレジスタ１８に過書き込みベリファイモードとするデータを設定し、このデータに基づいて各回路を制御する制御信号を出力する。初期状態においては、制御回路２０は、制御信号ＬＣＨ、ＣＯＰＹ、ＳＨＬＤ、ＰＢＳＬＴ、ＢＬＳＨＦを「Ｌ」レベルとし、制御信号ＰＬＯＡＤを「Ｈ」レベルとしている。
また、カラムデコーダ１５は、カラムアドレス信号ＤＩＯｐ及びＤＩＯｒを「Ｌ」レベルとしている。
不揮発性メモリセルＭＣからデータを読み出す際、制御回路２０は、制御信号ＳＨＬＤを「Ｈ」レベルとして、トランジスタ４２をオン状態とし、ビット線ＢＬの電位を一旦接地レベルに変化させる。

また、制御回路２０は、制御信号ＰＬＯＡＤを「Ｌ」レベルに、制御信号ＣＯＰＹを「Ｈ」レベルに変化させ、強制的に接続点Ｌ１に「Ｌ」レベルのデータを与え、不揮発性メモリセルＭＣからデータを読み出す前準備のリセット（ＲＥＳＥＴ）動作を行う。これにより、ラッチＬＴに接続点Ｌ０が「Ｈ」レベル、接続点Ｌ１に「Ｌ」レベルのデータが書き込まれ、リセット時のデータが記憶される。
そして、制御回路２０は、制御信号ＣＯＰＹを「Ｌ」レベルに変化させ、トランジスタ３２をオフ状態とし、図５に示すデータ設定（RESET STATE）としてリセット処理を終了する。

そして、制御回路２０は、制御信号ＢＬＳＨＦを「Ｈ」レベルに変化させる。
これにより、トランジスタ４１がオン状態となり、トランジスタ３１及び４１を介してビット線ＢＬが「Ｈ」レベルにプリチャージされる。

ロウデコーダ１４は、ブロックＢＬＣのうちの一つを選択し、選択ブロックＢＬＣにおける選択ワード線Ｗｏｒｄに読み出し電圧Ｖｒｅａｄより高い電圧（＞Ｖｒｅａｄ）を供給する。また、ロウデコーダ１４は、選択されたワード線ＷＬ以外の全ての非選択ワード線Ｗｏｒｄに、電圧生成回路１６が生成した読み出し電圧Ｖｒｅａｄを印加し、選択ワード線Ｗｏｒｄ以外の非選択ワード線Ｗｏｒｄがゲートに接続された不揮発性メモリセルＭＣすべてをオン状態とする。

この結果、選択ワード線Ｗｏｒｄに接続される不揮発性メモリセルＭＣに「０」データが書き込まれ、かつ、閾値電圧が読み出し電圧（＞Ｖｒｅａｄ）より高いとき、不揮発性メモリセルＭＣはオフ状態であり、ビット線ＢＬが「Ｈ」レベルのままであり、トランジスタ３３がオン状態を維持する。
一方、選択ワード線Ｗｏｒｄに接続される不揮発性メモリセルＭＣに「０」データが書き込まれていても、閾値電圧が読み出し電圧（＞Ｖｒｅａｄ）未満の状態にあるとき、或いは、選択ワード線Ｗｏｒｄに接続される不揮発性メモリセルＭＣに「１」データが書き込まれているとき（もともと消去状態にあるとき）、不揮発性メモリセルＭＣがオン状態となり、ビット線ＢＬが「Ｌ」レベルに変化し、トランジスタ３３がオフ状態となる。

制御回路２０は、制御信号ＬＣＨを「Ｈ」レベルに変化させ、トランジスタ３４をオン状態とする。
不揮発性メモリセルＭＣに「０」データが書き込まれ、かつ、閾値電圧が読み出し電圧（＞Ｖｒｅａｄ）より高いとき、接続点Ｌ０の電位は、トランジスタ３３及び３４を介する電流により、図９に示すように「Ｌ」レベルに変化する。また、接続点Ｌ１の電位は、「Ｈ」レベルとなる。
一方、不揮発性メモリセルＭＣが消去状態にあるか、「０」データが書き込まれていても閾値電圧が読み出し電圧（＞Ｖｒｅａｄ）未満の状態にあるとき、接地点に対して電流が流れず、図９に示すように接続点Ｌ０は「Ｈ」レベルのままである。同様に、接続点Ｌ１の電位も、「Ｌ」レベルのままである。

次に、制御回路２０は、データ読出線／ＲＤｉを「Ｈ」レベルにプリチャージする。
プリチャージが終了した後、カラムデコーダ１５は、入力されたアドレスに対応するページバッファＰＢを選択するため、カラムアドレス信号ＤＩＯｒを「Ｈ」レベルとする。
これにより、トランジスタ４３がオン状態となり、不揮発性メモリセルＭＣに「０」データが書き込まれ、かつ、閾値電圧が読み出し電圧（＞Ｖｒｅａｄ）より高いとき、接続点Ｌ０が「Ｌ」レベルであり、トランジスタ４４がオフ状態であるため、データ読出線／ＲＤｉは「Ｈ」レベルのままとなる。制御回路２０は、この「Ｈ」レベルのデータが入力される（図５に示すPass）。
一方、「０」データが書き込まれていても閾値電圧が読み出し電圧（＞Ｖｒｅａｄ）未満の状態にあるとき、接続点Ｌ０が「Ｈ」レベルであり、トランジスタ４４がオン状態であるため、データ読出線／ＲＤｉは「Ｌ」となる。制御回路２０は、この「Ｌ」レベルのデータが入力される（図５に示すFail）。
また、不揮発性メモリセルＭＣが消去状態にあるとき、接続点Ｌ０は同じく「Ｈ」レベルであり、トランジスタ４４がオン状態であるため、データ読出線／ＲＤｉは「Ｌ」レベルとなる。制御回路２０は、この「Ｌ」レベルのデータが入力される（図５に示すFail）。

このデータ読み出し動作は、カラムアドレスを順次変化させて行う。すなわち、カラムデコーダ１５は、カラムアドレスから生成したカラムアドレス信号ＤＩＯｒを順次切り替えて、複数のページバッファＰＢのいずれかを選択し、選択したページバッファＰＢにおけるラッチＬＴからのデータ読み出し動作を繰り返して行う。
そして、制御回路２０は、すべてのページバッファＰＢからデータ読出線／ＲＤｉに読み出される信号が「Ｌ」レベルである場合、選択ページ内に過書き込みセルが存在しないと判定し、過書き込みベリファイ動作を終了する。一方、データ読出線／ＲＤｉに読み出される信号が一つでも「Ｈ」レベルにある場合、過書き込みセルが存在するので、次に説明するキュア動作及びコピー動作を実行した後、書き込み動作、書き込みベリファイ動作、過書き込みベリファイ動作を実行する。

＜キュア動作＞
次に、キュア（Cure）動作について、引き続き図９に示すタイミングチャートを用いて説明する。キュア動作においては、上記過書き込みベリファイ（Verifay2）動作が終了したあと、ラッチＬＴに書き込まれたデータを用いて、不揮発性メモリセルＭＣにデータ書き込みを行う。
このキュア動作は、上述の書き込み動作と同様に、ページ単位で不揮発性メモリセルＭＣへデータを書き込むが、しかし、書き込み動作と異なり、外部からコマンドデータが入力されることなく、過書き込みセルがある場合に、過書き込みベリファイ動作（Ｖｅｒｉｆｙ２）に引き続き実行される。また、既に過書き込みベリファイ動作において、ラッチＬＴに書き込まれたデータを用いて書き込むため、ラッチＬＴのリセット動作は行われない。また、書き込み動作において選択ワード線Ｗｏｒｄにはプログラム電圧Ｖｐｇｍが供給されたが、キュア動作において、選択ワード線Ｗｏｒｄには０Ｖより低い書込み電圧Ｖｎｅｇ（＜０）が供給される。この書込み電圧Ｖｎｅｇを書き込みセルに供給し、過書き込みセルを弱く消去し、過書き込みセルの閾値電圧を低くするためである。

キュア動作において、制御回路２０が、過書き込みセルが存在すると判定したとき、コマンドレジスタ１８にキュア動作モードとするデータを設定し、このデータに基づいて各回路を制御する制御信号を出力する。初期状態においては、制御回路２０は、制御信号ＬＣＨ、ＣＯＰＹ、ＳＨＬＤ、ＰＢＳＬＴ、ＢＬＳＨＦを「Ｌ」レベルとし、制御信号ＰＬＯＡＤを「Ｈ」レベルとしている。

制御回路２０は、制御信号ＳＨＬＤを「Ｈ」レベルとして、トランジスタ４２をオン状態とし、ビット線ＢＬの電位を一旦接地レベルに変化させる。
そして、制御回路２０は、制御信号ＰＢＳＬＴ及びＢＬＳＨＦを「Ｈ」レベルとする。
これにより、トランジスタ４０及び４１がオン状態となり、過書き込み状態にある不揮発性メモリセルＭＣのＮＡＮＤセルストリングＮＡが接続されるビット線ＢＬは、「Ｈ」レベルとなる。一方、過書き込み状態にない不揮発性メモリセルＭＣ（「０」データが書き込まれ、かつ、閾値電圧が読み出し電圧（＞Ｖｒｅａｄ）未満の不揮発性メモリセルＭＣ、及び「１」データが書き込まれた消去状態の不揮発性メモリセルＭＣ）のＮＡＮＤセルストリングＮＡが接続されるビット線ＢＬは、０Ｖとなる。

ロウデコーダ１４は、ブロックＢＬＣのうちの一つを選択し、選択ブロックＢＬＣにおけるワード線全て（選択ワード線Ｗｏｒｄ及び非選択ワード線Ｗｏｒｄ）に読み出し電圧Ｖｒｅａｄを供給する。また、選択ゲート信号ＳＳＬの配線に書き込み動作と同じく低電圧ＶＬ、選択ゲート信号ＳＧＬの配線に０Ｖを供給する。
これにより、選択ワード線Ｗｏｒｄに接続されている過書き込み状態にある不揮発性メモリセルＭＣを含むＮＡＮＤセルストリングＮＡ内において、各メモリセルのチャネル、ソース及びドレインが「Ｈ」レベルのフローティング状態となる。一方、選択ワード線Ｗｏｒｄに接続されている過書き込み状態にない不揮発性メモリセルＭＣを含むＮＡＮＤセルストリングＮＡ内において、各メモリセルのチャネル、ソース及びドレインは０Ｖ印加される。

その後、ロウデコーダ１４は、非選択ワード線Ｗｏｒｄに書込み禁止電圧Ｖｐａｓｓを印加する。これにより、過書き込み状態にある不揮発性メモリセルＭＣを含むＮＡＮＤセルストリングＮＡ内において、ストリング内の選択メモリセルのチャネルを除く、チャネル、ソース及びドレインが、書込み禁止電圧Ｖｐａｓｓが印加された非選択ワード線Ｗｏｒｄとチャネルとのカップリングにより高電圧（Ｖｃｏｕｐｌｅ）に誘起される。一方、過書き込み状態にない不揮発性メモリセルＭＣを含むＮＡＮＤセルストリングＮＡ内において、ストリング内のストリング内の選択メモリセルのチャネルを除く、チャネル、ソース及びドレインは０Ｖに固定される。続いて、ロウデコーダ１４は、選択ワード線Ｗｏｒｄに書込み電圧Ｖｎｅｇ（＜０Ｖ）を印加する。

図１１は、この状態におけるＮＡＮＤセルストリング内のチャネルポテンシャル（Channel Potential）の様子を示した概略図であり、選択トランジスタを含むＮＡＮＤセルストリングＮＡをワード線方向に対して垂直に切り出した断面図、及び各チャネルにおけるチャネルポテンシャルを示している。
この図１１に示すように、過書き込みセルを含むＮＡＮＤセルストリングにおいて、選択メモリセルのチャネル直下のポテンシャルはＶｎｅｇ、他のメモリセルのチャネル、ソース、ドレインのポテンシャルはＶＣＯＵＰＬＥとなる（図中実線で示す）。
一方、過書き込みセルを含まないＮＡＮＤセルストリングにおいて、選択メモリセルのチャネル直下のポテンシャルはＶｎｅｇ、他のメモリセルのチャネル、ソース、ドレインのポテンシャルは０Ｖとなっている（図中破線で示す）。

過書き込み状態にある不揮発性メモリセルＭＣにおいては、制御ゲートとソース、ドレインとの間に印加される負電圧（Ｖｎｅｇ−ＶＣＯＵＰＬＥ）により、浮遊ゲートからソース及びドレインに対して、電子が放出され、閾値電圧の低下が生じる。過書き込み状態にない不揮発性メモリセルＭＣにおいては、制御ゲートとソース、ドレインとの間に印加される負電圧（Ｖｎｅｇ）により、浮遊ゲートからソース及びドレインに対しての電子の放出はなく、閾値電圧の低下は生じない。つまり、過書き込みセルは弱く消去されるが、同じページ内の過書き込みセル以外のセルは、消去が行われないため、消去ストレスが印加されることはない。

＜コピー動作＞
図１０は、上記キュア動作及びコピー（Copy）動作のタイミングチャートである。
キュア動作実行後、自動的にコピー動作に移行するが、これは、キュア動作においてメモリセルに、正しくデータが書き込まれたか否かを、書き込みベリファイ動作（Ｖｅｒｉｆｙ１）及び過書き込みベリファイ動作において判定するため、不揮発性メモリセルＭＣのデータをページバッファＰＢのラッチＬＴに再度書き込むためである。
このコピー動作は、上述の読み出し動作と同様に、ページ単位で不揮発性メモリセルＭＣからのデータをラッチに書き込むが、しかし、読み出し動作と異なり、外部からコマンドデータが入力されることなく、キュア動作に引き続き実行される。また、引き続き書き込みベリファイ動作（Verify１）へ移行するため、ラッチＬＴの初期リセット状態は、書き込み動作及び消去ベリファイ動作と同じく、接続点Ｌ０が「Ｌ」レベル、接続点Ｌ１が「Ｈ」レベルとなる。また、読み出し動作と同様、選択ワード線Ｗｏｒｄには０Ｖ、非選択ワード線Ｗｏｒｄには読み出し電圧Ｖｒｅａｄが供給される。

制御回路２０は、キュア動作終了後、コマンドレジスタ１８にコピー動作モードとするデータを設定し、このデータに基づいて各回路を制御する制御信号を出力する。初期状態においては、制御回路２０は、制御信号ＬＣＨ、ＣＯＰＹ、ＳＨＬＤ、ＰＢＳＬＴ、ＢＬＳＨＦを「Ｌ」レベルとし、制御信号ＰＬＯＡＤを「Ｈ」レベルとしている。
不揮発性メモリセルＭＣからデータを読み出す際、制御回路２０は、制御信号ＳＨＬＤを「Ｈ」レベルとして、トランジスタ４２をオン状態とし、ビット線ＢＬの電位を一旦接地レベルに変化させる。

また、制御回路２０は、制御信号ＰＬＯＡＤを「Ｌ」レベルに、制御信号ＬＣＨを「Ｈ」レベルに変化させ、強制的に接続点Ｌ０に「Ｌ」レベルのデータを与え、不揮発性メモリセルＭＣからデータを読み出す前準備のリセット（ＲＥＳＥＴ）動作を行う。これにより、ラッチＬＴに接続点Ｌ０が「Ｌ」レベル、接続点Ｌ１に「Ｈ」レベルのデータが書き込まれ、リセット時のデータが記憶される。
そして、制御回路２０は、制御信号ＬＣＨを「Ｌ」レベルに変化させ、トランジスタ３４をオフ状態とし、リセット処理を終了する。

続いて、制御回路２０は、制御信号ＢＬＳＨＦを「Ｈ」レベルに変化させる。
これにより、トランジスタ４１がオン状態となり、トランジスタ３１及び４１を介してビット線ＢＬが「Ｈ」レベルにプリチャージされる。

ロウデコーダ１４は、ブロックＢＬＣのうちの一つを選択し、選択ブロックＢＬＣにおける選択ワード線Ｗｏｒｄを０Ｖとする。また、ロウデコーダ１４は、選択されたワード線ＷＬ以外の全ての非選択ワード線Ｗｏｒｄに、電圧生成回路１６が生成した読み出し電圧Ｖｒｅａｄを印加し、選択ワード線Ｗｏｒｄ以外の非選択ワード線Ｗｏｒｄがゲートに接続された不揮発性メモリセルＭＣすべてをオン状態とする。
この結果、選択ワード線Ｗｏｒｄに接続される不揮発性メモリセルＭＣに「０」データが書き込まれているとき（消去状態にないとき）、不揮発性メモリセルＭＣはオフ状態であり、ビット線ＢＬが「Ｈ」レベルのままであり、トランジスタ３３がオン状態にある。
一方、不揮発性メモリセルＭＣに「１」データが書き込まれているとき（消去状態にあるとき）、不揮発性メモリセルＭＣがオン状態となり、ビット線ＢＬが「Ｌ」レベルに変化し、トランジスタ３３がオフ状態となる。

制御回路２０は、制御信号ＣＯＰＹを「Ｈ」レベルに変化させ、トランジスタ３２をオン状態とする。
不揮発性メモリセルＭＣに「０」データが書き込まれているとき、接続点Ｌ１の電位は、トランジスタ３３及び３２を介する電流により、図１０に示すように「Ｌ」レベルに変化する。また、接続点Ｌ０の電位は、「Ｈ」レベルとなる。
一方、不揮発性メモリセルＭＣに「１」データが書き込まれているとき（消去状態にあるとき）、接地点に対して電流が流れず、図１０に示すように接続点Ｌ０は「Ｌ」レベルのままである。同様に、接続点Ｌ１の電位も、「Ｈ」レベルのままである。

このようにして、不揮発性メモリセルＭＣに「０」データが書き込まれている場合、接続点Ｌ０が「Ｈ」レベル、接続点Ｌ１が「Ｌ」レベルとなり、ラッチＬＴのデータは、書き込み動作においてデータ「０」を書き込む前の状態となる。一方、不揮発性メモリセルＭＣに「１」のデータが書き込まれている場合、接続点Ｌ０が「Ｌ」レベル、接続点Ｌ１が「Ｈ」レベルとなり、ラッチＬＴのデータは、書き込み動作においてデータ「１」を書き込む前のリセット状態（書込み禁止のＩＮＨＩＢＩＴ状態）となる。

次に、図１２は、本実施形態における不揮発性半導体記憶装置におけるデータ書き込み処理の動作例を示すフローチャートである。以下、図５及び図１２を用いて、本実施形態におけるデータ書き込み処理の動作説明を行う。外部からデータ書き込み処理を行うことを指示するコマンドデータがコマンドレジスタ１８に書き込まれ、制御回路２０がこのコマンドにより、データ書き込み処理を実行する。

ステップＳＴ１：書込み（Program）動作
制御回路２０は、ページバッファＰＢのリセット処理を行い、ラッチＬＴの接続点Ｌ０を「Ｌ」レベル、接続点Ｌ１を「Ｈ」レベルとする。
カラムデコーダ１５は、制御回路２０からの制御信号により、カラムアドレス信号ＤＩＯｐを出力し、データ書込線／ＤＩとページバッファＰＢとの接続を行う。
入出力回路１７は、制御回路２０からの制御信号により、外部からの書込みデータが「０」データのときデータ書込線／ＤＩを「Ｈ」レベルに維持し、「１」データのときデータ書込線／ＤＩを「Ｌ」レベルにする。これにより、ラッチＬＴは、書き込みデータがセットされる。書込みデータが「０」データのとき、接続点Ｌ０は「Ｈ」、接続点Ｌ１は「Ｌ」レベルと、リセット状態と逆の論理にセットされる。また、書込みデータが「１」データのとき、接続点Ｌ０は「Ｌ」、接続点Ｌ１は「Ｈ」レベルと、リセット状態と同じ論理に維持される（書込み禁止のＩＮＨＩＢＩＴ状態）。

制御回路２０は、制御信号ＰＢＳＬＴ及びＢＬＳＨＦを「Ｈ」レベルに変化させ、ラッチＬＴに書き込まれたデータに基づいて、「０」データのときビット線ＢＬを「Ｌ」レベルに、「１」データのときビット線ＢＬを「Ｈ」レベルにプリチャージする。
ロウデコーダ１４は、制御回路２０からの制御信号により、選択ゲート信号ＳＳＬに低電圧ＶＬ（電源電圧ＶＣＣかそれよりも低い電圧）、選択ゲート信号ＳＧＬに０Ｖを供給し、選択トランジスタＳＧ１をオン状態、選択トランジスタＳＧ２をオフ状態とする。これにより、ＮＡＮＤセルストリングＮＡ各々のチャネルは、データ「０」のとき０Ｖが印加され、データ「１」のとき「Ｈ」レベルが印加されフローティング状態となる。
続いて、ロウデコーダ１４は、選択ワード線Ｗｏｒｄにプログラム電圧Ｖｐｇｍ、非選択ワード線Ｗｏｒｄに書込み禁止電圧Ｖｐａｓｓを供給する。これにより、選択ワード線Ｗｏｒｄに接続された不揮発性メモリセルＭＣのうち、データ「０」を書き込むべき不揮発性メモリセルＭＣは、チャネルから電子が注入され、「０」データが書き込まれる。また、データ「１」を書き込むべき不揮発性メモリセルＭＣ（消去状態のメモリセル）は、チャネルから電子が注入されず、「１」データを保持する。

ステップＳＴ２：書込みベリファイ（Verify1）動作
書込みベリファイ動作においては、不揮発性メモリセルＭＣにデータが正しく書き込まれたか否かが判定される。
制御回路２０は、制御信号ＳＨＬＤを「Ｈ」レベルとし、いったんビット線ＢＬを「Ｌ」レベルにした後、制御信号ＰＬＯＡＤを「Ｌ」レベル、制御信号ＢＬＳＨＦを「Ｈ」レベルとし、ビット線ＢＬを「Ｈ」レベルにプリチャージする。
ロウデコーダ１４は、制御回路２０からの制御信号により、選択ゲート信号ＳＳＬ及び選択ゲート信号ＳＧＬに書込み禁止電圧Ｖｐａｓｓを供給し、選択トランジスタＳＧ１及び選択トランジスタＳＧ２をオン状態とする。また、ロウデコーダ１４は、選択ワード線Ｗｏｒｄに０Ｖ、非選択ワード線Ｗｏｒｄに読み出し電圧Ｖｒｅａｄを供給する。これにより、選択ワード線Ｗｏｒｄに接続された不揮発性メモリセルＭＣにデータ「０」が書き込まれていない場合（データ「０」を書き込むべきセルであるが閾値電圧上昇が低く、データ「０」が書き込まれていない場合か、或いは、もともとデータ「１」を記憶する消去状態の場合）、当該メモリセルを含むＮＡＮＤセルストリングＮＡは、接地への電流パスを形成し、ビット線ＢＬを「Ｌ」レベルとする。一方、選択ワード線Ｗｏｒｄに接続された不揮発性メモリセルＭＣにデータ「０」が書き込まれている場合（データ「０」を書き込むべきセルであり、閾値電圧が正の値に上昇した場合）、当該メモリセルを含むＮＡＮＤセルストリングＮＡは、接地への電流パスを形成しないので、ビット線ＢＬは「Ｈ」レベルのままとなる。

制御回路２０は、制御信号ＬＣＨを「Ｈ」レベルとする。これにより、不揮発性メモリセルＭＣにデータ「０」が書き込まれている場合、ラッチＬＴの接続点Ｌ０及び接続点Ｌ１は、リセット状態と同じく、それぞれ「Ｌ」レベル、「Ｈ」レベルとなる。また、不揮発性メモリセルＭＣにデータ「１」が書き込まれている場合（データ「０」を書き込むべきセルでない場合）、ラッチＬＴの接続点Ｌ０及び接続点Ｌ１は、リセット状態と同じ状態（それぞれ「Ｌ」レベル、「Ｈ」レベル）を維持する。一方、データ「０」を書きこむべき不揮発性メモリセルＭＣのうち、データ「０」が書き込まれなかった場合、ラッチＬＴの接続点Ｌ０及び接続点Ｌ１は、リセット状態の論理に変化することなく、メモリセルへのデータ書込み動作の初期データ設定状態（それぞれ「Ｈ」レベル、「Ｌ」レベル）を維持する。
カラムデコーダ１５は、制御回路２０からの制御信号により、カラムアドレス信号ＤＩＯｒを出力し、データ読出線／ＲＤｉとページバッファＰＢとの接続を行う。

これにより、制御回路２０は、データ読出線／ＲＤｉを介して、メモリセルへのデータ書込みに失敗したページバッファＰＢから「Ｌ」レベルの信号が入力され、書込みに成功したページバッファＰＢから「Ｈ」レベルの信号が入力される。
制御回路２０は、全てのページバッファＰＢから「Ｈ」レベルの信号が入力されると、データ書き込みに成功したと判定し、コマンドレジスタ１８に過書込みベリファイ動作への移行を示すデータをセットし、過書込みベリファイ動作（ステップＳＴ３）へ進む（ステップＳＴ２−Ｐａｓｓ）。
一方、複数のページバッファＰＢから、一つでも「Ｌ」レベルの信号が入力されると、データ書込みに失敗したと判定し、書込み動作（ステップＳＴ１）へ戻る。ページバッファＰＢは、ラッチＬＴに既に書き込まれているデータで再書込み動作を実行する（ステップＳＴ２−Ｆａｉｌ）。

ステップＳＴ３：過書込みベリファイ（Verify2）動作
過書込みベリファイ動作においては、不揮発性メモリセルＭＣが過書込みされているか否かが判定される。
制御回路２０は、制御信号ＳＨＬＤを「Ｈ」レベルとし、いったんビット線ＢＬを「Ｌ」レベルにした後、制御信号ＰＬＯＡＤを「Ｌ」レベル、制御信号ＣＯＰＹを「Ｈ」レベルとする。これにより、ラッチＬＴには、読出し動作と同じく、接続点Ｌ０は「Ｈ」、接続点Ｌ１は「Ｌ」レベルと、データがセットされる。
続いて、制御回路２０は、制御信号ＢＬＳＨＦを「Ｈ」レベルとし、ビット線ＢＬを「Ｈ」レベルにプリチャージする。

ロウデコーダ１４は、制御回路２０からの制御信号により、選択ゲート信号ＳＳＬ及び選択ゲート信号ＳＧＬに書込み禁止電圧Ｖｐａｓｓを供給し、選択トランジスタＳＧ１及び選択トランジスタＳＧ２をオン状態とする。また、ロウデコーダ１４は、選択ワード線Ｗｏｒｄに読み出し電圧Ｖｒｅａｄより高い電圧（＞Ｖｒｅａｄ）を、非選択ワード線Ｗｏｒｄに読み出し電圧Ｖｒｅａｄを供給する。これにより、選択ワード線Ｗｏｒｄに接続された不揮発性メモリセルＭＣが過書込みされていない場合（書き込み動作においてデータ「０」が書き込まれ、過書込みされていない場合か、或いは、もともとデータ「１」を記憶する消去状態の場合）、当該メモリセルを含むＮＡＮＤセルストリングＮＡは、接地への電流パスを形成し、ビット線ＢＬを「Ｌ」レベルとする。一方、選択ワード線Ｗｏｒｄに接続された不揮発性メモリセルＭＣが過書込みされている場合（データ「０」を書きこんだが、閾値電圧が読み出し電圧（＞Ｖｒｅａｄ）よりも上昇した場合）、当該メモリセルを含むＮＡＮＤセルストリングＮＡは、接地への電流パスを形成しないので、ビット線ＢＬは「Ｈ」レベルのままとなる。

制御回路２０は、制御信号ＬＣＨを「Ｈ」レベルとする。これにより、不揮発性メモリセルＭＣにデータ「０」が書き込まれ、過書込みされていない場合、ラッチＬＴの接続点Ｌ０及び接続点Ｌ１は、リセット状態と同じ状態（それぞれ「Ｈ」レベル、「Ｌ」レベル）を維持する。また、不揮発性メモリセルＭＣにデータ「１」が書き込まれている場（データ「１」を記憶する消去状態の場合）、リセット状態と同じ状態（それぞれ「Ｈ」レベル、「Ｌ」レベル）を維持する。一方、データ「０」を書き込んだ不揮発性メモリセルＭＣのうち、過書込みされた場合、ラッチＬＴの接続点Ｌ０及び接続点Ｌ１は、リセット状態の論理から変化し、それぞれ「Ｌ」レベル、「Ｈ」レベルと変化する。
カラムデコーダ１５は、制御回路２０からの制御信号により、カラムアドレス信号ＤＩＯｒを出力し、データ読出線／ＲＤｉとページバッファＰＢとの接続を行う。

これにより、制御回路２０は、データ読出線／ＲＤｉを介して、過書込みされていないメモリセルからのデータが読み出されたページバッファＰＢから「Ｌ」レベルの信号が入力され、過書込みされたメモリセルからのデータが読み出されたページバッファＰＢから「Ｈ」レベルの信号が入力される。
制御回路２０は、全てのページバッファＰＢから「Ｌ」レベルの信号が入力されると、過書込みセルが存在しないと判定し、データ書込み処理を終了する（ステップＳＴ３−Ｆａｉｌ）。
一方、複数のページバッファＰＢから、一つでも「Ｈ」レベルの信号が入力されると、過書込みセルがページ上に少なくとも一つは存在すると判定し、コマンドレジスタ１８にキュア動作への移行を示すデータをセットし、キュア動作（ステップＳＴ４）へ進む（ステップＳＴ３−Ｐａｓｓ）。

ステップＳＴ４：キュア（Cure）動作
キュア動作においては、過書込みベリファイ動作においてラッチＬＴに書き込まれたデータを用いて、過書込みされた不揮発性メモリセルＭＣの弱い消去（データ「０」のまま、閾値電圧が低下する）が実行される。
制御回路２０は、制御信号ＳＨＬＤを「Ｈ」レベルとし、いったんビット線ＢＬを「Ｌ」レベルにした後、制御信号ＰＢＳＬＴ及び制御信号ＢＬＳＨＦを「Ｈ」レベルとする。
これにより、過書込みセルを含むＮＡＮＤセルストリングＮＡに接続されるビット線ＢＬは「Ｈ」レベル、過書込みセルを含まないＮＡＮＤセルストリングＮＡに接続されるビット線ＢＬは「Ｌ」レベルとなる。

ロウデコーダ１４は、制御回路２０からの制御信号により、選択ゲート信号ＳＳＬに低電圧ＶＬ（電源電圧ＶＣＣかそれよりも低い電圧）、選択ゲート信号ＳＧＬに０Ｖを供給し、選択トランジスタＳＧ１をオン状態、選択トランジスタＳＧ２をオフ状態とする。これにより、ＮＡＮＤセルストリングＮＡのうち、過書込みセルが含まれるＮＡＮＤセルストリングＮＡのチャネルは、「Ｈ」レベルが印加されフローティング状態となる。一方、ＮＡＮＤセルストリングＮＡのうち、過書込みセルが含まれるＮＡＮＤセルストリングＮＡのチャネルは、０Ｖが印加される。
続いて、ロウデコーダ１４は、非選択ワード線Ｗｏｒｄに書込み禁止電圧Ｖｐａｓｓを供給する。これにより、過書込みセルが含まれるＮＡＮＤセルストリングＮＡのチャネルは、書込み禁止電圧Ｖｐａｓｓとのカップリングにより高電圧Ｖｃｏｕｐｌｅまで誘起される。一方、過書込みセルが含まれないＮＡＮＤセルストリングＮＡのチャネルは、０Ｖを維持する。

続いて、ロウデコーダ１４は、選択ワード線Ｗｏｒｄに書込み電圧Ｖｎｅｇ（＜０Ｖ）を供給する。これにより、過書込みセルにおいて、制御ゲートとソース及びドレインの間に高電界が加わり、浮遊ゲートから電子がチャネルへと放出され（弱く消去され）、閾値電圧が低下する。一方、過書込みされていないメモリセルにおいて、制御ゲートとソース及びドレインの間に高電界が加わらないので、浮遊ゲートからの電子放出はなく、つまり消去されず、閾値電圧の変化はない。
このように、キュア動作においては、過書込みセルと同一ページ上にある他の過書込みされていない不揮発性メモリセルＭＣは消去ストレスが加えられることなく、過書込みセルのみが消去ストレスを加えられて、その閾値電圧が低下する。
続いて、制御回路２０は、コマンドレジスタ１８にコピー動作への移行を示すデータをセットし、コピー動作（ステップＳＴ５）へ進む。

ステップＳＴ５：コピー（Copy）動作
コピー動作において、ページバッファＰＢは、キュア動作後の不揮発性メモリセルのデータをラッチにコピーする。
制御回路２０は、制御信号ＳＨＬＤを「Ｈ」レベルとし、いったんビット線ＢＬを「Ｌ」レベルにした後、制御信号ＰＬＯＡＤを「Ｌ」レベル、制御信号ＬＣＨを「Ｈ」レベルとする。これにより、ラッチＬＴには、消去ベリファイ動作と同じく、接続点Ｌ０は「Ｌ」、接続点Ｌ１は「Ｈ」レベルと、データがセットされる。
続いて、制御回路２０は、制御信号ＢＬＳＨＦを「Ｈ」レベルとし、ビット線ＢＬを「Ｈ」レベルにプリチャージする。

ロウデコーダ１４は、制御回路２０からの制御信号により、選択ゲート信号ＳＳＬ及び選択ゲート信号ＳＧＬに書込み禁止電圧Ｖｐａｓｓを供給し、選択トランジスタＳＧ１及び選択トランジスタＳＧ２をオン状態とする。また、ロウデコーダ１４は、選択ワード線Ｗｏｒｄに０Ｖ、非選択ワード線Ｗｏｒｄに読み出し電圧Ｖｒｅａｄを供給する。これにより、選択ワード線Ｗｏｒｄに接続された不揮発性メモリセルＭＣにデータ「１」が書き込まれている場合（もともと消去状態にある場合）、当該メモリセルを含むＮＡＮＤセルストリングＮＡは、接地への電流パスを形成し、ビット線ＢＬを「Ｌ」レベルとする。一方、選択ワード線Ｗｏｒｄに接続された不揮発性メモリセルＭＣにデータ「０」が書き込まれている場合（書き込み動作において過書き込みされたが、キュア動作において弱い消去がされた場合か、或いは、もともと書き込み動作において過書き込みされることなくデータ「０」を記憶する場合）、当該メモリセルを含むＮＡＮＤセルストリングＮＡは、接地への電流パスを形成しないので、ビット線ＢＬは「Ｈ」レベルのままとなる。

制御回路２０は、制御信号ＣＯＰＹを「Ｈ」レベルとする。これにより、不揮発性メモリセルＭＣにデータ「０」が書き込まれている場合、ラッチＬＴの接続点Ｌ０及び接続点Ｌ１は、リセット状態と反対の論理（それぞれ「Ｈ」レベル、「Ｌ」レベル）へと変化する。また、不揮発性メモリセルＭＣにデータ「１」が書き込まれている場合（データ「０」を書き込むべきセルでない場合）、ラッチＬＴの接続点Ｌ０及び接続点Ｌ１は、リセット状態と同じ状態（それぞれ「Ｌ」レベル、「Ｈ」レベル）を維持する。
このように、コピー動作の実行により、ラッチＬＴの論理状態は、書き込み動作においてページバッファＰＢが、外部からのデータをメモリセルへ書き込む前の状態へとセットされる。
この後、制御回路２０は、コマンドレジスタ１８に書き込みベリファイモードとするデータを設定し、上述した書込みベリファイ動作（ステップＳＴ１）を実行する。

上述したように、本実施形態の不揮発性半導体記憶装置は、データ書込み処理において、過書き込みメモリセルが存在しても、過書込みベリファイ（Ｖｅｒｉｆｙ２）で過書込みセルを検出し、続くキュア動作において、過書き込みベリファイによりページバッファＰＢのラッチＬＴに書き込まれたデータに基づいて、過書き込みメモリセルをビット単位で消去する。このため、同一ページ内の過書き込みされていないメモリセルに高電界ストレスが加わらないようにすることができ、信頼性の向上した不揮発性半導体記憶装置を提供することができる。

以上、この発明の実施形態を、図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。

１１…メモリセルアレイ、１３…ページバッファ群、１４…ロウデコーダ、１４ｓ…スイッチ、１５…カラムデコーダ、１６…電圧生成回路、１７…入出力回路、１８…コマンドレジスタ、１９…アドレスレジスタ、２０…制御回路、２１…転送トランジスタ群、２１ａ，３１，３２，３３，３４，３７，３８，４０，４１，４２，４３，４４，ＭＴＳ，ＭＴＧ，ＭＴ０，ＭＴＮ…トランジスタ、ＢＬ，ＢＬ０，ＢＬ１…ビット線、ＢＬＣ…ブロック、ＣＳＬ…共通ソース線、／ＤＩ…データ書込線、／ＲＤｉ…データ読出線、ＩＶ１，ＩＶ２，ＩＶ３…インバータ、ＬＴ…ラッチ、ＭＣ，ＭＣ０，ＭＣ４…不揮発性メモリセル、Ｌ０，Ｌ１，ＳＯ…接続点、ＮＡ…ＮＡＮＤセルストリング、ＰＢ…ページバッファ、ＳＧ１，ＳＧ２…選択トランジスタ、ＷＬ，ＷＬ０，ＷＬ４，Ｗｏｒｄ…ワード線、ＳＳＬ，ＳＧＬ…選択ゲート信号、ＧＳＳＬ，ＧＳＧＬ…内部選択ゲート信号、ＧＷＬ，ＧＷＬ０…内部ワード信号、ＢＬＫＳＥＬ…ブロック選択信号、Ｖｐｇｍ…プログラム電圧、Ｖｐａｓｓ…書込み禁止電圧、Ｖｒｅａｄ…読み出し電圧、Ｖｎｅｇ…書込み電圧、Ｖｃｏｕｐｌｅ…高電圧、ＶＬ…低電圧、ＶＣＣ…電源電圧、ＰＬＯＡＤ，ＢＬＳＨＦ，ＳＨＬＤ，ＰＢＳＬＴ，ＬＣＨ，ＣＯＰＹ…制御信号、ＤＩＯｐ，ＤＩＯｒ…カラムアドレス信号

Claims (4)

1. 複数のビット線と複数のワード線との各々が交差し、交差した部分に不揮発性のメモリセルが配置されたメモリセルアレイと、
   前記ビット線毎に設けられ、前記ワード線により選択された当該メモリセルに書き込むデータまたは前記メモリセルから読み出したデータを記憶するラッチを含むページバッファと、
   過書き込み状態のメモリセルがあるか否かを判定する過書き込みベリファイ動作において、前記ページバッファの前記ラッチに書き込まれたデータを、複数の前記ページバッファ各々について判定し、過書き込みメモリセルが検出された場合、前記ラッチに書き込まれたデータに基づいて、前記過書き込みメモリセルの閾値電圧を低下させる制御を行う制御回路と、
   を有することを特徴とする不揮発性半導体記憶装置。
2. 前記ページバッファの前記ラッチは、過書き込みベリファイ動作において、過書き込みセルの検出成功を示すパスデータ、及び前記パスデータとは相補的なフェイルデータをラッチする回路であって、
   前記制御回路は、
   前記過書き込みベリファイ動作において、前記ビット線毎に設けられた前記ページバッファの前記ラッチの少なくとも一つの前記ラッチに前記パスデータが書き込まれたとき、
   当該パスデータが書き込まれた前記ラッチに接続されるビット線に第１の電圧を供給し、
   前記フェイルデータが書き込まれた前記ラッチに接続されるビット線に前記第１の電圧より低い第２の電圧を供給し、
   過書き込みセルに接続されるワード線に前記第２の電圧より低い第３の電圧を供給して、前記過書き込みセルの閾値電圧を、前記書き込みベリファイ動作において前記フェイルデータと判定される電圧まで低下させるキュア動作を実行し、
   前記過書き込みベリファイ動作において、前記ビット線毎に設けられた前記ページバッファの前記ラッチの全ての前記ラッチに前記フェイルデータが書き込まれたとき、
   メモリセルにデータを書き込むデータ書き込み処理を終了することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記制御回路は、前記キュア動作実行後、前記過書き込みセルに接続されるワード線に、メモリセルに書き込むべきデータが書き込まれたか否かを判定する書き込みベリファイ動作と同じ電圧を供給し、前記ページバッファの前記ラッチにメモリセルからのデータを書きこむコピー動作を実行し、
   前記ラッチに書き込まれたデータに基づいて前記書き込みベリファイ動作を実行することを特徴とする請求項２に記載の不揮発性半導体記憶装置。
4. 前記制御回路は、前記書き込みベリファイ動作を実行後、
   メモリセルに書き込むべきデータが書き込まれたと判定した場合、前記過書き込みベリファイ動作を実行し、
   メモリセルに書き込むべきデータが書き込まれていないと判定した場合、前記ページバッファの前記ラッチに書き込まれたデータに基づいてメモリセルへのデータ書き込み動作を実行することを特徴とする請求項３に記載の不揮発性半導体記憶装置。

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