JP2012133854A

JP2012133854A - 半導体記憶装置

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Publication number: JP2012133854A
Application number: JP2010286761A
Authority: JP
Inventors: Rieko Tanaka; 里英子田中
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2010-12-22
Filing date: 2010-12-22
Publication date: 2012-07-12
Also published as: US20120163095A1

Abstract

【課題】
実施形態は、カラムリダンダンシー回路の面積を増大せずに、信頼性の向上可能な半導体記憶装置を提供する。
【解決手段】
本実施形態の半導体記憶装置によれば、メモリセルに接続されたビット線と、複数の前記ビット線に接続されたセンスアンプと、前記ビット線の不良情報を保持する識別部と、データを書き込む際に、選択された第１ビット線に隣接する第２ビット線が前記ビット線の不良情報に基づいて不良と判断された場合に、前記第２ビット線の電位をプログラム時とベリファイ時に同電位とするよう制御する制御部とを備えることを特徴する。
【選択図】図１

Description

本発明の実施形態は、センスアンプを有する半導体記憶装置に関する。

半導体記憶装置の例として、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリの書き込み方法は、選択されたワード線に初期プログラム電圧（初期Ｖｐｇｍ）を印加したのちに、初期プログラム電圧をステップアップ電圧（ΔＶｐｇｍ）ずつ高くしてプログラム電圧を印加する方法（ステップアップ方法）である。

この書き込み方法によって、メモリセルは、閾値電圧が高い状態を書き込み状態（“０”データ）として保持する。また、閾値電圧が低い状態を消去状態（“１”データ）として保持する。

特開２００８−１６５８７６号公報

実施形態は、カラムリダンダンシー回路の面積を増大せずに、信頼性の向上可能な半導体記憶装置を提供する。

本実施形態の半導体記憶装置によれば、メモリセルに接続されたビット線と、複数の前記ビット線に接続されたセンスアンプと、前記ビット線の不良情報を保持する識別部と、データを書き込む際に、選択された第１ビット線に隣接する第２ビット線が前記ビット線の不良情報に基づいて不良と判断された場合に、前記第２ビット線の電位をプログラム時とベリファイ時に同電位とするよう制御する制御部とを備えることを特徴する。

第１実施形態の半導体記憶装置の一例であるＮＡＮＤ型フラッシュメモリの全体構成を示すブロック図。第１実施形態の選択回路の構成を示す回路図。第１実施形態のスイッチ回路の構成を示す回路図。第１実施形態の半導体装置の書き込み動作を示すタイミングチャート図。比較例の半導体記憶装置の書き込み動作のタイミングチャート図。変形例２のスイッチ回路の構成を示す回路図。変形例３のスイッチ回路の構成を示す回路図。

以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通
する部分には共通する参照符号を付す。また、図面の寸法比率は、図示の比率に限定されるものではない。

（第１の実施形態）
本実施形態に係る半導体記憶装置は、選択されたビット線に隣接するビット線が不良（例えば、高抵抗）であるとき、データを書き込む際のプログラム及びベリファイ時に、隣接するビット線の電位を変化させないことで、選択されたビット線に接続されたメモリセルのベリファイ時に、誤読み出しを防止できる。

［半導体記憶装置の構成］
本実施形態に係る半導体記憶装置について、図１に示す一例のＮＡＮＤ型フラッシュメモリを用いて説明する。図１に示すように、ＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１、ロウデコーダ２、ドライバ回路３、電圧発生回路４、データ入出力回路５、制御部６、ソース線ＳＬドライバ７、センスアンプ８、及び選択回路９を備える。

＜メモリセルアレイ＞
メモリセルアレイ１は、複数の不揮発性のメモリセルＭＴを含んだブロックＢＬＫ０乃至ＢＬＫｓを備える（ｓは自然数）。ブロックＢＬＫ０乃至ＢＬＫｓの各々は、複数のＮＡＮＤストリング１１を備える。このＮＡＮＤストリング１１は、複数の不揮発性のメモリセルＭＴと、選択トランジスタＳＴ１、ＳＴ２を含む。図１に示すように、６４個のメモリセルＭＴは、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置される。直列接続されたメモリセルＭＴの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。またメモリセルＭＴは、隣接するもの同士でソース、ドレインを共有している。

なお、直列接続されるメモリセルＭＴの個数は６４個に限られず、１２８個や２５６個、５１２個等であってもよく、その数は限定されるものではない。

メモリセルＭＴは、２値以上のデータを保持可能とする。このメモリセルＭＴの構造は、ｐ型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート（導電層）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだＦＧ型の構造である。なお、メモリセルＭＴの構造は、ＦＧ型に限定されることなく、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成された絶縁膜（電荷蓄積層より誘電率の高い絶縁膜）と、この絶縁膜上に形成された制御ゲートとを有するＭＯＮＯＳ構造であってもよい。

メモリセルＭＴの制御ゲートはワード線ＷＬに電気的に接続され、ドレインはビット線ＢＬに電気的に接続され、ソースはソース線に電気的に接続されている。

同一行にあるメモリセルＭＴの制御ゲートはワード線ＷＬ０〜ＷＬ６３のいずれかに共通接続され、同一行にあるメモリセルＭＴの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。

また、メモリセルアレイ１において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬｎに共通接続される。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。

また、同一のワード線ＷＬに接続された複数のメモリセルＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルＭＴはブロックＢＬＫ単位で一括してデータが消去される。

＜ロウデコーダ＞
ロウデコーダ２は、ブロックデコーダ２０、及び転送トランジスタ（ＮチャネルＭＯＳトランジスタ）２１乃至２３を備える。ブロックデコーダ２０は、データの書き込み動作時、読み出し動作時、及び消去時において、制御部６から与えられたブロックアドレスをデコードし、その結果に基づいてブロックＢＬＫを選択する。ブロックデコーダ２０からブロック選択信号が転送トランジスタ２１乃至２３に転送される。これにより、転送トランジスタ２１乃至２３はオン状態となる。これにより、ブロックデコーダ２０から与えられる選択信号に基づいて、ロウデコーダ２はセレクトゲート線ＳＧＤ１、ＳＧＳ１、及びワード線ＷＬ０〜ＷＬ６３に対し、ドライバ回路３から与えられた電圧をそれぞれ転送する。

＜ドライバ回路＞
ドライバ回路３は、セレクトゲート線ＳＧＤ１、ＳＧＳ１毎に設けられたセレクトゲー
ト線ドライバ３１、３２、及びワード線ＷＬ毎に設けられたワード線ドライバ３３を備え
る。本実施形態では、ワード線ドライバ３３、セレクトゲート線ドライバ３１、及び３２は、ブロックＢＬＫ０乃至ブロックＢＬＫｓに設けられる。

セレクトゲート線ドライバ３１は、データの書き込み時、読み出し時、消去時、更にはデータのベリファイ時に、セレクトゲート線ＳＧＤ１を介して、例えば信号ｓｇｄを選択トランジスタＳＴ１のゲートに転送する。

また、セレクトゲート線ドライバ３１と同様にセレクトゲート線ドライバ３２は、選択
ブロックＢＬＫに対応するセレクトゲート線ＳＧＳ１を介し、データの書き込み時、読み
出し時、データのベリファイ時にセレクトゲート線ＳＧＳ１を介してそれぞれ必要とする
電圧を選択トランジスタＳＴ２のゲートに転送する。この時、セレクトゲート線ドライバ
３２は選択トランジスタＳＴ２のゲートに信号ｓｇｓを転送する。

＜電圧発生回路＞
電圧発生回路４は、外部から与えられる電圧を昇圧または降圧することにより、データのプログラム、読み出し、及び消去に必要な電圧を発生する。そして発生した電圧を、ドライバ回路３に供給する。

＜データ入出力回路＞
データ入出力回路５は、図示せぬＩ／Ｏ端子を介してホスト（host）から供給されたアドレス及びコマンドを制御部６に出力する。また、データ入出力回路５は、書き込みデータを、データ線Ｄｌｉｎｅを介してセンスアンプ８に出力する。

また、データをホストに出力する際は、制御部６の制御に基づき、センスアンプ８が増幅したデータを出力し、データ入出力回路５は、データ線Ｄｌｉｎｅを介してデータを受け取った後、Ｉ／Ｏ端子を介してホストへ出力する。

＜制御部＞
制御部６は、ＮＡＮＤ型フラッシュメモリ全体の動作を制御する。すなわち、データ入出力回路５を介して、図示せぬホストから与えられた上記アドレス、及びコマンドに基づいて、データの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。制御部６はアドレス、及び動作シーケンスに基づき、ブロック選択信号／カラム選択信号を生成する。

制御部６は、前述したブロック選択信号をロウデコーダ２に出力する。また、制御部６はカラム選択信号をセンスアンプ１１に出力する。カラム選択信号とは、センスアンプ１１のカラム方向を選択する信号である。

また、制御部６には、図示せぬメモリコントローラから供給された制御信号が与えられ
る。制御部６は供給された制御信号により、図示せぬＩ／Ｏ端子を介してホスト（host）
からデータ入出力回路５に供給された信号がアドレスであるのか、データであるのかを
区別する。

＜ソース線ＳＬドライバ＞
ソース線ＳＬドライバ７は、制御部６により入力される内部制御信号で動作する。例えば、消去の際に、ソース線ＳＬドライバ７は制御部６により制御されて、ソース線ＳＬ側からビット線ＢＬへと電圧ＶＤＤが転送される。

＜センスアンプ＞
センスアンプ８は、読み出し動作の際には、メモリセルアレイ１から読み出されたデータをセンス・増幅して一時的に保持し、データ線Ｄｌｉｎｅを介してデータ入出力回路５に転送する。また、書き込み動作の際には、ビット線ＢＬを介して、センスアンプ８は、データ入出力回路５から転送されたデータをメモリセルアレイ１に転送する。

＜選択回路＞
選択回路９は、選択された偶数番目のビット線ＢＬ（ＢＬ０，ＢＬ２，…）又は奇数番目のビット線ＢＬ（ＢＬ１，ＢＬ３，…）をセンスアンプ８と接続する。すなわち、偶数番目のビット線ＢＬが選択された場合、選択回路９は偶数番目のビット線ＢＬをセンスアンプ８と接続する。一方で、選択回路９は奇数番目のビット線ＢＬをセンスアンプ８と接続しない。

次に、本実施形態の選択回路９の構成を、図２の回路図を用いて説明する。

選択回路９は、複数の選択ユニット４１（４１ａ，４１ｂ…）を有する。この選択ユニット４１は、隣接する２本のビット線ＢＬに接続される。すなわち、図２に示すように、選択ユニット４１は、偶数番目のビット線ＢＬ１本と奇数番目のビット線ＢＬ１本とに接続される。複数の選択ユニット４１それぞれが、例えば偶数番目のビット線ＢＬを選択することで、メモリセルアレイ１の偶数ビット線ＢＬとセンスアンプ８が接続される。図２の選択ユニット４１ａを用いて、具体的な構成の説明をする。

選択ユニット４１ａは、５個のＮチャネルＭＯＳトランジスタ５１ａ〜５５ａを有する。トランジスタ５１ａの電源経路の一端は、センスアンプ８に接続される。トランジスタ５１ａの電源経路の他端は、ノードＮ１（トランジスタ５２ａの電源経路の一端とトランジスタ５５ａの電源経路の一端との共通接続ノード）に接続される。トランジスタ５１ａのゲートには、ＢＬＳ信号が入力される。ここで、ＢＬＳ信号は、センスアンプ８とビット線ＢＬとの電気的な接続を制御する信号であり、読み出し動作や書き込み動作時に“Ｈ”レベルとし、消去動作時に“Ｌ”レベルとする。これにより、消去動作時にトランジスタ５１ａをカットオフする。

トランジスタ５２ａの電源経路の他端は、ビット線ＢＬ１とトランジスタ５３ａの電源経路の一端のそれぞれに共通に接続される。すなわち、図２に示すように、トランジスタ５２ａの電源経路の他端は、ノードＮ２に接続される。トランジスタ５２ａのゲートには、ＳＢＬＯ信号が入力される。このＳＢＬＯ信号は、ビット線ＢＬ１が選択されるときに“Ｈ”レベルとしてトランジスタ５２ａをオンし、ビット線ＢＬ０が選択されるときに“Ｌ”レベルとしてトランジスタ５２ａをオフする制御信号である。

図２に示すように、トランジスタ５３ａの電源経路の他端は、ノードＮ３（トランジスタ５４ａの電源経路の一端と共通に接続されたノード）に接続される。トランジスタ５３ａのゲートには、ＵＢＬＯ信号が入力される。所望の電圧ＶＡ（詳細は、後述する）がノードＮ３に入力される。このＵＢＬＯ信号は、奇数番目のビット線ＢＬ１が選択されるときに“Ｌ”レベルとしてトランジスタ５３ａをオフする。偶数番目のビット線ＢＬ０が選択されるときに“Ｈ”レベルとしてトランジスタ５３ａをオンし、電圧ＶＡをビット線ＢＬ１に転送する制御信号である。

トランジスタ５４ａの電源経路の他端は、ビット線ＢＬ０とトランジスタ５５ａの電源経路の他端のそれぞれに共通に接続される。すなわち、図２に示すように、トランジスタ５４ａの電源経路の他端は、ノードＮ４に接続される。トランジスタ５４ａのゲートには、ＵＢＬＥ信号が入力される。このＵＢＬＥ信号は、偶数番目のビット線ＢＬ０が選択されるときに“Ｌ”レベルとしてトランジスタ５４ａをオフする。奇数番目のビット線ＢＬ１が選択されるときに“Ｈ”レベルとしてトランジスタ５４ａをオンし、電圧ＶＡをビット線ＢＬ０に転送する制御信号である。

トランジスタ５５ａのゲートには、ＳＢＬＥ信号が入力される。このＳＢＬＥ信号は、偶数番目のビット線ＢＬ０が選択されるときに“Ｈ”レベルとしてトランジスタ５５ａをオンし、奇数番目のビット線ＢＬ１が選択されるときに“Ｌ”レベルとしてトランジスタ５５ａをオフする制御信号である。

前述した電圧ＶＡは、電圧ＶＤＤＳＡと電圧ＶＣＥＬが入力されたスイッチ回路によって制御される。このスイッチ回路について、図３を用いて説明する。

図３に示すように、スイッチ回路６１は、２個のトランスファゲート７１，７２と、インバータ７３を有する。

トランスファゲート７１の電源経路の一端に、電圧ＶＤＤＳＡが入力される。トランスファゲート７１の電源経路の他端は、図２に示すノードＮ３に接続される。また、トランスファゲート７１を構成するＮチャネルＭＯＳトランジスタのゲートには、ＢＡＤＣＯＬ信号が入力される。また、トランスファゲート７１のＰチャネルＭＯＳトランジスタのゲートには、インバータ７３を介して／ＢＡＤＣＯＬ信号（ＢＡＤＣＯＬの反転信号）が入力される。ここで、電圧ＶＤＤＳＡは、プログラム時に非書き込みのビット線に印加する電位である。

トランスファゲート７２の電源経路の一端に、電圧ＶＣＥＬが入力される。トランスファゲート７２の電源経路の他端は、図２に示すノードＮ３に接続される。また、トランスファゲート７２を構成するＮチャネルＭＯＳトランジスタのゲートには、インバータ７３を介して／ＢＡＤＣＯＬ信号が入力される。また、トランスファゲート７１のＰチャネルＭＯＳトランジスタのゲートには、ＢＡＤＣＯＬ信号が入力される。ここで、電圧ＶＣＥＬは、プログラム時に非書き込みのビット線に印加する電位であり、ベリファイ時に接地電位となる。

ここで、ＢＡＤＣＯＬ信号は、ビット線ＢＬが不良している場合に“Ｈ”レベルなり、ビット線ＢＬが不良していない場合に“Ｌ”レベルとなる信号である。ビット線ＢＬが不良しているか否かは、例えばダイソートテスト時に不良と判断される。このテスト時に不良と判断された不良データを例えばメモリセルアレイ１のＲＯＭＦＵＳＥ領域（図示略；識別部）に保持する。

［半導体装置の書き込み動作］
次に、本実施形態の半導体記憶装置の書き込み動作を、図３及び図４のタイミングチャート図を用いて説明する。説明の便宜上、（１）選択されたビット線ＢＬに隣接するビット線ＢＬが不良でない場合と（２）選択されたビット線ＢＬに隣接するビット線ＢＬが不良である場合に分けて説明する。

まず、図３において、（１）選択されたビット線ＢＬ１に隣接するビット線ＢＬ０，ＢＬ２が不良でない場合について説明する。

図４に示すように、ステップＳ１のプログラム時に、ビット線ＢＬ１は、“０”データを書き込む接地電位Ｖｓｓとし、ビット線ＢＬ０，ＢＬ２に電圧ＶＤＤＳＡを印加する。

すなわち、ＢＬＳ信号が“Ｈ”レベル、ＳＢＬＯ信号が“Ｈ”レベル、ＳＢＬＥ信号が“Ｌ”レベル、ＵＢＬＯ信号が“Ｌ”レベル、ＵＢＬＥ信号が“Ｈ”レベルとなるため、選択ユニット４１ａのトランジスタ５１ａ，５２ａ，５４ａがオンし、トランジスタ５３ａ，５５ａがオフする。その結果、ビット線ＢＬ１はセンスアンプ８と接続される。したがって、“０”データを書き込む接地電位Ｖｓｓがビット線ＢＬ１に印加される。一方で、ビット線ＢＬ０，ＢＬ２それぞれは、ノードＮ３と接続される。所望の電圧ＶＡがビット線ＢＬ０，ＢＬ２に印加される。

ビット線ＢＬ０，ＢＬ２は不良でないため、ＢＡＤＣＯＬ信号は“Ｌ”レベルとなり、トランスファゲート７１がカットオフされ、トランスファゲート７２がオンする。これにより、ビット線ＢＬ０，ＢＬ２には、電圧ＶＣＥＬ（プログラム時には、電圧ＶＣＥＬ＝電圧ＶＤＤＳＡ）が転送される。

ステップＳ２のベルファイ時に、ビット線ＢＬ１に読み出し電圧を印加し、ビット線ＢＬ０，ＢＬ２は接地電位Ｖｓｓ（ベリファイ時には、電圧ＶＣＥＬ＝Ｖｓｓ）とする。読み出し電圧はセンスアンプ８から転送される。

全てのメモリセルの閾値電圧が所望のベリファイ電圧を超えるまで、上記のステップＳ１とＳ２を繰り返す。

“０”データの書き込みが終了すると、ステップＳ３に示すように、ビット線ＢＬ１に電圧ＶＤＤＳＡが印加される。

次に、（２）選択されたビット線ＢＬ１に隣接するビット線ＢＬ２が不良である場合について説明する。

ビット線ＢＬ０，ＢＬ２は不良であるため、ＢＡＤＣＯＬ信号は“Ｈ”レベルとなり、トランスファゲート７１がオンし、トランスファゲート７２がオフする。これにより、ビット線ＢＬ０，ＢＬ２には、電圧ＶＤＤＳＡが転送される。

ステップＳ２のベルファイ時に、ビット線ＢＬ１に読み出し電圧を印加し、ビット線ＢＬ０，ＢＬ２には、電圧ＶＤＤＳＡが転送される。読み出し電圧はセンスアンプ８から転送される。

これによって、ビット線ＢＬ０，ＢＬ２には、プログラム時及びベリファイ時に電圧ＶＤＤＳＡが転送される。

［第１実施形態の効果］
以上より、本実施形態の半導体記憶装置は、カラムリダンダンシー回路の面積を増大せずに、信頼性の向上できる。以下、具体的に図５を用いて説明する。

本実施形態の半導体記憶装置は、プログラム時及びベリファイ時、電圧ＶＤＤＳＡを不良のビット線ＢＬに転送する。すなわち、プログラム時及びベリファイ時に、不良のビット線ＢＬの電圧は変化しない。これにより、選択されたビット線ＢＬは、書き込み動作の際に隣接するビット線ＢＬのカップリングの影響を低減できる。

したがって、ベリファイするとき、隣接するビット線ＢＬのカップリングにより、選択されたビット線ＢＬに印加する電圧が、所望の読み出し電圧まで上昇しないという不具合を防止できる。

図５に示すように、隣接するビット線ＢＬが高抵抗の不良である場合には、ベリファイ時に（ステップＳ２）、隣接するビット線ＢＬの電位が接地電位Ｖｓｓとなるまで時間がかかる。したがって、選択されたビット線ＢＬに接続されたメモリセルに、既に“０”データが書き込まれたときでも、隣接するビット線ＢＬのカップリングにより、選択されたビット線ＢＬに印加する電圧が所望の読み出し電圧まで上昇しない場合がある。その結果、このメモリセルに“０”データの書き込み動作が終了していないと判断され、更にステップＳ１、Ｓ２が繰り返される。したがって、メモリセルにオーバープログラムされて、誤書き込みされる。

しかしながら、本実施形態の半導体記憶装置では、ベリファイ時において、選択されたビット線ＢＬに所望の読み出し電圧が印加されるため、メモリセルに対する誤書き込みを防止できる。その結果、メモリセルの信頼性の向上できる。

また、選択されたビット線ＢＬに隣接するビット線ＢＬが別カラムであって、その隣接するビット線ＢＬが不良の場合に、選択されたビット線ＢＬに隣接するカラムごと、リダンダンシーで置き換えることも検討できるが、本実施形態の半導体記憶装置では、リダンダンシーで置き換えることなく、メモリセルの信頼性を向上できる。

以上より、本実施形態の半導体記憶装置は、カラムリダンダンシー回路の面積を増大せずに、信頼性の向上できる。

（変形例１）
第１実施形態の半導体記憶装置では、プログラム時及びベリファイ時、電圧ＶＤＤＳＡを不良のビット線ＢＬに転送するが、本変形例１では、プログラム時及びベリファイ時、電圧ＶＳＳを不良のビット線ＢＬに転送する。

この場合においても、第１実施形態と同様に、プログラム時及びベリファイ時に、不良のビット線ＢＬの電圧は変化しない。これにより、選択されたビット線ＢＬは、書き込み動作の際に隣接するビット線ＢＬのカップリングの影響を低減できる。その結果、カラムリダンダンシー回路の面積を増大せずに、信頼性の向上できる。

また、本変形例１の半導体記憶装置では、プログラム時及びベリファイ時、電圧ＶＳＳを転送しているため、第１実施形態の半導体記憶装置と比べて、書き込み動作時の消費電力を低減できる。

（変形例２）
第１実施形態の半導体記憶装置では、プログラム時及びベリファイ時、電圧ＶＤＤＳＡを不良のビット線ＢＬに転送するが、本変形例２では、プログラム時に電圧ＶＤＤＳＡを転送し、ベリファイ時にフローティングにする。

具体的には、図６に示すように、変形例２のスイッチ回路６１は、トランスファゲート８１と、インバータ８２、ＡＮＤゲート８３を有する。トランスファゲート８１の電流経路の一端に電圧ＶＣＥＬが入力される。トランスファゲート８１の電流経路の他端は、ノードＮ３に接続される。トランスファゲート８１を構成するＮチャネルＭＯＳトランジスタのゲートには、ＡＮＤゲート８３の出力が入力される。また、ＰチャネルＭＯＳトランジスタのゲートには、ＡＮＤゲート８３の出力がインバータ８２を介して入力される。

ＡＮＤゲート８３には、ＢＡＤＣＯＬ信号とＰＶＦＹ信号が入力される。このＰＶＦＹ信号は、プログラム時に“Ｌ”レベルであり、ベリファイ時に“Ｈ”レベルの信号である。

これにより、隣接するビット線ＢＬをベリファイ時にフローティングとできる。

また、比較例として、隣接するビット線ＢＬが不良の場合に、このビット線ＢＬに接続されたメモリセルに対して誤書き込みがされると、このメモリセルの閾値分布が上昇する。その結果、選択されたビット線ＢＬに接続されたメモリセルは、隣接するビット線ＢＬに接続されたメモリセルからの隣接効果を受けて、データ不良が生じる場合がある。

しかし、本変形例２の半導体記憶装置では、プログラム時に電圧ＶＤＤＳＡを転送するため、隣接するビット線ＢＬが不良の場合であっても、このビット線ＢＬに接続されたメモリセルに対して誤書き込みを低減できる。その結果、選択されたメモリセルのデータ不良を低減でき、信頼性の向上ができる。

（変形例３）
第１実施形態の半導体記憶装置では、プログラム時及びベリファイ時、電圧ＶＤＤＳＡを不良のビット線ＢＬに転送するが、本変形例３では、プログラム時及びベリファイ時、不良のビット線ＢＬをフローティングにする。

変形例３のスイッチ回路６１は、図７に示すように、トランスファゲート９１と、インバータ９２を有する。ＢＡＤＣＯＬ信号が“Ｈ”レベルのとき、トランスファゲート９１がカットオフされるため、不良のビット線ＢＬはフローティングとなる。

また、本変形例３の半導体記憶装置では、プログラム時及びベリファイ時、ビット線ＢＬをフローティングにするため、前述した第１実施形態乃至変形例２のいずれと比較しても、書き込み動作時の消費電力を低減できる。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

１…メモリセルアレイ
２…ロウデコーダ
３…ドライバ回路
４…電圧発生回路
５…データ入出力回路
６…制御部
７…ソース線ＳＬドライバ
８…センスアンプ
９…選択回路
１１…ＮＡＮＤストリング
４１…選択ユニット
５１，５２，５３，５４，５５…トランジスタ
６１…スイッチ回路
７１，７２，８１，９１…トランスファゲート
７３，８２，９２…インバータ
８３…ＡＮＤゲート
ＭＴ…メモリセル
ＳＴ１，ＳＴ２…選択トランジスタ

Claims

メモリセルに接続されたビット線と、
複数の前記ビット線に接続されたセンスアンプと、
前記ビット線の不良データを保持する識別部と、
データを書き込む際に、選択された第１ビット線に隣接する第２ビット線が前記ビット線の不良データに基づいて不良と判断された場合に、前記第２ビット線の電位をプログラム時とベリファイ時に同電位とするよう制御する制御部と
を備えることを特徴する半導体記憶装置。
前記同電位を、非書き込みのビット線に印加する電位とすることを特徴とする請求項１記載の半導体記憶装置。
請求項２記載の半導体記憶装置において、
前記制御部は、ベリファイ時に、第２ビット線の電位をフローティングにするよう制御することを特徴する半導体記憶装置。
請求項１乃至請求項３何れか１項に記載の半導体記憶装置において、
前記複数のビット線と前記センスアンプとの間に接続されたビット線選択部と、
前記第２ビット線に電位を転送するデータ線と
をさらに有し、
前記ビット線選択部は、
前記第１ビット線と前記センスアンプとを接続する第１選択トランジスタと、
前記第１ビット線と前記データ線との接続を切断する第２選択トランジスタと
前記第２ビット線と前記データ線とを接続する第１非選択トランジスタと
前記第２ビット線と前記センスアンプとの接続を切断する第２非選択トランジスタと
を有することを特徴とする半導体記憶装置。
前記データ線には、前記不良情報に基づいた電位がゲートに印加されるトランスファゲートが接続されることを特徴とする請求項１乃至請求項４記載の半導体記憶装置。