JP2012138635A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 チャネルの高い移動度を得ながら、かつ、縦方向耐圧およびゲート電極端における耐圧の両方の耐圧性能を確実に得ることができる、半導体装置およびその製造方法を提供する。
【解決手段】 ｎ型ドリフト層および該ｎ型ドリフト層上に位置するｐ型層を含むＧａＮ系積層体に、開口部が設けられ、開口部を覆うように位置する、チャネルを含む再成長層と、再成長層に沿って該再成長層上に位置するゲート電極とを備え、開口部はｎ型ドリフト層に届いており、ゲート電極の端は、平面的に見てｐ型層から外れた部分がないように位置していることを特徴とする。
【選択図】 図１

Description

本発明は、大電力のスイッチングに用いられる、耐圧性能に優れた、縦型半導体装置、およびその製造方法に関するものである。

大電流用のスイッチング素子には、高い逆方向耐圧と低いオン抵抗とが求められる。ＩＩＩ族窒化物半導体を用いた電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）は、バンドギャップが大きいことから、高耐圧、高温動作、などの点で優れており、とくにＧａＮ系半導体を用いた縦型トランジスタは、大電力の制御用トランジスタとして注目されている。たとえばＧａＮ系半導体に開口部を設けて、その開口部の側面に二次元電子ガス（２ＤＥＧ：２ Dimensional Electron Gas）のチャネルを含む再成長層を設けることで、移動度を高めオン抵抗を低くした縦型ＧａＮ系ＦＥＴの提案がなされている（特許文献１）。

特開２００６−２８６９４２号公報

上記の縦型ＦＥＴによれば、チャネルの高い移動度を得ながら、ｎｐｎ構造であることから縦方向の耐圧性能をも確保することができる。しかし、ゲート電極端についても高い耐圧性能を確保することが必須である。

本発明は、チャネルの高い移動度を得ながら、かつ、縦方向耐圧およびゲート電極端における耐圧、の両方の耐圧性能を確実に得ることができる、半導体装置およびその製造方法を提供することを目的とする。

本発明の半導体装置は、ｎ型ドリフト層および該ｎ型ドリフト層上に位置するｐ型層を含むＧａＮ系積層体、に形成されている。この半導体装置では、ＧａＮ系積層体には、開口部が設けられ、開口部を覆うように位置する、チャネルを含む再成長層と、再成長層に沿って該再成長層上に位置するゲート電極と、ＧａＮ系積層体上に位置して再成長層に接するソース電極と、そのソース電極との間にｎ型ドリフト層を挟むように位置するドレイン電極とを備える。再成長層は電子走行層および電子供給層を含んでおり、チャネルは、電子走行層の電子供給層との界面に形成される二次元電子ガスである。そして、開口部はｎ型ドリフト層に届いており、ゲート電極の端は、平面的に見てｐ型層から外れた部分がないように位置していることを特徴とする。

上記の構成によれば、ゲート電極全体でみれば、開口部の底面を構成するｎ型ドリフト層を覆っていて、平面的に見てｐ型層から外れた部分はある。しかし、ゲート電極の端については、平面的に見てｐ型層から外れた部分はない。ゲート電極の端では、表面準位や、再成長界面の不純物に起因する固定電荷もしくは界面準位などにより電界集中が生じやすくなっている。このためゲート電極の端は、非端部（内側の部分）に比べて耐圧性能が不安定となっている。この半導体装置では、ソース電極とドレイン電極との間に縦方向に電圧が印加されて電流が流れる。ゲート電極には制御信号電圧（０〜＋１０Ｖ）が印加されるため、ゲート電極とドレイン電極との間にも高電位差が生じる。そのため、ゲート電極端での耐圧性能の不安定性は、この半導体装置の耐圧性能を劣化させる。しかし、上記のように、ゲート電極は、ｎ型ドリフト層上に位置するｐ型層上に終端する。このため、ｐ型層はガードリング構造として作用して、ゲート電極の端に対して高耐圧性能を確保することができる。この結果、この半導体装置の耐圧性能は確保される。

上記のＧａＮ系積層体は、ＧａＮの所定結晶面上にエピタキシャル成長されたものであるが、その下地のＧａＮは、ＧａＮ基板でも、または支持基体上のＧａＮ膜でもよい。さらに、ＧａＮ系積層体の成長時にＧａＮ基板等の上に形成して、その後の工程で、ＧａＮ基板等の所定厚み部分を除いて、製品の状態では薄いＧａＮ層下地のみが残っているものであってもよい。その薄い下地のＧａＮ層は、導電性でも非導電性でもよく、ドレイン電極は、製造工程および製品の構造によるが、薄いＧａＮ層の表面または裏面に設けることができる。
ＧａＮ基板または支持基体等が製品に残る場合、当該支持基体または基板は、導電性でも、非導電性でもよい。導電性の場合は、ドレイン電極は、その支持基体または基板の裏面（下）またはおもて面（上）に直接設けることができる。また、非導電性の場合は、非導電性基板の上であって、上記半導体層中の下層側に位置する導電層の上に、ドレイン電極を設けることができる。

上記のＧａＮ系積層体は、ｐ型層上に位置するｎ型表層を含み、開口部は上広であって、ｐ型層およびｎ型表層を貫通しており、再成長層は、開口部に露出した、ｎ型ドリフト層およびｐ型層／ｎ型表層の端面を覆うように、ｎ型表層の上にまで位置しており、ゲート電極は、ｎ型表層上の再成長層にまで乗り上げており、ソース電極はｎ型表層上に位置している構成をとることができる。
これによって、再成長層は、ｎ型表層／ｐ型層の端面、および底部のｎ型ドリフト層を覆うように配置される。このため、チャネルは開口部の壁面に沿って形成され、縦方向（厚み方向）に、ｎ型ドリフト層を経由させて、高い移動度で、かつ低いオン抵抗で大電流を流すことができる。この構造は簡単であり、製造も容易である。単位面積当たりの電流は、ＧａＮ系積層体の面積当たりの開口部の周長、すなわち開口部の周長密度によって決まり、当該周長密度に比例して単位面積当たりの電流を大きく流すことができる。そしてゲート電極は、ｐ型層上に終端するので、ゲート電極の端においても高い耐圧性能を得ることができる。

ＧａＮ系半導体層の範囲に形成された１つのチップであって、開口部が、複数、設けられ、開口部ごとに設けられたゲート電極は、１つのチップにおいて、１つのゲートパッド、または領域ごとに設けられた複数のゲートパッドのいずれか、に導電接続され、該１つまたは複数のゲートパッドを含めたゲート電極は、平面的に見てｐ型層から外れた位置に終端していない構成をとることができる。
これによって、チップ上で、ゲートパッドを含めたゲート電極は、どの部分の端もｐ型層上に終端している。この結果、チップにおいて、ゲート電極の端の耐圧性能の不安定性は解消され、高い耐圧性能を保持することができる。
なお、このチップでは、ＧａＮ系半導体層の範囲に形成されているので、ｐ型層がない部分はｎ型ドリフト層に届いている開口部の底の部分に限られる。従って、上記のゲート電極は端を開口部上にクロスさせないように終端させればよい。換言すれば、上記ゲート電極が開口部の全域上を覆う（塞ぐ）ようにすればよい。ゲート電極は開口部の壁面上の再成長層内のチャネルを制御するので、開口部の壁面に重なることは必須である。ゲート電極が、開口部の壁面上に重なりながらその端を開口部の底部上にクロスさせないようにするには、ゲート電極が開口部上の全域を塞いで（覆って）しまう形態が、ゲート電極の端をｐ型層から外さないことを可能にする非常に簡単な構造といえる。

ゲート電極を覆うように層間絶縁膜が位置し、ソース電極は、該層間絶縁膜に設けたビアホールを通して該層間絶縁膜上の導電層に接続されている構成をとることができる。これによって、ソース電極の配線とゲート電極の配線とを干渉させずに立体交差させることができるので、これら配線のためのスペースを小さくできるので、開口部を密に配置して単位面積当たりの電流を大きくすることができる。また、配線を引き回すことがないので、ソース電極およびゲート電極における電気抵抗を低くすることができる。これによって、低いオン抵抗および高い移動度を得ることができる。

ｐ型層とソース電極とが導電部によって接続されている構成をとることができる。これによってｐ型層の電位をソース電極の電位に設定することができ、ガードリングの効果をより向上させることができる。

開口部が、ハニカム状または畝状に位置するようにできる。これによって、単位面積当たりの開口部の周長を大きくすることができ、大電流を流すことが容易になる。

再成長層とゲート電極との間に、再成長層を被覆するように位置するキャップ層を備え、該キャップ層を、再成長層のチャネル層の最低エネルギーを上げるために、ピエゾ効果によって再成長層に電界を加える層、または、ｐ型層、とすることができる。これによって、この半導体装置を、より一層確実にノーマリーオフにすることができる。大電流用のスイッチング素子として用いる場合、ノーマリーオフであることは重要である。
ゲート電圧のしきい値電圧は、ドレイン電流が半導体装置の大きさにより異なる下限電流値、ここでは例として４×１０⁻⁸Ａ以下、となる電圧として定義される。ノーマリーオフは、上記のしきい値電圧が正であるＦＥＴをさす。よりミクロ的には、ノーマリーオフは、ゲートにしきい値電圧を印加した状態においてチャネルの最低エネルギーがフェルミエネルギーよりも十分高くすることで実現する。
（Ｃ１）キャップ層をピエゾ効果発現層とする場合：
上記ＧａＮ系半導体の再成長層において、（電子走行層／電子供給層）は、たとえば（ＧａＮ層／ＡｌＧａＮ層）等で構成されるが、ＧａＮ／ＡｌＧａＮヘテロ接合では、自発分極およびピエゾ分極によって内部電界が生じて、ヘテロ接合に高密度のシートキャリアが発生する。このため、このシートキャリアによる内部電界はチャネルの最低エネルギーを低下させる方向に向いており、ノーマリーオフを実現することが難しい。ＡｌＧａＮの格子定数が、ＧａＮの格子定数よりも大きい場合にこのような、ノーマリーオフを阻害する方向のピエゾ電界（内部電界）が発生する。すなわち上記のチャネルには電子供給層ＡｌＧａＮ／電子走行層ＧａＮの組み合わせに特有のノーマリーオフ阻害要因が存在する。しかし、上記のキャップ層によって上記の内部電界を打ち消す向きのピエゾ電界を発生して、チャネルの最低エネルギーを上げることでシートキャリアを消滅させることができる。
上記のピエゾ効果は、再成長層の最上層ＡｌＧａＮより小さい格子定数を持つ半導体層をエピタキシャル成長させて歪みが分布することで発現し、チャネルの最低エネルギーを上昇させる向きの電界を発生する。このような半導体層としては、ＩｎＧａＮ、ＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮなどがある。上記の向きの電界が再成長層のチャネルに加えられることで、チャネルの最低エネルギーは上昇してフェルミエネルギーよりも十分に高くなり、ゲート電圧ゼロの状態で二次元電子ガス濃度は十分低くなり、ドレイン電流は上記の限界電流値未満となる。すなわちノーマリーオフを確実に実現することができる。
（Ｃ２）キャップ層をｐ型層で構成する場合：
キャップ層をｐ型層とすることでも、二次元電子ガスの最低エネルギーは上昇してフェルミエネルギーよりも十分高くなる。このようなキャップ層を形成するｐ型層は、再成長層にエピタキシャル成長してもよいし、エピタキシャル成長したものでなくてもよい。たとえばｐ型ＧａＮ系半導体などを用いることができる。また、ｐ型層は半導体でなくてもよい。このｐ型層からなるキャップ層の挿入によって、ゲート電極の耐圧性能がより確実に向上することは言うまでもない。

ＧａＮ系積層体は、主面が｛０００１｝面であるＧａＮ系基板上に形成され、ＧａＮ系積層体の開口部に出る端面が、｛１−１０ｎ｝（ｎは任意の定数（０及び無限大を含む））面を含む構成とすることができる。ここで、定数ｎについてゼロ及び無限大を含むことを念押しに入れたが、すべての定数に対応する面を含む必要はない。すなわち、境界面は、ｍ面｛１−１００｝を主体に含み、複数の等価なｍ面だけを含んでもよいし、その他に所定の面を含んでもよいことを示すものである。所定の面としては、たとえばｃ面｛０００１｝などであってもよい。
ＧａＮ等の｛１−１００｝面は無極性面である。従って、たとえば、電子走行層としてＧａＮ、電子供給層としてＡｌＧａＮを開口部の表面に再成長させる場合、｛１−１００｝面上のＡｌＧａＮ／ＧａＮヘテロ界面にはピエゾ電荷等の分極電荷が生じない。よって、上記のキャップ層の作用に加えて、境界面の多くの領域を｛１−１００｝面とすることで、半導体装置においてノーマリーオフを実現することが容易となる。ミクロ的に見て、開口部の側面は深さ方向に階段状に傾斜していて、その階段の表面に等価な複数のｍ面、または上記別の面が出ている。これにより、開口部の側面の角度を自由に設定することができる。つまり、開口部の深さを自由に設定することができる。

本発明の半導体装置の製造方法は、ＧａＮ系積層体を用いた半導体装置を製造する方法である。この製造方法は、ｎ型ドリフト層と該ｎ型ドリフト層上に位置するｐ型層を含むＧａＮ系積層体を形成する工程と、ＧａＮ系半積層体に、エッチングによってｎ型ドリフト層に届く開口部を設ける工程と、ＧａＮ系積層体の開口部を覆うように、チャネルを含む再成長層を形成する工程と、再成長層上にゲート電極を形成する工程とを備え、ゲート電極の形成工程では、該ゲート電極の端が、平面的に見てｐ型層から外れた部分がないように形成することを特徴とする。この製造方法によって、高い耐圧性能、低いオン抵抗の大電流用の縦型ＦＥＴ(Field Effect Transistor)を、簡単な構造で製造することができる。

本発明によれば、チャネルの高い移動度および低いオン抵抗を得ながら、かつ、縦方向耐圧およびゲート電極端における耐圧の両方の耐圧性能を確実に得ることができる、半導体装置を得ることができる。

本発明の実施の形態１における縦型ＧａＮ系ＦＥＴを示し、図３のＩ−Ｉ線に沿う断面図である。 開口部の底面および壁面を被覆するように形成された再成長層の部分の拡大図である。 図１の半導体装置が形成されているチップのコーナー部の平面図である。 ソース電極の配線系統を示す図である。 開口部の壁面を構成するｎ型ＧａＮ表層の端面における断面拡大図である。 図１の縦型ＧａＮ系ＦＥＴの製造方法を示し、（ａ）はＧａＮ基板にキャップ層までのエピタキシャル積層体を形成した状態、（ｂ）は開口部を設けるためにレジストパターンを形成した状態、を示す図である。 （ａ）はエッチングによって開口部を設けた状態、（ｂ）はレジストパターンを除去してさらに開口部をエッチングした状態、を示す図である。 （ａ）は開口部の表面に再成長層して、次いでソース電極を形成した後、ソース電極を被覆するレジストパターンを形成した状態、（ｂ）は、ゲート電極を含むゲート構成体を形成した後、レジストパターンを除去した状態、を示す図である。 （ａ）は層間絶縁膜を堆積した状態、（ｂ）はソース電極上の層間絶縁膜にビアホールをあけて、ソース電極に導電接続するソース導電層を形成した状態、を示す図である。 実施の形態１の変形例であり、本発明の実施例である、ＧａＮ系縦型ＦＥＴを示す断面図である。 図１０のＧａＮ系縦型ＦＥＴのチップのコーナー部における平面図である。 本発明の実施の形態２における縦型ＧａＮ系ＦＥＴを示す断面図である。 本発明の実施の形態３における縦型ＧａＮ系ＦＥＴを示す図である。 図１３の縦型ＧａＮ系ＦＥＴにおいてキャップ層によって自発分極が生じピエゾ電界が発生したときのエネルギーバンド図である。 本発明の実施の形態４における縦型ＧａＮ系ＦＥＴを示し、（ａ）は平面図、（ｂ）は（ａ）におけるＸＶＢ−ＸＶＢ線に沿う断面図である。

（実施の形態１）
図１は、本発明の実施の形態１におけるＧａＮ系縦型ＦＥＴ１０の断面図である。また、図２は開口部５の底面５ｂおよび壁面５ｈを被覆するように形成された再成長層２７の部分の拡大図である。そして、図３は、この半導体装置が形成されているチップの平面図であり、図１の断面図が全体のなかでどの部分に位置するかを示している。
この縦型ＦＥＴ１０は、ＧａＮ基板１（または導電性支持基体上にオーミック接触するＧａＮ層を有する基板１）、ＧａＮ系積層体１５、開口部５、再成長層２７、再成長層２７上のゲート電極１１、ソース電極３１およびドレイン電極３９により構成されている。ｐ型層６を含むＧａＮ系積層体１５は、図３にコーナー部のみを示すチップ１０の全域にわたって形成されている。ＧａＮ系半導体層１５の表層部に開口部５が形成されている。また、ＧａＮ系積層体１５における開口部５の５ｈ壁面に沿って、再成長層２７が形成されている。ソース電極３１は、ｎ型ＧａＮ表層８上の所定の位置に形成されているか、または再成長層２７に接する状態で形成されていてもよい。ゲート電極１１は、開口部５の形状が引き継がれた凹部内に形成されている。
図１に示すＧａＮ系積層体１５は、ＧａＮ基板１とｎ型ドリフト層４との間にバッファ層が挿入されていないが、バッファ層を挿入してもよく、後で製造法を説明するときは、バッファ層を挿入した例について説明する。上述のように、ＧａＮ系積層体１５は、ＧａＮの所定結晶面上にエピタキシャル成長されたものであるが、その下地のＧａＮは、ＧａＮ基板でも、または支持基体上のＧａＮ膜でもよい。さらに、ＧａＮ系積層体の成長時にＧａＮ基板等の上に形成して、その後の工程で、ＧａＮ基板等の所定厚み部分を除いて、製品の状態では薄いＧａＮ層下地のみが残っているものであってもよい。その薄い下地のＧａＮ層は、導電性でも非導電性でもよく、ドレイン電極は、製造工程および製品の構造によるが、薄いＧａＮ層の表面または裏面に設けることができる。
ＧａＮ基板または支持基体等が製品に残る場合、当該支持基体または基板は、導電性でも、非導電性でもよい。導電性の場合は、ドレイン電極は、その支持基体または基板の裏面（下）またはおもて面（上）に直接設けることができる。また、非導電性の場合は、非導電性基板の上であって、上記半導体層中の下層側に位置する導電層の上に、ドレイン電極３９を設けることができる。図１に示すＧａＮ基板１は、上述のようなＧａＮを含む広範囲の種類の基板の意味に解することとする。
この縦型ＦＥＴ１０では、電子は、ソース電極３１から再成長層２７中のＧａＮ電子走行層２２を通り、ｎ型ＧａＮドリフト層４、ＧａＮ基板１を通ってドレイン電極３９へと、縦方向（厚み方向）に流れる（図２参照）。縦方向（厚み方向）に電流を流すので、大電流を低いオン抵抗で流せる特徴を有する。

ＧａＮ系半導体層１５は、ＧａＮ基板１上に、下から順に、（ｎ型ＧａＮドリフト層４／ｐ型ＧａＮバリア層６／ｎ型ＧａＮ表層８）の積層構造を持つ。ｐ型ＧａＮバリア層６は、本実施の形態では開口部５ごとに、その開口部５を囲むように配置された導電部６ｓによってソース電極３１に導電接続されている。開口部５は、上記の説明から分かるように、上記ｐ型層を構成するｐ型ＧａＮバリア層６の一部を除去して形成されている。また、開口部５は、底面５ｂがｎ型ＧａＮドリフト層４に到達するが、貫通はしないように形成されている。ｐ型ＧａＮバリア層６を開口部５の回りに配置することによって、バックゲート効果によりピンチオフ特性を改善することができる。ｐ型ＧａＮバリア層６に代えてｐ型ＡｌＧａＮ層を用いれば、バンドギャップをさらに大きくすることができ、縦型ＦＥＴ１０のピンチオフ特性を改善することができる。
上記のｐ型層を構成するｐ型バリア層６は、ＧａＮ層でもＡｌＧａＮ層でも、バックゲート効果によって、ノーマリーオフの実現に寄与する。また、このあと詳細に説明するように、ゲート電極１１等のゲート構成体を、上記ｐ型バリア層６上に終端させることで、ゲート電極１１等の耐圧性能の不安定化を解消することができる。

＜本実施の形態の特徴＞
本実施の形態では次の点に特徴がある。すなわち、ゲート配線１２、ゲートパッド１３およびゲート電極１１、からなるゲート構成体が、平面的に見てｐ型層６の上に終端している。言い換えれば、上記ゲート構成体の端は、どの端の部分も、ｐ型層６から外れた領域に位置することはない。これによって、ゲート電極端の耐圧性能を向上させて、チャネルの高い移動度を得ながら、かつ、縦方向耐圧を含めたチップ１０全体の耐圧性能を確実に確保することができる。さらに、ｐ型ＧａＮバリア層６は、開口部５ごとに、その開口部５を囲むように配置された導電部６ｓによってソース電極３１に導電接続されている。このソース接地されたｐ型ＧａＮバリア層６は、ガードリング効果をより安定して発揮することができ、ゲート電極端の耐圧性能をより安定化することができる。
本実施の形態では、具体的には、半導体装置１０は、次の構造を持つことで、ゲート構成体が、平面的に見てｐ型層６の上に終端するようにできる。
（Ｋ１）ｐ型層６をチップ全体にわたって配置する。ＧａＮ系積層体１５はウエハ全体に形成され、個片化されて１チップにされるので、ｐ型層６をチップ全体に配置することは自ずとなされる。
（Ｋ２）ゲート電極１１，ゲート配線１２，ゲートパッド１３が、平面的に見て、開口部５、または何らかのｐ型層６の削除部分（そのような部分があるとして）と、不完全に重ならないようにする。不完全に重ならないとは、平面的に見て、開口部５等と交差する場合は、開口部５を余すところなく完全に覆う、ことを意味する。
開口部５以外に何らかのｐ型層６の削除部分がない場合、この（Ｋ２）は、ゲート電極１１が、すべての開口部５の周縁のｎ型表層８上の再成長層２７にまで乗り上げることで、確実に実現される。すなわちゲート電極１１の内側部（非端部）が、すべての開口部５を完全に覆う（塞ぐ）ことで、ゲート電極１１の端１１ｅ、ゲート配線１２の端、およびゲートパッド１３の端は、どれも、ｐ型層６の領域から外れた部分に位置することはなくなる。
しかし、開口部５以外にもｐ型層６がない部分があれば、その部分にゲート構成体が交差する構造は避けるか、または、交差する構造の場合は、ゲート構成体の非端部で完全に覆う必要がある。

図３に示すように、開口部５およびゲート電極１１を六角形とし、ゲート配線１２を避けながら、その周囲をほぼソース電極３１で覆って、細密充填(ハニカム構造)とすることにより単位面積当たりのゲート電極周囲長を長く取れる、すなわちオン抵抗を下げることができる。電流は、ソース電極３１→再成長層２７→ｎ型ドリフト層４→ドレイン電極３９、の経路で流れる。ソース電極３１およびその配線と、ゲート電極１１、ゲート配線１２およびゲートパッド１３から構成されるゲート構成体とが、相互に干渉しないために、ソース配線は、層間絶縁膜３２上に設けられる（図４参照）。図４に示すように、層間絶縁膜３２にはビアホール３２ｈが設けられ、プラグ導電部を含むソース電極３１は、層間絶縁膜３２上のソース導電層３３と導電接続される。このような構造によって、ソース電極３１を含むソース構成体は、大電力用の素子に好適な、低い電気抵抗および高い移動度、を持つことができる。

＜開口部５の壁面５ｗ＞
次に、開口部５の壁面５ｗを構成するｎ型ＧａＮ表層８の端面における断面拡大図を図５に示す。図５に示すように、開口部５の壁面５ｗは、複数のほぼ基板面に垂直な面Ｓ_１と、各面Ｓ_１の間を補完するように形成された傾斜した面Ｓ_３とが、開口部５の壁面５ｗの傾斜方向（傾斜角度θ）に混在して形成されている。
縦型ＦＥＴ１０では、主面が｛０００１｝面であるＧａＮ基板１の場合、六方晶のＧａＮ層、およびＡｌＧａＮ層を｛０００１｝面（以下、Ｃ面とする）を成長面として、エピタキシャル成長させている。したがって、ｎ型ＧａＮ表層８における垂直な面Ｓ１は、｛１−１００｝面（以下、ｍ面とする）となる。ｍ面は、Ｃ面とは異なり無極性面である。このため、ｍ面を成長面として、ＧａＮ電子走行層２２、ＡｌＧａＮ電子供給層２６を再成長させることによって、ピエゾ電荷等の分極電荷がＡｌＧａＮ２６／ＧａＮ２２のヘテロ界面に生じない。このためチャネルの最低エネルギーを低下させる向きの電界は生じない。よって、縦型ＦＥＴ１０においては、ノーマリーオフの実現に貢献する。

図５における開口部２８の側面の傾斜角θが９０度に近いほど、側面における面Ｓ１の占める割合が高くなる。よって、縦型ＦＥＴ１０においてノーマリーオフを実現するためには、傾斜角θが９０度に近い方が好ましく、たとえば６０度以上とするのがよい。

＜ｐ型バリア層６＞
ｐ型層を構成するｐ型ＧａＮバリア層６は、上記のように、ゲート電極１１等のゲート構成体の端における耐圧性能の不安定化を防止することができる。このゲート電極１１の耐圧性能は、ソース電極３１と導電接続されることで、より一層、安定性を向上させることができる。さらに、ｐ型バリア層６は、バックゲート効果によって、しきい値電圧を正方向にシフトすることができ、ノーマリーオフの実現に貢献することができる。ｐ型ＧａＮバリア層６における開口部２８の側面についても、図５に示すように、ｎ型ＧａＮ表層８と同様であり、ｍ面が生じ、無極性面を含むものとなる。

＜再成長層２７＞
再成長層２７は、ＧａＮ電子走行層２２と電子供給層２６との間に何も含まなくてもよいが、両者の間にＡｌＮ中間層を配置してもよい。ここで、ＧａＮ電子走行層２２には、不純物が添加されていない。一方、ＡｌＧａＮ電子供給層２６には、不純物が添加されている。また、ＡｌＧａＮ電子供給層２６は、ＧａＮ電子走行層２２より大きいバンドギャップを有している。これにより、ＧａＮ電子走行層２２のＡｌＧａＮ電子供給層２６との界面に２次元電子ガスが形成されることで、よりオン抵抗を低減することができる。ＡｌＮ中間層を設ける場合、ＡｌＮ中間層は、ＧａＮ電子走行層２２とＡｌＧａＮ電子供給層２６の間の界面での電子の散乱を抑制する。これにより、再成長層２７における電子の移動度を向上させることができる。ひいては、縦型ＦＥＴ１０のオン抵抗を低減することができる。
電子走行層２２および電子供給層２６は、ＧａＮ系半導体として、電子供給層２６のバンドギャップエネルギーが電子走行層２２のそれより大きいという条件付きで、例えばＧａＮ、ＡｌＮ若しくはＩｎＮのうち少なくとも一つからなる結晶または混晶を用いるようにしてもよい。これにより、高移動度を確保できる。特に、ＧａＮ電子走行層２２にＧａＮまたはＩｎＧａＮを用い、電子供給層２６にＡｌＧａＮを用いることで、高移動度を確保することが可能となる。

＜製造方法＞
次に、本実施の形態における半導体装置１０の製造方法を説明する。まず、図６（ａ）に示すように、上記の意味のＧａＮ基板１の上に、バッファ層２／ｎ型ＧａＮドリフト層４／ｐ型ＧａＮバリア層６／ｎ型ＧａＮ表層８、のＧａＮ系積層体１５をエピタキシャル成長する。これらの層の形成は、例えば、ＭＯＣＶＤ（有機金属化学気相成長）法を用いる。またはＭＯＣＶＤ法でなくＭＢＥ(分子線エピタキシャル)法を用いてもよい。これにより結晶性の良いＧａＮ系半導体層を形成できる。また、各層の膜厚、キャリア濃度、Ａｌ混晶比は、次のとおりである。
バッファ層２：厚み０．５μｍ、キャリア濃度１．０×１０^１７ｃｍ^-３、
ｎ型ＧａＮドリフト層４：厚み５．０μｍ、キャリア濃度５．０×１０^１５ｃｍ^−３
ｐ型ＧａＮバリア層６：厚み０．５μｍ、キャリア濃度７．０×１０^１７ｃｍ^−３
ｎ型ＧａＮ表層８：厚み０．３μｍ、キャリア濃度２．０×１０^１８ｃｍ^−３

次に、図６（ｂ）に示すように、ｎ型ＧａＮ表層８上に、通常の露光技術を用いて、所定領域にレジストマスクパターンＭ１を形成する。ここで形成するレジストマスクパターンＭ１は、平面形状が六角形、断面形状が台形（メサ型）である。
その後、図７（ａ）に示すように、誘導結合プラズマ（Inductivity Coupled Plasma）を用いて生成した高密度プラズマを用いたＲＩＥ(Reactive Ion
Etching：反応性イオンエッチング)により、ｎ型ＧａＮ表層８、ｐ型ＧａＮバリア層６、およびｎ型ＧａＮドリフト層４の一部をエッチングし、開口部５を形成する。これにより、ｎ型ＧａＮ表層８、ｐ型ＧａＮバリア層６、およびｎ型ＧａＮドリフト層４の端面は、開口部５に露出して開口部の壁面５ｗを構成する。この時点で、開口部５の側面には、深さ数ｎｍ（１ｎｍ〜２０ｎｍ程度）にわたって、エッチングダメージが発生している。なお、開口部５の壁面５ｗは、基板表面に対し約１０°〜９０°の傾斜面となっている。この傾斜面の基板表面に対する角度は、ＲＩＥ法で用いる塩素ガスのガス圧および他のガスとの流量比により制御可能である。ＲＩＥが終了すると、有機洗浄を行い、アッシング等により、レジストマスクＭ１を除去する。

続いて、ＴＭＡＨ（水酸化テトラメチルアンモニウム）水溶液をエッチング液として、開口部境界面の異方性ウエットエッチングを行う（８０℃、数分〜数時間）。異方性ウエットエッチングによって、高密度プラズマを用いたＲＩＥによって開口部境界面に生じたエッチングダメージを除去する。同時に、ｎ型ＧａＮ表層８、ｐ型ＧａＮバリア層６の端面の一部にそれぞれのｍ面を露出させる。

エッチングダメージの深さは、ＲＩＥの処理条件によって異なる。また、開口部５の壁面５ｗに対するｍ面の割合は製造する縦型ＦＥＴ１０の仕様によって異なる。したがって、これらの条件を考慮して、異方性エッチングは、エッチングダメージを除去でき、かつ、所定の特定が得られるようなエッチングの条件で行えばよい。なお、異方性ウエットエッチングを行うためのエッチング液は、ＴＭＡＨ水溶液に限られない。エッチング液として、基板の材質に応じて適切なものを用いればよい。

図７（ｂ）の状態での平面図は、図３の状態から、再成長層２７およびゲート電極１１を除いたものに、概略、類似したものとなる。開口部５は、平面形状が六角形となる。開口部５の壁面５ｗは、ｎ型ＧａＮ表層８およびｐ型ＧａＮバリア層６の端面により構成される。また、開口部５の底面５ｂは、ｎ型ＧａＮドリフト層４によって構成される。

次に、再成長層２７を構成する、ＧａＮ電子走行層２２およびＡｌＧａＮ電子供給層２６を、開口部２８の側面に沿って形成する（図８参照）。ＧａＮ電子走行層２２とＡｌＧａＮ電子供給層２６との間にＡｌＮ中間層を挿入してもよい。再成長層２７の成長では、まず、ＭＯＣＶＤを用いて、不純物を添加しないＧａＮ電子走行層２２を形成する。ＭＯＣＶＤにおける成長温度は、１０２０℃とする。ＡｌＮ中間層を挿入する場合は、その後、成長温度を１０８０℃として、ＡｌＮ中間層およびＡｌＧａＮ電子供給層２６を形成する。これによって開口部２８の表面に沿って電子走行層２２、ＡｌＮ中間層、電子供給層２６からなる再成長層２７を形成する。なお、一例を挙げると、形成するＧａＮ電子走行層２２、ＡｌＮ中間層、およびＡｌＧａＮ電子供給層２６の厚さは、それぞれ １００ｎｍ、１ｎｍ、２４ｎｍであり、ＡｌＧａＮ電子供給層２６のＡｌ組成比は、２５％である。
再成長は、開口部５の壁面５ｗでの成長速度の低下を避けるため、ＧａＮ系半導体層１５の成長温度より低い温度で、かつ高いＶ／ＩＩＩ比で形成することが好ましい。さらに、電子走行層２２の形成から中間層および電子供給層２６を形成するために成長温度を昇温する際、結晶表面へのダメージを低減するため短時間で昇温することが好ましい。例えば、２０分以下の時間で昇温することが好ましい。なお、ＭＯＣＶＤ法でなくＭＢＥ法を用いてもよい。

その後、開口部２８の形成法と同様にレジストを用いて導電部６ｓのパターンを形成し、このレジストパターンをマスクとしてドライエッチングによりｐ型ＧａＮ層６内に届く孔を設ける。そして、このレジストパターンを除去したのち、新たにレジストパターンを形成し蒸着法により電極金属を成膜し、リフトオフ法により導電部６ｓを形成する（図８（ａ）参照）。その後、ｐ型ＧａＮ層とオーミック接触をえるために合金化アニールを行う。導電部６ｓは、平面的にはソース電極にならって、ゲート配線１２の部分を除いて略環状六角形に沿っている。
次いで、ソース電極３１を形成する。ソース電極３１の形成にあたっては、まず、通常の露光技術を用い、導電部６ｓのトップ面を含むソース電極３１の位置に開口部を有するレジストマスクパターンを形成する。次に、導電部６ｓおよび再成長層２７の面上にＴｉ／Ａｌ膜のソース電極３１を形成する（図８（ｂ）参照）。その後、窒素雰囲気中において８００℃の温度で３０秒の熱処理を行う。この熱処理は、省略して、後述のドレイン電極形成工程における熱処理によって代用しても構わない。この熱処理により、Ｔｉ／Ａｌ膜とｎ型ＧａＮ表層８との界面に合金層を形成する。この結果、オーミックコンタクト抵抗が０．４Ωｍｍ程度の良好なオーミックコンタクトを有するソース電極３１を形成することができる。ソース電極３１としては、Ｔｉ／Ａｌ以外にも再成長層２７とオーミックコンタクトする金属であればよい。また、ソース電極ＳとしてＴｉ／Ａｌを蒸着する前に、塩素系ガスを用いたＲＩＥ法によるエッチングで、ＡｌＧａＮ電子供給層２６およびＡｌＮ中間層を除去することが好ましい。この場合、中間層による電子のバリアがなく、オーミックコンタクトにおける抵抗を０．２Ωｍｍに低減することができる。
ドレイン電極３９の形成にあたっては、まず、ウエハ表面をフォトレジストで保護する。ＧａＮ基板１の裏面に蒸着法を用い、Ｔｉ／Ａｌ膜を形成する。ウエハ表面のフォトレジストを、酸素アッシングにより除去する。８５０℃の温度で３０秒間熱処理し、ＧａＮ層を有する基板１とドレイン電極３９の金属が合金を形成し、ＧａＮ基板１とドレイン電極３９がオーミックコンタクトするようにする（図８（ｂ）参照）。

ゲート電極１１の形成にあたっては、まず、通常の露光技術を用い、所定の開口部を有するフォトレジストを形成する。次に、蒸着法およびリフトオフ法を用い、開口部５に形成した再成長層２７に沿ってＮｉ／Ａｕ膜を形成する（図８（ｂ）参照）。図３に示したゲート配線１２およびゲートパッド１３も、このとき同時に形成するのがよい。なお、ゲート電極１１としては、Ｎｉ／Ａｕ膜以外にも例えばＰｔ／Ａｕ、Ｐｄ／ＡｕおよびＭｏ／Ａｕ等のＧａＮ系半導体とショットキ接合を形成する金属であってもよい。また、ゲート電極１１を形成する前に、例えばシリコン膜の絶縁膜（図示せず）をＣＶＤ法やスパッタ法を用いて、開口部５内の再成長層２７に沿って１０ｎｍ形成するようにしてもよい。これにより、ＭＩＳ−ＨＦＥＴ構造を有する縦型ＦＥＴとすることもできる。絶縁膜としては、酸化シリコン膜以外にも、窒化シリコン膜、酸化アルミニウム膜を使用してもよい。

その後、図９（ａ）に示すように、ゲート電極１１と層を変えて、ソース電極３１に配線するために、層間絶縁膜３２を堆積する。次いで、ソース電極３１上の層間絶縁膜３２にビアホール３２ｈをあけ、そのビアホール３２ｈを充填しながら、層間絶縁膜３２上にソース導電層３３を形成する。
以上により図１に示す縦型ＦＥＴ１０が完成する。

なお、ドレイン電極３９をＧａＮ基板１の裏面に形成しているが、ｎ型ＧａＮドリフト層４においてソース電極３１と相対する面にドレイン電極３９を形成するようにしてもよい。例えば、ｎ型ＧａＮドリフト層４とＧａＮ基板１との間にｎ型のＧａＮコンタクト層を設け、表面側からコンタクト層に接続されるドレイン電極を形成することもできる。

（実施の形態１の変形例）
図１０は、実施の形態１の変形例であり、本発明の実施例である、ＧａＮ系縦型ＦＥＴ１０を示す断面図である。ソース配線等は省略されている。また、図１１は、そのチップのコーナー部における平面図である。図１０は、図１１のＸ−Ｘ線に沿う断面図である。この変形例の半導体装置１０の特徴は、チップの外周に位置する開口部５のさらに外側にソース電極１１を配置する。図１および図３に示す実施の形態１の半導体装置１０では、チップの外周に位置する開口部５の外側に、ソース電極３１がない。図１の右端の開口部５の右にはソース電極は配置されていない。このため、この部分に対応するチャネルには電流が流れないか、他の部分のソース電極から流れ込む低密度の電流しか流れない。しかし、本変形例では、外周に位置する開口部５の外側に、チャネルに近接してソース電極３１が設けられるので、チップの周縁部も電流を流すことができる。この結果、小型の装置としながら、低いオン抵抗で大電流を流すことができる。

（実施の形態２）
図１２は、本発明の実施の形態２における半導体装置１０を示す図である。本実施の形態の半導体装置の特徴は、ソース電極３１とｐ型層６とが、チップ周縁部の1箇所の導電部６ｓで導電接続されている点にある。実施の形態１の半導体装置では、各開口部５の周りに、ソース電極３１にならって、ほぼ環状六角形の導電部６ｓが設けられている。しかし、本実施の形態では、１チップ１０において、ソース電極３１のどこか１箇所の導電部６ｓでソース電極３１とｐ型層６とを導電接続する。たとえば１箇所の導電部６ｓをチップの周縁部に設けることで、簡単なｐ型層６のソース接地構造を得ることができ、簡単な製造工程によって、製造することができる。このような簡単な構造によっても、ｐ型層６を、ソース電極３１と同電位にすることで、ゲート電極１１の端１１ｅにおける耐圧性能をより高度に安定化することができる。

（実施の形態３）
図１３は、本発明の実施の形態３における半導体装置を示す図である。本実施の形態では、再成長層２７とゲート電極１１との間に、キャップ層２８を配置した点に特徴を有する。キャップ層２８には、再成長層２７のなかのＡｌＧａＮ電子供給層２６より格子定数の小さいｉ−ＧａＮ層を用いる。このキャップ層２８は、ＡｌＧａＮ層２６上にエピタキシャル成長し、かつＡｌＧａＮ層２６の格子定数より小さい格子定数をもつ層であれば、ｉ−ＧａＮ層に限定されず、ＩｎＧａＮ層、格子定数の小さいＡｌＧａＮ層、ＡｌＩｎＧａＮ層などを用いることができる。さらに電界が発生すればＡｌＧａＮ２６上にエピタキシャル成長しないものであってもよい。
図１４は、キャップ層２８がｉ−ＧａＮ層の場合を示すが、上記の格子定数の相違によって自発分極が生じピエゾ電界が発生する。このキャップ層２８のピエゾ電界は、図１４に示すように上述のＡｌＧａＮ電子供給層２６に発生する電界とは逆向きの電界である。この結果、チャネルの最低エネルギー、すなわち電子走行層２２の導電帯Ｅｃの最低エネルギーはフェルミエネルギーＥｆよりΔΨｓだけ高くなる。このため、再成長層２７における、ＧａＮ電子走行層２２のＡｌＧａＮ電子供給層２６との界面に形成されるチャネルである二次元電子ガスの電子濃度２ＤＥＧ濃度ｎ_ｓを、たとえば１×１０^１０／ｃｍ^２未満にすることができる。

なお、キャップ層２８は、ｉ−ＧａＮ等を用いた場合、ＡｌＧａＮ電子供給層２６にエピタキシャル成長するので、キャップ層２８も再成長層２７に含めることもできるが、原理的にはエピタキシャル成長しなくても、逆向きの電界を発生すればよいので、再成長層２７とは別の層として扱う。
キャップ層２８は、上記のように、ピエゾ電界発生層で形成することができるが、ｐ型キャップ層で形成することもできる。

キャップ層２８を含まない従来のノーマリーオンのＦＥＴの場合、しきい値電圧Ｖ_ｔｈはゼロ未満である。すなわちゲート電圧ゼロの状態で、チャネルの最低エネルギー、すなわち電子走行層２２の導電帯Ｅｃの最低エネルギーはフェルミエネルギーＥｆより低く、チャネルに自然に電子が流れ込むので、２ＤＥＧ濃度ｎ_ｓは１×１０^１０ｃｍ^−２を超える。この結果、ドレイン電流Ｉ_Ｄは上述の微弱な電流限界値Ｉ_ｔｈを大きく超えていた。すなわちゲート電圧ゼロの状態で、ＦＥＴはオン状態にあった。ＦＥＴをオフ状態にするためには、ゲート電圧をマイナス電位にする必要があった。とくにノーマリーオンのＦＥＴでは、しきい値電圧はマイナスである。ゲート電圧をしきい値電圧（マイナス電位）にすることで、チャネルの最低エネルギーがフェルミエネルギーＥ_ｆよりΔΨ_ｓだけ高くなり、２ＤＥＧ濃度ｎ_ｓが１×１０^１０ｃｍ^−２未満となる。本実施の形態では、逆向き電界を発生するキャップ層２８によってチャネルにおける最低エネルギーとフェルミエネルギーＥｆとの差異を所低レベル以上とし、２ＤＥＧ濃度を減少させることで、ノーマリーオフを推進する。

（実施の形態４）
図１５（ａ）は、本発明の実施の形態４における半導体装置の平面図であり、図１５（ｂ）は、図１５（ａ）におけるＸＶ−ＸＶ線に沿う断面図である。本実施の形態では、ソース電極３１とゲート電極１１とが、櫛歯状に、相互に入り組んでいる。開口部５は畝状に凹んでおり、開口部５の底面５ｂにｎ型ドリフト層６が露出している。再成長層２７は、畝状の開口部の底面５ｂおよび壁面５ｗを覆ってｎ型表層８の上まで延びてソース電極３１に接触している。ゲート電極１１は、再成長層２７に沿ってその再成長層２７を被覆してｎ型表層８の上まで乗り上げている。ゲート電極１１の端１１ｅは、図１５（ｂ）に示すように、平面的に見てｐ型層６の上に位置している。また、ｐ型層６を含むＧａＮ系積層体１５は、上記の意味のＧａＮ基板１にわたってＧａＮ基板１の端面に端が露出するように形成されている。このため、ゲートパッド１３の端も、ｐ型層６上に位置している。また、導電部６ｓはソース電極３１の幅中央付近に位置し、ソース電極３１の延在方向に沿うように延在して、そのソース電極３１とｐ型層６とを導電接続している。ソース電極３１は、その厚み方向部分が、ゲート電極１１の厚み方向部分に間隔をあけて対面するように、できるだけ長くなるように該ゲート電極１１に沿っている。図１５（ｂ）には図示していないが、ソース電極３１は、図４に示すように、層間絶縁膜３２上のソース導電層３３から電流を供給される。

上記の構成では、畝状の開口部５を設けて、該開口部５を覆うようにゲート電極１１を櫛歯状に延在させ、そのゲート電極１１の櫛歯の間に、櫛歯状または短冊状の、ソース電極３１は配置する。畝状の開口部５の幅および畝ピッチの大きさは、任意にとることができる。畝状の開口部５の幅および畝ピッチを小さくすることで、チップの単位面積当たりのチャネル長さ、または開口部５の周長は、大きくできる。この結果、ハニカム構造をとることが難しい場合など、上記の畝状の開口部５を採ることで、大電流用チップの小型化を推進することができる。そして、上記のように、ゲート電極１１、ゲートパッド１３などからなるゲート構成体を、ゲート接地されたｐ型層６上に終端させることで、ゲート構成体の耐圧性能を安定化することができる。

（その他の実施の形態）
実施の形態１〜４では、ｐ型層とソース電極とが導電接続され、同電位とされてゲート電極端における耐圧性能の安定度を向上させたより好ましい例を示した。しかし、本発明のその他の実施の形態において、ｐ型層がソース電極と導電接続されていない例があってもよい。

上記開示された本発明の実施形態の構造は、あくまで例示であって、本発明の範囲はこれらの記載の範囲に限定されるものではない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味及び範囲内でのすべての変更を含むものである。

本発明によれば、開口部側面にチャネルを含む再成長層を設け、ゲート電極をチャネル上に配置して、そのゲート電極をｐ型バリア層上に終端させることでゲート電極の耐圧性能を高めることができる。この結果、高い耐圧性能を得ながら、ノーマリーオフで、低いオン抵抗の大電流用の半導体装置を得ることができる。

１ ＧａＮ基板、２ バッファ層、４ ｎ型ＧａＮドリフト層、５ 開口部、５ｂ 開口部の底面、５ｗ 開口部の壁面、６ ｐ型ＧａＮバリア層、６ｓ 導電部、８ ｎ型ＧａＮ表層、１０ 縦型ＧａＮＦＥＴ、１１ ゲート電極、１１ｅ ゲート電極の端、１２ ゲート配線、１３ ゲートパッド、１５ ＧａＮ系半導体層、２２ ＧａＮ電子走行層、２６ ＡｌＧａＮ電子供給層、２７ 再成長層、２８ キャップ層（ピエゾ電界発生層、ｐ型層）、３１ ソース電極、３２ 層間絶縁膜、３２ｈ 層間絶縁膜のビアホール、３３ ソース導電層、３９ ドレイン電極、Ｍ１ レジストパターン。

Claims (9)

1. ｎ型ドリフト層および該ｎ型ドリフト層上に位置するｐ型層を含むＧａＮ系積層体、に形成された半導体装置であって、
   前記ＧａＮ系積層体には、開口部が設けられ、
   前記開口部を覆うように位置する、チャネルを含む再成長層と、
   前記再成長層に沿って該再成長層上に位置するゲート電極と、
   前記ＧａＮ系積層体上に位置して、前記再成長層に接する、ソース電極と、
   前記ソース電極と、前記ｎ型ドリフト層を挟むように位置する、ドレイン電極とを備え、
   前記再成長層は電子走行層および電子供給層を含み、前記チャネルが前記電子走行層の前記電子供給層との界面に形成される二次元電子ガスであり、
   前記開口部は前記ｎ型ドリフト層に届いており、
   前記ゲート電極の端は、平面的に見て前記ｐ型層から外れた部分がないように位置していることを特徴とする、半導体装置。
2. 前記ＧａＮ系積層体は、前記ｐ型層上に位置するｎ型表層を含み、前記開口部は上広であって、前記ｐ型層および前記ｎ型表層を貫通しており、前記再成長層は、前記開口部に露出した、前記ｎ型ドリフト層および前記ｐ型層／ｎ型表層の端面を覆うように、前記ｎ型表層の上にまで位置しており、前記ゲート電極は、前記ｎ型表層上の再成長層にまで乗り上げており、前記ソース電極は前記ｎ型表層上に位置していることを特徴とする、請求項１に記載の半導体装置。
3. 前記ＧａＮ系半導体層の範囲に形成された１つのチップであって、前記開口部が、複数、設けられ、前記開口部ごとに設けられたゲート電極は、前記１つのチップにおいて、１つのゲートパッド、または領域ごとに設けられた複数のゲートパッドのいずれか、に導電接続され、該１つまたは複数のゲートパッドを含めた前記ゲート電極は、平面的に見て前記ｐ型層から外れた位置に終端していないことを特徴とする、請求項１または２に記載の半導体装置。
4. 前記ゲート電極を覆うように層間絶縁膜が位置し、前記ソース電極は、該層間絶縁膜に設けたビアホールを通して該層間絶縁膜上の導電層に接続されていることを特徴とする、請求項３に記載の半導体装置。
5. 前記ｐ型層と前記ソース電極とが導電部によって接続されていることを特徴とする、請求項１〜４のいずれか１項に記載の半導体装置。
6. 前記開口部が、ハニカム状または畝状に位置することを特徴とする、請求項１〜５のいずれか１項に記載の半導体装置。
7. 前記再成長層と前記ゲート電極との間に、前記再成長層を被覆するように位置するキャップ層を備え、該キャップ層は、前記再成長層のチャネル層の最低エネルギーを上げるために、ピエゾ効果によって前記再成長層に電界を加える層、または、ｐ型層、であることを特徴とする、請求項１〜６のいずれか１項に記載の半導体装置。
8. 前記ＧａＮ系積層体は、主面が｛ 0 0 0 1｝面であるＧａＮ系基板上に形成され、前記ＧａＮ系積層体の前記開口部に出る端面が、｛ 1-1 0 n｝（ｎは任意の定数（０及び無限大を含む））面を含むことを特徴とする、請求項１〜７のいずれか１項に記載の半導体装置。
9. ＧａＮ系積層体を用いた半導体装置の製造方法であって、
   ｎ型ドリフト層と該ｎ型ドリフト層上に位置するｐ型層を含むＧａＮ系積層体を形成する工程と、
   前記ＧａＮ系半積層体に、エッチングによって前記ｎ型ドリフト層に届く開口部を設ける工程と、
   前記ＧａＮ系積層体の前記開口部を覆うように、チャネルを含む再成長層を形成する工程と、
   前記再成長層上にゲート電極を形成する工程とを備え、
   前記ゲート電極の形成工程では、該ゲート電極の端が、平面的に見て前記ｐ型層から外れた部分がないように形成することを特徴とする、半導体装置の製造方法。
   

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