JP2012142066A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2012142066A JP2012142066A JP2011275497A JP2011275497A JP2012142066A JP 2012142066 A JP2012142066 A JP 2012142066A JP 2011275497 A JP2011275497 A JP 2011275497A JP 2011275497 A JP2011275497 A JP 2011275497A JP 2012142066 A JP2012142066 A JP 2012142066A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- terminal
- potential
- memory device
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 96
- 230000015654 memory Effects 0.000 claims abstract description 52
- 239000003990 capacitor Substances 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 9
- 229910052733 gallium Inorganic materials 0.000 claims description 5
- 229910052738 indium Inorganic materials 0.000 claims description 5
- 229910052725 zinc Inorganic materials 0.000 claims description 5
- 230000014759 maintenance of location Effects 0.000 abstract description 3
- 238000012544 monitoring process Methods 0.000 abstract 1
- 239000011701 zinc Substances 0.000 description 31
- 238000006243 chemical reaction Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 9
- 230000006870 function Effects 0.000 description 9
- 230000010354 integration Effects 0.000 description 9
- 238000000034 method Methods 0.000 description 6
- 229910018137 Al-Zn Inorganic materials 0.000 description 3
- 229910018573 Al—Zn Inorganic materials 0.000 description 3
- 229910020994 Sn-Zn Inorganic materials 0.000 description 3
- 229910009069 Sn—Zn Inorganic materials 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 230000018109 developmental process Effects 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 229910018120 Al-Ga-Zn Inorganic materials 0.000 description 2
- 229910020868 Sn-Ga-Zn Inorganic materials 0.000 description 2
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000002349 favourable effect Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- CXYRUNPLKGGUJF-OZVSTBQFSA-M pamine Chemical compound [Br-].C1([C@@H](CO)C(=O)OC2C[C@@H]3[N+]([C@H](C2)[C@@H]2[C@H]3O2)(C)C)=CC=CC=C1 CXYRUNPLKGGUJF-OZVSTBQFSA-M 0.000 description 2
- -1 In—Zn oxide Chemical class 0.000 description 1
- 229910020833 Sn-Al-Zn Inorganic materials 0.000 description 1
- 229910020944 Sn-Mg Inorganic materials 0.000 description 1
- 229910018725 Sn—Al Inorganic materials 0.000 description 1
- 229910009369 Zn Mg Inorganic materials 0.000 description 1
- 229910007573 Zn-Mg Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 229910003437 indium oxide Inorganic materials 0.000 description 1
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 1
- 229910001887 tin oxide Inorganic materials 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
- Thin Film Transistor (AREA)
- Non-Volatile Memory (AREA)
Abstract
【課題】同一ワード線上の各メモリセルの電位を一括で確定する事で、書き込み動作を短縮させることを可能とした半導体メモリ装置を提供する。
【解決手段】１つの電位制御回路に、複数のスイッチング特性を有するトランジスタを接続することで、書き込み電位を一括で確定する。電位を段階的に変化（上昇又は下降）させ続け、推移させながら所望の書き込み電位を確定し、書き込まれたデータに対する読み出しの結果のデータの正誤を常に監視することで、高精度な書き込み動作と高精度な読み出し動作を実現する。また酸化物半導体を用いたトランジスタの良好なスイッチング特性と高い保持特性を利用する。
【選択図】図１
【解決手段】１つの電位制御回路に、複数のスイッチング特性を有するトランジスタを接続することで、書き込み電位を一括で確定する。電位を段階的に変化（上昇又は下降）させ続け、推移させながら所望の書き込み電位を確定し、書き込まれたデータに対する読み出しの結果のデータの正誤を常に監視することで、高精度な書き込み動作と高精度な読み出し動作を実現する。また酸化物半導体を用いたトランジスタの良好なスイッチング特性と高い保持特性を利用する。
【選択図】図１
Description
開示する発明は、半導体素子を利用した半導体メモリ装置及び半導体メモリ装置の駆動方法に関するものである。
現在、不揮発性ＲＯＭでは、フラッシュメモリと呼ばれる一括消去型のメモリが主流となっている。フラッシュメモリは、大きくＮＯＲ型とＮＡＮＤ型に分けられる。ＮＯＲ型フラッシュメモリは、携帯電話をはじめとする電子機器のプログラム・コード格納、ファームウェア、ＢＩＯＳ用途で使われ、ＮＡＮＤ型フラッシュメモリは、大容量メモリ、ＳＤカード用途で使われる。
ＮＯＲ型メモリ装置は、高い信頼性を有することを特徴とする一方で、書き込み時の高速化、消費電力の改善、集積度の向上などが課題となっている。ＮＡＮＤ型メモリ装置は、高集積化・大容量化が可能で、書き込み速度はＮＯＲ型メモリ装置よりも速いことを特徴とする一方で、信頼性の向上、エラーを訂正する機能の開発などが課題となっている。
フラッシュメモリは、絶縁膜で囲まれた微小な浮遊ゲートを持つ記憶用ＭＯＳトランジスタと、データ入出力の配線などで構成され、浮遊ゲートに電荷を蓄えてデータを保持する。また、浮遊ゲートに接する薄い酸化膜に、電荷を強制的に通すことで、データ書き換えを行うため、膜の劣化が無視できず、書き換え回数に限度があり寿命が短い。また、書き込み動作と同時に読み出し動作を行うことは不可能である（例えば、特許文献１参照）。
また、一般的に半導体メモリ装置のコストは、半導体メモリ装置のサイズに依存する。半導体メモリ装置における半導体素子や駆動回路の占有面積をより縮小することで、高集積化を実現し、低コスト化を目指すための開発が行われている。半導体素子の微細化技術として、３次元半導体という次世代半導体に関する技術開発も進められている。
半導体メモリ装置の高集積化という観点から、多値メモリ技術の開発にも注目が集まっている。１つのメモリセルに２値（１ビット）より多い値のいずれかの値を持つデータを記憶する多値メモリは、２値メモリと比べて格段に記憶容量を増大させることが可能である。しかし、多値メモリにおいて、２ｎの記憶状態を検知するためには、メモリセル群の閾値を２ｎ−１段階以上に設定しなければならず、更に、それぞれ異なる分界閾値レベルを基準とする複数の検知サイクルもまた必要になる。現在の所、８値（３ビット）以上の多値メモリは実用化まで至っていない。
ＮＯＲ型半導体メモリ装置において、書き込み動作は、ワード線毎に（行方向に）順番に行われる。書き込み動作時の同一ワード線上のメモリセルの電位は、ビット線毎に（列方向に）順番に確定される。読み出し動作時の、同一ワード線上のメモリセルの電位もまた、ビット線毎に（列方向に）順番に判定される。書き込み動作時、同一ワード線上の全てのメモリセルの電位が確定されるまで、次のワード線の書き込み動作に進むことができず、当該電位を維持する必要がある。このように、ＮＯＲ型半導体メモリ装置において、同一ワード線上の各メモリセルの電位を一括で確定できない事は、特に書き込み動作の高速化を妨げる要因となっている。
また、ＮＯＲ型半導体メモリ装置は、メモリセルが各ビット線に並列に接続されている構造を有する。閾値を多段階に設定する多値のＮＯＲ型半導体メモリ装置に至っては、複雑な制御回路もまた必要であり、ＮＯＲ型半導体メモリ装置の高集積化は困難であるという問題がある。
信頼性の高い多値のＮＯＲ型半導体メモリ装置を実現しようとする際、所望電位での正確な判定が行われることが極めて重要になる。加えて、消費電力を低減させるためには、電荷蓄積部（フローティングノード）に蓄積される電荷量の精密な制御も必要となる。従って、閾値ウィンドウ幅の適切な制御、及び高精度な書き込み動作と高精度な読み出し動作が求められるが、これらの両立は極めて難しい。
上述の問題に鑑み、開示する発明の一態様では、同一ワード線上の各メモリセルの電位を一括で確定する事で、同一ワード線上の全メモリセルに所望の電荷が保持されるまでの時間を短縮させることを可能とした半導体メモリ装置を提供することを課題の一とする。また、集積度を向上させ、高精度な書き込み動作と高精度な読み出し動作を実現することで、消費電力を低減させ、信頼性を向上させた半導体メモリ装置を提供することを課題の一とする。また、酸化物半導体を用いたトランジスタ（高い保持特性と良好なスイッチング特性を有するトランジスタ）を備えた、新たな特徴を有する半導体メモリ装置を提供することを課題の一とする。
本発明の一態様は、第１のトランジスタと第２のトランジスタと容量素子とを含む複数のメモリセルと、ビット線選択回路と、ワード線選択回路と、第１のトランジスタのソース又はドレインの一方と電気的に接続される第１のビット線と、第２のトランジスタのソース又はドレインの一方と電気的に接続される第２のビット線と、容量素子の第１の端子と、第１のトランジスタのソース又はドレインの他方と、第２のトランジスタのゲートと、が電気的に接続されるノードと、第１のトランジスタのゲートと電気的に接続される第１のワード線と、容量素子の第２の端子と電気的に接続される第２のワード線と、複数の第３のトランジスタと、前記複数の第３のトランジスタのソース又はドレインに対して、段階的に変化する出力電圧を同時に供給し、且つ、第３のトランジスタのソース又はドレインの他方のそれぞれにおいて書き込み電圧が確定した時に、出力電圧の供給を停止する電位制御回路と、参照電圧と、第２のビット線の電圧と、を比較して、読み出し信号を出力する読み出し回路と、書き込み電圧が正確に読み出されるまで、第３のトランジスタのゲートに、第３のトランジスタを導通させる電圧を供給し続け、書き込み電圧が正確に読み出された後、第３のトランジスタのゲートに第３のトランジスタを非導通させる電圧を供給する比較判定回路と、を有することを特徴とする半導体メモリ装置である。
また本発明の一態様において、第１のトランジスタの半導体層は、酸化物半導体材料で構成されていることを特徴とする半導体メモリ装置である。
また本発明の一態様において、第３のトランジスタの半導体層は、酸化物半導体材料で構成されていることを特徴とする半導体メモリ装置である。
また本発明の一態様において、酸化物半導体材料は、Ｉｎ、ＧａおよびＺｎを含んでいてもよい。
また、本発明の一態様は、第１のトランジスタと、第２のトランジスタと、容量素子とを含む複数のメモリセルと、第１のトランジスタのソース又はドレインの一方と電気的に接続される第１のビット線と、第２のトランジスタのソース又はドレインの一方と電気的に接続される第２のビット線と、第１のトランジスタのゲートと電気的に接続される第１のワード線と、容量素子の端子と電気的に接続される第２のワード線と、電位制御回路と、複数の読み出し回路と、複数の比較判定回路と、スイッチング特性を有する複数の第３のトランジスタと、ビット線選択回路と、ワード線選択回路と、を有し、電位制御回路は、段階的に変化する出力電圧を複数の第３のトランジスタのソース又はドレインの一方へ同時に供給し、且つ、第３のトランジスタのソース又はドレインの他方のそれぞれにおいて書き込み電圧が確定した時に、出力電圧の供給を停止し、複数の読み出し回路は、参照電圧と、第２のビット線の電圧と、を比較して、読み出し信号を出力し、複数の比較判定回路は、書き込み電圧が正確に読み出されるまで、第３のトランジスタのゲートに、第３のトランジスタを導通させる電圧を供給し続け、書き込み電圧が正確に読み出された後、第３のトランジスタのゲートに第３のトランジスタを非導通させる電圧を供給することで、第１のビット線の電圧を確定しスイッチング特性を有する複数の第３のトランジスタは、第１のビット線の電圧を維持することを特徴とする半導体メモリ装置の駆動方法である。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
また、本明細書では、「（マトリクスにおいて）直交する」とは、直角に交差するという意味だけではなく、物理的にはその他の角度であっても最も簡単に表現した回路図において直交する、という意味であり、「（マトリクスにおいて）平行である」とは、２つの配線が物理的には交差するように設けられていても、最も簡単に表現した回路図において平行である、という意味である。
開示する発明の一態様により、同一ワード線上の各メモリセルの電位を一括で確定する事で、同一ワード線上の全メモリセルに所望の電荷が保持されるまでの時間を短縮させることを可能とした半導体メモリ装置を得ることができる。また、集積度を向上させ、高精度な書き込み動作と高精度な読み出し動作を実現することで、消費電力を低減させ、信頼性を向上させた半導体メモリ装置を得ることができる。また、酸化物半導体を用いたトランジスタを備えた、新たな特徴を有する半導体メモリ装置を得ることができる。
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体メモリ装置の回路構成およびその駆動方法について、図１乃至図４を参照して説明する。なお、開示する発明の一態様に係る半導体メモリ装置は、同一ワード線上の各メモリセルの電位を一括で確定する事を可能とした駆動方法を有するものである。
本実施の形態では、開示する発明の一態様に係る半導体メモリ装置の回路構成およびその駆動方法について、図１乃至図４を参照して説明する。なお、開示する発明の一態様に係る半導体メモリ装置は、同一ワード線上の各メモリセルの電位を一括で確定する事を可能とした駆動方法を有するものである。
はじめに、開示する発明の一態様に係る半導体メモリ装置の回路構成の一例について、図１を参照して説明する。なお図１は、当該半導体メモリ装置の全ての要素を図示しているものではなく、図示不可能な機器、及び複雑な周辺回路等は省略している。
図１に示す半導体メモリ装置２００は、複数の読み出し回路２０１と、複数の制御回路２０２と、電位制御回路２０３と、複数の比較判定回路４０３と、ビット線選択回路２０４と、ワード線選択回路２０５と、複数のトランジスタ２０６と、複数のワード線ＷＬＯと、複数のワード線ＷＬと、複数のビット線ＢＬＯと、複数のビット線ＢＬと、複数のメモリセル１００がマトリクス状に配置されたメモリセルアレイ１０４と、を有する。メモリセル１００は、トランジスタ１０１と、トランジスタ１０２と、容量素子１０３と、フローティングノード１０５と、を有する。
トランジスタ２０６のソース端子又はドレイン端子の一方となる第１端子は、電位制御回路２０３と電気的に接続され、トランジスタ２０６のソース端子又はドレイン端子の他方となる第２端子は、ビット線選択回路２０４と電気的に接続され、トランジスタ２０６のゲート端子は、比較判定回路４０３の出力端子と電気的に接続されている。制御回路２０２の一方の端子及びビット線ＢＬは、読み出し回路２０１の入力端子と電気的に接続されている。読み出し回路２０１の出力端子と比較判定回路４０３の入力端子とは、電気的に接続されている。ビット線選択回路２０４は、ビット線ＢＬＯ及びビット線ＢＬと電気的に接続され、ワード線選択回路２０５は、ワード線ＷＬＯ及びワード線ＷＬと電気的に接続され、制御回路２０２の他方の端子は、高電圧源端子２０７と電気的に接続されている。
また、トランジスタ１０１のソース端子又はドレイン端子の一方となる第１端子は、ビット線ＢＬＯと電気的に接続され、トランジスタ１０１のソース端子又はドレイン端子の他方となる第２端子は、容量素子１０３の一方の端子及びトランジスタ１０２のゲート端子と電気的に接続され、トランジスタ１０１のゲート端子は、ワード線ＷＬＯと電気的に接続されている。トランジスタ１０２のソース端子又はドレイン端子の一方となる第１端子は、ビット線ＢＬと電気的に接続され、トランジスタ２０６のソース端子又はドレイン端子の他方となる第２端子は、低電圧源端子２０８と電気的に接続されている。容量素子１０３の他方の端子は、ワード線ＷＬと電気的に接続されている。
トランジスタ１０１の半導体層には、酸化物半導体材料を用いることが好ましい。酸化物半導体材料としては、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
次に、開示する発明の一態様に係る半導体メモリ装置の駆動方法について、一例として、２値の場合の半導体メモリ装置の駆動方法について説明する。
高電圧源端子２０７に、高電源電位Ｖｄｄが供給され、低電圧源端子２０８に、基準電位Ｖｇｎｄが供給され、読み出し回路２０１の入力端子に、参照電位Ｖｒｅｆが供給されている。なおこの場合、参照電位Ｖｒｅｆは、高電源電位Ｖｄｄの約半分となり、高電源電位Ｖｄｄ＞参照電位Ｖｒｅｆ＞基準電位Ｖｇｎｄの関係を満たすものとする。
書き込み動作の一例について説明する。まず、全てのワード線ＷＬの電位、および、全てのビット線ＢＬの電位を基準電位Ｖｇｎｄとする。全てのメモリセル１００中のトランジスタ１０２は、導通していない。
次いで、書き込みを行う行のワード線ＷＬＯの電位を、電位Ｖｗとし、書き込みを行わない行のワード線ＷＬＯの電位を、基準電位Ｖｇｎｄとする。書き込みを行う行のメモリセル１００中のトランジスタ１０１は、導通し、書き込みを行わない行のメモリセル１００中のトランジスタ１０１は、導通していない。次いで、ビット線ＢＬＯの電位を段階的に変化させる。書き込みを行う列のビット線ＢＬの電位が参照電位と等しくなったとき、書き込みを行う列のトランジスタ２０６はオフする。このとき、書き込みを行う列のビット線ＢＬＯの電位は電位Ｖａとなり、書き込みを行う列のフローティングノード１０５の電位もＶａとなる。書き込みを行わない列のトランジスタ２０６はオフしたままなので、書き込みを行わない列のフローティングノード１０５の電位は基準電位Ｖｇｎｄである。この際、書き込みを行う列のビット線ＢＬＯの電位Ｖａと、書き込みを行わない列のビット線ＢＬＯの基準電位Ｖｇｎｄを一括で確定している。電位Ｖａの値は各メモリセルの特性に応じた値となっている。
なお、電位Ｖａを調整する事で、フローティングノード１０５に蓄積される電荷量を制御することが可能である。電位Ｖａと基準電位Ｖｇｎｄとの差が大きければ、閾値ウィンドウ幅を広くすることができ、電位Ｖａと基準電位Ｖｇｎｄとの差が小さければ、閾値ウィンドウ幅を狭くすることができる。なお、閾値ウィンドウ幅とは、トランジスタ１０２が元々持っていた特性により決定される閾値電圧と、フローティングノード１０５に蓄積される電荷量により決定される閾値電圧との差である。また、トランジスタ１０１のソース端子又はドレイン端子の一方となる第１端子に供給する電位Ｖｒａｍｐを段階的に変化（上昇又は下降）させ、推移させながら電位Ｖａを確定することで、電位Ｖａをより精密に制御することができる。
次いで、書き込みを行う行のワード線ＷＬＯの電位を、基準電位Ｖｇｎｄとした後、全てのビット線ＢＬＯの電位を基準電位Ｖｇｎｄとする。全てのメモリセル１００中のトランジスタ１０１は、導通していない。従って、フローティングノード１０５に蓄積された電荷は、フローティングノード１０５に閉じ込められ保持される。
なお、トランジスタ１０１は、酸化物半導体を用いたトランジスタであるため、オフ電流が極めて小さい。従ってフローティングノード１０５に蓄積された電荷は、長時間にわたって保持される。
読み出し動作の一例について説明する。まず、全てのワード線ＷＬの電位を電位Ｖｂとする。全てのメモリセル１００中のトランジスタ１０２を、確実に導通させないためである。なお、電位Ｖｂは、フローティングノード１０５に、電荷が蓄積されている状態においても、フローティングノード１０５に、電荷が蓄積されていない状態においても、トランジスタ１０２が導通しない電位に設定する。従って電位Ｖｂは、少なくとも基準電位Ｖｇｎｄより低いことが好ましい。
次いで、全てのビット線ＢＬの電位を電位Ｖｃとする。この時、全てのビット線ＢＬにおいて電位Ｖｃが浮遊した状態になる。読み出しを行う行のワード線ＷＬの電位を、基準電位Ｖｇｎｄとし、読み出しを行わない行のワード線ＷＬの電位は、電位Ｖｂを維持させる。
ビット線ＢＬに接続されたトランジスタ１０２が導通する時、読み出しを行う列のビット線ＢＬの電位は、電位Ｖｃから、基準電位Ｖｇｎｄへと変化する。また、ビット線ＢＬに接続されたトランジスタ１０２が導通しない時、読み出しを行う列のビット線ＢＬの電位は、電位Ｖｃを維持する。この際、ビット線ＢＬの電位を一括で判定している。当該電位変化によって、書き込まれたデータの判定が可能になる。例えば、トランジスタ１０２が導通している状態を、「１」として読み出す、またトランジスタ１０２が導通していない状態を、「０」として読み出す、という判定が可能になる。
当該半導体メモリ装置の構成によれば、各ビット線ＢＬＯの電位を一括で確定すると同時に、各ビット線ＢＬＯの電位を一括で判定する事が可能である。即ち同一ワード線上の各メモリセルの電位を一括で確定すると同時に、一括で判定する事が可能である。
当該半導体メモリ装置の構成によれば、電位Ｖｒａｍｐを段階的に変化させ、書き込まれたデータに対する読み出しの結果のデータの正誤を常に比較判定回路４０３で監視し、正確に読み出されるまで、電位Ｖｒａｍｐの上昇（又は下降）を繰り返し、正確に読み出されたら、電位Ｖｒａｍｐの上昇（又は下降）を停止する。つまり、書き込み動作と読み出し動作を同時に行えるため、書き込まれたデータ通りに、読み出されるべき特性となっているか否かを、同時に確認することができる。例えば、「１」として読み出されるべきデータが、「０」として誤認されてしまっても、その瞬間に、誤認に気づくことができる。従って結果的に、必ず書き込まれたデータ通りに、読み出しの結果のデータを得ることができる。このように、書き込み動作と同時に読み出し動作を行うことは、動作時間の短縮だけでなく、信頼性を向上させることにも繋がる。
次に、電位制御回路２０３について図２を参照して説明する。電位制御回路２０３は、比較器３００と、トランジスタ３０１と、複数の抵抗素子３０２と、制御部３０３と、端子３０４と、端子３０５と、高電圧源端子３０６と、を有する。端子３０４を電位Ｖｒ、端子３０５を電位Ｖｒａｍｐ、高電圧源端子３０６を電位Ｖｄｄとする。
電位制御回路２０３は、電位Ｖｒａｍｐを段階的に変化（上昇又は下降）させ続け、推移させながら供給する機能、及び電位Ｖｒａｍｐの供給を停止する機能を有する。電位Ｖｒａｍｐを段階的に推移させるために、直列接続した抵抗素子３０２を利用し、抵抗分割を行っている。抵抗の段階的変化に伴って、電位Ｖｒａｍｐの段階的な変化も可能になる。なお、電位制御回路２０３は、上述した機能と同様な機能を満たしていれば、回路構成は特に限定されない。電位制御回路は傾斜電圧生成回路ともいう。
次に、読み出し回路２０１及び比較判定回路４０３について図３乃至図４を参照して説明する。図３（Ａ）は、読み出し回路２０１の全体、図３（Ｂ）は、比較判定回路４０３を示し、図４は、読み出し回路２０１を構成する比較回路４０１及び論理変換回路４０２の詳細を示している。
読み出し回路２０１は、入力端子４１０と、出力端子４７５と、比較回路４０１と、論理変換回路４０２と、を有する。なお、論理変換回路４０２は、４値以上の多値の半導体メモリ装置において、必要となる。本実施の形態では、２値の半導体メモリ装置の場合について、示しているため、論理変換回路４０２を、必要としない。
比較回路４０１は、入力端子４１０と、コンパレータ４６０と、出力端子４５０と、を有する。なお、このコンパレータ４６０の数が、１つのメモリセルに記憶させる値の数となるので、例えば、２値の半導体メモリ装置の場合、コンパレータは１個、４値の半導体メモリ装置の場合、コンパレータは３個、多値の半導体メモリ装置の場合、コンパレータは（２ｎ−１）個となる。これは、１つのメモリセルの閾値を、（２ｎ−１）段階以上に設定しなければならないためである。本実施の形態では、２値の場合について、示しているため、コンパレータの数は、１個でよい。
論理変換回路４０２は、ＡＮＤゲート４７１と、ＡＮＤゲート４７２と、インバータ４７３と、インバータ４７４と、入力端子４７０と、出力端子４７５と、を有する。
比較判定回路４０３は、ＥＸＯＲゲート４７７と、ＥＸＯＲゲート４７８と、ＯＲゲート４７９と、入力端子４７６と、出力端子４２０と、を有する。
比較回路４０１は、ビット線ＢＬの電位と、参照電位Ｖｒｅｆを比較し、得られた結果を論理変換回路４０２に、データ４３０として、出力端子４５０から出力する。論理変換回路４０２は、比較回路４０１から得られたデータ４３０を、「０」及び「１」のみで全てのデータ４３０の判定ができる状態に変換し、データ４３１として出力端子４７５から出力する。
比較判定回路４０３は、ラッチデータ４４０を利用して、読み出し回路２０１から得られたデータ４３１の正誤を判定する。書き込まれたデータに対する読み出しの結果のデータが正であれば、トランジスタ２０６を非導通させるデータ５００を出力端子４２０から出力する。書き込まれたデータに対する読み出しの結果のデータが誤であれば、トランジスタ２０６を導通させるデータ５００を出力端子４２０から出力する。常にデータ４３１の正誤を監視し、正確に読み出されるまで、ビット線ＢＬに電位を供給させ続け、正確に読み出されたら、電位の供給を停止させるデータを出力する。この比較判定回路４０３の機能によって、書き込み動作と読み出し動作の同時動作が可能になる。
制御回路２０２は、常に当該ＮＯＲ型半導体メモリ装置の状態を検出し、状態検出データ５０１を利用することによって、当該ＮＯＲ型半導体メモリ装置に、所望の状態を与える役割を果たす。制御回路２０２に含まれるアルゴリズムにより、全体の状態を定義し、状態を検出し、状態を制御している。例えば、読み出し動作を行っている時や書き込み動作を行っている時は電圧をビット線ＢＬに供給できる状態にし、休止状態の時は電圧をビット線ＢＬに供給しない状態にする。
なお、比較回路４０１、論理変換回路４０２、比較判定回路４０３、制御回路２０２は、上述した機能と同様な機能を満たしていれば、回路構成は特に限定されない。
また、当該半導体メモリ装置２００は、スイッチング特性を有するトランジスタ２０６を有する。当該半導体メモリ装置２００が有する各トランジスタ２０６のソース端子又はドレイン端子の他方となる第２端子は、各ビット線ＢＬＯと電気的に接続されている一方で、各トランジスタ２０６のソース端子又はドレイン端子の一方となる第１端子は、１つの電位制御回路２０３と接続している。
書き込まれたデータに対する読み出しの結果のデータが誤であれば、電位Ｖｒａｍｐが所望の電位に達していないと比較判定回路４０３で判定され、出力端子４２０から出力されるデータ５００は、トランジスタ２０６を導通させ続ける。また、書き込まれたデータに対する読み出しの結果のデータが正であれば、電位Ｖｒａｍｐが所望の電位に達したと比較判定回路４０３で判定され、出力端子４２０から出力されるデータ５００は、トランジスタ２０６を非導通させる。なお、電位制御回路２０３は、同一ワード線上の全メモリセルのビット線ＢＬＯの電位が所望電位に達する瞬間まで、各トランジスタ２０６のソース端子又はドレイン端子の一方となる第１端子に段階的に変化する電位を供給し続ける。また、電位制御回路２０３は、同一ワード線上の全メモリセルのビット線ＢＬＯの電位が所望電位に達し、全てのトランジスタ２０６が非導通した瞬間に、各トランジスタ２０６のソース端子又はドレイン端子の一方となる第１端子への電位の供給を停止する。この際、各トランジスタ２０６のソース端子又はドレイン端子の一方となる第１端子は、１つの電位制御回路２０３と接続しているため、同時に電位の供給及び停止が可能である。これより、各トランジスタ２０６のソース端子又はドレイン端子の他方となる第２端子は所望の電位を維持する。
つまり、各トランジスタ２０６のソース端子又はドレイン端子の一方となる第１端子に、同時に電位の供給や停止が可能であり、かつ各ビット線ＢＬＯの電位は、各ビット線ＢＬＯの有するトランジスタ２０６の導通、非導通のみで決定できる。従って、同一ワード線上の各メモリセルの電位を一括で確定する事ができる。また、書き込み動作と同時に読み出し動作を行うこともできるので、同一ワード線上の各メモリセルの電位を一括で判定する事もできる。
また確定電位を維持する時間も大幅に減少できる。当該半導体メモリ装置２００では、確定電位の維持時間は、最大で、電位Ｖｒａｍｐが、最も低い（高い）電位から最も高い（低い）電位へと推移した時間である。同一ワード線上の全てのメモリセルの電位が確定する時間まで、確定電位を維持せざるを得なかった従来の維持時間と比べると、その違いは顕著である。
なお、トランジスタ２０６は、酸化物半導体を用いたトランジスタを用いれば、オフ電流が極めて小さく、良好なスイッチング特性が得られる。また極めて高い保持特性を有するため、トランジスタ２０６のソース端子又はドレイン端子の他方となる第２端子に維持される電位は極めて信頼性が高い。
当該半導体メモリ装置を採用することで、同一ワード線上の各メモリセルの電位を一括で確定する事ができる。更に、書き込み動作と同時に読み出し動作を行うこともできるので、同一ワード線上の各メモリセルの電位を一括で判定する事もできる。また、電位を段階的に変化（上昇又は下降）させ続け、推移させながら所望の電位を確定すること、また、書き込まれたデータに対する読み出しの結果のデータの正誤を常に監視することが可能であるため、高精度な書き込み動作と高精度な読み出し動作を実現することができる。更に電位の精密な制御によって、当該半導体メモリ装置において最も動作効率の良い電位の供給や停止が可能であるため、消費電力を低減させ、信頼性を向上させることができる。
次に、図５乃至図６を用いて、閾値ウィンドウ幅と、閾値電圧のバラツキについて説明する。図５乃至図６において、縦軸は電流値、横軸は電圧値を示している。一般に半導体メモリ装置は膨大な数のトランジスタ１０２を有する。各トランジスタ１０２は、それぞれ閾値電圧が異なり、閾値電圧のバラツキが存在する。従って、閾値電圧のバラツキを考慮して、各トランジスタ１０２の導通、非導通が切り替わるゲート端子の限界付近の動作効率の良い電位の供給や停止を、半導体メモリ装置に行うことが必要である。図５（Ａ）は、全てのトランジスタ１０２の閾値電圧のバラツキが全く存在しない理想的な状態を示した模式図である。このような状態であれば、トランジスタの導通、非導通が切り替わる電位を確定することは、容易である。
しかし、実際には、図５（Ｂ）、図５（Ｃ）のように、閾値電圧のバラツキが存在するため、トランジスタの導通、非導通が切り替わる電位を確定することは、難しい。なお、図５（Ｂ）は、２値メモリ装置におけるデータ判定を幅６００で行った場合、図５（Ｃ）は、２値メモリ装置におけるデータ判定を幅６０１で行った場合を示す。
図５（Ｂ）に示すＡ及びＡ’の電位で、書き込まれたデータに対する読み出しの結果のデータの正誤判定を行った場合、確実に正しいデータが得られる。しかし、図５（Ｃ）に示すＢ及びＢ’の電位で、書き込まれたデータに対する読み出しの結果のデータの正誤判定を行った場合であっても、確実に正しいデータが得られる。
幅６００は、幅６０１よりも広い。つまり、Ａ及びＡ’の電位で、書き込まれたデータに対する読み出しの結果のデータの正誤判定を行う場合、Ｂ及びＢ’の電位で、書き込まれたデータに対する読み出しの結果のデータの正誤判定を行う場合よりも大きな電位を、半導体メモリ装置に与えることになる。
各トランジスタ１０２の導通、非導通が切り替わるゲート端子の限界の電位（Ｂ及びＢ’の電位）で、正誤判定を行うことが望ましい。当該電位は、信頼性を低下させることなく、消費電力を低減させることができる、半導体メモリ装置にとって、最も動作効率の良い電位である。
次に、閾値ウィンドウ幅について図６（Ａ）乃至図６（Ｃ）を用いて説明する。なお、図６（Ｂ）は、４値メモリ装置における、データ判定を図５（Ｂ）に示す幅６００で行った場合、図６（Ｃ）は、４値メモリ装置における、データ判定を図５（Ｃ）に示す幅６０１で行った場合である。
図６（Ａ）に示すように閾値ウィンドウ幅とは、トランジスタが元々持っていた特性により決定される閾値電圧Ｃ’と、電荷蓄積部（フローティングノード１０５）に蓄積される電荷量により決定される閾値電圧Ｃとの差６０３である。なお、フローティングノード１０５に蓄積される電荷量は、ビット線ＢＬの電位により制御することが可能である。閾値ウィンドウ幅は、ある程度の幅を取る必要がある。特に閾値のバラツキが多い半導体メモリ装置において、閾値ウィンドウ幅が狭すぎると、バラツキ部分が重なってしまい、データ判定が正確に行われない。確実に正しいデータ判定が行われる電位における閾値ウィンドウ幅は、図６（Ｂ）に示す幅６０６であり、確実に正しいデータ判定が行われるゲート端子の限界付近の電位における閾値ウィンドウ幅は、図６（Ｃ）に示す幅６０７である。
図６（Ｂ）に示すようにデータ判定を図５（Ｂ）に示す幅６００で行った場合、全体の閾値ウィンドウ幅は、幅６０４になる。図６（Ｃ）に示すようにデータ判定を図５（Ｃ）に示す幅６０１で行った場合、全体の閾値ウィンドウ幅は、幅６０５になる。幅６０４は、幅６０５よりも広い。つまり、図６（Ｂ）は、図６（Ｃ）よりデータ判定の際、より大きな電位を、半導体メモリ装置に与えることになる。つまり、閾値を多段階に設定する多値半導体メモリ装置の場合、各トランジスタ１０２の導通、非導通が切り替わるゲート端子の限界の電位で、正誤判定を行うことがより重要になる。
当該発明の半導体メモリ装置においては、半導体メモリ装置に搭載された全てのトランジスタ１０２の特性の閾値電圧のバラツキを考慮した、各トランジスタ１０２の導通、非導通が切り替わるゲート端子の限界の電位でのデータ判定が可能である。従って半導体メモリ装置に無駄な電位を与えることなく、高精度な書き込み動作と高精度な読み出し動作を行うことができる。これより消費電力を低減させ、信頼性を向上させた半導体メモリ装置が実現される。
また、閾値を多段階に設定する多値半導体メモリ装置に至っても、各閾値のバラツキを、正確に認識できる。つまり多段階の閾値に対して、閾値ウィンドウ幅を最小限に抑えながら、所望電位での正確な判定を行うことが可能になる。従って、複雑な制御回路が必要ないため半導体メモリ装置の高集積化が実現できる。
従って、同一ワード線上の各メモリセルの電位を一括で確定する事で、同一ワード線上の全メモリセルに所望の電荷が保持されるまでの時間を短縮させることを可能とした半導体メモリ装置を得ることができる。また、集積度を向上させ、高精度な書き込み動作と高精度な読み出し動作を実現することで、消費電力を低減させ、信頼性を向上させた半導体メモリ装置を得ることができる。また、酸化物半導体を用いたトランジスタを備えた、新たな特徴を有する半導体メモリ装置を得ることができる。
１００ メモリセル
１０１ トランジスタ
１０２ トランジスタ
１０３ 容量素子
１０４ メモリセルアレイ
１０５ フローティングノード
２００ 半導体メモリ装置
２０１ 回路
２０２ 制御回路
２０３ 電位制御回路
２０４ ビット線選択回路
２０５ ワード線選択回路
２０６ トランジスタ
２０７ 高電圧源端子
２０８ 低電圧源端子
３００ 比較器
３０１ トランジスタ
３０２ 抵抗素子
３０３ 制御部
３０６ 高電圧源端子
４０１ 比較回路
４０２ 論理変換回路
４０３ 比較判定回路
４１０ 入力端子
４２０ 出力端子
４３０ データ
４３１ データ
４４０ ラッチデータ
４５０ 出力端子
４６０ コンパレータ
４７０ 入力端子
４７１ ＡＮＤゲート
４７２ ＡＮＤゲート
４７３ インバータ
４７４ インバータ
４７５ 出力端子
４７６ 入力端子
４７７ ＥＸＯＲゲート
４７８ ＥＸＯＲゲート
４７９ ＯＲゲート
５００ データ
５０１ 状態検出データ
６００ 幅
６０１ 幅
６０３ 差
６０４ 幅
６０５ 幅
６０６ 幅
６０７ 幅
１０１ トランジスタ
１０２ トランジスタ
１０３ 容量素子
１０４ メモリセルアレイ
１０５ フローティングノード
２００ 半導体メモリ装置
２０１ 回路
２０２ 制御回路
２０３ 電位制御回路
２０４ ビット線選択回路
２０５ ワード線選択回路
２０６ トランジスタ
２０７ 高電圧源端子
２０８ 低電圧源端子
３００ 比較器
３０１ トランジスタ
３０２ 抵抗素子
３０３ 制御部
３０６ 高電圧源端子
４０１ 比較回路
４０２ 論理変換回路
４０３ 比較判定回路
４１０ 入力端子
４２０ 出力端子
４３０ データ
４３１ データ
４４０ ラッチデータ
４５０ 出力端子
４６０ コンパレータ
４７０ 入力端子
４７１ ＡＮＤゲート
４７２ ＡＮＤゲート
４７３ インバータ
４７４ インバータ
４７５ 出力端子
４７６ 入力端子
４７７ ＥＸＯＲゲート
４７８ ＥＸＯＲゲート
４７９ ＯＲゲート
５００ データ
５０１ 状態検出データ
６００ 幅
６０１ 幅
６０３ 差
６０４ 幅
６０５ 幅
６０６ 幅
６０７ 幅
Claims (4)
- 第１のトランジスタと第２のトランジスタと容量素子とを含む複数のメモリセルと、
ビット線選択回路と、
ワード線選択回路と、
前記第１のトランジスタのソース端子又はドレイン端子の一方となる第１端子と電気的に接続される第１のビット線と、
前記第２のトランジスタのソース端子又はドレイン端子の一方となる第１端子と電気的に接続される第２のビット線と、
前記容量素子の一方の端子と、前記第１のトランジスタのソース端子又はドレイン端子の他方となる第２端子と、前記第２のトランジスタのゲート端子と、が電気的に接続されるノードと、
前記第１のトランジスタのゲート端子と電気的に接続される第１のワード線と、
前記容量素子の一方の端子と電気的に接続される第２のワード線と、
複数の第３のトランジスタのソース端子又はドレイン端子の一方となる第１端子に対して、段階的に変化する出力電圧を同時に供給し、且つ、前記出力電圧から選出された書き込み電圧が、前記第３のトランジスタのソース端子又はドレイン端子の他方となる第２端子のそれぞれにおいて確定した時に、前記出力電圧の供給を停止する電位制御回路と、
制御回路により前記メモリセルに設定された閾値電圧と、前記第２のビット線の電圧とを比較して、読み出し電圧を出力する読み出し回路と、
前記書き込み電圧が正確に読み出されるまで、前記第３のトランジスタのゲート端子に、前記第３のトランジスタを導通させる電圧を供給し続け、前記書き込み電圧が正確に読み出された後、前記第３のトランジスタのゲート端子に前記第３のトランジスタを非導通させる電圧を供給する比較判定回路と、
を有することを特徴とする半導体装置。 - 請求項１において、
前記第１のトランジスタの半導体層は、酸化物半導体材料で構成されていることを特徴とする半導体装置。 - 請求項１乃至請求項２のいずれか一において、
前記第３のトランジスタの半導体層は、酸化物半導体材料で構成されていることを特徴とする半導体装置。 - 請求項２又は請求項３のいずれか一において、
前記酸化物半導体材料は、Ｉｎ、ＧａおよびＺｎを含むことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011275497A JP5839976B2 (ja) | 2010-12-17 | 2011-12-16 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010281631 | 2010-12-17 | ||
| JP2010281631 | 2010-12-17 | ||
| JP2011275497A JP5839976B2 (ja) | 2010-12-17 | 2011-12-16 | 半導体装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2012142066A true JP2012142066A (ja) | 2012-07-26 |
| JP2012142066A5 JP2012142066A5 (ja) | 2014-12-25 |
| JP5839976B2 JP5839976B2 (ja) | 2016-01-06 |
Family
ID=46233200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011275497A Expired - Fee Related JP5839976B2 (ja) | 2010-12-17 | 2011-12-16 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US8686415B2 (ja) |
| JP (1) | JP5839976B2 (ja) |
| KR (1) | KR101883503B1 (ja) |
| TW (1) | TWI525622B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015149116A (ja) * | 2010-08-31 | 2015-08-20 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2016006709A (ja) * | 2014-05-30 | 2016-01-14 | 株式会社半導体エネルギー研究所 | 半導体装置及び電子機器 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9286953B2 (en) | 2013-02-28 | 2016-03-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic device |
| WO2014142332A1 (en) | 2013-03-14 | 2014-09-18 | Semiconductor Energy Laboratory Co., Ltd. | Method for driving semiconductor device and semiconductor device |
| WO2014142043A1 (en) | 2013-03-14 | 2014-09-18 | Semiconductor Energy Laboratory Co., Ltd. | Method for driving semiconductor device and semiconductor device |
| US9349418B2 (en) | 2013-12-27 | 2016-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for driving the same |
| US9887212B2 (en) | 2014-03-14 | 2018-02-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic device |
| US9716100B2 (en) | 2014-03-14 | 2017-07-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, method for driving semiconductor device, and electronic device |
| JP6667267B2 (ja) | 2014-12-08 | 2020-03-18 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP6689062B2 (ja) | 2014-12-10 | 2020-04-28 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| WO2016092416A1 (en) * | 2014-12-11 | 2016-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, memory device, and electronic device |
| KR20160117222A (ko) | 2015-03-30 | 2016-10-10 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치의 검사 방법 |
| US9589611B2 (en) | 2015-04-01 | 2017-03-07 | Semiconductor Energy Laboratory Co., Ltd. | Memory device, semiconductor device, and electronic device |
| JP6963463B2 (ja) | 2016-11-10 | 2021-11-10 | 株式会社半導体エネルギー研究所 | 半導体装置、電子部品、及び電子機器 |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03116494A (ja) * | 1989-09-28 | 1991-05-17 | Nec Corp | 半導体記憶回路装置 |
| JP2000235799A (ja) * | 1999-02-10 | 2000-08-29 | Stmicroelectronics Srl | 不揮発性マルチレベルメモリ及びその読み出し方法 |
| JP2002368226A (ja) * | 2001-06-11 | 2002-12-20 | Sharp Corp | 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器 |
| JP2004234707A (ja) * | 2002-12-04 | 2004-08-19 | Sharp Corp | 半導体記憶装置及びメモリセルの書き込み並びに消去方法 |
| WO2005088726A1 (ja) * | 2004-03-12 | 2005-09-22 | Japan Science And Technology Agency | アモルファス酸化物及び薄膜トランジスタ |
| JP2006502597A (ja) * | 2002-05-21 | 2006-01-19 | ザ・ステート・オブ・オレゴン・アクティング・バイ・アンド・スルー・ザ・ステート・ボード・オブ・ハイヤー・エデュケーション・オン・ビハーフ・オブ・オレゴン・ステート・ユニバーシティ | トランジスタ構造及びその製作方法 |
| WO2007015358A1 (ja) * | 2005-08-02 | 2007-02-08 | Nec Corporation | 磁気ランダムアクセスメモリ及びその動作方法 |
| JP2011187145A (ja) * | 2010-03-11 | 2011-09-22 | Sony Corp | 不揮発性記憶装置及びデータ書き込み方法 |
| JP2012074125A (ja) * | 2010-08-31 | 2012-04-12 | Semiconductor Energy Lab Co Ltd | 半導体装置の駆動方法 |
| JP2012079400A (ja) * | 2010-09-08 | 2012-04-19 | Semiconductor Energy Lab Co Ltd | 半導体装置の駆動方法 |
Family Cites Families (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0053878B1 (en) | 1980-12-08 | 1985-08-14 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JPS6034199B2 (ja) | 1980-12-20 | 1985-08-07 | 株式会社東芝 | 半導体記憶装置 |
| TW353535U (en) * | 1990-11-19 | 1999-02-21 | Hitachi Ltd | Memory circuit improved in electrical characteristics |
| US5357462A (en) * | 1991-09-24 | 1994-10-18 | Kabushiki Kaisha Toshiba | Electrically erasable and programmable non-volatile semiconductor memory with automatic write-verify controller |
| US5361227A (en) * | 1991-12-19 | 1994-11-01 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and memory system using the same |
| JP2905647B2 (ja) * | 1992-04-30 | 1999-06-14 | 三菱電機株式会社 | スタティックランダムアクセスメモリ装置 |
| JP3020345B2 (ja) * | 1992-05-19 | 2000-03-15 | 株式会社 沖マイクロデザイン | 半導体記憶回路 |
| JP3590115B2 (ja) * | 1994-12-20 | 2004-11-17 | 株式会社日立製作所 | 半導体メモリ |
| JP3169788B2 (ja) * | 1995-02-17 | 2001-05-28 | 日本電気株式会社 | 半導体記憶装置 |
| JP3192344B2 (ja) * | 1995-03-15 | 2001-07-23 | 株式会社東芝 | 半導体記憶装置 |
| JP4103968B2 (ja) | 1996-09-18 | 2008-06-18 | 株式会社半導体エネルギー研究所 | 絶縁ゲイト型半導体装置 |
| JPH10312684A (ja) * | 1997-05-13 | 1998-11-24 | Fujitsu Ltd | 半導体集積回路 |
| JP2923643B2 (ja) | 1998-02-27 | 1999-07-26 | 株式会社日立製作所 | 多値メモリの記録方法および半導体記憶装置 |
| JP2001160295A (ja) * | 1999-12-01 | 2001-06-12 | Toshiba Corp | 半導体集積回路 |
| US6717851B2 (en) * | 2000-10-31 | 2004-04-06 | Sandisk Corporation | Method of reducing disturbs in non-volatile memory |
| US6804142B2 (en) | 2002-11-12 | 2004-10-12 | Micron Technology, Inc. | 6F2 3-transistor DRAM gain cell |
| US20060102910A1 (en) | 2004-10-29 | 2006-05-18 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing light emitting device |
| KR100673901B1 (ko) * | 2005-01-28 | 2007-01-25 | 주식회사 하이닉스반도체 | 저전압용 반도체 메모리 장치 |
| KR100623618B1 (ko) * | 2005-03-31 | 2006-09-14 | 주식회사 하이닉스반도체 | 저전압용 반도체 메모리 장치 |
| JP4295253B2 (ja) * | 2005-07-06 | 2009-07-15 | 富士通マイクロエレクトロニクス株式会社 | 強誘電体記憶装置 |
| KR101518091B1 (ko) * | 2007-12-13 | 2015-05-06 | 이데미쓰 고산 가부시키가이샤 | 산화물 반도체를 이용한 전계 효과형 트랜지스터 및 그 제조방법 |
| JP5781720B2 (ja) | 2008-12-15 | 2015-09-24 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP4908562B2 (ja) * | 2009-09-07 | 2012-04-04 | 株式会社東芝 | 強誘電体メモリ装置 |
| KR20190006091A (ko) | 2009-10-29 | 2019-01-16 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| EP2887395B1 (en) | 2009-11-20 | 2019-05-08 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile latch circuit and logic circuit, and semiconductor device using the same |
| WO2011065183A1 (en) | 2009-11-24 | 2011-06-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including memory cell |
| KR101803254B1 (ko) | 2009-11-27 | 2017-11-30 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| US8588000B2 (en) * | 2010-05-20 | 2013-11-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device having a reading transistor with a back-gate electrode |
| WO2011162104A1 (en) | 2010-06-25 | 2011-12-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for driving the same |
| KR101666551B1 (ko) * | 2010-09-10 | 2016-10-25 | 삼성전자주식회사 | 전압 발생기, 그것을 포함하는 불휘발성 메모리 장치 및 그것의 전압 발생 방법 |
| JP2012079399A (ja) * | 2010-09-10 | 2012-04-19 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
2011
- 2011-12-12 US US13/316,612 patent/US8686415B2/en not_active Expired - Fee Related
- 2011-12-13 TW TW100145982A patent/TWI525622B/zh not_active IP Right Cessation
- 2011-12-15 KR KR1020110135297A patent/KR101883503B1/ko not_active Expired - Fee Related
- 2011-12-16 JP JP2011275497A patent/JP5839976B2/ja not_active Expired - Fee Related
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03116494A (ja) * | 1989-09-28 | 1991-05-17 | Nec Corp | 半導体記憶回路装置 |
| JP2000235799A (ja) * | 1999-02-10 | 2000-08-29 | Stmicroelectronics Srl | 不揮発性マルチレベルメモリ及びその読み出し方法 |
| JP2002368226A (ja) * | 2001-06-11 | 2002-12-20 | Sharp Corp | 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器 |
| JP2006502597A (ja) * | 2002-05-21 | 2006-01-19 | ザ・ステート・オブ・オレゴン・アクティング・バイ・アンド・スルー・ザ・ステート・ボード・オブ・ハイヤー・エデュケーション・オン・ビハーフ・オブ・オレゴン・ステート・ユニバーシティ | トランジスタ構造及びその製作方法 |
| JP2004234707A (ja) * | 2002-12-04 | 2004-08-19 | Sharp Corp | 半導体記憶装置及びメモリセルの書き込み並びに消去方法 |
| WO2005088726A1 (ja) * | 2004-03-12 | 2005-09-22 | Japan Science And Technology Agency | アモルファス酸化物及び薄膜トランジスタ |
| WO2007015358A1 (ja) * | 2005-08-02 | 2007-02-08 | Nec Corporation | 磁気ランダムアクセスメモリ及びその動作方法 |
| JP2011187145A (ja) * | 2010-03-11 | 2011-09-22 | Sony Corp | 不揮発性記憶装置及びデータ書き込み方法 |
| JP2012074125A (ja) * | 2010-08-31 | 2012-04-12 | Semiconductor Energy Lab Co Ltd | 半導体装置の駆動方法 |
| JP2012079400A (ja) * | 2010-09-08 | 2012-04-19 | Semiconductor Energy Lab Co Ltd | 半導体装置の駆動方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015149116A (ja) * | 2010-08-31 | 2015-08-20 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2016006709A (ja) * | 2014-05-30 | 2016-01-14 | 株式会社半導体エネルギー研究所 | 半導体装置及び電子機器 |
| JP2019207744A (ja) * | 2014-05-30 | 2019-12-05 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW201246215A (en) | 2012-11-16 |
| KR20120068717A (ko) | 2012-06-27 |
| JP5839976B2 (ja) | 2016-01-06 |
| US8686415B2 (en) | 2014-04-01 |
| US20120153276A1 (en) | 2012-06-21 |
| KR101883503B1 (ko) | 2018-07-30 |
| TWI525622B (zh) | 2016-03-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5839976B2 (ja) | 半導体装置 | |
| US12068040B2 (en) | Nonvolatile semiconductor memory device including a memory cell array and a control circuit applying a reading voltage | |
| US7715220B2 (en) | Memory apparatus | |
| JP4205938B2 (ja) | 不揮発性メモリ装置 | |
| US10643712B2 (en) | Semiconductor memory device for improving high temperature data retention | |
| US8117375B2 (en) | Memory device program window adjustment | |
| CN113257300B (zh) | 基于铁电电容的存储装置 | |
| US20090190409A1 (en) | Integrated Circuit, Cell Arrangement, Method for Operating an Integrated Circuit and for Operating a Cell Arrangement, Memory Module | |
| CN1505053A (zh) | 半导体存储装置及存储单元的存储数据修正方法 | |
| US9530495B1 (en) | Resistive switching memory having a resistor, diode, and switch memory cell | |
| JP2014010875A (ja) | 半導体記憶装置 | |
| US9047975B2 (en) | Coding techniques for reducing write cycles for memory | |
| JP5542222B2 (ja) | 半導体装置及びその制御方法 | |
| CN117095710A (zh) | 存储器装置中的存储器单元对的差分亚阈值读取 | |
| CN1848294A (zh) | 存储多值数据的非易失性半导体存储器 | |
| WO2003058638A1 (en) | Programming circuit for a programmable microelectronic device, system including the circuit, and method of forming the same | |
| CN103839586A (zh) | 非易失性存储器擦除电压的调整方法 | |
| CN115579033B (zh) | 半导体存储装置 | |
| US7965549B2 (en) | Semiconductor integrated circuit device and method of operating same | |
| CN112002357B (zh) | 用于操作半导体器件的方法及半导体器件 | |
| CN111429961B (zh) | 补偿非易失存储元件编程时电荷流失与源极线偏置的方法 | |
| JP5236343B2 (ja) | 半導体装置及びその制御方法 | |
| US20250384944A1 (en) | Physical redundancy and mapping of addresses for access lines in a memory device | |
| CN105575432A (zh) | 一种分栅式双位存储单元闪存的数据读取方法 | |
| US20250329383A1 (en) | Drift compensation for codewords in memory |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20141107 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20141107 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150909 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150915 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150929 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20151027 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20151110 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5839976 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |