JP2012142441A - Ｍｏｓトランジスタおよびその製造方法 - Google Patents

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Abstract

【課題】ドレイン端側においてゲート絶縁膜の膜厚を増大させる構成のＭＯＳトランジスタにおいて、オン抵抗を低減し、耐圧を向上させる。
【解決手段】高電圧トランジスタ１０のゲート電極構造をチャネル領域ＣＨを第１の膜厚で覆う第１のゲート絶縁膜１２Ｇ１と、第１の膜厚よりも大きい第２の膜厚で覆う第２のゲート絶縁膜１２Ｇ２とし、第１のゲート絶縁膜１２Ｇ１上の第１のゲート電極１３Ｇ１と、第２のゲート絶縁膜１２Ｇ２上の第２のゲート電極１３Ｇ２の構成とする。更に、第１のゲート電極１３Ｇ１と前記第２のゲート電極１３Ｇ２とは、前記第１のゲート絶縁膜１２Ｇ１から延在する絶縁膜１２ＨＫで隔てられる。
【選択図】図１Ｂ

Description

以下に説明する実施形態はＭＯＳトランジスタおよびその製造方法に関する。
いわゆる高電圧ＭＯＳトランジスタでは、特にチャネル領域のドレイン端近傍において大きな電界集中が発生しやすいため、ゲート絶縁膜のドレイン端における耐圧が重要である。このような高電圧ＭＯＳトランジスタは、例えば車載用途や電力用途などで使われることがある。
高電圧ＭＯＳトランジスタは、集積回路中に論理回路などとともに集積化されるのが好ましいが、このような高電圧ＭＯＳトランジスタでは、ゲート絶縁膜を、論理回路で使われるトランジスタと同様に薄く形成し、一方、ドレイン端近傍における耐圧を向上させるために、ドレイン領域をゲート電極から大きく離間させ、その間にドリフト領域を形成する構成が使われている。このような構成の一例としてＬＤＭＯＳ（Laterally Diffused MOS）構造が挙げられる。例えば特許文献１あるいは２、さらに非特許文献１を参照。
米国特許第６４６８８７０号 特開２００６−１５６９９０号公報 特開２００４−２０７５１７号公報 特開２００５−２２８９０６号公報 特開２００６−８６２７２号公報
Contiero, C., etal., Proc. 2004 International Symposium on Power Semiconductor Devices &ICs, Kitakyushu
一方、このようなＬＤＭＯＳ構造の高電圧ＭＯＳトランジスタでは、同時にオン抵抗の低減が望まれており、またさらに高電圧で動作できるように耐圧のさらなる向上が望まれている。
例えば特許文献１に記載の構成や特許文献２に記載の構成では、トランジスタの耐圧を向上させるため、ゲート電極のドレイン端においてゲート絶縁膜の膜厚を増大させているが、ソース領域からドレイン領域へと流れるキャリアが、前記ゲート絶縁膜の下の別の絶縁膜の下を迂回して流れる必要があり、このためオン抵抗が増大すると同時に、キャリア経路が絶縁膜下で屈曲するため電界集中が発生しやすく、耐圧が低下しやすい問題を有している。
一の側面によればＭＯＳトランジスタは、平坦な主面を有し、第１導電型の第１のウェルが形成された半導体基板と、前記第１のウェル中に、前記平坦な主面において前記第１のウェルに隣接して形成され、前記第１のウェルに隣接して第２導電型のチャネル領域を含む第２のウェルと、前記第２のウェル中、前記チャネル領域の第１の側に、前記チャネル領域に接して形成された第１導電型のソースエクステンション領域と、前記第１のウェル中、前記チャネル領域の前記第１の側とは反対の第２の側に、前記チャネル領域から離間して形成された第１導電型のドレインエクステンション領域と、前記半導体基板の前記平坦な主面上に、前記チャネル領域と、前記チャネル領域の前記第２の側において前記第１のウェルを覆って形成されたゲート電極構造と、を備え、前記ゲート電極構造は少なくとも、前記半導体基板の前記平坦な主面上を前記チャネル領域の第１の側から第２の側にまで延在し前記チャネル領域を第１の膜厚で覆う第１のゲート絶縁膜と、前記第１のゲート絶縁膜に前記チャネル領域の第２の側で隣接し、前記第１のウェルを前記第１の膜厚よりも大きい第２の膜厚で覆う第２のゲート絶縁膜と、を含み、さらに前記ゲート電極構造は少なくとも、前記第１のゲート絶縁膜上の第１のゲート電極と、前記第２のゲート絶縁膜上の第２のゲート電極と、を含み、前記第１のゲート電極と前記第２のゲート電極とは、前記第１のゲート絶縁膜から延在する絶縁膜で隔てられている。
二の側面によればＭＯＳトランジスタの製造方法は、平坦な主面を有する半導体基板中に第１導電型の第１のウェルと第２導電型の第２のウェルとを、前記第２のウェルが前記第１のウェルに含まれるように、また前記第２のウェルが前記主面において、前記第１のウェルに隣接するように形成する工程と、前記主面上に前記第２のウェルから第１のウェルまで、第１の膜厚の第１の絶縁膜を介してポリシリコンパタ―ンを形成する工程と、前記半導体基板中、前記ポリシリコンパタ―ンのうち、前記第２のウェルが形成されている第１の側に、前記第２のウェルに含まれるように、かつ前記ポリシリコンパタ―ンの前記第１の側の端部に隣接して、第１の導電型のソースエクステンション領域を、また前記ポリシリコンパタ―ンのうち、前記第１の側とは反対の第２の側に、前記第１のウェルに含まれるように、また前記ポリシリコンパタ―ンの前記第２の側の端部からは離間して、第１導電型のドレインエクステンション領域を、前記第１導電型の不純物元素のイオン注入により形成する工程と、前記ポリシリコンパタ―ンの前記第１の側の端部に第１の側壁絶縁膜を、前記第２の側の端部に第２の側壁絶縁膜を形成し、さらに前記シリコン基板の前記主面のうち、前記ポリシリコンパタ―ンの前記第２の側と前記ドレイン領域との間の部分を絶縁膜パタ―ンで覆う工程と、前記半導体基板中に前記ポリシリコンパタ―ン、前記第１および第２の側壁絶縁膜、および前記絶縁膜パタ―ンをマスクに第１の導電型の不純物元素をイオン注入し、前記半導体基板中、前記第１の側壁絶縁膜の前記第１の側の領域に、前記第２のウェルに含まれるように第１導電型のソース領域を、また前記第２の側壁絶縁膜の前記第２の側の領域に、前記第１のウェルに含まれるように第１導電型のドレイン領域を形成する工程と、前記半導体基板上に前記ポリシリコンパタ―ンを覆って層間絶縁膜を形成し、さらに前記層間絶縁膜を平坦化して前記ポリシリコンパタ―ンの上面を露出する工程と、前記ポリシリコンパタ―ンおよび前記第１の絶縁膜を、前記第１の側の端部を含む第１の部分において除去し、前記ポリシリコンパタ―ンの前記第１の側に前記半導体基板の主面を底面において露出するボイドを形成し、また前記ポリシリコンパタ―ンおよび前記第１の絶縁膜を、前記第２の側の端部を含む第２の部分において、前記第２のゲート電極および第２のゲート絶縁膜として残す工程と、前記ボイドの底面および側壁面を、第２の絶縁膜により覆う工程と、前記ボイドを、前記第２の絶縁膜を介して、導電性窒化膜あるいは高融点金属膜、またはポリシリコン膜により充填し、第１のゲート電極を、また前記第１のゲート電極の下の前記第２の絶縁膜により、前記第１のゲート電極の直下に第１のゲート絶縁膜を形成する工程と、を含む。
第１の側面によれば、ゲート絶縁膜を第１のゲート絶縁膜と、より厚い第２のゲート絶縁膜とより構成することにより、オン電流を増加させることができ、かつ半導体装置の耐圧を増大させることができる。またその際、第１のゲート電極と第２のゲート電極とを絶縁膜で隔てることにより、前記第２のゲート絶縁膜の実効的膜厚をさらに増大させることが可能である。
第１の実施形態による高電圧ＭＯＳトランジスタを示す平面図である。 図１Ａ中、線Ａ−Ａ’に沿った断面図である。 図１Ａおよび図１Ｂの高電圧ＭＯＳトランジスタのゲート絶縁膜の等価回路図である。 第１の実施形態の高電圧ＭＯＳトランジスタの製造工程を示す図（その１）である。 第１の実施形態の高電圧ＭＯＳトランジスタの製造工程を示す図（その２）である。 第１の実施形態の高電圧ＭＯＳトランジスタの製造工程を示す図（その３）である。 第１の実施形態の高電圧ＭＯＳトランジスタの製造工程を示す図（その４）である。 第１の実施形態の高電圧ＭＯＳトランジスタの製造工程を示す図（その５）である。 第１の実施形態の高電圧ＭＯＳトランジスタの製造工程を示す図（その６）である。 第１の実施形態の高電圧ＭＯＳトランジスタの製造工程を示す図（その７）である。 第１の実施形態の高電圧ＭＯＳトランジスタの製造工程を示す図（その８）である。 第１の実施形態の高電圧ＭＯＳトランジスタの製造工程を示す図（その９）である。 第１の実施形態の高電圧ＭＯＳトランジスタの製造工程を示す図（その１０）である。 第１の実施形態の高電圧ＭＯＳトランジスタの製造工程を示す図（その１１）である。 第２の実施形態による高電圧ＭＯＳトランジスタを示す平面図である。 図４Ａ中、線Ｂ−Ｂ’に沿った断面図である。 図４Ａおよび図４Ｂの高電圧ＭＯＳトランジスタのゲート絶縁膜の等価回路図である。 第３の実施形態による高電圧ＭＯＳトランジスタを示す断面図である。 第３の実施形態の高電圧ＭＯＳトランジスタの製造工程を示す図（その１）である。 第３の実施形態の高電圧ＭＯＳトランジスタの製造工程を示す図（その２）である。 第３の実施形態の高電圧ＭＯＳトランジスタの製造工程を示す図（その３）である。 第３の実施形態の高電圧ＭＯＳトランジスタの製造工程を示す図（その４）である。 第３の実施形態の高電圧ＭＯＳトランジスタの製造工程を示す図（その５）である。 第３の実施形態の高電圧ＭＯＳトランジスタの製造工程を示す図（その６）である。 第３の実施形態の高電圧ＭＯＳトランジスタの製造工程を示す図（その７）である。 第３の実施形態の高電圧ＭＯＳトランジスタの製造工程を示す図（その８）である。 第３の実施形態の高電圧ＭＯＳトランジスタの製造工程を示す図（その９）である。 第３の実施形態の高電圧ＭＯＳトランジスタの製造工程を示す図（その１０）である。 第３の実施形態の高電圧ＭＯＳトランジスタの製造工程を示す図（その１１）である。 第４の実施形態による高電圧ＭＯＳトランジスタを示す平面図である。 図８Ａ中、線Ｃ−Ｃ’に沿った断面図である。 第４の実施形態の高電圧ＭＯＳトランジスタの製造工程を示す図（その１）である。 第４の実施形態の高電圧ＭＯＳトランジスタの製造工程を示す図（その２）である。 第４の実施形態の高電圧ＭＯＳトランジスタの製造工程を示す図（その３）である。 第４の実施形態の高電圧ＭＯＳトランジスタの製造工程を示す図（その４）である。 第４の実施形態の高電圧ＭＯＳトランジスタの製造工程を示す図（その５）である。 第４の実施形態の高電圧ＭＯＳトランジスタの製造工程を示す図（その６）である。 第４の実施形態の高電圧ＭＯＳトランジスタの製造工程を示す図（その７）である。 第４の実施形態の高電圧ＭＯＳトランジスタの製造工程を示す図（その８）である。 第４の実施形態の高電圧ＭＯＳトランジスタの製造工程を示す図（その９）である。 第４の実施形態の高電圧ＭＯＳトランジスタの製造工程を示す図（その１０）である。 第４の実施形態の高電圧ＭＯＳトランジスタの製造工程を示す図（その１１）である。 第４の実施形態の高電圧ＭＯＳトランジスタの製造工程を示す図（その１２）である。 第５の実施形態による高電圧ＭＯＳトランジスタを示す断面図である。 第５の実施形態の高電圧ＭＯＳトランジスタの製造工程を示す図（その１）である。 第５の実施形態の高電圧ＭＯＳトランジスタの製造工程を示す図（その２）である。 第５の実施形態の高電圧ＭＯＳトランジスタの製造工程を示す図（その３）である。 第５の実施形態の高電圧ＭＯＳトランジスタの製造工程を示す図（その４）である。 第５の実施形態の高電圧ＭＯＳトランジスタの製造工程を示す図（その５）である。 第５の実施形態の高電圧ＭＯＳトランジスタの製造工程を示す図（その６）である。 第５の実施形態の高電圧ＭＯＳトランジスタの製造工程を示す図（その７）である。 第５の実施形態の高電圧ＭＯＳトランジスタの製造工程を示す図（その８）である。 第６の実施形態による高電圧ＭＯＳトランジスタを示す断面図である。 第６の実施形態の高電圧ＭＯＳトランジスタの製造工程を示す図（その１）である。 第６の実施形態の高電圧ＭＯＳトランジスタの製造工程を示す図（その２）である。 第６の実施形態の高電圧ＭＯＳトランジスタの製造工程を示す図（その３）である。 第６の実施形態の高電圧ＭＯＳトランジスタの製造工程を示す図（その４）である。 第６の実施形態の高電圧ＭＯＳトランジスタの製造工程を示す図（その５）である。 第６の実施形態の高電圧ＭＯＳトランジスタの製造工程を示す図（その６）である。 第６の実施形態の高電圧ＭＯＳトランジスタの製造工程を示す図（その７）である。 第６の実施形態の高電圧ＭＯＳトランジスタの製造工程を示す図（その８）である。 第６の実施形態の高電圧ＭＯＳトランジスタの製造工程を示す図（その９）である。
［第１の実施形態］
図１Ａは、第１の実施形態による高電圧ＭＯＳトランジスタ１０の構成を示す平面図であり、図１Ｂは前記図１Ａ中、線Ａ−Ａ’に沿った断面図である。
図１Ａおよび図１Ｂを参照するに、前記高電圧ＭＯＳトランジスタ１０は素子分離領域１１Ｉにより素子領域１１Ａを画成され典型的には（１００）面よりなる平坦な主面を有するｐ型のシリコン基板１１上に構成されており、前記シリコン基板１１中にはｎ型ウェル１１ＮＷが、前記素子領域１１Ａを含んで形成されている。
また前記シリコン基板１１中には前記素子領域１１Ａにおいて、前記ｎ型ウェル１１ＮＷの一部にｐ型ウェル１１ＰＷが形成されている。
前記シリコン基板１１上には、前記ｐ型ウェル１１ＰＷ上に、ＴｉやＴｉＮなどの金属、あるいは導電性窒化膜よりなり、いわゆる「メタルゲート」を構成する第１のゲート電極１３Ｇ１が、ＨｆＯ２やＺｒＯ２膜などの絶縁性金属酸化膜、あるいはＨｆＳｉＯ４やＺｒＳｉＯ４などの金属窒化膜など、シリコン酸化膜よりも比誘電率の高いいわゆるhigh-K誘電体膜１２Ｈｋよりなる第１のゲート絶縁膜１２Ｇ１を介して形成されている。
また前記ｎ型ウェル１１ＮＷ上には前記第１のゲート電極１３Ｇ１に隣接して、ｎ＋型にドープされたポリシリコンよりなる第２のゲート電極１３Ｇ２が、典型的には熱酸化膜よりなる第２のゲート絶縁膜１２Ｇ２を介して形成されている。
前記第１のゲート絶縁膜１２Ｇ１を構成するhigh-K誘電体膜１２Ｈｋは、対応する前記第１のゲート電極１３Ｇ１の底面のみならず両側壁面をも覆っており、その結果、前記第１のゲート電極１３Ｇ１と第２のゲート電極１３Ｇ２とは、前記ゲート絶縁膜１２Ｇ１から延在するhigh-K誘電体膜１２Ｈｋを介して隣接し、ゲート電極構造１３Ｇを構成する。
さらに前記シリコン基板１１中には、前記素子領域１１Ａの一端に、前記ｐ型ウェル１１ＰＷに含まれるようにｎ型のソースエクステンション領域１１ａが、前記第１のゲート電極１３Ｇ１に隣接して形成されており、また前記素子領域１１Ａの、前記一端に対向する他端には、前記第２のゲート電極１３Ｇ２の前記ｎ型ウェル１１ＮＷに含まれるように、ｎ型のドレインエクステンション領域１１ｂが、前記ゲート電極１３Ｇ２から離間して形成されている。
さらに前記ゲート電極構造１３Ｇは、前記ソースエクステンション領域１１ａが形成されている側の側壁面に側壁絶縁膜１３ＳＷ１を、また前記側壁絶縁膜１３ＳＷ１に対向する側の側壁面に側壁絶縁膜１３ＳＷ２を有しており、前記ｐ型ウェル１１ＰＷ中には前記ゲート電極構造１３Ｇから見て前記側壁絶縁膜１３ＳＷ１の外側に、ｎ＋型のソース領域１１ｃが、前記ソースエクステンション領域１１ａに部分的に重畳して、より深く形成されている。
さらに前記素子領域１１Ａ中にはｎ＋型のドレイン領域１１ｄが、前記ドレインエクステンション領域１１ｂに部分的に重畳して、より深く形成されている。
前記ゲート構造１３Ｇは前記シリコン基板１１上に形成されたシリコン酸化膜などの層間絶縁膜１４により覆われているが、前記層間絶縁膜１４は前記ゲート電極構造１３Ｇの高さと同じ厚さを有しており、このため前記第１のゲート電極１３Ｇ１および第２のゲート電極１３Ｇ２の上面は、前記層間絶縁膜１４の上面において露出されている。また前記だ２のゲート電極１３Ｇ２の上面にはシリサイド層１３Ｇｓが形成されており、同様なシリサイド層１１Ｓｓおよび１１Ｄｓが、前記ソース領域１１ｃの上面および前記ドレイン領域１１ｄの上面にそれぞれ例えば２０ｎｍの厚さに形成されている。
前記第１のゲート電極１３Ｇ１および第２のゲート電極１３Ｇ２の露出上面は、前記層間絶縁膜１４上に形成された層間絶縁膜１５により覆われており、前記層間絶縁膜１５中には、その下の層間絶縁膜１４を貫通してソース領域１１ｃのシリサイド層１１Ｓｓにコンタクトするビアプラグ１５Ａが、またドレイン領域１１ｄのシリサイド層１１Ｄｓにコンタクトするビアプラグ１５Ｂが形成されている。
前記ビアプラグ１５Ａ，１５Ｂは、前記層間絶縁膜１５上に形成された層間絶縁膜１６中に埋設された配線パタ―ン１６Ａおよび１６Ｂにそれぞれコンタクトし、電源電圧Ｖｓｓが前記配線パタ―ン１６Ａから前記ビアプラグ１５Ａおよびシリサイド層１１Ｓｓを介して前記ソース領域１１ｃに供給され、また電源電圧Ｖｄｄが前記配線パタ―ン１６Ｂから前記ビアプラグ１５Ｎおよびシリサイド層１１Ｄｓを介して前記ドレイン領域１１ｄに供給される。
さらに図１Ａの平面図に示すように、前記層間絶縁膜１５中には前記第１のゲート電極１３Ｇ１にコンタクトするビアプラグ１５Ｇが形成されており、前記ビアプラグ１５Ｇは前記層間絶縁膜１６中に埋設された配線パタ―ン１６Ｇにコンタクトし、ゲート電圧Ｖｇが前記配線パタ―ン１６Ｇから前記第１のゲート電極１３Ｇ１に供給される。
図２は前記図１Ａ，図１Ｂの高電圧ＭＯＳトランジスタ１０のゲート電極構造１３Ｇにおける前記第１および第２のゲート絶縁膜１２Ｇ１および１２Ｇ２の等価回路図を示す。
図２を参照するに、前記第１のゲート電極１３Ｇ１とシリコン基板１１との間には、前記ゲート電極１３Ｇ１直下の第１のゲート絶縁膜１２Ｇ１によるキャパシタＣ１が形成されているが、さらに前記ゲート電極１３Ｇ１と前記シリコン基板１１との間には、前記ゲート電極１３Ｇ１と第２のゲート電極１３Ｇ２の間に介在するhigh-K誘電体膜によるキャパシタＣ3と、前記第２のゲート絶縁膜１２Ｇ２によるキャパシタＣ2とが直列に接続されている。これは、本実施形態の高電圧ＭＯＳトランジスタ１０では、前記第２のゲート電極１３Ｇ２直下において、前記第２のゲート絶縁膜１２Ｇ２の実効的な膜厚が、その物理的な膜厚よりも増大していることを意味する。
かかる構成の高電圧ＭＯＳトランジスタ１０では動作時に、前記ｐ型ウェル１１ＰＷ中、前記第１のゲート電極１３Ｇ１の直下にチャネル領域ＣＨが形成され、前記第１のゲート電極１３Ｇ１は、ゲート電圧を印加されることにより、通常のＭＯＳトランジスタと同様に前記チャネル領域ＣＨにおける反転層の形成が制御されるが、前記第２のゲート電極１3Ｇ２の直下には、前記チャネル領域ＣＨからドレインエクステンション領域１１ｂに至る長いドリフト領域ＤＲが形成されており、前記チャネル領域ＣＨを通過したキャリア、すなわち電子は、前記ドレイン領域１１ｄに前記ソース領域１１ｃよりも高い正電圧が印加されている場合、前記ドリフト領域ＤＲを前記ドレイン領域１１ｄに向かってドリフトにより移動する。
その際、前記ドレイン領域１１ｄは前記ゲート電極構造１３Ｇ、特に前記第１のゲート電極１３Ｇ１から遠く、例えば１μｍもの距離離れて形成されているため、高い電源電圧での動作においても、前記ドリフト領域ＤＲにおける電界強度の過大な増大は回避される。
また前記図１Ａおよび図１Ｂの高電圧ＭＯＳトランジスタ１０でも、２０Ｖ〜５０Ｖ、あるいはそれを超えるような電源電圧での動作時には、前記チャネル領域ＣＨのドレイン側端部に大きな電界が発生するおそれがあるが、本実施形態では、前記ゲート電極１３Ｇ１のドレイン側に厚い第２のゲート絶縁膜１２Ｇ２を有する第２のゲート電極１３Ｇ２が形成されており、このため、かかるゲート絶縁膜１２Ｇ２における電界の集中が効果的に軽減される。
さらに本実施形態では、先に図２で説明したように前記第２のゲート電極１３Ｇ２が第１のゲート電極１３Ｇ１に、前記high-K誘電体膜１２Ｈｋを介して容量結合しているため、前記ゲート電極１３Ｇ１のドレイン端における実効的なゲート絶縁膜の膜厚が、前記ゲート絶縁膜１２Ｇ２の物理的な膜厚を超えて増加し、その結果、かかるゲート絶縁膜１３Ｇ２における電界の集中、およびこれに伴うゲート絶縁膜１３Ｇ２の降伏が、さらに効果的に抑制される。
このため本実施形態による高電圧ＭＯＳトランジスタ１０は、高い耐圧を有し、例えば２０Ｖ〜５０Ｖ、あるいはそれを超える高い電源電圧においても正常に動作することができる。
また本実施形態では前記第１のゲート電極１３Ｇ１のみならず第２のゲート電極１３Ｇ２も、シリコン基板１１の平坦面上に形成されているため、電子は前記シリコン基板１１の平坦な表面に沿ってソース領域１１ｃからドレイン領域１１ｄへと、屈曲経路をとることなく移動し、かつ、前記第１のゲート電極１３Ｇ１直下のゲート絶縁膜１２Ｇ１が、物理的膜厚は大きくても酸化膜換算膜厚が小さいhigh-K誘電体膜より構成されているため、オン抵抗を効果的に低減することが可能で、大きな出力電流を取り出すことが可能である。
また本実施形態では、上記の通り、電子が前記シリコン基板１１の平坦な表面に沿ってソース領域１１ｃからドレイン領域１１ｄへと、屈曲経路をとることなく移動するため、かかる屈曲部における電界の集中が生じることがない。
以下、本実施形態の高電圧ＭＯＳトランジスタ１０の製造方法を、図３Ａ〜図３Ｋの工程図を参照しながら説明する。
図３Ａを参照するに、まず前記シリコン基板１１中に、最初はボロン（Ｂ）を４００ｋｅＶの加速電圧下、１×１０13ｃｍ-2のドーズ量で、次いで同じくボロンを１５０ｋｅＶの加速電圧下、５×１０12ｃｍ-2のドーズ量で、さらにボロンを１５ｋｅＶの加速電圧下、１×１０13ｃｍ-2のドーズ量で、イオン注入マスクを使いながらイオン注入することにより、前記ｐ型シリコン基板１１中に前記素子領域１１Ａに含まれるように、前記ｐ型ウェル１１ＰＷを形成する。
次いで前記シリコン基板１１中にリン（Ｐ）を、最初は５００ｋｅＶの加速電圧下、２×１０12ｃｍ-2のドーズ量で、前記素子領域１１Ａを含む範囲でイオン注入し、続いてリンを１５ｋｅＶの加速電圧下、１×１０12ｃｍ-2のドーズ量で、前記素子領域１１Ａに含まれるように、前記ボロンのイオン注入の際に使われたイオン注入マスクの反転マスクを使いながらイオン注入し、前記ｎ型ウェル１１ＮＷを形成する。
さらに図３Ａの工程では、前記シリコン基板１１上に、熱酸化処理により、前記第２のゲート絶縁膜１２Ｇ２となるシリコン酸化膜１２を、所望の耐圧が確保できるような厚さ、例えば３０ｎｍの膜厚ｔで形成し、さらにその上に前記第２のゲート電極１３Ｇ２となるポリシリコン膜を、例えば１００ｎｍの厚さＨで形成する。
このようにして形成されたポリシリコン膜は、次いで前記ｐ型ウェル１１ＰＷを所望のゲート長に対応した、例えば０．６μｍの距離ＬＡにわたり覆うように、また前記ｎ型ウェル１１ＮＷを、電界の緩和に必要な例えば０．４μｍの距離ＬＢにわたり覆うように、例えば１μｍの幅Ｌでパターニングされ、前記シリコン基板１１上にポリシリコンパタ―ン１３が、前記ｐ型ウェル１１ＰＷおよびｎ型ウェル１１ＮＷを連続して覆って形成される。
なお図３Ａの工程において、前記ｐ型ウェル１１ＰＷの形成前にｎ型ウェル１１ＮＷを形成することも可能である。
次に図３Ｂの工程において前記シリコン基板１１のうち、前記ポリシリコンパタ―ン１３よりもドレイン側の領域を、例えば１μｍの距離Ｌｃにわたり覆うようにレジストパターンＲ１が形成され、前記レジストパターンＲ１をマスクにリンのイオン注入を、例えば５ｋｅＶの加速電圧下、１×１０14ｃｍ-2のドーズ量で行うことにより、前記ポリシリコンパタ―ン１３のソース領域側に前記ソースエクステンション領域１１ａが、また前記ポリシリコンパタ―ン１３のドレイン領域側に、前記ポリシリコンパタ―ン１３から距離Ｌｃだけ離間して、ドレインエクステンション領域１１ｂが形成される。また図３Ｂの工程においては前記ポリシリコンパタ―ン１３にもリンのイオン注入がなされ、ｎ＋型のイオン注入領域１３ｎが形成される。図３Ｂの例では、前記ソースエクステンション領域１１ａは、リンイオンの拡散の結果、前記ポリシリコンパタ―ン１３直下の領域に多少侵入しており、またドレインエクステンション領域１１ｂも前記レジストパターンＲ１直下の領域に多少侵入している。
なお図３Ｂの例では、レジストパターンＲ１の位置ずれを考慮して、前記レジストパターンＲ１をポリシリコンパタ―ン１３上に、前記ポリシリコンパタ―ン１３のドレイン側端において、例えば０．１μｍの距離αだけ重複するように形成し、前記ポリシリコンパタ―ン１３のドレイン領域側にリンの注入が生じるのを確実に回避している。
次に図３Ｃの工程において、前記ポリシリコンパタ―ン１３のソース側およびドレイン側の側壁面に先に図１Ｂで説明した側壁絶縁膜１３ＳＷ１および１３ＳＷ２をそれぞれ形成し、さらに得られた構造を厚さが例えば１００ｎｍのＣＶＤ酸化膜で覆った後、これを前記レジストパターンＲ１の形成で使われたのと同じ露光マスクを使ってパターニングすることで、前記レジストパターンＲ１に対応してシリコン酸化膜よりなるシリサイドブロックパタ―ン１３ＳＢを、前記ポリシリコンパタ―ン１３のドレイン側端部から距離ＬＣにわたり形成する。
次に図３Ｄの工程において、前記シリコン基板１１中に前記ポリシリコンパタ―ン１３，前記側壁絶縁膜１３ＳＷ１およびシリサイドブロックパタ―ン１３ＳＢをマスクにリンのイオン注入を、例えば１５ｋｅＶの加速電圧下、２×１０15ｃｍ-2のドーズ量で行い、前記側壁絶縁膜１３ＳＷ１のソース側にｎ＋型のソース領域１１ｃを、また前記シリサイドブロックパタ―ン１３ＳＢのドレイン側にｎ＋型のドレイン領域１１ｄを、それぞれ形成する。また図３Ｄのイオン注入工程の結果、前記ポリシリコンパタ―ン１３中には前記イオン注入領域１３ｎよりも深いｎ＋型のイオン注入領域１３ｎ２が形成される。ここで前記ドレイン領域１１ｄは、前記ポリシリコンパタ―ン１３のドレイン側端から前記距離Ｌｃだけ離間して形成されることに注意すべきである。
さらに図３Ｅの工程において前記図１３Ｄの構造を１０００℃の温度で１０秒間熱処理し、前記ポリシリコンパタ―ン１３中に導入されたリンを活性化させる。その際、前記ポリシリコンパタ―ン１３中においてリン原子は均一に拡散し、前記ポリシリコンパタ―ン１３は一様に、ｎ＋型にドープされる。
次に図３Ｆの工程において、前記シリサイドブロックパタ―ン１３ＳＢを残したまま、前記シリコン基板１１の露出部および前記ポリシリコンパタ―ン１３の露出部にシリサイド層をサリサイド法により形成し、これにより、前記ソース領域１１ｃ上にシリサイド層１１Ｓｓが、前記ドレイン領域１１ｄ上のシリサイド層１１Ｄｓが、また前記ポリシリコンパタ―ン１３上にシリサイド層１３Ｇｓが、それぞれ形成される。
次に図３Ｇの工程において前記図１３Ｆの構造を、シリコン酸化膜よりなり厚さが例えば１５０ｎｍの層間絶縁膜１４により覆い、さらに前記層間絶縁膜１４を化学機械研磨（ＣＭＰ）することにより平坦化し、前記ポリシリコンパタ―ン１３上のシリサイド層１３Ｇｓを前記層間絶縁膜１４の表面に露出させる。
次に図３Ｈの工程において前記層間絶縁膜１４上に、前記露出されたシリサイド層１３Ｇｓを覆うように、シリコン酸化膜よりなるハードマスク層１４ＨＭをＣＶＤ法により、例えば２０ｎｍの厚さに形成する。さらに前記ハードマスク層１４ＨＭを、レジストパターンＲ２をマスクにパターニングすることにより、前記ポリシリコンパタ―ン１３のうちのドレイン側の領域ＬDを、例えば０．２μｍの範囲で覆ったまま、前記シリサイド層１３Ｇｓの一部を露出する。ここで前記領域ＬDは、前記ゲート絶縁膜１２Ｇ２のうち、前記高耐圧トランジスタ１０の動作時に高電界が発生する部分に対応する。
さらに図３Ｉの工程において前記ハードマスク層１４ＨＭをマスクに、前記シリサイド層１３Ｇｓの露出部、およびその下のポリシリコンパタ―ン１３を、前記シリコン基板１１の表面に略垂直方向に作用する異方性ドライエッチングにより前記熱酸化膜１２が露出するまで除去し、前記ポリシリコンパタ―ン１３中にボイド１４Ｖを形成する。前記異方性ドライエッチングの結果、前記ポリシリコンパタ―ン１３はパターニングされて先に図２Ａおよび図２Ｂで説明した第２のゲート電極１３Ｇ２を形成する。
また前記図３Ｉの工程ではさらに前記露出された熱酸化膜１２を、例えばＨＦを使ったウェットエッチングなどの等方性エッチングにより除去し、前記ボイドの底部に前記シリコン基板１１を露出させる。この図３Ｉの等方性エッチングの結果、前記熱酸化膜１２はパターニングされて、先に図１Ｂで説明した第２のゲート絶縁膜１２Ｇ２が形成される。
次に図３Ｊの工程において前記図３Ｉのボイド１４Ｖの表面にＨｆＯ２膜などのいわゆるhigh-K誘電体膜を例えばＣＶＤ法やＡＬＤ法により堆積し、前記シリコン基板１１の露出表面および前記ボイド１４Ｖの内面を厚さが例えば５ｎｍのhigh-K誘電体膜１２Ｈｋで覆う。その際、前記high-K誘電体膜１２Ｈｋのうち、前記シリコン基板１１の露出表面を覆う部分が図１Ｂで説明した前記第１のゲート絶縁膜１２Ｇ１となる。
さらにこのように底面および側壁面を前記high-K誘電体膜１２Ｈｋで覆われた状態のボイド１４Ｖを、スパッタ法などによりＴｉＮ膜やＴｉ膜など、金属あるいは金属の導電性窒化膜により充填し、さらに前記層間絶縁膜１４上に堆積した余剰のＴｉＮ膜を化学機械研磨により除去することにより、前記第１のゲート絶縁膜１２Ｇ１上に第１のゲート電極１３Ｇ１が、前記第２のゲート電極１３Ｇ２から前記high-K誘電体膜１２Ｈｋで隔てられた状態で形成される。
さらに図３Ｋの工程において前記層間絶縁膜１４上に層間絶縁膜１５が形成され、前記層間絶縁膜１５中にその下の層間絶縁膜１４を貫通して、前記ソースシリサイド層１１Ｓｓおよびドレインシリサイド層１１Ｄｓにそれぞれコンタクトするビアプラグ１５Ａおよび１５Ｂが、形成される。
さらに図３Ｋの構造上に層間絶縁膜１６および配線パタ―ン１６Ａ，１６Ｂ，１６Ｇを形成することにより、先に図１Ａおよび図１Ｂで説明した高電圧ＭＯＳトランジスタ１０が得られる。
本実施形態では、前記第１および第２のゲート電極１３Ｇ１，１３Ｇ２を第１および第２のゲート絶縁膜１２Ｇ１，１２Ｇ２上に形成する際に、シリサイド層１１Ｓｓ，１１Ｄｓ，１３Ｇｓの形成を、ソース領域１１ｃおよびドレイン領域１１ｄのイオン注入の際に使われるのと同じ絶縁膜パタ―ン１３ＳＢをマスクに使って実行されるため、ＭＯＳトランジスタの製造工程が簡素化される。
また本実施形態では、導電性金属窒化膜や金属膜よりなるゲート電極１３Ｇ1が、ソース領域１１ｃあるいはドレイン領域１１ｄの形成後に、またシリサイド層１１Ｓｓ、１１Ｄｓ，１３Ｇｓの形成後に形成されるため、ゲート電極１３Ｇ1に熱処理が加えられることがなく、ゲート電極１３Ｇ1とhigh-K誘電体膜１２Ｇ1よりなるゲート絶縁膜１２Ｇ1との反応が抑制され、例えばフェルミレベルピニングなどによる高電圧ＭＯＳトランジスタ１０の動作特性の設計値からのずれを抑制することが可能である。
［第２の実施形態］
図４Ａは第２の実施形態による高電圧ＭＯＳトランジスタ２０の構成を示す平面図を、また図４Ｂは、前記図４Ａ中、線Ｂ−Ｂ’に沿った断面図を示す。図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
図４Ａおよび図４Ｂを参照するに、前記高電圧ＭＯＳトランジスタ２０は先の実施形態による高電圧ＭＯＳトランジスタ１０と同様な構造を有しているが、前記第２のゲート電極１３Ｇ２が前記ゲート配線パタ―ン１６Ｇにビアプラグ１５Ｇ２により接続されている。
図５は前記図４Ａ，図４Ｂの高電圧ＭＯＳトランジスタ２０のゲート電極構造１３Ｇにおける前記第１および第２のゲート絶縁膜１２Ｇ１および１２Ｇ２の等価回路図を示す。
図５を参照するに、前記第１のゲート電極１３Ｇ１とシリコン基板１１との間には、前記ゲート電極１３Ｇ１直下の第１のゲート絶縁膜１２Ｇ１によるキャパシタＣ１が形成されているが、本実施形態では前記ゲート電極１３Ｇ１と第２のゲート電極１３Ｇ２とが共にゲート配線パタ―ン１６Ｇに接続されているため、前記第２のゲート絶縁膜１２Ｇ２によるキャパシタＣ２が前記キャパシタＣ１に並列に接続されることになる。
かかる構成の高電圧ＭＯＳトランジスタ２０でも動作時に、前記ｐ型ウェル１１ＰＷ中、前記第１のゲート電極１３Ｇ１の直下にチャネル領域ＣＨが形成され、前記第１のゲート電極１３Ｇ１は、ゲート電圧を印加されることにより、通常のＭＯＳトランジスタと同様に前記チャネル領域ＣＨにおける反転層の形成が制御されるが、前記第２のゲート電極１２Ｇ２の直下には、前記チャネル領域ＣＨからドレイン領域１１ｄに至る長いドリフト領域ＤＲが形成されており、前記チャネル領域ＣＨを通過したキャリア、すなわち電子は、前記ドレイン領域１１ｄに前記ソース領域１１ｃよりも高い正電圧が印加されている場合、前記ドリフト領域ＤＲを前記ドレイン領域１１ｄに向かってドリフトにより移動する。
その際、前記ドレイン領域１１ｄは前記ゲート電極構造１３Ｇ、特に前記第１のゲート電極１３Ｇ１から遠く、例えば１μｍもの距離離れて形成されているため、高い電源電圧での動作においても、前記ドリフト領域ＤＲにおける電界強度の過大な増大は回避される。
また前記図１Ａおよび図１Ｂの高電圧ＭＯＳトランジスタ１０でも、２０Ｖ〜５０Ｖ、あるいはそれを超えるような電源電圧での動作時には、前記チャネル領域ＣＨのドレイン側端部に大きな電界が発生するおそれがあるが、本実施形態では、前記ゲート電極１３Ｇ１のドレイン側に厚い第２のゲート絶縁膜１２Ｇ２を有する第２のゲート電極１３Ｇ２が形成されており、このため、かかるゲート絶縁膜１２Ｇ２における電界の集中が効果的に軽減される。
先の実施形態による高電圧ＭＯＳトランジスタ１０では、前記第２のゲート電極１３Ｇ２が浮遊状態となっており、このため、前記第２のゲート絶縁膜１２Ｇ２の膜厚が十分でない場合、前記チャネル領域ＣＨを通過して加速された電子が、前記第２のゲート絶縁膜１２Ｇ２をトンネルして第２のゲート電極１３Ｇ２に到達し、蓄積される場合がありうる。このような場合には、前記高電圧ＭＯＳトランジスタ１０の動作特性が変化してしまう可能性があった。
これに対し、本実施形態の高電圧ＭＯＳトランジスタ２０では、前記第２のゲート電極１３Ｇ２が配線パタ―ン１６Ｇに接続されるため、このような電子の蓄積は発生しない。
すなわち本実施形態による高電圧ＭＯＳトランジスタ２０は、前記第２のゲート絶縁膜１２Ｇ２の膜厚を十分に増大させることができないような場合に有効である。
本実施形態においても、前記第１のゲート電極１３Ｇ１および第２のゲート電極１３Ｇ２が、シリコン基板１１の平坦面上に形成されているため、電子は前記シリコン基板１１の平坦な表面に沿ってソース領域１１ｃからドレイン領域１１ｄへと、屈曲経路をとることなく移動し、かつ、前記第１のゲート電極１３Ｇ１直下のゲート絶縁膜１２Ｇ１が、物理的膜厚は大きくても酸化膜換算膜厚が小さいhigh-K誘電体膜より構成されているため、オン抵抗を効果的に低減することが可能で、大きな出力電流を取り出すことが可能である。
また本実施形態においても、上記の通り、電子が前記シリコン基板１１の平坦な表面に沿ってソース領域１１ｃからドレイン領域１１ｄへと、屈曲経路をとることなく移動するため、電子流路の屈曲部において電界の集中が生じることがない。
［第３の実施形態］
図６は、第３の実施形態による高電圧ＭＯＳトランジスタ３０の構成を示す断面図である。本実施形態による高電圧ＭＯＳトランジスタ３０は、先の実施形態による高電圧ＭＯＳトランジスタ１０あるいは２０の変形例になっており、平面図は省略する。また図中、先に説明した部分には対応する参照符号を付し、説明を省略する。
図６を参照するに、本実施形態では前記第１のゲート電極１３Ｇ１をｎ＋型にドープされ上面にシリサイド層１３Ｇｓを形成された厚さが１００ｎｍのポリシリコンパタ―ンにより、また前記第２のゲート電極１３Ｇ２を厚さが１００ｎｍのＴｉＮ膜などのメタルゲートにより構成しており、これに対応して前記第１のゲート絶縁膜１２Ｇ１が、厚さが例えば３ｎｍの熱酸化膜より構成されており、前記第２のゲート絶縁膜１２Ｇ２が、十分な耐圧が確保されるように、例えば膜厚が３０ｎｍのＨｆＯ２膜などのhigh-K誘電体膜により構成されている。
かかる構成によれば、前記第１のゲート絶縁膜１２Ｇ１が、一般的な論理素子のゲート絶縁膜と同様にして形成できるため、前記高電圧ＭＯＳトランジスタ３０を高速論理素子など、他のトランジスタと同時に、同一のシリコン基板上に、例えば集積回路の形で形成することが可能である。またこのため、トランジスタ３０のオン抵抗も低減することができる。
図７Ａ〜図７Ｋは、本実施形態の高電圧ＭＯＳトランジスタ３０の製造工程を示す工程図である。
図７Ａ〜図７Ｋを参照するに、図７Ａ〜図７Ｇまでの工程は、前記熱酸化膜１２の膜厚ｔを同じシリコン基板１１上に形成される論理素子のゲート絶縁膜を構成する熱酸化膜と同じの３ｎｍとする以外は同一であり、説明を省略する。前記熱酸化膜１２をこのように３ｎｍ、あるいはそれ以下の膜厚に形成することにより、完成した高電圧ＭＯＳトランジスタ３０のオン抵抗を低減することが可能である。
本実施形態では、図７Ｈの工程において前記層間絶縁膜１４上にシリコン酸化膜などのハードマスク層１４ＨＭを形成した後、前記ハードマスク層１４ＨＭのうち、前記第１のゲート電極１３Ｇ１に対応する部分をレジストパターンＲ３により覆い、前記レジストパターンＲ３をマスクに、前記ハードマスク層１４ＨＭをドライエッチングにより除去する。
次に図７Ｉの工程において前記シリサイド層１３Ｇｓおよびその下のポリシリコンパタ―ン１３を、前記ハードマスク層１４ＨＭをマスクに、前記シリコン基板１１の表面に略垂直方向に作用する異方性ドライエッチングにより前記熱酸化膜１２が露出するまで除去し、さらに露出したシリコン酸化膜１２を、ＨＦなどを使ったウェットエッチングにより除去することで、前記ポリシリコンパタ―ン１３により、前記ソース領域１１ｃの側にポリシリコンにより、前記第１のゲート電極１３Ｇ１を、またその下に前記熱酸化膜１２により、第１のゲート絶縁膜１２Ｇ１を形成する。
さらに図７Ｊの工程において、前記図７Ｉの工程で前記第１のゲート電極１３Ｇ１のドレイン側に形成されたボイド１４Ｖ２の底面および側壁面に、ＣＶＤ法あるいはＡＬＤ法により、厚いhigh-K誘電体膜１２Ｈｋを、十分な耐圧が得られるように例えば３０ｎｍの膜厚に形成する。前記high-K誘電体膜１２Ｈｋのうち、前記ボイド１４Ｖ２の底面を覆う部分は第２のゲート絶縁膜１２Ｇ２となる。
さらにこのように底面および側壁面を前記high-K誘電体膜１２Ｈｋで覆われた状態のボイド１４Ｖ２を、スパッタ法などによりＴｉＮ膜やＴｉ膜など、金属あるいは金属の導電性窒化膜により充填し、さらに前記層間絶縁膜１４上に堆積した余剰のＴｉＮ膜あるいはＴｉ膜を化学機械研磨により除去することにより、前記第２のゲート絶縁膜１２Ｇ２上に第２のゲート電極１３Ｇ２が、前記第１のゲート電極１３Ｇ１から前記high-K誘電体膜１２Ｈｋで隔てられた状態で形成される。
本実施形態においては、前記図７Ａにおける熱酸化膜１２およびポリシリコンパタ―ン１３の形成工程を、同じシリコン基板１１上に形成される他のトランジスタ、例えば論理トランジスタのゲート絶縁膜およびポリシリコンゲート電極の形成工程と同時に実行することが可能であり、前記高電圧ＭＯＳトランジスタを同じシリコン基板１１上に、他のトランジスタと同時に形成する際に有利である。
本実施形態において、前記第２のゲート電極１３Ｇ２は、前記高電圧ＭＯＳトランジスタ１０と同様に浮遊状態としてもよく、また前記高電圧ＭＯＳトランジスタ２０と同様にゲート配線１６Ｇに接続してもよい。
［第４の実施形態］
図８Ａは、第１の実施形態による高電圧ＭＯＳトランジスタ４０の構成を示す平面図であり、図８Ｂは前記図８Ａ中、線Ｃ−Ｃ’に沿った断面図である。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
図８Ａおよび図８Ｂを参照するに、本実施形態の高電圧ＭＯＳトランジスタ４０は先の高電圧ＭＯＳトランジスタ２０と同様な構成を有しているが、第２のゲート電極１３Ｇ２がｎ＋型のポリシリコンの代わりにｐ−型のポリシリコンより構成されている点で異なっている。
かかる構成の高電圧ＭＯＳトランジスタ４０では、オフ状態であって前記ドレイン領域１１ｄに高い正電圧Ｖｄｄが、前記ソース領域１１ｃに接地電圧Ｖｓｓが、また前記第１および第２のゲート電極１３Ｇ１および１３Ｇ２に０Ｖのゲート電圧Ｖｇが供給されている場合、前記ゲート電極１２Ｇ２直下のシリコン基板１１に生じている正電圧のため、前記ゲート電極１３Ｇ２ではｐ−型のポリシリコン中の正孔が、前記ゲート絶縁膜１２Ｇ２とポリシリコンとの界面近傍の領域から排除され、その結果、前記ポリシリコンゲート電極１３Ｇ２とゲート絶縁膜１２Ｇ２の界面近傍に空乏層１３Ｄｐが発達する。
このような空乏層１３Ｄｐは前記ゲート絶縁膜１２Ｇ２の実効的な膜厚を増加させるように作用し、その結果、前記ゲート絶縁膜１２Ｇ２に大きな電界が印加され特に降伏が発生しやすいオフ状態において、かかる降伏の発生を抑制し、前記高電圧ＭＯＳトランジスタ４０の安定な動作を実現することが可能となる。
以下、図８Ａおよび図８Ｂの高電圧ＭＯＳトランジスタ４０の製造工程を、図９Ａ〜図９Ｌを参照しながら説明する。ただし図９Ａ〜図９Ｌ中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
図９Ａを参照するに、前記シリコン基板１１上には熱酸化膜１２を介してポリシリコンパタ―ン１３が、前記シリコン基板１１中のｐ型ウェル１１ＰＷからｎ型ウェル１１ＮＷにかけて、先の図３Ａと同様にして形成される。
次に図９Ｂの工程において、前記図３Ｂの工程と同様に、前記シリコン基板１１中にＰをイオン注入して前記ポリシリコンパタ―ン１３に隣接してソースエクステンション領域１１ａを、また前記ポリシリコンパタ―ン１３から離間してドレインエクステンション領域１１ｂを形成するが、本実施形態ではその際、前記図３ＢのレジストパターンＲ１の代わりに、前記ポリシリコンパタ―ン１３の大部分を覆うレジストパターンＲ３をマスクにして前記イオン注入を行う。
図示の例では前記レジストパターンＲ３はポリシリコンパタ―ン１３のうち、ソース側の限られた部分βを露出していて、前記ポリシリコンパタ―ン１３中には前記露出部分βに対応してｎ型領域１３ｎが形成されているが、これは前記ソースエクステンション領域１１ａが前記ポリシリコンパタ―ン１３に確実に隣接して形成されるようにレジストパターンＲ３の位置ずれを考慮した結果であり、前記ポリシリコンパタ―ン１３の幅Ｌが１μｍの場合、前記部分βの幅は０．１μｍ程度に過ぎない。
次に図９Ｃの工程において、前記レジストパターンＲ３は除去され、前記シリコン基板１１上に別のレジストパターンＲ４が、前記ポリシリコンパタ―ン１３を覆って形成される。さらに前記レジストパターンＲ４には、前記ポリシリコンパタ―ン１３の大部分を露出するレジスト開口部Ｒ４Ａが形成され、前記図９Ｃの工程ではさらに前記シリコン基板１１中に前記レジストパターンＲ４をマスクにボロンイオンが３ｋｅＶの加速電圧下、５×１０13ｃｍ-2のドーズ量でイオン注入され、前記ポリシリコンパタ―ン１３の上部の領域１３ｐに、前記レジスト開口部Ｒ４Ａに対応して、ボロンが導入される。なお図９Ｃの工程においても、前記レジスト開口部Ｒ４Ａにおいて前記レジスト開口部Ｒ４Ａは位置ずれを考慮して前記レジストパターン１３よりもやや小さく形成されており、その結果、前記レジストパターンＲ４は前記ポリシリコンパタ―ン１３を部分γおよびδにおいて、約０．１μｍの幅で覆っている。
さらに図９Ｄの工程において前記ポリシリコンパタ―ン１３のソース側側壁面およびドレイン側側壁面にそれぞれ側壁絶縁膜１３ＳＷ１および１３ＳＷ２が形成され、さらに図９Ｅの工程において前記シリコン基板１１上にシリコン酸化膜よりなるシリサイドブロックパタ―ン１３ＳＢを前記図３Ｃの工程と同様に、前記ポリシリコンパタ―ン１３のゲート側側壁面から例えば１μｍの距離ＬＣを覆うように形成する。
さらに図９Ｆの工程において前記ポリシリコンパタ―ン１３をレジストパターンＲ５で覆い、前記レジストパターン１３およびシリサイドブロック１３ＳＢをマスクにリンを前記シリコン基板１１中に、例えば１５ｋｅＶの加速電圧下、２×１０15ｃｍ-2のドーズ量でイオン注入し、前記ソース領域１１ｃおよびドレイン領域１１ｄを、先の図３Ｄの工程と同様に形成する。
本実施形態ではさらに図９Ｇの工程において前記図９Ｆの工程で得られた構造に対し、前記レジストパターンＲ５を除去した後、熱処理を例えば１０００℃で１０秒間行い、先にイオン注入がなされた領域において、それぞれのドーパントイオンを活性化する。
かかる活性化の結果、前記ポリシリコンパタ―ン１３ｐにおいては先に導入されているリンおよびボロンが拡散し、前記ｐ＋型領域１３ｐがポリシリコンパタ―ン１３のうち少なくともドレイン寄りの部分に拡がってｐ−型領域を形成し、また前記ｎ＋型領域１３ｎがソース寄りの部分に拡がってｎ−型領域を形成する。ただし前記ｎ−型領域１３ｎは、図９Ｂの説明でもわかる通り、レジストパタ―ンＲ３の位置ずれを見越して形成されているものであり、高精度のレジストパターニングが可能な場合には形成されないこともある。
次に図９Ｈの工程において、前記図９Ｇの構造上にサリサイド法により、前記ポリシリコンパタ―ン１３上にゲートシリサイド層１３Ｇｓが、前記ソース領域１１ｃ上にソースシリサイド領域１１Ｓｓが、また前記ドレイン領域１１ｄ上にドレインシリサイド領域１１Ｄｓが、それぞれ形成される。本実施形態においても、前記シリサイドブロックパタ―ン１３ＳＢを形成しているため、前記ドレインシリサイド領域１１Ｄｓは前記ポリシリコンパタ―ン１３のドレイン側端から距離ＬＣ離れて形成されていることに注意すべきである。
次に図９Ｉの工程において前記図９Ｈの構造上にシリコン酸化膜などにより層間絶縁膜１４が前記図３Ｇの工程と同様に形成され、化学機械研磨により平坦化を行うことにより、前記ポリシリコンパタ―ン１３のシリサイド層１３Ｇｓが露出される。図９Ｉの工程では、前記層間絶縁膜１４上にハードマスク層１４ＨＭを、前記図３Ｈの工程と同様に形成し、さらにレジストパターンＲ６をマスクに、前記ハードマスク層１４ＨＭを、前記ポリシリコンパタ―ン１３のうち、ドレイン寄りの距離ＬＤの部分を除き、露出するようにパターニングし、さらにこのようにしてパターニングされたハードマスク層１４ＨＭをマスクに、前記シリサイド層１３Ｇｓ，ポリシリコンパタ―ン１３Ｇおよび熱酸化膜１２をドライエッチングおよびウェットエッチングにより、前記図３Ｉの工程と同様にして除去し、前記ポリシリコンパタ―ン１３中にボイド１４Ｖを形成する。これにより、前記ポリシリコンパタ―ン１３のうち、ｐ−型の部分１３ｐにより、第２のゲート電極１３Ｇ２が、その下の第２のゲート絶縁膜１２Ｇ２共々、形成される。
さらに図９Ｋの工程において前記図３Ｊの工程と同様に、前記ボイド１４Ｖに、側壁面および底面を連続して覆ってＨｆＯ２やＨｆＳｉＯ４などのhigh-K誘電体膜１３ＨＫが、ＣＶＤ法あるいはＡＬＤ法により、例えば２．５ｎｍの膜厚に形成され、さらにかかるhigh-K誘電体膜１３ＨＫを介して前記ボイド１４Ｖを、ＴｉＮなどの導電性窒化物膜あるいはＴｉなどの金属膜を例えば１００ｎｍの膜厚に堆積することで充填する。さらに前記層間絶縁膜１４上の余剰の導電性窒化物膜あるいは金属膜を、前記シリサイド層１３Ｇｓが露出するまで化学機械研磨により除去することにより、前記第１のゲート電極１３Ｇ１が形成される。
さらに図９Ｌの工程において、前記図３Ｋの工程と同様に前記層間絶縁膜１４上に次の層間絶縁膜１５を形成し、前記層間絶縁膜１５中に、前記ソース領域１１ｃにおいてシリサイド層１１Ｓｓにコンタクトするビアプラグ１５Ａと、前記ドレイン領域１１ｄにおいてシリサイド層１１Ｄｓにコンタクトするビアプラグ１５Ｂと、図９Ｌの断面図には図示されないが、前記第１のゲート電極１３Ｇ１および第２のゲート電極１３Ｇ２にそれぞれコンタクトするビアプラグ１５Ｇおよび１５Ｇ２を形成することにより、本実施形態の高電圧ＭＯＳトランジスタ４０が得られる。
なお本実施形態において、図９Ｃのポリシリコンパタ―ン１３へのボロンのイオン注入工程は、図９Ｄあるいは図９Ｅの工程において行うことも可能である。
［第５の実施形態］
図１０は、第５の実施形態による高電圧ＭＯＳトランジスタ５０の構成を示す断面図である。ただし図１０中、先に説明した部分には同一の参照符号を付し、説明を省略する。
図１０を参照するに、本実施形態の高電圧ＭＯＳトランジスタ５０は先の実施形態による高電圧ＭＯＳトランジスタ１０あるいは高電圧ＭＯＳトランジスタ２０と同様な構成を有しているが、前記第１のゲート電極１３Ｇ１として、ＴｉＮなどの導電性金属窒化物あるいはＴｉなどの高融点金属の代わりにｎ＋型にドープされたポリシリコンが使われており、これに伴って前記第１のゲート絶縁膜１２Ｇ１も、前記第２のゲート絶縁膜１２Ｇ２と同様な、ただし膜厚が例えば３ｎｍと、前記ゲート絶縁膜１２Ｇ２よりもはるかに薄い熱酸化膜より構成されている。
また前記図１０の構成では、前記シリサイド層１３Ｇｓが前記第２のゲート電極１３Ｇ２のみならず、前記第１のゲート電極１３Ｇ１上にも形成されている。
本実施形態によれば高電圧ＭＯＳトランジスタ５０を、ゲート電極に導電性金属窒化膜や金属膜などを使わずとも、またゲート絶縁膜にhigh-K誘電体膜を使わずとも製造することができ、高電圧ＭＯＳトランジスタを、確立されたポリシリコンと熱酸化プロセスにより、同じシリコン基板上に形成される他のＭＯＳトランジスタと同時に効率よく製造することが可能となる。
以下、図１０の高電圧ＭＯＳトランジスタの製造工程を、図１１Ａ〜図１１Ｈを参照しながら説明する。
図１１Ａは、先の図３Ｄに対応する工程であり、シリコン基板１１中に、前記シリサイドブロックパタ―ン１３ＳＢ，ポリシリコンパタ―ン１３および側壁絶縁膜１３ＳＷ１をマスクにリンをイオン注入し、ソース領域１１ｃおよびドレイン領域１１ｄを先の図３Ｄと同様に形成する。
次に図１１Ｂ上に前記側壁絶縁膜１３ＳＷ１，１３ＳＷ２に対してエッチング選択性を有する例えばＳｉＮなどの絶縁膜２４をＣＶＤ法により、前記ポリシリコンパタ―ン１３が覆われるように例えば１５０ｎｍの膜厚に仮の層間絶縁膜として形成し、さらに前記仮の層間絶縁絶縁膜２４を化学機械研磨により平坦化する。
さらに図１１Ｃの工程において、前記仮の層間絶縁膜２４上にシリコン酸化膜よりなるハードマスク層１４ＨＭをＣＶＤ法により例えば２０ｎｍの膜厚に形成し、これを、レジストパターンＲ２をマスクに、前記ポリシリコンパタ―ン１３のうち、前記領域ＬＤを除く部分が露出されるようにパターニングする。先にも説明したように前記領域ＬＤは、高電界トランジスタ５０の動作時においてシリコン基板１１中に高電界が発生する領域に対応している。
次に図３Ｉの工程と同様にして前記ポリシリコンパタ―ン１３およびその下の熱酸化膜１２を、前記ハードマスク層１４をマスクにパターニングし、前記シリコン基板１１の表面が露出されるようにボイド１４Ｖを形成する。
本実施形態では、次に図１１Ｅの工程において、前記ハードマスク層１４を除去した後熱酸化処理を行い、前記ボイド１４Ｖの側壁面および底面に連続して熱酸化膜１３ＴＯＸを、例えば３ｎｍなど、オン抵抗が減少するような厚さに形成する。
さらに図１１Ｅの工程では、前記ボイド１４Ｖを、このようにして形成された熱酸化膜１３ＴＯＸを介してポリシリコン膜で充填し、さらに前記ポリシリコン膜１３を前記絶縁膜２４が露出するまで化学機械研磨により除去する。その結果、前記ボイド１４Ｖがポリシリコンよりなる第１のゲート電極１３Ｇ１により充填された構造が得られる。
なお図１１Ｅの工程において前記第１のゲート電極１３Ｇ１と側壁絶縁膜１３ＳＷ１との間に形成されている熱酸化膜１３ＴＯＸは、熱酸化処理により前記側壁絶縁膜１３ＳＷ１を構成するＣＶＤ絶縁膜が改質されて形成された酸化膜であるが、改質の結果、熱酸化膜と同様に優れたリーク電流特性を有している。
次に図１１Ｆの工程において図１１Ｅの構造に対しリンを例えば１５ｋｅｖの加速電圧下、２×１０15ｃｍ-2のドーズ量でイオン注入し、前記第１および第２のポリシリコンゲート電極１３Ｇ１，１３Ｇ２をいずれもｎ＋型にドープする。
さらに図１１Ｇの工程において、前記仮の層間絶縁膜２４を前記シリコン基板１１の表面から、前記側壁絶縁膜１３ＳＷ１，１３ＳＷ２、ポリシリコンゲート電極１３Ｇ１，１３Ｇ２、および熱酸化膜１３ＴＯＸを残してウェットエッチングにより選択的に除去し、さらに露出されたシリコン基板１１上に、前記ソース領域１１ｄと前記第２のゲート電極１３Ｇ２の間を覆って、前記シリサイドブロックパターニング１３ＳＢと同様なシリサイドブロックパターン２３ＳＢを形成する。
さらに前記シリサイドブロックパタ―ン２３ＳＢをマスクに前記第１および第２のゲート電極１３Ｇ１，１３Ｇ２の上面、前記ソース領域１１ｃ、および前記ドレイン領域１１ｄの上面に、サリサイド法によりシリサイド層１３ｇ，１１Ｓｓ，１１Ｄｓを、それぞれ形成する。
さらに図１１Ｈの工程において前記シリコン基板１１上に、前記第１および第２のゲート電極１３Ｇ１，１３Ｇ２を前記シリサイドブロックパタ―ン２３ＳＢを含めて覆うように層間絶縁膜２５を形成し、これを化学機械研磨により平坦化した後、前記ソース領域１１ｃにおけるシリサイド層１１Ｓｓ，ドレイン領域１１ｄにおけるシリサイド層１１Ｄｓ、および図１１Ｈの断面図には示されないが、前記第１および第２のゲート電極１３Ｇ１，１３Ｇ２にコンタクトして図８Ａの平面図と同様なビアコンタクト１５Ｇ，１５Ｇ２を形成することにより、先の高電圧ＭＯＳトランジスタ５０が得られる。
［第６の実施形態］
以上の各実施形態では、ゲート電極構造が絶縁膜で隔てられた二つのゲート電極よりなる例を説明したが、さらにゲート電極構造を３つ以上のゲート電極より構成することも可能である。
図１２は、かかるゲート電極構造を３つのゲート電極より構成した第６の実施形態による高電圧ＭＯＳトランジスタ６０の構成を示す断面図である。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
図１２を参照するに、高電圧ＭＯＳトランジスタ６０は、第１のゲート電極１３Ｇ１および第２のゲート電極１３Ｇ２が、それぞれ第１のゲート絶縁膜１２Ｇ１および第２のゲート絶縁膜１２Ｇ２上に形成されている点で前記高圧ＭＯＳトランジスタ１０と類似した構成を有するが、前記第２のゲート電極１３Ｇ２のドレイン側に、前記第２のゲート絶縁膜１２Ｇ２と同じ、厚さが３０ｎｍの熱酸化膜で隔てられて、ｎ＋型のポリシリコンよりなる第３のゲート電極１３Ｇ３が、厚さが６０ｎｍの熱酸化膜よりなる第３のゲート絶縁膜１２Ｇ３上に形成されている点で異なっている。
かかる構成の高電圧トランジスタでは、ゲート電極構造１３Ｇのドレイン端における耐圧が大きく向上し、高い電源電圧でも正常な動作が保証される。
以下、図１２の高電圧ＭＯＳトランジスタ６０の製造方法について、図１３Ａ〜図１３Ｈを参照しながら説明する。
図１３Ａを参照するに、前記シリコン基板１１上には図１の幅Ｌよりも広い、例えば１．２μｍの幅Ｌ２と１００ｎｍの高さＨでポリシリコンパタ―ン１３が、前記ｐ型ウェル１１ＰＷからｎ型ウェル１１ＮＷまで連続して形成されており、前記ポリシリコンパタ―ン１３は前記ｐ型ウェル１１ＰＷを、図１の実施形態の場合と同じく、例えば０．６μｍの距離ＬＡだけ覆っているのに対し、前記ｎ型ウェル１１ＮＷを、前記図１の距離ＬＢよりも長い、例えば０．６μｍの距離ＬＢ２で覆っている。
次に図１３Ｂの工程において、前記シリコン基板１１中にリンなどの不純物元素を先の図１Ｂの工程と同様にしてイオン注入により導入し、前記シリコン基板１１中、前記ポリシリコンパタ―ン１３のソース側にｎ＋型のソースエクステンション領域１１ａを、またドレイン側に前記ポリシリコンパタ―ン１３から離間してｎ＋型のドレインエクステンション領域１１ｂを形成する。
さらに図１３Ｂの工程では前記図１３Ａのポリシリコンパタ―ン１３のソース側およびドレイン側の側壁面に、シリコン酸化膜よりなる側壁絶縁膜１３ＳＷ１，１３ＳＷ２をそれぞれ形成し、さらに前記シリコン基板１１中に、前記ポリシリコンパタ―ン１３および側壁絶縁膜１３ＳＷ１，１３ＳＷ２およびシリサイドブロックパタ―ン１３ＳＢをマスクに、リンを前記図３Ｄで説明したようにイオン注入することにより、ｎ＋型ソース領域１１ｃおよびｎ＋型ドレイン領域１１ｄを同様に形成する。
さらに図１３Ｂの工程では、前記シリコン基板１１上にＳｉＮなどの側壁絶縁膜１３ＳＷ１，１３ＳＷ２に対してエッチング選択性を示す仮の層間絶縁膜２４を、前記ポリシリコンパタ―ン１３が覆われるように、例えば１５０ｎｍの膜厚に形成する。
さらに前記図１３Ｂの工程では、このようにして形成した仮の層間絶縁膜２４を化学機械研磨して前記ポリシリコンパタ―ン１３の上面を露出させ、露出したポリシリコンパタ―ン１３を、ドレイン側においてシリコン基板１１中で特に高電界が発生する領域に対応する部分ＬＥを残してドライエッチングにより除去し、さらに露出した熱酸化膜１２をウェットエッチングすることにより、ボイド１４Ｖを形成する。前記ボイド１４Ｖの形成の結果、前記ポリシリコンパタ―ン１３はパターニングされてｎ＋型の第３のゲート電極１３Ｇ３を形成し、また前記熱酸化膜１２は第３のゲート絶縁膜１２Ｇ３を形成する。
次に図１３Ｃの工程において、図１３Ｂの構造に対して熱酸化処理を行い、前記ボイドの底の露出したシリコン基板２１の表面および前記側壁絶縁膜１３ＳＷ１の内壁面、さらに前記第３のゲート電極１３Ｇ３を構成するポリシリコンパタ―ンの側壁面を覆って、熱酸化膜１２ＴＯＸを、先の図１１Ｅの工程と同様に、ただし例えば３ｎｍの膜厚に形成し、さらに前記ボイド１４Ｖをポリシリコン膜（図示せず）により充填する。
さらに前記ポリシリコン膜のうち、前記仮の層間絶縁膜２４上に堆積した部分を化学機械研磨により除去することにより、図１３Ｃに示すように前記ボイド１４Ｖを、熱酸化膜１２ＴＯＸを介してポリシリコンパタ―ン１３１により充填した構造が得られる。
さらに図１３Ｄの工程において前記ポリシリコンパタ―ン１３１および第３のゲート電極１３Ｇ３にリンをイオン注入により導入し、これをｎ＋型にドープし、図１３Ｅの工程において、前記仮の絶縁膜２４上に前記ポリシリコンパタ―ン１３１および第３のゲート電極１３Ｇ３を覆うようにハードマスク層１４ＨＭを形成する。
さらに図１３Ｅの工程では前記ハードマスク層１４ＨＭを、図３ＨのレジストパターンＲ２に対応するレジストパターンＲ７をマスクにパターニングし、前記領域ＬＤを含む、前記シリコン基板１１中において高電界が発生する領域ＬＥに対応して、前記ハードマスク層１４ＨＭを残す。
さらに図１３Ｆの工程において前記ハードマスクパターン１４ＨＭをマスクに前記ポリシリコンパタ―ン１３１をドライエッチングにより除去し、さらに露出した熱酸化膜１２ＴＯＸをウェットエッチングにより除去することにより、底部において前記シリコン基板１１の表面を露出するボイド２４Ｖを形成する。これにより、前記ポリシリコンパタ―ン１３１はパターニングされて第２のｎ＋型ゲート電極１３Ｇ２を形成し、前記熱酸化膜１２ＴＯＸは第２のゲート電極１２Ｇ２を形成する。また前記熱酸化膜１２ＴＯＸは、前記ゲート電極１２Ｇ２と１２Ｇ３の間に、両者を隔てて介在する。
さらに図１３Ｇの工程において、前記ボイド２４Ｖの底面および側壁面を覆ってＨｆＯ２やＨｆＳｉＯ４などのいわゆるhigh-K誘電体膜１２ＨｋをＣＶＤ法あるいはＡＬＤ法により、先の図３Ｊの工程と同様にして形成し、さらに前記ボイド２４Ｖを前記high-K誘電体膜１２Ｈｋを介して、ＴｉＮなどの導電性窒化膜あるいはＴｉなどの耐熱金属よりなる導電膜（図示せず）により充填し、さらにこれを前記仮の層間絶縁膜２４の上面が露出するまで化学機械研磨により除去することにより、前記ボイド２４Ｖを前記high-K誘電体膜１２Ｈｋを介して充填する第１のゲート電極１３Ｇ１が形成される。また前記high-K誘電体膜１２Ｈｋにより、前記第１のゲート電極１３Ｇ１の直下には第１のゲート絶縁膜１２Ｇ１が形成される。
さらに本実施形態では図１３Ｈの工程において前記仮の層間絶縁膜２４を除去し、前記シリコン基板１１のうち、前記第３のゲート電極１３Ｇ３とドレイン領域１３ｄの間の部分を、前記シリサイドブロックパタ―ン１３ＳＢと同様なシリサイドブロックパタ―ン２３ＳＢにより覆い、前記シリサイドブロックパタ―ン２３ＳＢをマスクにシリサイド形成を行うことにより、ポリシリコンよりなる前記第２および第３のゲート電極１３Ｇ２，１３Ｇ３上にゲートシリサイド層１３Ｇｓを、またソース領域１１ｃ上にソースシリサイド層１１Ｓｓを、ドレイン領域１１ｄ上にドレインシリサイド層１１Ｄｓを、それぞれ形成する。
なお本実施形態は図１の第１の実施形態をベースに説明したが、他の実施形態においても同様に第３のゲート電極１３Ｇ３および第３のゲート絶縁膜１２Ｇ３を形成することが可能である。
以上の各実施形態では、ｎチャネル高電圧ＭＯＳトランジスタを例に説明を行ったが、ｐ型とｎ型を入れ替えることによりｐチャネル高電圧ＭＯＳトランジスタを製造することができることは明らかである。
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
（付記１）
第１導電型の第１のウェルが形成された半導体基板と、
前記第１のウェル中に、前記第１のウェルに隣接して形成され、前記第１のウェルに隣接して第２導電型のチャネル領域を含む第２のウェルと、
前記第２のウェル中、前記チャネル領域の第１の側に、前記チャネル領域に接して形成された第１導電型のソースエクステンション領域と、
前記第１のウェル中、前記チャネル領域の前記第１の側とは反対の第２の側に、前記チャネル領域から離間して形成された第１導電型のドレインエクステンション領域と、
前記半導体基板上に、前記チャネル領域と、前記チャネル領域の前記第２の側において前記第１のウェルとを覆って形成されたゲート電極構造と、
を備え、
前記ゲート電極構造は少なくとも、前記半導体基板上を前記チャネル領域の第１の側から第２の側まで延在し前記チャネル領域を第１の膜厚で覆う第１のゲート絶縁膜と、前記第１のゲート絶縁膜に前記チャネル領域の第２の側で隣接し、前記第１のウェルを前記第１の膜厚よりも大きい第２の膜厚で覆う第２のゲート絶縁膜と、を含み、
さらに前記ゲート電極構造は少なくとも、前記第１のゲート絶縁膜上の第１のゲート電極と、前記第２のゲート絶縁膜上の第２のゲート電極と、を含み、
前記第１のゲート電極と前記第２のゲート電極とは、前記第１のゲート絶縁膜から延在する絶縁膜で隔てられていることを特徴とするＭＯＳトランジスタ。
（付記２）
前記ソースエクステンション領域および前記ドレインエクステンション領域は、それぞれ第１導電型のソース領域およびドレイン領域を含み、前記ソース領域およびドレイン領域は、それぞれのシリサイド層を担持していることを特徴とする付記１記載のＭＯＳトランジスタ。
（付記３）
前記第１のゲート電極は導電性金属窒化物あるいは高融点金属よりなり、前記第１のゲート絶縁膜は絶縁性金属酸化物膜よりなり、
前記第２のゲート電極は第１導電型のポリシリコンより形成され、前記第２のゲート絶縁膜はシリコン酸化膜よりなることを特徴とする付記１または２記載のＭＯＳトランジスタ。
（付記４）
前記第１のゲート電極は導電性金属窒化物あるいは高融点金属よりなり、前記第１のゲート絶縁膜は絶縁性金属酸化膜あるいは金属シリケート膜よりなり、
前記第２のゲート電極は第２導電型のポリシリコンよりなり、前記第２のゲート絶縁膜はシリコン酸化膜よりなり、前記第２のゲート電極中には前記第２のゲート絶縁膜部分との界面に沿って、空乏層が生じていることを特徴とする付記１または２記載のＭＯＳトランジスタ。
（付記５）
前記第１および第２のゲート電極はいずれも第１導電型のポリシリコンよりなり、前記第１および第２のゲート絶縁膜はいずれもシリコン酸化膜よりなることを特徴とする付記１または２記載のＭＯＳトランジスタ。
（付記６）
前記第１のゲート電極は第１導電型のポリシリコンよりなり、前記第２のゲート電極は導電性金属窒化物あるいは高融点金属よりなり、前記第１のゲート絶縁膜はシリコン酸化膜よりなり、前記第２のゲート電極は絶縁性金属酸化膜あるいは金属シリケート膜よりなることを特徴とする付記１記載のＭＯＳトランジスタ。
（付記７）
さらに前記半導体基板上に前記ゲート電極構造を覆って形成された層間絶縁膜と、前記層間絶縁膜上に形成されたゲート配線パタ―ンと、を有し、前記第１のゲート電極のみが前記ゲート配線パタ―ンに、前記層間絶縁膜中のビアコンタクトを介して電気的に接続されることを特徴とする付記３記載のＭＯＳトランジスタ。
（付記８）
さらに前記半導体基板上に前記ゲート電極構造を覆って形成された層間絶縁膜と、前記層間絶縁膜上に形成されたゲート配線パタ―ンと、を有し、前記第１のゲート電極および第２のゲート電極が前記ゲート配線パタ―ンに、前記層間絶縁膜中の第１および第２のビアコンタクトを介してそれぞれ電気的に接続されることを特徴とする付記３〜６のうち、いずれか一項記載のＭＯＳトランジスタ。
（付記９）
さらに前記シリコン基板上、前記第２のゲート絶縁膜部分のさらに前記ドレインエクステンション領域の側に、前記第２の厚さよりも厚い第３の膜厚で第３のゲート電極部分を有し、前記第３のゲート電極部分上には第３のゲート電極が、前記第２のゲート電極に対し、前記第２の絶縁膜部分から延在する別の絶縁膜により隔てられて形成されていることを特徴とする付記１〜９のうち、いずれか一項記載のＭＯＳトランジスタ。
（付記１０）
半導体基板中に第１導電型の第１のウェルと第２導電型の第２のウェルとを、前記第２のウェルが前記第１のウェルに含まれるように、また前記第２のウェルが、前記第１のウェルに隣接するように形成する工程と、
前記半導体基板上に前記第２のウェルから第１のウェルまで、第１の膜厚の第１の絶縁膜を介してポリシリコンパタ―ンを形成する工程と、
前記半導体基板中、前記ポリシリコンパタ―ンのうち、前記第２のウェルが形成されている第１の側に、前記第２のウェルに含まれるように、かつ前記ポリシリコンパタ―ンの前記第１の側の端部に隣接して、第１の導電型のソースエクステンション領域を、また前記ポリシリコンパタ―ンのうち、前記第１の側とは反対の第２の側に、前記第１のウェルに含まれるように、また前記ポリシリコンパタ―ンの前記第２の側の端部からは離間して、第１導電型のドレインエクステンション領域を、前記第１導電型の不純物元素のイオン注入により形成する工程と、
前記ポリシリコンパタ―ンの前記第１の側の端部に第１の側壁絶縁膜を、前記第２の側の端部に第２の側壁絶縁膜を形成し、さらに前記シリコン基板の、前記ポリシリコンパタ―ンの前記第２の側と前記ドレイン領域との間の部分を絶縁膜パタ―ンで覆う工程と、
前記半導体基板中に前記ポリシリコンパタ―ン、前記第１および第２の側壁絶縁膜、および前記絶縁膜パタ―ンをマスクに第１の導電型の不純物元素をイオン注入し、前記半導体基板中、前記第１の側壁絶縁膜の前記第１の側の領域に、前記第２のウェルに含まれるように第１導電型のソース領域を、また前記第２の側壁絶縁膜の前記第２の側の領域に、前記第１のウェルに含まれるように第１導電型のドレイン領域を形成する工程と、
前記半導体基板上に前記ポリシリコンパタ―ンを覆って層間絶縁膜を形成し、さらに前記層間絶縁膜を研磨して前記ポリシリコンパタ―ンの上面を露出する工程と、
前記ポリシリコンパタ―ンおよび前記第１の絶縁膜を、前記第１の側の端部を含む第１の部分において除去し、前記ポリシリコンパタ―ンの前記第１の側に前記半導体基板の主面を底面において露出するボイドを形成し、また前記ポリシリコンパタ―ンおよび前記第１の絶縁膜を、前記第２の側の端部を含む第２の部分において、前記第２のゲート電極および第２のゲート絶縁膜として残す工程と、
前記ボイドの底面および側壁面を、第２の絶縁膜により覆う工程と、
前記ボイドを、前記第２の絶縁膜を介して、導電性窒化膜あるいは高融点金属膜、またはポリシリコン膜により充填し、第１のゲート電極を、また前記第１のゲート電極の下の前記第２の絶縁膜により、前記第１のゲート電極の直下に第１のゲート絶縁膜を形成する工程と、を含むことを特徴とする、ＭＯＳトランジスタの製造方法。
（付記１１）
前記ソース領域およびドレイン領域を形成する工程では、前記第１導電型の不純物元素のイオン注入の際、さらに前記ポリシリコンパタ―ンに前記第１導電型の不純物元素が導入されることを特徴とする付記１０記載のＭＯＳトランジスタの製造方法。
（付記１２）
前記ソースエクステンション領域およびドレインエクステンション領域を形成する工程の後、かつ前記ソース領域およびドレイン領域を形成する工程の前に、前記ポリシリコンパタ―ンに前記第２導電型の不純物元素をイオン注入により導入する工程を含み、
前記ソース領域およびドレイン領域を形成する工程は、前記ポリシリコンパタ―ンをマスクパターンで覆って実行されることを特徴とする付記１０記載のＭＯＳトランジスタの製造方法。
（付記１３）
前記ポリシリコンパタ―ンに前記第２導電型の不純物元素をイオン注入により導入する工程は、前記ソースエクステンション領域およびドレインエクステンション領域を別のマスクパターンで覆って実行されることを特徴とする付記１２記載のＭＯＳトランジスタの製造方法。
（付記１４）
前記ソース領域およびドレイン領域を形成する工程の後、前記層間絶縁膜を形成する工程の前に、前記ポリシリコンパタ―ンの露出面、前記ソース領域の露出面、および前記ドレイン領域の露出面にシリサイド層を、前記絶縁膜パターンをマスクに使いながら形成する工程を含むことを特徴とする付記１０〜１３のうち、いずれか一項記載のＭＯＳトランジスタの製造方法。
（付記１５）
前記第２の絶縁膜は、シリコン酸化膜よりも比誘電率の高い絶縁性金属酸化膜あるいは金属シリケート膜よりなり、前記第１のゲート電極は導電性窒化膜あるいは高融点金属膜よりなることを特徴とする付記１０〜１４のうち、いずれか一項記載のＭＯＳトランジスタの製造方法。
（付記１６）
前記第１のゲート電極および第１のゲート絶縁膜を形成する工程において前記第１の絶縁膜はシリコン酸化膜であり、前記第１のゲート電極はポリシリコン膜であり、
前記第１のゲート電極および第１のゲート絶縁膜を形成する工程の後、さらに前記第１および第２のゲート電極を第１導電型にドープする工程と、
前記層間絶縁膜を、前記第１のゲート電極および前記第２のゲート電極を残し、選択的に除去する工程と、
前記シリコン基板上であって、前記第２のゲート電極と前記ドレイン領域との間の部分を、第２の絶縁膜パタ―ンで覆う工程と、
前記第２の絶縁膜パターンをマスクとして、前記第１および第２のゲート電極の露出面、前記ソース領域の露出面、および前記ドレイン領域の露出面にシリサイド層を形成する工程を含むことを特徴とする付記１０記載のＭＯＳトランジスタの製造方法。
１０ 高電圧ＭＯＳトランジスタ
１１ シリコン基板
１１Ａ 素子領域
１１Ｉ 素子分離領域
１１ＮＷ ｎ型ウェル
１１ＰＷ ｐ型ウェル
１１Ｓｓ ソースシリサイド層
１１Ｄｓ ドレインシリサイド層
１２Ｇ１ 第１のゲート絶縁膜
１２Ｇ２ 第２のゲート絶縁膜
１２Ｈｋ 高誘電体膜
１３Ｇ１ 第１のゲート電極
１３Ｇ２ 第２のゲート電極
１３ＳＢ シリサイドブロックパタ―ン
１３ＳＷ１ 第１の側壁絶縁膜
１３ＳＷ２ 第２の側壁絶縁膜
１３ｎ ｎ型注入領域
１３ｐ ｐ型注入領域
１４，１５，１６，２５ 層間絶縁膜
１４ＨＭ ハードマスクパタ―ン
１５Ａ，１５Ｂ，１５Ｇ ビアコンタクト
１６Ａ，１６Ｂ，１６Ｇ 配線パタ―ン
１１ａ ソースエクステンション領域
１１ｂ ドレインエクステンション領域
１１ｃ ソース領域
１１ｄ ドレイン領域
２４ 仮の層間絶縁膜
ＣＨ チャネル領域
ＤＲ ドリフト領域

Claims (10)

  1. 第１導電型の第１のウェルが形成された半導体基板と、
    前記第１のウェル中に、前記第１のウェルに隣接して形成され、前記第１のウェルに隣接して第２導電型のチャネル領域を含む第２のウェルと、
    前記第２のウェル中、前記チャネル領域の第１の側に、前記チャネル領域に接して形成された第１導電型のソースエクステンション領域と、
    前記第１のウェル中、前記チャネル領域の前記第１の側とは反対の第２の側に、前記チャネル領域から離間して形成された第１導電型のドレインエクステンション領域と、
    前記半導体基板上に、前記チャネル領域と、前記チャネル領域の前記第２の側において前記第１のウェルを覆って形成されたゲート電極構造と、
    を備え、
    前記ゲート電極構造は少なくとも、前記半導体基板上を前記チャネル領域の第１の側から第２の側まで延在し前記チャネル領域を第１の膜厚で覆う第１のゲート絶縁膜と、前記第１のゲート絶縁膜に前記チャネル領域の第２の側で隣接し、前記第１のウェルを前記第１の膜厚よりも大きい第２の膜厚で覆う第２のゲート絶縁膜と、を含み、
    さらに前記ゲート電極構造は少なくとも、前記第１のゲート絶縁膜上の第１のゲート電極と、前記第２のゲート絶縁膜上の第２のゲート電極と、を含み、
    前記第１のゲート電極と前記第２のゲート電極とは、前記第１のゲート絶縁膜から延在する絶縁膜で隔てられていることを特徴とするＭＯＳトランジスタ。
  2. 前記第１のゲート電極は導電性金属窒化物あるいは高融点金属よりなり、前記第１のゲート絶縁膜は絶縁性金属酸化物膜よりなり、
    前記第２のゲート電極は第１導電型のポリシリコンより形成され、前記第２のゲート絶縁膜はシリコン酸化膜よりなることを特徴とする請求項１記載のＭＯＳトランジスタ。
  3. 前記第１のゲート電極は導電性金属窒化物あるいは高融点金属よりなり、前記第１のゲート絶縁膜は絶縁性金属酸化膜あるいは金属シリケート膜よりなり、
    前記第２のゲート電極は第２導電型のポリシリコンよりなり、前記第２のゲート絶縁膜はシリコン酸化膜よりなり、前記第２のゲート電極中には前記第２のゲート絶縁膜部分との界面に沿って、空乏層が生じていることを特徴とする請求項１記載のＭＯＳトランジスタ。
  4. 前記第１および第２のゲート電極はいずれも第１導電型のポリシリコンよりなり、前記第１および第２のゲート絶縁膜はいずれもシリコン酸化膜よりなることを特徴とする請求項１記載のＭＯＳトランジスタ。
  5. さらに前記半導体基板上に前記ゲート電極構造を覆って形成された層間絶縁膜と、前記層間絶縁膜上に形成されたゲート配線パタ―ンと、を有し、前記第１のゲート電極のみが前記ゲート配線パタ―ンに、前記層間絶縁膜中のビアコンタクトを介して電気的に接続されることを特徴とする請求項２記載のＭＯＳトランジスタ。
  6. 半導体基板中に第１導電型の第１のウェルと第２導電型の第２のウェルとを、前記第２のウェルが前記第１のウェルに含まれるように、また前記第２のウェルが、前記第１のウェルに隣接するように形成する工程と、
    前記半導体基板上に前記第２のウェルから第１のウェルまで、第１の膜厚の第１の絶縁膜を介してポリシリコンパタ―ンを形成する工程と、
    前記半導体基板中、前記ポリシリコンパタ―ンのうち、前記第２のウェルが形成されている第１の側に、前記第２のウェルに含まれるように、かつ前記ポリシリコンパタ―ンの前記第１の側の端部に隣接して、第１の導電型のソースエクステンション領域を、また前記ポリシリコンパタ―ンのうち、前記第１の側とは反対の第２の側に、前記第１のウェルに含まれるように、また前記ポリシリコンパタ―ンの前記第２の側の端部からは離間して、第１導電型のドレインエクステンション領域を、前記第１導電型の不純物元素のイオン注入により形成する工程と、
    前記ポリシリコンパタ―ンの前記第１の側の端部に第１の側壁絶縁膜を、前記第２の側の端部に第２の側壁絶縁膜を形成し、さらに前記シリコン基板の、前記ポリシリコンパタ―ンの前記第２の側と前記ドレイン領域との間の部分を絶縁膜パタ―ンで覆う工程と、
    前記半導体基板中に前記ポリシリコンパタ―ン、前記第１および第２の側壁絶縁膜、および前記絶縁膜パタ―ンをマスクに第１の導電型の不純物元素をイオン注入し、前記半導体基板中、前記第１の側壁絶縁膜の前記第１の側の領域に、前記第２のウェルに含まれるように第１導電型のソース領域を、また前記第２の側壁絶縁膜の前記第２の側の領域に、前記第１のウェルに含まれるように第１導電型のドレイン領域を形成する工程と、
    前記半導体基板上に前記ポリシリコンパタ―ンを覆って層間絶縁膜を形成し、さらに前記層間絶縁膜を研磨して前記ポリシリコンパタ―ンの上面を露出する工程と、
    前記ポリシリコンパタ―ンおよび前記第１の絶縁膜を、前記第１の側の端部を含む第１の部分において除去し、前記ポリシリコンパタ―ンの前記第１の側に前記半導体基板の主面を底面において露出するボイドを形成し、また前記ポリシリコンパタ―ンおよび前記第１の絶縁膜を、前記第２の側の端部を含む第２の部分において、前記第２のゲート電極および第２のゲート絶縁膜として残す工程と、
    前記ボイドの底面および側壁面を、第２の絶縁膜により覆う工程と、
    前記ボイドを、前記第２の絶縁膜を介して、導電性窒化膜あるいは高融点金属膜、またはポリシリコン膜により充填し、第１のゲート電極を、また前記第１のゲート電極の下の前記第２の絶縁膜により、前記第１のゲート電極の直下に第１のゲート絶縁膜を形成する工程と、を含むことを特徴とする、ＭＯＳトランジスタの製造方法。
  7. 前記ソース領域およびドレイン領域を形成する工程では、前記第１導電型の不純物元素のイオン注入の際、さらに前記ポリシリコンパタ―ンに前記第１導電型の不純物元素が導入されることを特徴とする請求項６記載のＭＯＳトランジスタの製造方法。
  8. 前記ソースエクステンション領域およびドレインエクステンション領域を形成する工程の後、かつ前記ソース領域およびドレイン領域を形成する工程の前に、前記ポリシリコンパタ―ンに前記第２導電型の不純物元素をイオン注入により導入する工程を含み、
    前記ソース領域およびドレイン領域を形成する工程は、前記ポリシリコンパタ―ンをマスクパターンで覆って実行されることを特徴とする請求項６記載のＭＯＳトランジスタの製造方法。
  9. 前記ソース領域およびドレイン領域を形成する工程の後、前記層間絶縁膜を形成する工程の前に、前記ポリシリコンパタ―ンの露出面、前記ソース領域の露出面、および前記ドレイン領域の露出面にシリサイド層を、前記絶縁膜パターンをマスクに使いながら形成する工程を含むことを特徴とする請求項６〜８のうち、いずれか一項記載のＭＯＳトランジスタの製造方法。
  10. 前記第１のゲート電極および第１のゲート絶縁膜を形成する工程において前記第１の絶縁膜はシリコン酸化膜であり、前記第１のゲート電極はポリシリコン膜であり、
    前記第１のゲート電極および第１のゲート絶縁膜を形成する工程の後、さらに前記第１および第２のゲート電極を第１導電型にドープする工程と、
    前記層間絶縁膜を、前記第１のゲート電極および前記第２のゲート電極を残し、選択的に除去する工程と、
    前記シリコン基板上であって、前記第２のゲート電極と前記ドレイン領域との間の部分を、第２の絶縁膜パタ―ンで覆う工程と、
    第２の絶縁膜パターンをマスクとして前記第１および第２のゲート電極の露出面、前記ソース領域の露出面、および前記ドレイン領域の露出面にシリサイド層を形成する工程を含むことを特徴とする請求項６記載のＭＯＳトランジスタの製造方法。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9117687B2 (en) * 2011-10-28 2015-08-25 Texas Instruments Incorporated High voltage CMOS with triple gate oxide
JP6026914B2 (ja) 2013-02-12 2016-11-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5784652B2 (ja) * 2013-02-14 2015-09-24 株式会社東芝 半導体装置
US20140264588A1 (en) * 2013-03-14 2014-09-18 Taiwan Semiconductor Manufacturing Co. Ltd. Metal Oxide Semiconductor Field-Effect Transistor (MOSFET) with Step Oxide
US9059276B2 (en) 2013-05-24 2015-06-16 International Business Machines Corporation High voltage laterally diffused metal oxide semiconductor
US9240463B2 (en) 2013-05-24 2016-01-19 Globalfoundries Inc. High voltage laterally diffused metal oxide semiconductor
US9236449B2 (en) 2013-07-11 2016-01-12 Globalfoundries Inc. High voltage laterally diffused metal oxide semiconductor
US9685526B2 (en) * 2014-02-12 2017-06-20 International Business Machines Corporation Side gate assist in metal gate first process
US10276596B2 (en) * 2014-08-06 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Selective polysilicon doping for gate induced drain leakage improvement
TWI672796B (zh) * 2015-10-30 2019-09-21 聯華電子股份有限公司 半導體元件
JP2018125518A (ja) * 2017-02-03 2018-08-09 ソニーセミコンダクタソリューションズ株式会社 トランジスタ、製造方法
JP7101090B2 (ja) 2018-09-12 2022-07-14 株式会社東芝 半導体装置
KR102288643B1 (ko) * 2019-03-29 2021-08-10 매그나칩 반도체 유한회사 마스크 레이아웃 및 그 마스크 레이아웃을 이용한 반도체 소자 및 그 반도체 소자 제조방법
KR102542415B1 (ko) * 2019-04-16 2023-06-09 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11387114B2 (en) * 2019-06-24 2022-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with dummy gate and metal gate and method of fabricating the same
CN110600552B (zh) * 2019-09-24 2024-05-10 无锡新洁能股份有限公司 具有快速反向恢复特性的功率半导体器件及其制作方法
US11894459B2 (en) 2020-07-23 2024-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Dual gate structures for semiconductor devices

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0637304A (ja) * 1992-07-17 1994-02-10 Fujitsu Ltd 絶縁ゲート型電界効果トランジスタ
JPH07221291A (ja) * 1994-02-02 1995-08-18 Seiko Instr Inc 半導体装置及びその製造方法
JPH10189954A (ja) * 1996-12-20 1998-07-21 Sony Corp 半導体装置
JP2004343118A (ja) * 2003-05-16 2004-12-02 Agere Systems Inc 分割ゲート型金属酸化物半導体デバイス
JP2006108208A (ja) * 2004-10-01 2006-04-20 Nec Electronics Corp Ｌｄｍｏｓトランジスタを含む半導体装置
JP2009130021A (ja) * 2007-11-21 2009-06-11 Toyota Motor Corp 横型ｍｏｓトランジスタ及びその製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100244282B1 (ko) * 1997-08-25 2000-02-01 김영환 고전압 트랜지스터의 구조 및 제조 방법
US6441431B1 (en) * 1998-12-04 2002-08-27 Texas Instruments Incorporated Lateral double diffused metal oxide semiconductor device
US6468870B1 (en) 2000-12-26 2002-10-22 Taiwan Semiconductor Manufacturing Company Method of fabricating a LDMOS transistor
DE60131094D1 (de) * 2001-12-20 2007-12-06 St Microelectronics Srl Verfahren zur Integration von Metalloxid-Halbleiter Feldeffekttransistoren
JP2004207517A (ja) 2002-12-25 2004-07-22 Semiconductor Leading Edge Technologies Inc 半導体装置及び半導体装置の製造方法
US7279744B2 (en) * 2003-11-14 2007-10-09 Agere Systems Inc. Control of hot carrier injection in a metal-oxide semiconductor device
JP4801323B2 (ja) 2004-02-13 2011-10-26 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2005294584A (ja) * 2004-03-31 2005-10-20 Eudyna Devices Inc 半導体装置および不純物導入用マスクならびに半導体装置の製造方法
JP2006086272A (ja) 2004-09-15 2006-03-30 Fujitsu Ltd 半導体装置
US7301185B2 (en) 2004-11-29 2007-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. High-voltage transistor device having an interlayer dielectric etch stop layer for preventing leakage and improving breakdown voltage
US7405443B1 (en) * 2005-01-07 2008-07-29 Volterra Semiconductor Corporation Dual gate lateral double-diffused MOSFET (LDMOS) transistor
US7737500B2 (en) * 2006-04-26 2010-06-15 International Business Machines Corporation CMOS diodes with dual gate conductors, and methods for forming the same
US20090267145A1 (en) * 2008-04-23 2009-10-29 Ciclon Semiconductor Device Corp. Mosfet device having dual interlevel dielectric thickness and method of making same
JP5834520B2 (ja) * 2011-06-15 2015-12-24 富士通セミコンダクター株式会社 半導体装置の製造方法および半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0637304A (ja) * 1992-07-17 1994-02-10 Fujitsu Ltd 絶縁ゲート型電界効果トランジスタ
JPH07221291A (ja) * 1994-02-02 1995-08-18 Seiko Instr Inc 半導体装置及びその製造方法
JPH10189954A (ja) * 1996-12-20 1998-07-21 Sony Corp 半導体装置
JP2004343118A (ja) * 2003-05-16 2004-12-02 Agere Systems Inc 分割ゲート型金属酸化物半導体デバイス
JP2006108208A (ja) * 2004-10-01 2006-04-20 Nec Electronics Corp Ｌｄｍｏｓトランジスタを含む半導体装置
JP2009130021A (ja) * 2007-11-21 2009-06-11 Toyota Motor Corp 横型ｍｏｓトランジスタ及びその製造方法

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