JP2012145775A - 液晶表示装置 - Google Patents

Abstract

【課題】開口率の低減を抑制することが可能な液晶表示装置を提供することを目的とする。
【解決手段】各画素の中央を通り直線状に延在した信号配線と、前記信号配線を覆う絶縁膜と、前記絶縁膜を介して前記信号配線の直上に位置し且つ前記信号配線と略平行な直線状に延在した帯状の画素電極と、を備えた第１基板と、隣接する画素の間にそれぞれ配置され前記画素電極と略平行な直線状に延在した帯状の対向電極を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、を備えたことを特徴とする液晶表示装置。
【選択図】 図４

Description

本発明の実施形態は、液晶表示装置に関する。

近年、平面表示装置が盛んに開発されており、中でも液晶表示装置は、軽量、薄型、低消費電力等の利点から特に注目を集めている。特に、各画素にスイッチング素子を組み込んだアクティブマトリクス型液晶表示装置においては、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モードやＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードなどの横電界（フリンジ電界も含む）を利用した構造が注目されている。このような横電界モードの液晶表示装置は、アレイ基板に形成された画素電極と対向電極とを備え、アレイ基板の主面に対してほぼ平行な横電界で液晶分子をスイッチングする。

一方で、アレイ基板に形成された画素電極と、対向基板に形成された対向電極との間に、横電界あるいは斜め電界を形成し、液晶分子をスイッチングする技術も提案されている。

特開２００９−１９２８２２号公報 特開平９−１６００４１号公報

本実施形態の目的は、開口率の低減を抑制することが可能な液晶表示装置を提供することにある。

本実施形態によれば、
各画素の中央を通り直線状に延在した信号配線と、前記信号配線を覆う絶縁膜と、前記絶縁膜を介して前記信号配線の直上に位置し且つ前記信号配線と略平行な直線状に延在した帯状の画素電極と、を備えた第１基板と、隣接する画素の間に配置されそれぞれ前記画素電極と略平行な直線状に延在した帯状の対向電極を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、を備えたことを特徴とする液晶表示装置が提供される。

本実施形態によれば、
第１方向に沿って延在したゲート配線と、各画素の中央を通り第１方向に交差する第２方向に沿って延在したソース配線と、前記ゲート配線及び前記ソース配線に電気的に接続されたスイッチング素子と、前記ソース配線を覆う絶縁膜と、前記スイッチング素子に電気的に接続されるとともに前記絶縁膜を介して前記ソース配線の直上に位置し第２方向に沿って延在した帯状の画素電極と、を備えた第１基板と、第１方向に隣接する画素の間にそれぞれ配置され第２方向に沿って延在した帯状の対向電極を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、を備えたことを特徴とする液晶表示装置が提供される。

図１は、本実施形態における液晶表示装置の構成を概略的に示す図である。 図２は、図１に示した液晶表示パネルの構成及び等価回路を概略的に示す図である。 図３は、図２に示した液晶表示パネルの画素を対向基板の側から見たときのアレイ基板ＡＲの構造を概略的に示す平面図である。 図４は、図２に示した液晶表示パネルの対向基板における画素の構造を概略的に示す平面図である。 図５は、図３に示したアレイ基板のスイッチング素子を含むＶ−Ｖ線で切断した断面構造を概略的に示す図である。 図６は、図４に示した対向電極を含む画素をＶＩ−ＶＩ線で切断した断面構造を概略的に示す図である。 図７は、本実施形態の変形例における液晶表示パネルの画素電極及び対向電極を含む断面構造を概略的に示す図である。

以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。

図１は、本実施形態における液晶表示装置の構成を模式的に示す図である。

すなわち、液晶表示装置１は、アクティブマトリクスタイプの液晶表示パネルＬＰＮ、液晶表示パネルＬＰＮに接続された駆動ＩＣチップ２及びフレキシブル配線基板３などを備えている。

液晶表示パネルＬＰＮは、所定の間隔をおいて対向配置された第１基板としてのアレイ基板ＡＲ及び第２基板としての対向基板ＣＴと、これらのアレイ基板ＡＲと対向基板ＣＴとの間に保持された図示しない液晶層と、を備えて構成されている。これらのアレイ基板ＡＲと対向基板ＣＴとは、図示しないシール材によって貼り合わせられている。

このような液晶表示パネルＬＰＮは、シール材によって囲まれた内側に、画像を表示するアクティブエリアＡＣＴを備えている。このアクティブエリアＡＣＴは、例えば、略矩形状であり、ｍ×ｎ個のマトリクス状に配置された複数の画素ＰＸによって構成されている（但し、ｍ及びｎは正の整数である）。

また、本実施形態においては、液晶表示パネルＬＰＮは、透過表示機能を有しており、液晶表示装置１は、液晶表示パネルＬＰＮを照明するバックライト４を備えている。このバックライト４は、図示した例では、液晶表示パネルＬＰＮの背面側つまりアレイ基板ＡＲの背面側に配置されている。このようなバックライト４としては、種々の形態が適用可能であり、また、光源として発光ダイオード（ＬＥＤ）を利用したものや冷陰極管（ＣＣＦＬ）を利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。

図２は、図１に示した液晶表示パネルＬＰＮの構成及び等価回路を概略的に示す図である。

液晶表示パネルＬＰＮは、アクティブエリアＡＣＴにおいて、ｎ本のゲート配線Ｇ（Ｇ１〜Ｇｎ）、ｎ本の補助容量線Ｃ（Ｃ１〜Ｃｎ）、ｍ本のソース配線Ｓ（Ｓ１〜Ｓｍ）などを備えている。ゲート配線Ｇ及び補助容量線Ｃは、第１方向Ｘに沿ってそれぞれ延在している。また、ゲート配線Ｇ及び補助容量線Ｃは、第１方向Ｘに交差（ここでは直交）する第２方向Ｙに沿って交互に並列配置されている。ソース配線Ｓは、ゲート配線Ｇ及び補助容量線Ｃと交差する第２方向Ｙに沿ってそれぞれ延在している。また、ソース配線Ｓは、第１方向Ｘに沿って並列配置されている。つまり、ゲート配線Ｇ及び補助容量線Ｃと、ソース配線Ｓとは、略直交している。

各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、ゲートドライバＧＤに接続されている。各ゲート配線Ｇは、スイッチング素子ＳＷのＯＮ／ＯＦＦを制御する制御信号を供給するための信号配線に相当する。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、ソースドライバＳＤに接続されている。各ソース配線Ｓは、画素電極ＰＥに書き込まれる信号電圧を供給するための信号配線に相当する。これらのゲートドライバＧＤ及びソースドライバＳＤの少なくとも一部は、例えば、アレイ基板ＡＲに形成され、コントローラを内蔵した駆動ＩＣチップ２と接続されている。

各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、対向電極ＣＥなどを備えている。保持容量Ｃｓは、例えば補助容量線Ｃと画素電極ＰＥとの間に形成される。

なお、本実施形態においては、液晶表示パネルＬＰＮは、画素電極ＰＥがアレイ基板ＡＲに形成される一方で対向電極ＣＥが対向基板ＣＴに形成された構成であり、これらの画素電極ＰＥと対向電極ＣＥとの間に形成される電界を主に利用して液晶層ＬＱの液晶分子をスイッチングする。画素電極ＰＥと対向電極ＣＥとの間に形成される電界は、アレイ基板ＡＲの主面あるいは対向基板ＣＴの主面にほぼ平行な横電界（あるいは、基板主面に対してわずかに傾いた斜め電界）である。

スイッチング素子ＳＷは、例えば、ｎチャネル薄膜トランジスタ（ＴＦＴ）によって構成されている。このスイッチング素子ＳＷは、ゲート配線Ｇ及びソース配線Ｓに電気的に接続されている。アクティブエリアＡＣＴには、ｍ×ｎ個のスイッチング素子ＳＷが形成されている。

画素電極ＰＥは、スイッチング素子ＳＷに電気的に接続されている。アクティブエリアＡＣＴには、ｍ×ｎ個の画素電極ＰＥが形成されている。対向電極ＣＥは、例えばコモン電位であり、液晶層ＬＱを介して複数の画素電極ＰＥに対して共通に配置されている。この対向電極ＣＥは、図示しない導電部材を介して、アレイ基板ＡＲに形成された給電部ＶＳと電気的に接続されている。補助容量線Ｃは、補助容量電圧が印加される電圧印加部ＶＣＳと電気的に接続されている。

図３は、図２に示した液晶表示パネルＬＰＮの画素ＰＸを対向基板ＣＴの側から見たときのアレイ基板ＡＲの構造を概略的に示す平面図である。なお、ここでは、説明に必要な主要部のみを図示している。

ゲート配線Ｇ０及びＧ１は、それぞれ第１方向Ｘに沿って延在している。ソース配線Ｓは、各画素ＰＸの中央を通り直線状に延在している。図示した例では、ソース配線Ｓは、第２方向Ｙに沿って延在している。これらのゲート配線Ｇ１及びソース配線Ｓは、スイッチング素子ＳＷに電気的に接続されている。

画素電極ＰＥは、画素ＰＸの中央に配置されている。すなわち、画素電極ＰＥは、画素ＰＸの中央を通る信号配線の直上に位置し、且つ、当該信号配線と略平行な直線状に延在した帯状に形成されている。図示した例では、画素電極ＰＥは、ソース配線Ｓの直上に位置し、且つ、ソース配線Ｓと略平行な第２方向Ｙに沿って延在した帯状に形成されている。このような構成の画素電極ＰＥは、スイッチング素子ＳＷに電気的に接続されている。なお、図示した例では、一画素ＰＸに配置された画素電極ＰＥのみが図示されているが、図示を省略した他の各画素についてもそれぞれ同一形状の画素電極ＰＥが配置されている。

なお、図中のＲＢ１は、アレイ基板ＡＲの表面に配置された第１配向膜の第１ラビング方向を示し、また、図中のＲＢ２は、図示しない対向基板の表面に配置された第２配向膜の第２ラビング方向を示している。これらの第１ラビング方向ＲＢ１及び第２ラビング方向ＲＢ２は、互いに平行且つ逆向きである。また、これらの第１ラビング方向ＲＢ１及び第２ラビング方向ＲＢ２は、第２方向Ｙに対して数°程度わずかに傾いた方向であり、例えば、第１ラビング方向ＲＢ１及び第２ラビング方向ＲＢ２と第２方向Ｙとのなす角度は７°である。

図４は、図２に示した液晶表示パネルＬＰＮの対向基板ＣＴにおける画素ＰＸの構造を概略的に示す平面図である。なお、ここでは、説明に必要な主要部のみを図示している。

対向電極ＣＥは、隣接する画素ＰＸの間に配置され、画素電極ＰＥと略平行な直線状に延在した帯状に形成されている。図示した例では、対向電極ＣＥは、第１方向Ｘに隣接する画素ＰＸの間に配置されており、第２方向Ｙに沿って延在した帯状に形成されている。このような対向電極ＣＥは、画素ＰＸの中央を通るソース配線Ｓや画素電極ＰＥの直上の位置からずれた位置に配置されている。

つまり、対向電極ＣＥは、画素電極ＰＥと重なることはなく、第１方向Ｘに沿って一定の間隔を置いて交互に並んでいる。ここで、画素電極ＰＥを挟んだ両側に位置する対向電極ＣＥをそれぞれＣＥ１及びＣＥ２としたとき、対向電極ＣＥ１及びＣＥ２のそれぞれと画素電極ＰＥとの間隔は略同一である。つまり、画素電極ＰＥと対向電極ＣＥ１との第１方向Ｘに沿った間隔と、画素電極ＰＥと対向電極ＣＥ２との第１方向Ｘに沿った間隔とが略同一である。

なお、本実施形態において、画素ＰＸとは、図中の破線で示したように、ゲート配線Ｇ０及びＧ１と対向電極ＣＥ１及びＣＥ２とが成すマス目の領域に相当し、第１方向Ｘに沿った長さよりも第２方向Ｙに沿った長さの方が長い長方形状である。画素電極ＰＥと対向電極ＣＥ１との間、及び、画素電極ＰＥと対向電極ＣＥ２との間には、略長方形状の開口部が形成される。このような開口部は、各画素ＰＸのうち、主として表示に寄与する透過部に相当する。画素電極ＰＥと重なる領域、あるいは、対向電極ＣＥ１及びＣＥ２と重なる領域は、ほとんど表示に寄与しない。

図中のＤ１は、画素電極ＰＥと対向電極ＣＥ１との間の電位差によって形成された電界による液晶分子の主な配向方向を示している。また、図中のＤ２は、画素電極ＰＥと対向電極ＣＥ２との間の電位差によって形成された電界による液晶分子の主な配向方向を示している。これらの配向方向Ｄ１及びＤ２は、第１方向Ｘと略平行であり、しかも、互いに逆向きの方向である。このように、ここに示した例では、画素電極ＰＥと対向電極ＣＥとの間に電界が形成された状態で、液晶層の液晶分子は、画素電極ＰＥを挟んで互いに逆向きの方向に配向する。このため、各画素ＰＸにおいては、液晶分子の配向方向は、２分割されている。

図５は、図３に示したアレイ基板ＡＲのスイッチング素子ＳＷを含むＶ−Ｖ線で切断した断面構造を概略的に示す図である。

すなわち、アレイ基板ＡＲは、ガラス基板などの光透過性を有する第１絶縁基板１０を用いて形成されている。このアレイ基板ＡＲは、第１絶縁基板１０の上にスイッチング素子ＳＷや、画素電極ＰＥなどを備えている。ここでは、スイッチング素子ＳＷがアモルファスシリコン半導体層を備えたボトムゲート型の薄膜トランジスタである場合について説明するが、この例に限らず、多結晶シリコン半導体層を備えた薄膜トランジスタであっても良いし、トップゲート型の構造を有する薄膜トランジスタであっても良い。

スイッチング素子ＳＷのゲート電極ＷＧは、第１絶縁基板１０の上に形成されている。このゲート電極ＷＧは、図示しないゲート配線（Ｇ１）に電気的に接続されている、あるいは、ゲート配線の一部である。ゲート配線Ｇやゲート電極ＷＧは、例えば、モリブデン、アルミニウム、タングステン、チタン、タンタル、クロムなどの導電材料によって形成されている。このようなゲート電極ＷＧは、第１絶縁膜１１によって覆われている。この第１絶縁膜１１は、第１絶縁基板１０の上にも配置されている。

スイッチング素子ＳＷの半導体層ＳＣは、第１絶縁膜１１の上に形成され、ゲート電極ＷＧの直上に位置している。この半導体層ＳＣは、島状のアモルファスシリコンによって形成されている。このような半導体層ＳＣは、第２絶縁膜１２によって覆われている。この第２絶縁膜１２は、第１絶縁膜１１の上にも配置されている。

スイッチング素子ＳＷのソース電極ＷＳは、第２絶縁膜１２の上に形成され、半導体層ＳＣにコンタクトしている。このソース電極ＷＳは、ソース配線Ｓに電気的に接続されている。図示した例では、ソース電極ＷＳは、ソース配線Ｓの一部である。ソース配線Ｓやソース電極ＷＳは、例えば、モリブデン、アルミニウム、タングステン、チタン、タンタル、クロムなどの導電材料によって形成されている。これらのソース電極ＷＳ及びソース配線Ｓは、第３絶縁膜１３によって覆われている。この第３絶縁膜１３は、第２絶縁膜１２の上にも配置されている。このような第３絶縁膜１３は、信号配線を覆う絶縁膜、あるいは、ソース配線Ｓを覆う絶縁膜に相当する。

スイッチング素子ＳＷのドレイン電極ＷＤは、第３絶縁膜１３の上に形成され、半導体層ＳＣにコンタクトしている。このドレイン電極ＷＤは、画素電極ＰＥに電気的に接続されている。図示した例では、ドレイン電極ＷＤは、画素電極ＰＥの一部であるが、他の形態、例えば、ソース電極ＷＳと同一層に形成された電極であっても良い。

アレイ基板ＡＲの表面は、第１配向膜１４によって覆われている。この第１配向膜１４は、第３絶縁膜１３の上、さらにはドレイン電極ＷＤや画素電極ＰＥの上にも配置されている。

図６は、図４に示した対向電極ＣＥを含む画素ＰＸをＶＩ−ＶＩ線で切断した断面構造を概略的に示す図である。

アレイ基板ＡＲにおいて、ソース配線Ｓは、第２絶縁膜１２の上に形成されている。第３絶縁膜１３は、ソース配線Ｓを覆っている。画素電極ＰＥは、第３絶縁膜１３を介してソース配線Ｓの直上に位置している。図示した例では、画素電極ＰＥは、第３絶縁膜１３の上に形成されている。このような画素電極ＰＥは、光透過性を有する導電材料、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などによって形成されている。

画素電極ＰＥの表面は、第１配向膜１４によって覆われている。この第１配向膜１４は、第３絶縁膜１３の上にも配置され、アレイ基板ＡＲの液晶層ＬＱに接する面に設けられている。この第１配向膜１４は、水平配向性を示す材料によって形成されており、上述したような第１ラビング方向ＲＢ１にラビング処理されている。

一方、対向基板ＣＴは、ガラス基板などの光透過性を有する第２絶縁基板２０を用いて形成されている。この対向基板ＣＴは、第２絶縁基板２０の内面（すなわち、アレイ基板ＡＲに対向する面）に、カラーフィルタ層２１、対向電極ＣＥなどを備えている。

カラーフィルタ層２１は、第２絶縁基板２０の上に形成されている。このカラーフィルタ層２１は、互いに異なる複数の色、例えば赤色、青色、緑色といった３原色にそれぞれ着色された樹脂材料によって形成されている。詳述しないが、赤色に着色された樹脂材料は赤色画素に対応して配置され、同様に、青色に着色された樹脂材料は青色画素に対応して配置され、緑色に着色された樹脂材料は緑色画素に対応して配置されている。

対向電極ＣＥは、カラーフィルタ層２１の上に形成されている。この対向電極ＣＥは、画素電極ＰＥとの間に横電界を形成するように配置されている。すなわち、画素電極ＰＥが画素ＰＸの中央に配置されているのに対して、画素電極ＰＥを挟んだ両側の対向電極ＣＥ１及びＣＥ２は、各画素ＰＸの周囲、あるいは、隣接する画素ＰＸの間に配置されている。このような対向電極ＣＥは、画素電極ＰＥと同様に、ＩＴＯやＩＺＯなどの光透過性を有する導電材料によって形成されている。

対向電極ＣＥの表面は、第２配向膜２２によって覆われている。この第２配向膜２２は、カラーフィルタ層２１の上にも配置され、対向基板ＣＴの液晶層ＬＱに接する面に設けられている。この第２配向膜２２は、第１配向膜１４と同様にポリイミドなどの水平配向性を示す材料によって形成されており、上述したような第２ラビング方向ＲＢ２にラビング処理されている。

上述したようなアレイ基板ＡＲと対向基板ＣＴとは、それぞれの第１配向膜１４及び第２配向膜２２が対向するように配置されている。このとき、アレイ基板ＡＲの第１配向膜１４と対向基板ＣＴの第２配向膜２２との間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサが配置され、これにより、所定のセルギャップが形成される。アレイ基板ＡＲと対向基板ＣＴとは、所定のセルギャップが形成された状態で図示しないシール材によって貼り合わせられている。液晶層ＬＱは、上述したセルギャップに封入されている。液晶層ＬＱは、例えば、ポジ型の液晶材料によって構成されている。

液晶表示パネルＬＰＮの一方の外面、つまり、アレイ基板ＡＲを構成する第１絶縁基板１０の外面には、第１偏光板ＰＬ１が接着剤などにより貼付されている。また、液晶表示パネルＬＰＮの他方の外面、つまり、対向基板ＣＴを構成する第２絶縁基板２０の外面には、第２偏光板ＰＬ２が接着剤などにより貼付されている。本実施形態においては、第１偏光板ＰＬ１の吸収軸と、第２偏光板ＰＬ２の吸収軸とが直交する位置関係にあり、ノーマリーブラックモードを実現している。

すなわち、画素電極ＰＥと対向電極ＣＥとの間に電位差が形成されていない無電界時には、液晶層ＬＱの液晶分子は、第１ラビング方向ＲＢ１及び第２ラビング方向ＲＢ２に平行な方向に配向している。この状態では、バックライト４からのバックライト光が第２偏光板ＰＬ２を透過しないため、画素ＰＸにおいて黒が表示される。

一方、画素電極ＰＥと対向電極ＣＥとの間に電位差が形成された状態では、液晶分子は、その長軸が電界の向きと略平行となるように配向する。例えば、画素電極ＰＥと対向電極ＣＥ１及びＣＥ２との間にそれぞれ電界が形成された状態では、液晶分子は、これらの電界に沿って配向する。このため、画素電極ＰＥと対向電極ＣＥ１及びＣＥ２との間に形成された透過部では、バックライト４からのバックライトが透過し、画素ＰＸにおいて白が表示される。

なお、このとき、画素電極ＰＥ付近及び対向電極ＣＥ１及びＣＥ２付近では、液晶分子の配向を制御するための電界がほとんど形成されない（あるいは、液晶分子を駆動するのに十分な電界が形成されない）ため、液晶分子は、無電界時と同様に、第１ラビング方向ＲＢ１及び第２ラビング方向ＲＢ２からほとんど動かない。このため、画素電極ＰＥ付近及び対向電極ＣＥ１及びＣＥ２は、光透過性の導電材料によって形成されているが、これらの領域ではバックライト光が透過せず、表示に寄与しない。

本実施形態によれば、画素電極ＰＥは、第３絶縁膜１３を介してソース配線Ｓの上に配置されている。ソース配線Ｓは、元々遮光性の導電材料によって形成されているため、画素電極ＰＥに重なる領域の液晶分子が表示に寄与しない方位に配向したとしても、画素ＰＸの開口率にはほとんど影響を与えない。また、アレイ基板ＡＲと対向基板ＣＴとの合わせずれが発生したとしても、表示に寄与しない領域が増大するわけではないため、各画素ＰＸの開口率の低減を抑制することが可能となる。

なお、アレイ基板ＡＲと対向基板ＣＴとの合わせずれが発生した際に、画素電極ＰＥと対向電極ＣＥ１との距離と、画素電極ＰＥと対向電極ＣＥ２との距離の間に差が生じることがある。しかしながら、このような合わせずれは、全ての画素ＰＸに共通に生じるため、画素ＰＸ間での電界分布に相違はなく、画像の表示品位の低下は抑制される。

上記の通り、画素電極ＰＥと対向電極ＣＥとの間に電位差が形成された状態であっても、画素電極ＰＥや対向電極ＣＥ１及びＣＥ２に重なる領域の液晶分子は、表示に寄与する方位に配向しない場合が多い。このため、画素電極ＰＥ及び対向電極ＣＥは、必ずしも透明な導電材料によって形成される必要はなく、アルミニウムや銀などの導電材料を用いて形成しても良い。

次に、本実施形態の変形例について説明する。

図７は、本実施形態の変形例における液晶表示パネルＬＰＮの画素電極ＰＥ及び対向電極ＣＥを含む断面構造を概略的に示す図である。

この変形例においては、ソース配線Ｓと画素電極ＰＥとの間にシールド電極ＳＬが配置されている点で、図６に示した例と相違している。すなわち、アレイ基板ＡＲは、信号配線であるソース配線Ｓを覆う第３絶縁膜１３と画素電極ＰＥとの間に、第３絶縁膜１３の上に形成されソース配線Ｓの直上に位置する固定電位のシールド電極ＳＬと、シールド電極ＳＬを覆うとともに画素電極ＰＥの下地となる層間絶縁膜１５と、を備えている。画素電極ＰＥは、層間絶縁膜１５の上に形成されている。このような画素電極ＰＥ及び層間絶縁膜１５は、第１配向膜１４によって覆われている。その他の構成については、図６に示した例と同様であり、説明を省略する。

このような変形例によれば、上記の効果に加えて、ソース配線Ｓがシールド電極ＳＬによってシールドされているため、ソース配線Ｓと画素電極ＰＥとの間の不所望な容量の発生を抑制することが可能となる。また、ソース配線Ｓと対向電極ＣＥとの間での不所望な電界の発生も抑制することが可能となる。

以上説明したように、本実施形態によれば、開口率の低減を抑制することが可能な液晶表示装置を提供することができる。

なお、この発明は、上記実施形態そのものに限定されるものではなく、その実施の段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。

ＬＰＮ…液晶表示パネル
ＡＲ…アレイ基板 ＣＴ…対向基板 ＬＱ…液晶層
ＰＥ…画素電極 ＳＷ…スイッチング素子
Ｓ…ソース配線
Ｇ…ゲート配線
ＳＬ…シールド電極
１１…第１絶縁膜 １２…第２絶縁膜 １３…第３絶縁膜
１５…層間絶縁膜
ＣＥ…対向電極

Claims (7)

1. 各画素の中央を通り直線状に延在した信号配線と、前記信号配線を覆う絶縁膜と、前記絶縁膜を介して前記信号配線の直上に位置し且つ前記信号配線と略平行な直線状に延在した帯状の画素電極と、を備えた第１基板と、
   隣接する画素の間にそれぞれ配置され前記画素電極と略平行な直線状に延在した帯状の対向電極を備えた第２基板と、
   前記第１基板と前記第２基板との間に保持された液晶層と、
   を備えたことを特徴とする液晶表示装置。
2. 前記信号配線は、前記画素電極に書き込まれる信号電圧を供給するソース配線であることを特徴とする請求項１に記載の液晶表示装置。
3. 前記第１基板は、さらに、前記信号配線を覆う前記絶縁膜と前記画素電極との間に、前記絶縁膜上に形成され前記信号配線の直上に位置する固定電位のシールド電極と、前記シールド電極を覆うとともに前記画素電極の下地となる層間絶縁膜と、を備えたことを特徴とする請求項１または２に記載の液晶表示装置。
4. 第１方向に沿って延在したゲート配線と、各画素の中央を通り第１方向に交差する第２方向に沿って延在したソース配線と、前記ゲート配線及び前記ソース配線に電気的に接続されたスイッチング素子と、前記ソース配線を覆う絶縁膜と、前記スイッチング素子に電気的に接続されるとともに前記絶縁膜を介して前記ソース配線の直上に位置し第２方向に沿って延在した帯状の画素電極と、を備えた第１基板と、
   第１方向に隣接する画素の間にそれぞれ配置され第２方向に沿って延在した帯状の対向電極を備えた第２基板と、
   前記第１基板と前記第２基板との間に保持された液晶層と、
   を備えたことを特徴とする液晶表示装置。
5. 前記第１基板は、さらに、前記ソース配線を覆う前記絶縁膜と前記画素電極との間に、前記絶縁膜上に形成され前記ソース配線の直上に位置する固定電位のシールド電極と、前記シールド電極を覆うとともに前記画素電極の下地となる層間絶縁膜と、を備えたことを特徴とする請求項４に記載の液晶表示装置。
6. 前記画素電極を挟んだ両側に位置する前記対向電極のそれぞれと前記画素電極との間隔は略同一であることを特徴とする請求項１乃至５のいずれか１項に記載の液晶表示装置。
7. 前記画素電極と前記対向電極との間に電界が形成された状態で、前記液晶層の液晶分子は、前記画素電極を挟んで互いに逆向きの方向に配向することを特徴とする請求項１乃至６のいずれか１項に記載の液晶表示装置。

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