JP2012146377A - 半導体装置 - Google Patents

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Abstract

【課題】積層型の半導体装置においていずれかのバンクがアクティブ状態であるか否かを判定する。
【解決手段】バンクアドレス信号ＢＡ及びアクティブ信号ＡＣＴ０を出力するインターフェースチップＩＦと、インターフェースチップＩＦに積層され、それぞれ対応するバンクアドレス信号ＢＡ及びアクティブ信号ＡＣＴ０を受けて独立にアクティブ状態となる複数のメモリバンクを備えるコアチップＣＣ０〜ＣＣ７とを備える。コアチップＣＣ０〜ＣＣ７は、其々に含まれる複数のメモリバンクの少なくとも１つがアクティブ状態であるか否かを示すローカルバンクアクティブ信号ＭＣＩＤＴをインターフェースチップＩＦに其々出力し、インターフェースチップＩＦは、ローカルバンクアクティブ信号ＭＣＩＤＴの少なくとも１つが活性状態を示すときにバンクアクティブ信号ＰＭＣＩＴを活性化させる。
【選択図】図１２

Description

本発明は半導体装置に関し、特に、インターフェース機能を有するフロントエンド部と、メモリコアを含むバックエンド部とがそれぞれ別個の半導体チップに集積されてなる半導体装置に関する。
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置においては、メモリセルアレイが複数のバンクに分割されていることがある（特許文献１参照）。バンクとは、個別にコマンドを受け付け可能な単位であり、各バンクは互いに非排他的に独立して動作することができる。特許文献１に記載された半導体装置では、各バンクをアクティブ状態とするための信号としてメモリアレイバンクイネーブル信号が用いられており、メモリアレイバンクイネーブル信号に応答してアクティブ用アレイ電圧発生器を活性化させている。このように、各バンクがアクティブ状態であるか否かを示す信号は、半導体装置内の各種回路ブロックの制御信号として使用される。
バンクのアクティブ情報は、アクティブ状態において実行不可なコマンドの受付を防止する目的にも使用される。例えば、リフレッシュコマンドなどは、全てのバンクが非アクティブ状態でなければ実行してはならないため、少なくとも一つのバンクがアクティブ状態であれば、仮にリフレッシュコマンドが発行された場合であってもこれをガードする必要があり、このような目的にも使用される。
他方、近年においては、メモリコントローラとのインターフェースを行ういわゆるフロントエンド部と、メモリコアを含むバックエンド部とをそれぞれ別個のチップに集積し、これらを積層することによって一つの半導体記憶装置を構成する方法が提案されている（特許文献２参照）。この方法によれば、バックエンド部が集積されたコアチップについては、メモリコアに割り当て可能な占有面積が増大することから、１チップ当たり（一つのコアチップ当たり）の記憶容量を増大させることが可能となる。一方、フロントエンド部が集積されたインターフェースチップについては、メモリコアとは異なるプロセスで作製できるため、高速なトランジスタによって回路を形成することが可能となる。しかも、１つのインターフェースチップに対して複数のコアチップを割り当てることができるため、全体として非常に大容量且つ高速な半導体記憶装置を提供することが可能となる。
積層型の半導体装置においては、１チップ構成である通常の半導体装置とは異なり、バンクが複数のチップに分散される。このため、インターフェースチップ側において全てのバンクのアクティブ情報を保持しておけば、リフレッシュコマンドなど全てのバンクが非アクティブ状態でなければ実行してはならないコマンドをガードすることが可能となる。
特開平１１−２０３８７６号公報 特開２００７−１５８２３７号公報
しかしながら、積層型の半導体装置は、１チップ構成である通常の半導体装置と比べてバンク数が非常に多いため、インターフェースチップ側において全てのバンクのアクティブ情報を保持すると、インターフェースチップの回路規模が増大するという問題があった。
本発明の一側面による半導体装置は、バンクアドレス信号及びアクティブ信号を出力する制御チップと、前記制御チップに積層され、其々が前記制御チップからの対応する前記バンクアドレス信号及び前記アクティブ信号を受けて独立にアクティブ状態となる複数のメモリバンクを備える２以上の被制御チップと、を備えた半導体装置であって、前記２以上の被制御チップは、其々に含まれる前記複数のメモリバンクの少なくとも１つが前記アクティブ状態であるか否かを示すローカルバンクアクティブ信号を前記制御チップに其々出力し、前記制御チップは、前記ローカルバンクアクティブ信号の少なくとも１つが活性状態を示すときにバンクアクティブ信号を活性化させることを特徴とする。
本発明の他の側面による半導体装置は、積層された複数のコアチップであって其々が互いに異なるチップアドレス情報を保持し且つ其々が複数のメモリバンクを備える複数のコアチップと、前記複数のコアチップを制御する制御チップとを備えた半導体装置であって、前記制御チップは、アクティブコマンド発行時に、前記複数のコアチップに共通にチップアドレス信号を供給して前記チップアドレス情報に対応する少なくとも１つのコアチップを選択すると共に、前記複数のコアチップに共通にバンクアドレス信号を供給して前記少なくとも１つのコアチップの対応するメモリバンクを選択して前記対応するメモリバンクをアクティブ状態とし、前記複数のコアチップは各々が備える前記複数のメモリバンクのうち少なくとも一つが前記アクティブ状態であるときに其々ローカルバンクアクティブ信号を活性状態とすることを特徴とする。
本発明のさらに他の側面による半導体装置は、積層された複数のコアチップと、前記複数のコアチップを制御するインターフェースチップとを備え、前記複数のコアチップのそれぞれは、それぞれ複数のメモリセルを有する複数のバンクを備え、前記複数のコアチップに設けられた前記複数のバンクは、同じコアチップに属しているか否かにかかわらず互いに独立にアクティブ状態となり、前記インターフェースチップは、前記複数のコアチップに対してチップアドレス信号、バンクアドレス信号、アクティブ信号及びプリチャージ信号を共通に供給し、前記複数のコアチップに設けられた前記複数のバンクのそれぞれは、前記チップアドレス及び前記バンクアドレス信号によって選択され、前記複数のバンクのうち選択されたバンクは、前記アクティブ信号が活性化した後、前記プリチャージ信号が活性化するまでの期間において前記アクティブ状態となり、前記複数のコアチップのそれぞれは、該コアチップに含まれる前記複数のメモリバンクの少なくとも１つが前記アクティブ状態であることに応答してローカルバンクアクティブ信号を活性化させ、前記インターフェースチップは、前記ローカルバンクアクティブ信号の少なくとも１つが活性状態であることに応答してバンクアクティブ信号を活性化させることを特徴とする。
本発明によれば、アクティブ状態であるバンクが存在するか否かを制御チップ（コアチップ）ごとに判定することによってローカルバンクアクティブ信号を生成し、各ローカルバンクアクティブ信号の状態を被制御チップ（インターフェースチップ）にて判定していることから、被制御チップの回路規模を抑制しつつ、アクティブ状態であるバンクが存在するか否かを正しく判定することが可能となる。
本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。 コアチップに設けられた貫通電極ＴＳＶの種類を説明するための図である。 図２（ａ）に示すタイプの貫通電極ＴＳＶ１の構造を示す断面図である。 図２（ｂ）に示すタイプの貫通電極ＴＳＶ２の構造を示す断面図である。 図２（ｃ）に示すタイプの貫通電極ＴＳＶ３の構造を示す断面図である。 各コアチップにおける貫通電極ＴＳＶ３の接続関係を説明するための模式図である。 ＬＲＡ−１方式のアドレス割り付けを説明するための模式図である。 ＬＲＡ−２方式のアドレス割り付けを説明するための模式図である。 ＬＲＡ−３方式のアドレス割り付けを説明するための模式図である。 ＰＲＡ−１方式のアドレス割り付けを説明するための模式図である。 ＰＲＡ−２方式のアドレス割り付けを説明するための模式図である。 半導体装置１０の構成を示すブロック図である。 バンクアクティブ信号生成回路３００の回路図である。 ステート回路１００の一例を示す回路図である。 ローカルバンクアクティブ信号生成回路２００の回路図である。 ローカルバンクアクティブ信号ＭＣＩＤＴ０〜ＭＣＩＤＴ７を伝送するための貫通電極ＴＳＶ３の接続関係を説明するための模式図である。 ステート回路１００及びローカルバンクアクティブ信号生成回路２００の動作を説明するためのタイミング図である。 バンクアクティブ信号生成回路３００の動作を説明するためのタイミング図である。 バンクアクティブ信号生成回路３００ａの回路図である。 バンクアクティブ信号生成回路３００ａを用いた場合の動作を説明するためのタイミング図である。 使用するコアチップＣＣ０〜ＣＣ７とランクとの関係を説明するための模式図である。 バンクアクティブ信号生成回路３００ｂの回路図である。 バンクアクティブ信号生成回路３００ｃの回路図である。 バンクアクティブ信号生成回路３００ｄの回路図である。 バンクアクティブ信号生成回路３００ｄを用いた場合の動作を説明するためのタイミング図である。 バンクアクティブ信号生成回路３００ｅの回路図である。 バンクアクティブ信号生成回路３００ｆの回路図である。 半導体装置１０を用いたデータ処理システムの構成を示す模式的な断面図である。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。
図１に示すように、本実施形態による半導体装置１０は、互いに同一の機能、構造を持ち、夫々同一の製造マスクで製作された８枚のコアチップ（メモリチップ）ＣＣ０〜ＣＣ７と、コアチップＣＣ０〜ＣＣ７とは異なる製造マスクで製作された１枚のインターフェースチップＩＦと、１枚のインターポーザＩＰとが積層された構造を有している。コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極ＴＳＶ（Through Silicon Via）によって上下に隣接するチップと電気的に接続されている。一方、インターポーザＩＰは樹脂からなる回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。
コアチップＣＣ０〜ＣＣ７は、単体で動作する通常のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）に含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部が削除された半導体チップである。言い換えれば、バックエンド部に属する回路ブロックのみが集積されたメモリチップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル／シリアル変換を行うパラレルシリアル変換回路や、データの入出力タイミングを制御するＤＬＬ（Delay Locked Loop）回路などが挙げられる。詳細については後述する。
一方、インターフェースチップＩＦは、単体で動作する通常のＳＤＲＡＭに含まれる回路ブロックのうち、フロントエンド部のみが集積された半導体チップである。インターフェースチップＩＦは、８枚のコアチップＣＣ０〜ＣＣ７に対する共通のフロントエンド部として機能する。したがって、外部からのアクセスは全てインターフェースチップＩＦを介して行われ、データの入出力もインターフェースチップＩＦを介して行われる。
本実施形態では、インターポーザＩＰとコアチップＣＣ０〜ＣＣ７との間にインターフェースチップＩＦが配置されているが、インターフェースチップＩＦの位置については特に限定されず、コアチップＣＣ０〜ＣＣ７よりも上部に配置しても構わないし、インターポーザＩＰの裏面ＩＰｂに配置しても構わない。インターフェースチップＩＦをコアチップＣＣ０〜ＣＣ７の上部にフェースダウンで又はインターポーザＩＰの裏面ＩＰｂにフェースアップで配置する場合には、インターフェースチップＩＦに貫通電極ＴＳＶを設ける必要はない。また、インターフェースチップＩＦは、２つのインターポーザＩＰに挟まれるように配置しても良い。
インターポーザＩＰは、半導体装置１０の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザＩＰの上面ＩＰａに形成された電極９１をスルーホール電極９２によって裏面ＩＰｂに引き出し、裏面ＩＰｂに設けられた再配線層９３によって、外部端子ＳＢのピッチを拡大している。図１には、２個の外部端子ＳＢのみを図示しているが、実際には多数の外部端子が設けられている。外部端子ＳＢのレイアウトは、規格により定められたＳＤＲＡＭにおけるそれと同じである。したがって、外部のコントローラからは１個のＳＤＲＡＭとして取り扱うことができる。
図１に示すように、最上部のコアチップＣＣ０の上面はＮＣＦ（Non-Conductive Film）９４及びリードフレーム９５によって覆われており、コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦの各チップ間のギャップはアンダーフィル９６で充填され、またその周囲は封止樹脂９７によって覆われている。これにより、各チップが物理的に保護される。
コアチップＣＣ０〜ＣＣ７に設けられた貫通電極ＴＳＶの大部分は、積層方向から見た平面視で、すなわち図１に示す矢印Ａから見た場合に、同じ位置に設けられた他層の貫通電極ＴＳＶと短絡されている。つまり、図２（ａ）に示すように、平面視で同じ位置に設けられた上下の貫通電極ＴＳＶ１が短絡され、これら貫通電極ＴＳＶ１によって１本の配線が構成されている。各コアチップＣＣ０〜ＣＣ７に設けられたこれらの貫通電極ＴＳＶ１は、当該コアチップ内の内部回路４にそれぞれ接続されている。したがって、インターフェースチップＩＦから図２（ａ）に示す貫通電極ＴＳＶ１に供給される入力信号（コマンド信号、アドレス信号など）は、コアチップＣＣ０〜ＣＣ７の内部回路４に共通に入力される。また、コアチップＣＣ０〜ＣＣ７から貫通電極ＴＳＶ１に供給される出力信号（データなど）は、ワイヤードオアされてインターフェースチップＩＦに入力される。
これに対し、一部の貫通電極ＴＳＶについては、図２（ｂ）に示すように、平面視で同じ位置に設けられた他層の貫通電極ＴＳＶ２と直接接続されるのではなく、当該コアチップＣＣ０〜ＣＣ７に設けられた内部回路５を介して接続されている。つまり、各コアチップＣＣ０〜ＣＣ７に設けられたこれら内部回路５が貫通電極ＴＳＶ２を介してカスケード接続されている。この種の貫通電極ＴＳＶ２は、各コアチップＣＣ０〜ＣＣ７に設けられた内部回路５に所定の情報を順次転送するために用いられる。このような情報としては、後述するチップアドレス情報が挙げられる。
さらに他の一部の貫通電極ＴＳＶについては、図２（ｃ）に示すように、平面視で異なる位置に設けられた他層の貫通電極ＴＳＶと短絡されている。この種の貫通電極ＴＳＶ群３に対しては、平面視で所定の位置Ｐに設けられた貫通電極ＴＳＶ３ａに各コアチップＣＣ０〜ＣＣ７の内部回路６が接続されている。これにより、各コアチップに設けられた内部回路６に対して選択的に情報を入力することが可能となる。このような情報としては、不良チップ情報が挙げられる。また、貫通電極ＴＳＶ３を用いれば、各コアチップＣＣ０〜ＣＣ７からインターフェースチップＩＦに対して個別に情報を供給することも可能である。このような情報としては、後述するローカルバンクアクティブ信号が挙げられる。
このように、コアチップＣＣ０〜ＣＣ７に設けられた貫通電極ＴＳＶは、図２（ａ）〜（ｃ）に示す３タイプ（ＴＳＶ１〜ＴＳＶ３）が存在する。上述の通り、大部分の貫通電極ＴＳＶは図２（ａ）に示すタイプであり、アドレス信号、コマンド信号などは図２（ａ）に示すタイプの貫通電極ＴＳＶ１を介して、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７に供給される。また、リードデータ及びライトデータについても、図２（ａ）に示すタイプの貫通電極ＴＳＶ１を介してインターフェースチップＩＦに入出力される。これに対し、図２（ｂ），（ｃ）に示すタイプの貫通電極ＴＳＶ２，ＴＳＶ３は、互いに同一の構造を有するコアチップＣＣ０〜ＣＣ７に対して、個別の情報を与えるために用いられる。
図３は、図２（ａ）に示すタイプの貫通電極ＴＳＶ１の構造を示す断面図である。
図３に示すように、貫通電極ＴＳＶ１はシリコン基板８０及びその表面の層間絶縁膜８１を貫通して設けられている。貫通電極ＴＳＶ１の周囲には絶縁リング８２が設けられており、これによって、貫通電極ＴＳＶ１とトランジスタ領域との絶縁が確保される。図３に示す例では絶縁リング８２が二重に設けられており、これによって貫通電極ＴＳＶ１とシリコン基板８０との間の静電容量が低減されている。
シリコン基板８０の裏面側における貫通電極ＴＳＶ１の端部８３は、裏面バンプ８４で覆われている。裏面バンプ８４は、下層のコアチップに設けられた表面バンプ８５と接する電極である。表面バンプ８５は、各配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３及びパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、貫通電極ＴＳＶ１の端部８６に接続されている。これにより、平面視で同じ位置に設けられた表面バンプ８５と裏面バンプ８４は、短絡された状態となる。尚、図示しない内部回路との接続は、配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３から引き出される内部配線（図示せず）を介して行われる。
図４は、図２（ｂ）に示すタイプの貫通電極ＴＳＶ２の構造を示す断面図である。
図４に示すように、貫通電極ＴＳＶ２は、同じ平面位置にあるパッドＰ１とパッドＰ２を直接接続するスルーホール電極ＴＨ２が削除されている点において、図３に示した貫通電極ＴＳＶ１と相違している。パッドＰ１は図２に示す内部回路５の例えば出力ノードに接続され、パッドＰ２は図２に示す内部回路５の例えば入力ノードに接続される。これにより、各コアチップＣＣ０〜ＣＣ７に設けられた内部回路５が貫通電極ＴＳＶ２を介してカスケード接続されることになる。
図５は、図２（ｃ）に示すタイプの貫通電極ＴＳＶ３の構造を示す断面図である。
図５に示すように、貫通電極ＴＳＶ３は、同じ平面位置にあるパッドＰ１，Ｐ２がスルーホール電極ＴＨ２によって接続されるのではなく、異なる平面位置にあるパッドＰ１，Ｐ２がスルーホール電極ＴＨ２によって接続されている。図５では貫通電極ＴＳＶ３を３個だけ示しているが、貫通電極ＴＳＶ３は各コアチップＣＣ０〜ＣＣ７において１信号当たりコアチップの枚数分（８個）設けられる。そして、これら８個の貫通電極ＴＳＶ３は、図６に示すように循環的に接続される。図６において実線で示しているのは表面バンプ８５であり、破線で示しているのは裏面バンプ８４である。図６に示すように、貫通電極ＴＳＶ３を循環的に接続すれば、各コアチップＣＣ０〜ＣＣ７の回路構成を互いに同一としつつ、インターフェースチップＩＦから各コアチップＣＣ０〜ＣＣ７に個別の情報を与えることができる。例えば、裏面バンプ８４−７の位置に内部回路６を接続した場合、インターフェースチップＩＦから最下層のコアチップＣＣ７の裏面バンプ８４−０〜８４−７に供給する信号は、それぞれコアチップＣＣ０〜ＣＣ７の内部回路６に選択的に供給されることになる。
ここで、インターフェースチップＩＦ及びコアチップＣＣ０〜ＣＣ７の詳細な回路構成について説明する前に、本実施形態による半導体装置１０のアドレス割り付けについて説明する。
本実施形態による半導体装置１０は、モード選択によってアドレス割り付けを変更することが可能である。半導体装置１０には、大きく分けてＬＲＡ（Logical Rank Address）方式とＰＲＡ（Physical Rank Address）方式が用意されている。ＬＲＡ方式とは、それぞれ異なるコアチップＣＣ０〜ＣＣ７に設けられた複数のバンクをコントローラから見て１つのバンクとして取り扱うアドレス割り付け方式である。これに対し、ＰＲＡ方式とは、各コアチップＣＣ０〜ＣＣ７に設けられた複数のバンクをそれぞれ１つのバンクとして取り扱うアドレス割り付け方式である。さらに、本実施形態では、ＬＲＡ方式に３タイプ用意されており、便宜上、それぞれＬＲＡ−１方式、ＬＲＡ−２方式、ＬＲＡ−３方式と呼ぶ。また、本実施形態では、ＲＲＡ方式に２タイプ用意されており、便宜上、それぞれＰＲＡ−１方式、ＰＲＡ−２方式と呼ぶ。以下、各方式について具体的に説明する。
図７は、ＬＲＡ−１方式のアドレス割り付けを説明するための模式図である。図７〜図１１においては一つのマス目がバンクを示している。したがって、一つのコアチップにはバンク０〜バンク７が含まれていることになる。
図７に示すように、ＬＲＡ−１方式とは、ロウアクセス時（アクティブコマンドＡＣＴの発行時）に供給されるアドレス信号の一部Ｘｎ＋２，Ｘｎ＋１，Ｘｎ（チップアドレス）に基づいてコアチップＣＣ０〜ＣＣ７のいずれかを選択するとともに、ロウアクセス時及びカラムアクセス時に供給されるバンクアドレス信号ＢＡ０〜ＢＡ２に基づいてバンク０〜バンク７のいずれかを選択する方式である。コントローラからは、異なるコアチップＣＣ０〜ＣＣ７に含まれる同じ番号の８個のバンクが１つのバンクとして認識される。
この方式では、カラムアクセス時（カラムコマンド発行時）にチップアドレスは供給されないが、コントローラは異なるコアチップＣＣ０〜ＣＣ７に含まれる同じ番号の８個のバンクを１つのバンクとして認識していることから、カラムアクセス時にチップアドレスを供給しなくても、どのコアチップＣＣ０〜ＣＣ７に対するカラムアクセスであるのか判別可能である。なぜなら、カラムアクセス時に指定されるバンクがアクティブ状態であるコアチップは、必ず１つだからである。
例えば、図７において丸印で囲ったバンクがアクティブ状態であるとすると、カラムアクセス時に指定されるバンクがバンク０であれば、バンク０がアクティブ状態であるコアチップＣＣ７にてカラムアクセスが行われ、カラムアクセス時に指定されるバンクがバンク１であれば、バンク１がアクティブ状態であるコアチップＣＣ５にてカラムアクセスが行われる、といった具合である。
このように、ＬＲＡ−１方式においては、コアチップＣＣ０〜ＣＣ７の選択がロウアクセス時に行われる。また、コントローラからは１個のＤＲＡＭとして認識されることから、使用されるチップ選択信号（ＣＳ）も１ビットとなる。これにより、例えば、１回のロウアクセスでアクセスされるメモリセル数は１ｋバイトとなり、ランク数は１となる。
図８は、ＬＲＡ−２方式のアドレス割り付けを説明するための模式図である。
図８に示すように、ＬＲＡ−２方式とは、２ビットのチップ選択信号ＣＳ０，ＣＳ１に基づいてコアチップＣＣ０〜ＣＣ３かコアチップＣＣ４〜ＣＣ７を選択し、さらに、ロウアクセス時に供給されるアドレス信号の一部Ｘｎ＋１，Ｘｎ（チップアドレス）に基づいて、選択された４つのコアチップの中からいずれか１つのコアチップを選択する方式である。バンクアドレス信号ＢＡ０〜ＢＡ２については、ロウアクセス時及びカラムアクセス時の両方において供給される。
この方式では、チップ選択信号を用いてコアチップＣＣ０〜ＣＣ３又はコアチップＣＣ４〜ＣＣ７を選択していることから、コントローラから見たランク数は２となる。また、ＬＲＡ−１方式と同様、コアチップＣＣ０〜ＣＣ７の選択がロウアクセス時に確定することから、例えば、１回のロウアクセスでアクセスされるメモリセル数は、ＬＲＡ−１方式と同様１ｋバイトとなる。尚、この方式においてもカラムアクセス時にはチップアドレスは供給されないが、これによる問題が生じない点はＬＲＡ−１方式と同様である。
この方式においては、コアチップＣＣ０〜ＣＣ３とコアチップＣＣ４〜ＣＣ７とがチップ選択信号ＣＳ０，ＣＳ１によって区別されることから、コアチップＣＣ０〜ＣＣ３に属するバンクと、コアチップＣＣ４〜ＣＣ７に属するバンクは、コントローラから見て別のバンクとして取り扱われる。したがって、図８に示す例のように、コアチップＣＣ２のバンク０とコアチップＣＣ７のバンク０が同時にアクティブ状態となり得る。
図９は、ＬＲＡ−３方式のアドレス割り付けを説明するための模式図である。
図９に示すように、ＬＲＡ−３方式とは、ロウアクセス時に供給されるアドレス信号の一部Ｘｎ＋２，Ｘｎに基づいてコアチップＣＣ０とＣＣ２、コアチップＣＣ１とＣＣ３、コアチップＣＣ４とＣＣ６、コアチップＣＣ５とＣＣ７のいずれかを選択し、さらに、カラムアクセス時に供給されるアドレス信号の一部Ｙｎ＋１に基づいて、選択された２つのコアチップの中からいずれか１つのコアチップを選択する方式である。バンクアドレス信号ＢＡ０〜ＢＡ２については、ロウアクセス時及びカラムアクセス時の両方において供給される。
この方式では、ロウアクセス時に供給されるアドレス信号の一部Ｘｎ＋２，Ｘｎと、カラムアクセス時に供給されるアドレス信号の一部Ｙｎ＋１によってコアチップＣＣ０〜ＣＣ７の選択が行われる。このため、チップアドレスはＸｎ＋２，Ｘｎ，Ｙｎ＋１となる。また、ロウアクセス時には２つのコアチップがアクティブ状態となることから、１回のロウアクセスでアクセスされるメモリセル数は、ＬＲＡ−１方式及びＬＲＡ−２方式の２倍となり、例えば２ｋバイトである。ランク数は、ＬＲＡ−１方式と同様１ランクである。
図１０は、ＰＲＡ−１方式のアドレス割り付けを説明するための模式図である。
図１０に示すように、ＰＲＡ−１方式とは、ロウアクセス時及びカラムアクセス時とも、アドレス信号の一部であるチップアドレスＳＩＤ（Ｐ２，Ｐ１，Ｐ０）と、バンクアドレス信号ＢＡ０〜ＢＡ２が供給される方式であって、ランク数を１とする方式である。この方式においては、コントローラからは全てのバンクが互いに異なるバンクとして認識される。つまり、本実施形態では６４バンクとして認識される。したがって、アクティブ状態となるバンクの数及び組み合わせは任意であり、最大で６４個のバンク全てがアクティブ状態となり得る。
図１１は、ＰＲＡ−２方式のアドレス割り付けを説明するための模式図である。
図１１に示すように、ＰＲＡ−２方式とは、２ビットのチップ選択信号ＣＳ０，ＣＳ１に基づいてコアチップＣＣ０〜ＣＣ３かコアチップＣＣ４〜ＣＣ７を選択し、さらに、ロウアクセス時及びカラムアクセス時とも、アドレス信号の一部であるチップアドレスＳＩＤ（Ｐ１，Ｐ０）と、バンクアドレス信号ＢＡ０〜ＢＡ２が供給される方式である。
この方式では、チップ選択信号を用いてコアチップＣＣ０〜ＣＣ３又はコアチップＣＣ４〜ＣＣ７を選択していることから、コントローラから見たランク数は２となる。また、各ランクに含まれるバンクは、コントローラから見て互いに異なるバンクとして認識される。つまり、本実施形態では１ランク当たり３２バンクとして認識される。したがって、ランク内においてアクティブ状態となるバンクの数及び組み合わせは任意であり、１ランク当たり最大で３２個のバンク全てがアクティブ状態となり得る。
以上が各アドレス割り付け方式の詳細である。これらのアドレス割り付け方式は、モード選択によって切り替えることが可能である。
次に、半導体装置１０の具体的な回路構成について説明する。
図１２は、本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。本実施形態においては、半導体装置１０のアドレス割り付けがＰＲＡ−１方式に設定されている。
図１２に示すように、インターポーザＩＰに設けられた外部端子には、クロック端子１１、コマンド端子１２、チップ選択端子１３、クロックイネーブル端子１４、アドレス端子１５、データ入出力端子１６、データストローブ端子１７が含まれている。その他、キャリブレーション端子や電源端子なども設けられているが、これらについては図示を省略してある。これら外部端子のうち、電源端子を除く全ての外部端子はインターフェースチップＩＦに接続されており、コアチップＣＣ０〜ＣＣ７には直接接続されない。
クロック端子１１は外部クロック信号ＣＬＫが供給される端子であり、供給された外部クロック信号ＣＬＫは、入力バッファＩＢを介してクロック生成回路２１に供給される。クロック生成回路２１は内部クロック信号ＩＣＬＫを生成する回路であり、生成された内部クロック信号ＩＣＬＫは、インターフェースチップＩＦ内の各種回路ブロックに供給される。
内部クロック信号ＩＣＬＫはＤＬＬ回路２２に供給される。ＤＬＬ回路２２は、出力用クロック信号ＬＣＬＫを生成する回路であり、生成された出力用クロック信号ＬＣＬＫは、出力バッファ回路５１に供給される。
コマンド端子１２は、ロウアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ、ライトイネーブル信号ＷＥＢなどからなるコマンド信号ＣＯＭが供給される端子である。また、チップ選択端子１３はチップ選択信号ＣＳ０Ｂ，ＣＳ１Ｂが供給される端子であり、クロックイネーブル端子１４はクロックイネーブル信号ＣＫＥ０，ＣＫＥ１が供給される端子である。但し、ＰＲＡ−１方式が選択されている場合はランク数が１であるため、チップ選択信号ＣＳ１Ｂ及びクロックイネーブル信号ＣＫＥ１は使用されない。これらの信号は、ランク数が２となるＬＲＡ−２方式又はＰＲＡ−２方式が選択されている場合に使用される。ＰＲＡ−２方式が選択されているケースについては後述する。
これらのコマンド信号、チップ選択信号及びクロックイネーブル信号は、入力バッファ３１を介してコマンドデコーダ３２に供給される。
コマンドデコーダ３２は、入力バッファ３１から出力されたコマンド信号ＣＯＭをデコードすることによって、各種内部コマンドを生成する回路である。コマンドデコーダ３２から出力される内部コマンドには、アクティブ信号ＡＣＴ０、プリチャージ信号ＰＲＥ０、リード信号ＲＥＡＤ、ライト信号ＷＲＩＴＥが含まれる。ＬＲＡ−２方式又はＰＲＡ−２方式が選択されている場合には、アクティブ信号及びプリチャージ信号はランクごとに生成されるが、これについても後述する。これらの内部信号は、ＴＳＶバッファ６１及び貫通電極ＴＳＶ１を介してコアチップＣＣ０〜ＣＣ７に共通に供給される。尚、リード信号ＲＥＡＤ及びライト信号ＷＲＩＴＥについては、図示しないレイテンシカウンタによって所定のレイテンシが経過した後、コマンドデコーダ３２から出力される。リード信号ＲＥＡＤ及びライト信号ＷＲＩＴＥのレイテンシは、アディティブレイテンシＡＬに設定される。アディティブレイテンシＡＬの値は、モードレジスタ６０の設定値によって変化させることができる。
さらに、コマンドデコーダ３２が生成するコマンドには、リフレッシュコマンドＲＥＦ０も含まれる。リフレッシュコマンドＲＥＦ０は、コマンド信号ＣＯＭの組み合わせがリフレッシュコマンドであることを示している場合に生成される。リフレッシュコマンドＲＥＦ０は、図１２に示すリフレッシュ制御回路３３に供給される。リフレッシュ制御回路３３は、リフレッシュコマンドＲＥＦ０及びクロックイネーブル信号ＣＫＥ０に基づいてリフレッシュコマンドＲＥＦＴ０を生成する。リフレッシュコマンドＲＥＦＴ０は、ＴＳＶバッファ６１及び貫通電極ＴＳＶ１を介してコアチップＣＣ０〜ＣＣ７に共通に供給される。
アドレス端子１５は、アドレス信号ＡＤＤ及びバンクアドレス信号ＢＡが供給される端子であり、供給されたアドレス信号ＡＤＤ及びバンクアドレス信号ＢＡは、入力バッファＩＢを介してアドレスラッチ回路４０及びチップアドレス取得回路４２に供給される。
チップアドレス取得回路４２は、バンクアドレス信号ＢＡに基づいてチップアドレスＳＩＤを抽出又は生成する回路である。チップアドレスＳＩＤの抽出は、ＰＲＡ−１方式のようにカラムアクセス時にチップアドレスＳＩＤが入力される動作モードが選択されている場合において、これを抽出することにより行う。また、チップアドレスＳＩＤの生成は、ＬＲＡ−１方式のようにカラムアクセス時にチップアドレスＳＩＤが入力されない動作モードが選択されている場合において、バンクアドレス信号ＢＡに基づいてチップアドレスＳＩＤを生成することにより行う。
チップアドレス取得回路４２から出力されるチップアドレスＳＩＤは、内部クロック信号ＩＣＬＫに同期してラッチ回路４１にラッチされる。ラッチ回路４１にラッチされたチップアドレスＳＩＤは、ＴＳＶバッファ６１、貫通電極ＴＳＶ及びＴＳＶバッファ６２を介し、コアチップＣＣ０〜ＣＣ７に共通に供給される。また、アドレスラッチ回路４０は、アドレス信号ＡＤＤ及びバンクアドレス信号ＢＡの別の一部を内部クロック信号ＩＣＬＫに同期してラッチし、これらをＴＳＶバッファ６１、貫通電極ＴＳＶ及びＴＳＶバッファ６２を介してコアチップＣＣ０〜ＣＣ７に共通に供給する。
データ入出力端子１６は、リードデータＤＱ又はライトデータＤＱの入出力を行うための端子であり、出力バッファ回路５１及び入力バッファ回路５２に接続されている。出力バッファ回路５１は、パラレルシリアル変換回路５４を介して供給されるリードデータを受け、これを出力用クロック信号ＬＣＬＫに同期してデータ入出力端子１６に出力する回路である。一方、入力バッファ回路５２は、データ入出力端子１６を介して供給されるライトデータを受け、これをシリアルパラレル変換回路５５に出力する回路である。入力バッファ回路５２の動作は、データストローブ端子１７より供給されるデータストローブ信号ＤＱＳに同期して行われる。パラレルシリアル変換回路５４は、貫通電極ＴＳＶ１を介してコアチップＣＣ０〜ＣＣ７から供給されるパラレルなリードデータをシリアル変換する回路である。また、シリアルパラレル変換回路５５は、入力バッファ回路５２から供給されるシリアルなライトデータをパラレルに変換する回路である。
このように、コアチップＣＣ０〜ＣＣ７とインターフェースチップＩＦとの間においては、基本的にシリアル変換されていないパラレルデータが入出力される。つまり、単独で動作する通常のＳＤＲＡＭでは、チップ外部との間でのデータの入出力がシリアルに行われる（つまり、データ入出力端子は１ＤＱ当たり１個である）のに対し、コアチップＣＣ０〜ＣＣ７とインターフェースチップＩＦとの間においては、データの入出力がパラレルに行われる。この点は、通常のＳＤＲＡＭとコアチップＣＣ０〜ＣＣ７との重要な相違点である。但し、プリフェッチしたパラレルデータを全て異なる貫通電極ＴＳＶを用いて入出力することは必須でなく、コアチップＣＣ０〜ＣＣ７側にて部分的なパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要な貫通電極ＴＳＶの数を削減しても構わない。例えば、インターフェースチップＩＦとコアチップＣＣ０〜ＣＣ７との間のリードデータ又はライトデータの転送を２回に分けて行っても構わない。
本実施形態においては、リードデータとライトデータに対して同じ貫通電極ＴＳＶ１を用いているが、リードデータ専用の貫通電極ＴＳＶ１とライトデータ専用の貫通電極ＴＳＶ１を用いても構わない。この場合、リードデータとライトデータが互いに異なる信号パスを介して転送されることになり、ランク間におけるリードデータとライトデータの衝突が生じないことから、カラム系コマンドの発行間隔をより短縮することが可能となる。
また、インターフェースチップＩＦにはパワーダウン制御回路３４がさらに備えられている。パワーダウン制御回路３４は、クロックイネーブル信号ＣＫＥ０がローレベルに非活性化された場合、パワーダウンコマンドＰＷＤＮ０を活性化させる回路である。図１２に示すように、パワーダウンコマンドＰＷＤＮ０は、ＴＳＶバッファ６１及び貫通電極ＴＳＶ１を介してコアチップＣＣ０〜ＣＣ７に共通に供給される。
さらに、インターフェースチップＩＦには、モードレジスタ６０が備えられている。モードレジスタ６０は、本実施形態による半導体装置の動作モードが設定されるレジスタである。設定される動作モードにはアドレス割り付け方式、つまり、ＬＲＡ−１方式、ＬＲＡ−２方式、ＬＲＡ−３方式、ＰＲＡ−１方式及びＰＲＡ−２方式の区別も含まれる。モードレジスタ６０の出力であるモード信号ＭＯＤＥは各種回路ブロックに供給されるとともに、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも供給される。例えば、入力バッファ３１は、モード信号ＭＯＤＥがＰＲＡ−２方式を示している場合にはチップ選択信号ＣＳ１及びクロックイネーブル信号ＣＫＥ１を有効とし、逆に、モード信号ＭＯＤＥがＰＲＡ−１方式を示している場合にはチップ選択信号ＣＳ１及びクロックイネーブル信号ＣＫＥ１を無効化する。また、チップアドレス取得回路４２は、モード信号ＭＯＤＥがどのアドレス割り付け方式を指定しているかに応じて、アドレス信号ＡＤＤの異なる一部を抽出し、これに基づきチップアドレスを生成する。
さらに、インターフェースチップＩＦには、バンクアクティブ信号生成回路３００が備えられている。バンクアクティブ信号生成回路３００は、コアチップＣＣ０〜ＣＣ７からそれぞれ供給されるローカルバンクアクティブ信号ＭＣＩＤＴ０〜ＭＣＩＤＴ７を受け、これらローカルバンクアクティブ信号ＭＣＩＤＴ０〜ＭＣＩＤＴ７の少なくとも一つがローレベルであるか否かを判定する回路である。したがって、バンクアクティブ信号生成回路３００としては、図１３に示すように、ローカルバンクアクティブ信号ＭＣＩＤＴ０〜ＭＣＩＤＴ７を受ける８入力のＡＮＤゲート回路を用いることができる。
ローカルバンクアクティブ信号ＭＣＩＤＴ０〜ＭＣＩＤＴ７の詳細については後述するが、当該コアチップにおいてアクティブ状態であるバンクが存在する場合にはローレベルとなり、当該コアチップにおいてアクティブ状態であるバンクが存在しない場合にはハイレベルとなる信号である。したがって、ローカルバンクアクティブ信号ＭＣＩＤＴ０〜ＭＣＩＤＴ７の少なくとも一つがローレベルであるということは、少なくとも一つのコアチップＣＣ０〜ＣＣ７において少なくとも一つのバンクがアクティブ状態であることを意味する。
バンクアクティブ信号生成回路３００は、ローカルバンクアクティブ信号ＭＣＩＤＴ０〜ＭＣＩＤＴ７の少なくとも一つがローレベルである場合には、アクティブ状態において実行すべきでない各種の動作を禁止する。このような動作としては、リフレッシュ動作やパワーダウン動作が挙げられる。バンクアクティブ信号生成回路３００は、ローカルバンクアクティブ信号ＭＣＩＤＴ０〜ＭＣＩＤＴ７の少なくとも一つがローレベルであることに応答してバンクアクティブ信号ＰＭＣＩＴを活性化させ、これをリフレッシュ制御回路３３及びパワーダウン制御回路３４に供給する。バンクアクティブ信号ＰＭＣＩＴが活性化している場合、リフレッシュ制御回路３３はリフレッシュコマンドＲＥＦ０が活性化した場合であってもリフレッシュ信号ＲＥＦＴ０の生成を行わず、また、パワーダウン制御回路３４はクロックイネーブル信号ＣＫＥ０が非活性化された場合であってもパワーダウン信号の生成を行わない。
以上がインターフェースチップＩＦの概要である。次に、コアチップＣＣ０〜ＣＣ７の回路構成について説明する。
図１２に示すように、コアチップＣＣ０〜ＣＣ７に含まれるメモリセルアレイ７０は、８つのバンクＢａｎｋ０〜Ｂａｎｋ７に分割されている。尚、バンクとは、個別にコマンドを受け付け可能な単位である。言い換えれば、夫々のバンクは互いに非排他的に独立して動作することができる。メモリセルアレイ７０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図１２においては、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ワード線ＷＬの選択はロウデコーダ７１によって行われる。また、ビット線ＢＬはセンス回路７２内の対応するセンスアンプに接続されている。センスアンプの選択はカラムデコーダ７３によって行われる。
ロウデコーダ７１には、ロウアドレス制御回路７４を介してロウアドレスＲＡが供給される。ロウアドレス制御回路７４には、貫通電極ＴＳＶ１を介してアドレス信号ＡＤＤ及びバンクアドレスＢＡが供給されるとともに、ロウ比較回路６３からアクティブ信号ＡＣＴ及びリフレッシュ信号ＲＥＦが供給される。
ロウアドレス制御回路７４は、アクティブ信号ＡＣＴが活性化している場合には、バンクアドレス信号ＢＡに基づき選択されたバンクのロウデコーダ７１にアドレス信号ＡＤＤを供給する。これにより、指定されたバンクの指定されたワード線が活性化される。つまり、ロウアクセスが行われる。一方、ロウアドレス制御回路７４は、リフレッシュ信号ＲＥＦが活性化している場合には、図示しないリフレッシュカウンタのカウント値を全てのバンクのロウデコーダ７１に供給する。これにより、全てのバンクの指定されたワード線が活性化され、リフレッシュ動作が行われる。
また、ロウ比較回路６３からは、プリチャージ信号ＰＲＥ，ＰＲＥＡも出力される。プリチャージ信号ＰＲＥ，ＰＲＥＡは、プリチャージ制御回路７７に供給される。プリチャージ制御回路７７は、プリチャージ信号ＰＲＥが活性化している場合にはバンクアドレス信号ＢＡにより指定されるバンクをプリチャージし、プリチャージコマンドＰＲＥＡが活性化している場合には全てのバンクをプリチャージする。
カラムデコーダ７３には、カラムアドレス制御回路７５を介してカラムアドレスＣＡが供給される。カラムアドレス制御回路７５には、貫通電極ＴＳＶ１を介してアドレス信号ＡＤＤ及びバンクアドレス信号ＢＡが供給されるとともに、カラム比較回路６４からリード信号ＲＥＡＤ及びライト信号ＷＲＩＴＥが供給される。
カラムアドレス制御回路７５は、リード信号ＲＥＡＤ又はライト信号ＷＲＩＴＥが活性化している場合、バンクアドレス信号ＢＡに基づき選択されたバンクのカラムデコーダ７３にアドレス信号ＡＤＤを供給する。これにより、指定されたバンクの指定されたセンスアンプがリードライトアンプ７８に接続される。したがって、リード信号ＲＥＡＤが活性化している場合、センス回路７２を介してメモリセルアレイ７０から読み出されたリードデータは、リードライトアンプ７８及び貫通電極ＴＳＶ１を介してインターフェースチップＩＦに転送される。また、ライト信号ＷＲＩＴＥが活性化している場合、貫通電極ＴＳＶ１を介してインターフェースチップＩＦから転送されたライトデータは、リードライトアンプ７８及びセンス回路７２を介してメモリセルアレイ７０に書き込まれる。
ロウ比較回路６３は、貫通電極ＴＳＶ１を介してインターフェースチップＩＦより供給されるチップアドレスＳＩＤ（ＩＦ）と、当該コアチップＣＣ０〜ＣＣ７に割り当てられた固有のチップアドレスＳＩＤ（ＣＯＲＥ）とを比較し、両者が一致した場合に、アクティブ信号ＡＣＴ０、リフレッシュ信号ＲＥＦ０及びプリチャージ信号ＰＲＥ０に基づいて、アクティブ信号ＡＣＴ、リフレッシュ信号ＲＥＦ、プリチャージ信号ＰＲＥ又はプリチャージ信号ＰＲＥＡを活性化させる。固有のチップアドレスＳＩＤ（ＣＯＲＥ）は、チップアドレス保持回路７６に保持されている。チップアドレス保持回路７６は、図２（ｂ）に示したタイプの貫通電極ＴＳＶ２を介してコアチップＣＣ０〜ＣＣ７間で縦続接続されており、これにより、各コアチップＣＣ０〜ＣＣ７にそれぞれ異なるチップアドレスＳＩＤが設定される。
カラム比較回路６４は、貫通電極ＴＳＶ１を介してインターフェースチップＩＦより供給されるチップアドレスＳＩＤ（ＩＦ）と、当該コアチップＣＣ０〜ＣＣ７に割り当てられた固有のチップアドレスＳＩＤ（ＣＯＲＥ）とを比較し、両者が一致した場合にリード信号ＲＥＡＤ又はライト信号ＷＲＩＴＥを活性化させる。具体的には、チップアドレスＳＩＤ（ＩＦ）とチップアドレスＳＩＤ（ＣＯＲＥ）とが一致した場合に、インターフェースチップＩＦより供給されるリード信号ＲＥＡＤ又はライト信号ＷＲＩＴＥをそのまま通過させ、これをカラムアドレス制御回路７５及びリードライトアンプ７８に供給する。
また、コアチップＣＣ０〜ＣＣ７にはパワーダウン回路６５が含まれている。パワーダウン回路６５は、チップアドレスＳＩＤ（ＩＦ）、チップアドレスＳＩＤ（ＣＯＲＥ）及びパワーダウンコマンドＰＷＤＮ０に基づき、当該コアチップをパワーダウンモードにエントリさせる回路である。具体的には、チップアドレスＳＩＤ（ＩＦ）とチップアドレスＳＩＤ（ＣＯＲＥ）とが一致した場合に、パワーダウンコマンドＰＷＤＮ０に応答して当該コアチップをパワーダウンモードにエントリさせる。
さらに、コアチップＣＣ０〜ＣＣ７にはステート回路１００が含まれている。ステート回路１００は、アクティブ信号ＡＣＴ、プリチャージ信号ＰＲＥ，ＰＲＥＡ及びバンクアドレス信号ＢＡに基づいてアクティブステートＭＳＡＣＴを生成する回路である。アクティブステートＭＳＡＣＴは、それぞれバンクＢａｎｋ０〜Ｂａｎｋ７に対応する８ビットのステートＭＳＡＣＴ０〜ＭＳＡＣＴ７からなり、現在どのバンクがアクティブ状態であるのかを示す信号として用いられる。具体的には、アクティブ信号ＡＣＴが活性化した場合、バンクアドレス信号ＢＡが示すバンクに対応したアクティブステートＭＳＡＣＴ０〜ＭＳＡＣＴ７のいずれかを活性化させ、プリチャージ信号ＰＲＥが活性化した場合、バンクアドレス信号ＢＡが示すバンクに対応したアクティブステートＭＳＡＣＴ０〜ＭＳＡＣＴ７のいずれかを非活性化させる。プリチャージ信号ＰＲＥＡが活性化した場合には、アクティブステートＭＳＡＣＴ０〜ＭＳＡＣＴ７のすべてを非活性化させる。
図１４は、ステート回路１００の一例を示す回路図である。
図１４に示すように、ステート回路１００は８つのラッチ回路１１０〜１１７からなる。ラッチ回路１１０〜１１７は、それぞれ対応するバンク選択信号Ｂ０〜Ｂ７によって活性化され、活性化されたラッチ回路１１０〜１１７はアクティブ信号ＡＣＴによってセットされプリチャージ信号ＰＲＥによってリセットされる。また、プリチャージ信号ＰＲＥＡが活性化した場合には、バンク選択信号Ｂ０〜Ｂ７に関わらずラッチ回路１１０〜１１７はリセットされる。各ラッチ回路１１０〜１１７からの出力は、それぞれアクティブステートＭＳＡＣＴ０〜ＭＳＡＣＴ７として用いられる。これにより、アクティブステートＭＳＡＣＴ０〜ＭＳＡＣＴ７を参照すれば、どのバンクがアクティブ状態であるのかを知ることができる。尚、アクティブ状態とは、ロウアドレスＲＡに基づいてワード線ＷＬが選択された状態であり、この状態でリード信号が活性化するとリード動作を行い、ライト信号が活性化するとライト動作を行うことができる。
アクティブステートＭＳＡＣＴ０〜ＭＳＡＣＴ７は、図１２に示すローカルバンクアクティブ信号生成回路２００に供給される。ローカルバンクアクティブ信号生成回路２００は、８ビットのアクティブステートＭＳＡＣＴ０〜ＭＳＡＣＴ７を受け、これらの少なくとも１ビットが活性化しているか否かを判定する回路である。
図１５は、ローカルバンクアクティブ信号生成回路２００の回路図である。
図１５に示すように、ローカルバンクアクティブ信号生成回路２００は、アクティブステートＭＳＡＣＴ０〜ＭＳＡＣＴ７を受ける８入力のＮＯＲゲート回路からなる。かかる構成により、アクティブステートＭＳＡＣＴ０〜ＭＳＡＣＴ７の少なくとも一つがハイレベルに活性化している場合には、ローカルバンクアクティブ信号ＭＣＩＤＴはローレベルとなる。これに対し、アクティブステートＭＳＡＣＴ０〜ＭＳＡＣＴ７の全てがローレベルに非活性化している場合には、ローカルバンクアクティブ信号ＭＣＩＤＴはハイレベルとなる。
ローカルバンクアクティブ信号ＭＣＩＤＴは、コアチップＣＣ０〜ＣＣ７から貫通電極ＴＳＶ３を介してインターフェースチップＩＦに供給される。貫通電極ＴＳＶ３とは、図２（ｃ）及び図５に示したタイプの貫通電極であり、図６を用いて説明したようにコアチップ間における循環的な接続により、インターフェースチップＩＦと各コアチップＣＣ０〜ＣＣ７との間で個別の信号パスを形成することができる。
図１６は、ローカルバンクアクティブ信号ＭＣＩＤＴ０〜ＭＣＩＤＴ７を伝送するための貫通電極ＴＳＶ３の接続関係を説明するための模式図である。図１６に示すように、ローカルバンクアクティブ信号ＭＣＩＤＴ０〜ＭＣＩＤＴ７を伝送するための貫通電極ＴＳＶ３は各コアチップＣＣ０〜ＣＣ７において８個使用され、このうち図１６に示す左端の貫通電極ＴＳＶ３ａにローカルバンクアクティブ信号ＭＣＩＤＴ０〜ＭＣＩＤＴ７が供給される。これにより、例えば最上層のコアチップＣＣ０から出力されるローカルバンクアクティブ信号ＭＣＩＤＴ０は、各コアチップＣＣ０〜ＣＣ７に設けられた互いに平面位置の異なる貫通電極ＴＳＶ３を経由し、最終的にインターフェースチップＩＦ上の入力ノードＮ０に供給される。他のコアチップＣＣ１〜ＣＣ７においても同様であり、これにより、コアチップＣＣ０〜ＣＣ７から出力されるローカルバンクアクティブ信号ＭＣＩＤＴ０〜ＭＣＩＤＴ７は、それぞれインターフェースチップＩＦの入力ノードＮ０〜Ｎ７に供給されることになる。
以上がコアチップＣＣ０〜ＣＣ７の回路構成である。次に、本実施形態による半導体装置１０の動作について説明する。
図１７は、ステート回路１００及びローカルバンクアクティブ信号生成回路２００の動作を説明するためのタイミング図であり、各コアチップＣＣ０〜ＣＣ７に共通の動作を示している。
図１７に示す例では、外部クロック信号ＣＬＫのアクティブエッジ＃０，＃１に同期してアクティブコマンドが発行され、アクティブエッジ＃２，＃３に同期してプリチャージコマンドが発行されている。また、アクティブエッジ＃０，＃２のコマンド発行時にはバンクアドレス信号ＢＡによってバンク０が指定されており、アクティブエッジ＃１，＃３のコマンド発行時にはバンクアドレス信号ＢＡによってバンク１が指定されている。上述の通り、アクティブコマンドが発行されると、選択されたコアチップ内のロウ比較回路６３はアクティブ信号ＡＣＴを生成し、プリチャージコマンドが発行されると、選択されたコアチップ内のロウ比較回路６３はプリチャージ信号ＰＲＥを生成する。
アクティブエッジ＃０，＃１にて応答してアクティブコマンドが発行されると、アクティブステートＭＳＡＣＴ０，ＭＳＡＣＴ１が順次ハイレベルに活性化する。アクティブステートＭＳＡＣＴ０が活性化すると、ローカルバンクアクティブ信号ＭＣＩＤＴはローレベルに変化する。
その後、アクティブエッジ＃２，＃３にて応答してプリチャージコマンドが発行されると、アクティブステートＭＳＡＣＴ０，ＭＳＡＣＴ１が順次ローレベルに非活性化する。その結果、アクティブステートＭＳＡＣＴ１が非活性化すると、ローカルバンクアクティブ信号ＭＣＩＤＴはハイレベルに戻る。
このように、ローカルバンクアクティブ信号ＭＣＩＤＴは、当該コアチップに含まれるいずれかのバンクがアクティブ状態であればローレベルとなり、当該コアチップに含まれる全てのバンクが非アクティブ状態であればハイレベルとなる。このようにして生成されるローカルバンクアクティブ信号ＭＣＩＤＴは、貫通電極ＴＳＶ３を介してインターフェースチップＩＦに供給される。
図１８は、バンクアクティブ信号生成回路３００の動作を説明するためのタイミング図である。
図１８に示す例においても、外部クロック信号ＣＬＫのアクティブエッジ＃０，＃１に同期してアクティブコマンドが発行され、アクティブエッジ＃２，＃３に同期してプリチャージコマンドが発行されている。また、アクティブエッジ＃０，＃２のコマンド発行時にはチップアドレスＳＩＤによってコアチップＣＣ０が指定されており、アクティブエッジ＃１，＃３のコマンド発行時にはチップアドレスＳＩＤによってコアチップＣＣ４が指定されている。バンクアドレス信号ＢＡにより指定されるバンクはいずれもバンク０である。
アクティブエッジ＃０にて応答してアクティブコマンドが発行されると、コアチップＣＣ０から出力されるローカルバンクアクティブ信号ＭＣＩＤＴ０がローレベルに変化する。ローカルバンクアクティブ信号ＭＣＩＤＴ０がローレベルになると、バンクアクティブ信号ＰＭＣＩＴがローレベルに変化する。次に、アクティブエッジ＃１にて応答してアクティブコマンドが発行されると、コアチップＣＣ４から出力されるローカルバンクアクティブ信号ＭＣＩＤＴ４がローレベルに変化する。
その後、アクティブエッジ＃２，＃３にて応答してプリチャージコマンドが発行されると、ローカルバンクアクティブ信号ＭＣＩＤＴ０，ＭＣＩＤＴ４が順次ハイレベルに変化する。その結果、ローカルバンクアクティブ信号ＭＣＩＤＴ４がハイレベルになると、バンクアクティブ信号ＰＭＣＩＴはハイレベルに戻る。
このように、バンクアクティブ信号ＰＭＣＩＴは、いずれかのコアチップＣＣ０〜ＣＣ７に含まれるいずれかのバンクがアクティブ状態であればローレベルとなり、全てのコアチップＣＣ０〜ＣＣ７に含まれる全てのバンクが非アクティブ状態であればハイレベルとなる。このようにして生成されるバンクアクティブ信号ＰＭＣＩＴは、図１２に示したように、リフレッシュ制御回路３３やパワーダウン制御回路３４などに供給され、アクティブ状態において実行すべきでないコマンドをガードする。
このように、本実施形態においては、アクティブ状態であるバンクが存在するか否かをコアチップ側で判定し、その結果得られたローカルバンクアクティブ信号ＭＣＩＤＴ０〜ＭＣＩＤＴ７をインターフェースチップＩＦ側で処理している。このため、インターフェースチップＩＦ側に設けるバンクアクティブ信号生成回路３００の回路規模を大幅に縮小することが可能となる。また、インターフェースチップＩＦ側においては、いずれのバンクがアクティブ状態であるのか記憶する手段を設ける必要もない。その分、コアチップＣＣ０〜ＣＣ７側にステート回路１００及びローカルバンクアクティブ信号生成回路２００が必要となるが、これらの回路は８ビットのアクティブステートＭＳＡＣＴ０〜ＭＳＡＣＴ７を処理するだけの回路であることから、個々のコアチップＣＣ０〜ＣＣ７にて生じる回路規模の増大は最小限に抑えられる。
図１９は、変形例によるバンクアクティブ信号生成回路３００ａの回路図である。
図１９に示すバンクアクティブ信号生成回路３００ａは、ローカルバンクアクティブ信号ＭＣＩＤＴ０〜ＭＣＩＤＴ７を受ける８入力のＮＡＮＤゲート回路３０１と、ワンショットパルスであるアクティブ信号ＡＣＴ０のパルス幅を拡大するパルス幅拡大回路３０２と、ＮＡＮＤゲート回路３０１及びパルス幅拡大回路３０２の出力を受けるＮＯＲゲート回路３０３とを備えて構成される。
図２０は、変形例によるバンクアクティブ信号生成回路３００ａを用いた場合の動作を説明するためのタイミング図である。発行されるコマンド及びアドレスは図１８に示した例と同じである。
本例においては、外部クロック信号ＣＬＫのアクティブエッジ＃０に同期してアクティブコマンドが発行され、インターフェースチップＩＦの内部でアクティブ信号ＡＣＴ０が生成されると、バンクアクティブ信号ＰＭＣＩＴが直ちにローレベルに変化する。つまり、アクティブ信号ＡＣＴ０が貫通電極ＴＳＶ１を介してコアチップＣＣ０〜ＣＣ７に供給され、その結果、選択されたコアチップから貫通電極ＴＳＶ３を介してローカルバンクアクティブ信号ＭＣＩＤＴが供給される前に、バンクアクティブ信号ＰＭＣＩＴを先行して一時的にローレベルとすることができる。
つまり、本実施形態による半導体装置１０は積層型であるため、インターフェースチップＩＦの内部でアクティブ信号ＡＣＴ０が生成されてから、ローカルバンクアクティブ信号ＭＣＩＤＴが供給されるまでにはある程度のタイムラグが生じる。このため、１チップ構成である通常の半導体メモリと比べるとバンクアクティブ信号ＰＭＣＩＴがローレベルに変化するタイミングが遅くなり、場合によっては、リフレッシュコマンドなどの不正なコマンドを実行してしまう可能性がある。これに対し、本例のようにバンクアクティブ信号生成回路３００ａを用いれば、アクティブコマンドが発行されるとバンクアクティブ信号ＰＭＣＩＴが直ちにローレベルに変化することから、このような問題を解決することができる。したがって、パルス幅拡大回路３０２による拡大量は、上記のタイムラグを考慮して設計すればよい。
次に、本発明の第２の実施形態について説明する。
第２の実施形態は、アドレス割り付けがＰＲＡ−２方式に設定されている場合の実施形態である。アドレス割り付けがＰＲＡ−２方式に設定されている場合、８つのコアチップＣＣ０〜ＣＣ７は互いに同じアドレス空間を有する２つのランクに分割され、各ランクはチップ選択信号ＣＳ０，ＣＳ１によって独立に選択される。アドレス割り付けがＰＲＡ−２方式に設定されている場合には、図２１（ａ）に示すように４つのコアチップＣＣ０〜ＣＣ３がランク１を構成し、残りの４つのコアチップＣＣ４〜ＣＣ７がランク２を構成する。
図２２は、本実施形態にて使用するバンクアクティブ信号生成回路３００ｂの回路図である。
図２２に示すバンクアクティブ信号生成回路３００ｂは、ローカルバンクアクティブ信号ＭＣＩＤＴ０〜ＭＣＩＤＴ７を受けてバンクアクティブ信号ＰＭＣＩＴ，ＰＭＣＩ０Ｔ，ＰＭＣＩ１Ｔを生成する論理回路である。具体的な動作を説明すると、ローカルバンクアクティブ信号ＭＣＩＤＴ０〜ＭＣＩＤＴ７の少なくとも一つがローレベルであれば、バンクアクティブ信号ＰＭＣＩＴはローレベルとなり、ローカルバンクアクティブ信号ＭＣＩＤＴ０〜ＭＣＩＤＴ７の全てがハイレベルであれば、バンクアクティブ信号ＰＭＣＩＴがハイレベルとなる。この点は、既に説明したバンクアクティブ信号生成回路３００と同じである。
これに加え、図２２に示すバンクアクティブ信号生成回路３００ｂでは、ランク０に対応するローカルバンクアクティブ信号ＭＣＩＤＴ０〜ＭＣＩＤＴ３の少なくとも一つがローレベルであれば、バンクアクティブ信号ＰＭＣＩ０Ｔはローレベルとなり、ローカルバンクアクティブ信号ＭＣＩＤＴ０〜ＭＣＩＤＴ３の全てがハイレベルであれば、バンクアクティブ信号ＰＭＣＩ０Ｔがハイレベルとなる。同様に、ランク１に対応するローカルバンクアクティブ信号ＭＣＩＤＴ４〜ＭＣＩＤＴ７の少なくとも一つがローレベルであれば、バンクアクティブ信号ＰＭＣＩ１Ｔはローレベルとなり、ローカルバンクアクティブ信号ＭＣＩＤＴ４〜ＭＣＩＤＴ７の全てがハイレベルであれば、バンクアクティブ信号ＰＭＣＩ１Ｔがハイレベルとなる。
かかる動作により、アドレス割り付けがＰＲＡ−２方式に設定されている場合、ランクごとにバンクアクティブ信号ＰＭＣＩ０Ｔ，ＰＭＣＩ１Ｔを生成することができるため、リフレッシュコマンドなどの不正なコマンドのガードをランクごとに行うことが可能となる。もちろん、アドレス割り付けがＰＲＡ−１方式に設定されれば、バンクアクティブ信号ＰＭＣＩＴを用いて上記実施形態と同様の制御を行えばよい。
図２３は、変形例によるバンクアクティブ信号生成回路３００ｃの回路図である。
図２３に示すバンクアクティブ信号生成回路３００ｃは、バンクアクティブ信号ＰＭＣＩＴとバンクアクティブ信号ＰＭＣＩ０Ｔが兼用されている点において、図２２に示したバンクアクティブ信号生成回路３００ｂの論理と異なっている。バンクアクティブ信号生成回路３００ｃにはモード信号ＭＯＤＥの一部であるランク信号ＴＲＡＮＫ１Ｔが供給される。ランク信号ＴＲＡＮＫ１Ｔは、アドレス割り付けがＰＲＡ−１方式に設定されている場合にハイレベルとなり、アドレス割り付けがＰＲＡ−２方式に設定されている場合にローレベルとなる信号である。
これにより、アドレス割り付けがＰＲＡ−１方式に設定されている場合には、バンクアクティブ信号ＰＭＣＩ０Ｔをバンクアクティブ信号ＰＭＣＩＴとして用いることができる。また、アドレス割り付けがＰＲＡ−２方式に設定されている場合には、ランクごとにバンクアクティブ信号ＰＭＣＩ０Ｔ，ＰＭＣＩ１Ｔを用いればよい。
図２４は、他の変形例によるバンクアクティブ信号生成回路３００ｄの回路図である。
図２４に示すバンクアクティブ信号生成回路３００ｃは、アクティブ信号ＡＣＴ０，ＡＣＴ１のパルス幅を拡大するパルス幅拡大回路３１０，３１１が追加されている点において、図２３に示したバンクアクティブ信号生成回路３００ｃと異なっている。その他の論理は、図２３に示したバンクアクティブ信号生成回路３００ｃの論理と同じである。アクティブ信号ＡＣＴ０は、ＰＲＡ−１方式に設定されている場合にアクティブコマンドに応答して活性化されるとともに、ＰＲＡ−２方式に設定されている場合にランク０を指定したアクティブコマンドに応答して活性化される信号である。一方、アクティブ信号ＡＣＴ１は、ＰＲＡ−２方式に設定されている場合にランク１を指定したアクティブコマンドに応答して活性化される信号である。
図２５は、変形例によるバンクアクティブ信号生成回路３００ｄを用いた場合の動作を説明するためのタイミング図である。発行されるコマンド及びアドレスは図１８に示した例と同じである。
本例においては、外部クロック信号ＣＬＫのアクティブエッジ＃０に同期してランク０を指定したアクティブコマンドが発行されると、インターフェースチップＩＦの内部でアクティブ信号ＡＣＴ０が生成され、ランク０に対応するバンクアクティブ信号ＰＭＣＩ０Ｔが直ちにローレベルに変化する。また、外部クロック信号ＣＬＫのアクティブエッジ＃１に同期してランク１を指定したアクティブコマンドが発行されると、インターフェースチップＩＦの内部でアクティブ信号ＡＣＴ１が生成され、ランク１に対応するバンクアクティブ信号ＰＭＣＩ１Ｔが直ちにローレベルに変化する。その意義は、図２０を用いて説明したとおりである。
そして、外部クロック信号ＣＬＫのアクティブエッジ＃２に同期してランク０を指定したプリチャージコマンドが発行されると、ローカルバンクアクティブ信号ＭＣＩＤＴ０がハイレベルに変化するため、ランク０に対応するバンクアクティブ信号ＰＭＣＩ０Ｔもハイレベルに戻る。同様に、外部クロック信号ＣＬＫのアクティブエッジ＃３に同期してランク１を指定したプリチャージコマンドが発行されると、ローカルバンクアクティブ信号ＭＣＩＤＴ４がハイレベルに変化するため、ランク１に対応するバンクアクティブ信号ＰＭＣＩ１Ｔもハイレベルに戻る。
このように、本実施形態では、アドレス割り付けがＰＲＡ−２方式に設定されている場合、ランクごとにバンクアクティブ信号ＰＭＣＩ０Ｔ，ＰＭＣＩ１Ｔを生成することができるため、ランクごとに不正なコマンドのガードを行うことが可能となる。
次に、本発明の第３の実施形態について説明する。
第３の実施形態は、コアチップＣＣ０〜ＣＣ７の一部のみを使用する場合の実施形態である。例えば、８枚のコアチップＣＣ０〜ＣＣ７の一部に不良が存在する場合、半導体装置１０の全体を不良品として廃棄するのではなく、正しく動作する残りのコアチップを用いれば、良品として取り扱うことが可能となる。本実施形態は、このようなケースを想定している。
図２１（ｂ），（ｃ）は、８枚のコアチップＣＣ０〜ＣＣ７のうち４枚のみを使用する場合のランク分けを説明するための模式図であり、図２１（ｄ）〜（ｇ）は、８枚のコアチップＣＣ０〜ＣＣ７のうち２枚のみを使用する場合のランク分けを説明するための模式図である。図２１において網掛け表示しているコアチップが使用しないコアチップである。尚、使用しないコアチップとは、必ずしも不良のあるコアチップであるとは限らない。例えば、１枚のコアチップのみが不良であっても、残りの７枚のコアチップを全て使用すると制御が複雑となる。この場合には、不良のある１枚のコアチップとともに正常な３枚のコアチップも不使用とし、これによって４枚のコアチップを用いて製品を構成することが考えられる。このように、使用するコアチップの枚数を２のべき乗とすれば、制御が複雑化することがない。
図２１（ｂ）に示す例はコアチップＣＣ０〜ＣＣ３を使用するケースを示しており、アドレス割り付けがＰＲＡ−２方式に設定されている場合、コアチップＣＣ０，ＣＣ１がランク０を構成し、コアチップＣＣ２，ＣＣ３がランク１を構成する。一方、図２１（ｃ）に示す例はコアチップＣＣ４〜ＣＣ７を使用するケースを示しており、アドレス割り付けがＰＲＡ−２方式に設定されている場合、コアチップＣＣ４，ＣＣ５がランク０を構成し、コアチップＣＣ６，ＣＣ７がランク１を構成する。
図２１（ｄ）に示す例はコアチップＣＣ０，ＣＣ１を使用するケースを示しており、アドレス割り付けがＰＲＡ−２方式に設定されている場合、コアチップＣＣ０がランク０を構成し、コアチップＣＣ１がランク１を構成する。図２１（ｅ）に示す例はコアチップＣＣ２，ＣＣ３を使用するケースを示しており、アドレス割り付けがＰＲＡ−２方式に設定されている場合、コアチップＣＣ２がランク０を構成し、コアチップＣＣ３がランク１を構成する。図２１（ｆ）に示す例はコアチップＣＣ４，ＣＣ５を使用するケースを示しており、アドレス割り付けがＰＲＡ−２方式に設定されている場合、コアチップＣＣ４がランク０を構成し、コアチップＣＣ５がランク１を構成する。図２１（ｇ）に示す例はコアチップＣＣ６，ＣＣ７を使用するケースを示しており、アドレス割り付けがＰＲＡ−２方式に設定されている場合、コアチップＣＣ６がランク０を構成し、コアチップＣＣ７がランク１を構成する。
図２６は、本実施形態にて使用するバンクアクティブ信号生成回路３００ｅの回路図である。
図２６に示すバンクアクティブ信号生成回路３００ｅは、ランク切り替え信号ＴＣＳＴ１〜ＴＣＳ６Ｔを受ける論理が追加されている点において、図２３に示したバンクアクティブ信号生成回路３００ｃの論理と異なっている。その他の論理は、図２３に示したバンクアクティブ信号生成回路３００ｃの論理と同じである。ランク切り替え信号ＴＣＳＴ１〜ＴＣＳ６Ｔは、それぞれコアチップＣＣ１〜ＣＣ６に対応する信号であり、ハイレベルとすることにより当該コアチップが属するランクを切り替えることができる。
図２１（ａ）に示すように、全てのコアチップＣＣ０〜ＣＣ７を使用する場合は、アドレス割り付けがＰＲＡ−２方式に設定されていると、コアチップＣＣ０〜ＣＣ３がランク０を構成し、コアチップＣＣ４〜ＣＣ７がランク１を構成する。この状態を基本とすると、図２１（ｂ）に示す状態で使用する場合には、コアチップＣＣ２，ＣＣ３が属するランクをランク０からランク１に変更させる必要がある。同様に、図２１（ｃ）に示す状態で使用する場合には、コアチップＣＣ４，ＣＣ５が属するランクをランク１からランク０に変更させる必要がある。さらに、図２１（ｄ），（ｅ）に示す状態で使用する場合には、コアチップＣＣ１，ＣＣ３が属するランクをランク０からランク１に変更させる必要がある。同様に、図２１（ｆ），（ｇ）に示す状態で使用する場合には、コアチップＣＣ４，ＣＣ６が属するランクをランク１からランク０に変更させる必要がある。
このようなランクの変更を行う必要がある場合、当該コアチップに対応するランク切り替え信号ＴＣＳＴ１〜ＴＣＳ６Ｔがハイレベルに活性化される。これにより、コアチップＣＣ０〜ＣＣ７の一部のみを使用する場合であってもＰＲＡ−２方式に設定することができ、しかも、ランクごとに不正なコマンドのガードを行うことが可能となる。
尚、コアチップＣＣ０，ＣＣ７に対応するランク切り替え信号が不要なのは、最上層のコアチップＣＣ０及び最下層のコアチップＣＣ７については、図２１（ａ）〜（ｇ）のいずれのケースにおいてもランクが変化しないからである。
図２７は、変形例によるバンクアクティブ信号生成回路３００ｆの回路図である。
図２７に示すバンクアクティブ信号生成回路３００ｆは、アクティブ信号ＡＣＴ０，ＡＣＴ１のパルス幅を拡大するパルス幅拡大回路３２０，３２１が追加されている点において、図２６に示したバンクアクティブ信号生成回路３００ｅと異なっている。その他の論理は、図２６に示したバンクアクティブ信号生成回路３００ｅの論理と同じである。パルス幅拡大回路３２０，３２１を用いる意義は図２０を用いて説明したとおりであり、アクティブコマンドが発行されてからバンクアクティブ信号ＰＭＣＩ０Ｔ又はＰＭＣＩ１Ｔをローレベルに変化させるタイミングを早めることが可能となる。
図２８は、本実施形態による半導体装置１０を用いたデータ処理システムの構成を示す模式的な断面図である。
図２８に示すデータ処理システムは、メイン基板４００上に半導体装置１０とこれを制御するメモリコントローラ４１０とが搭載された構成を有している。図２８に示す例では、メイン基板４００上に半導体装置１０が直接搭載されているが、メイン基板４００にソケットを設け、ソケットに半導体装置１０が搭載されたモジュール基板を挿し込んでも構わない。この場合、モジュール基板には、複数の半導体装置１０を搭載することができる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
４〜６ 内部回路
１０ 半導体装置
１１ クロック端子
１２ コマンド端子
１３ チップ選択端子
１４ クロックイネーブル端子
１５ アドレス端子
１６ データ入出力端子
１７ データストローブ端子
２１ クロック生成回路
２２ ＤＬＬ回路
３１ 入力バッファ
３２ コマンドデコーダ
３３ リフレッシュ制御回路
３４ パワーダウン制御回路
４０，４１ ラッチ回路
４２ チップアドレス取得回路
５１ 出力バッファ回路
５２ 入力バッファ回路
５４ パラレルシリアル変換回路
５５ シリアルパラレル変換回路
６０ モードレジスタ
６１，６２ ＴＳＶバッファ
６３ ロウ比較回路
６４ カラム比較回路
６５ パワーダウン回路
７０ メモリセルアレイ
７１ ロウデコーダ
７２ センス回路
７３ カラムデコーダ
７４ ロウアドレス制御回路
７５ カラムアドレス制御回路
７６ チップアドレス保持回路
７８ リードライトアンプ
８０ シリコン基板
８１ 層間絶縁膜
８２ 絶縁リング
８３ 端部
８４ 裏面バンプ
８５ 表面バンプ
８６ 端部
９１ 電極
９２ スルーホール電極
９３ 再配線層
９４ ＮＣＦ
９５ リードフレーム
９６ アンダーフィル
９７ 封止樹脂
１００ ステート回路
２００ ローカルバンクアクティブ信号生成回路
３００，３００ａ〜３００ｆ バンクアクティブ信号生成回路
３０２，３１０，３１１，３２０，３２１ パルス幅拡大回路
４００ メイン基板
４１０ メモリコントローラ
ＣＣ０〜ＣＣ７ コアチップ
ＩＦ インターフェースチップ
ＩＰ インターポーザ
ＳＢ 外部端子
ＳＩＤ チップアドレス
ＴＳＶ１〜ＴＳＶ３ 貫通電極

Claims (15)

  1. バンクアドレス信号及びアクティブ信号を出力する制御チップと、
    前記制御チップに積層され、其々が前記制御チップからの対応する前記バンクアドレス信号及び前記アクティブ信号を受けて独立にアクティブ状態となる複数のメモリバンクを備える２以上の被制御チップと、を備えた半導体装置であって、
    前記２以上の被制御チップは、其々に含まれる前記複数のメモリバンクの少なくとも１つが前記アクティブ状態であるか否かを示すローカルバンクアクティブ信号を前記制御チップに其々出力し、
    前記制御チップは、前記ローカルバンクアクティブ信号の少なくとも１つが活性状態を示すときにバンクアクティブ信号を活性化させる、ことを特徴とする半導体装置。
  2. 前記２以上の被制御チップは、該チップを貫通して設けられた複数の貫通電極を備えており、
    前記バンクアドレス信号及びアクティブ信号は、前記複数の貫通電極に含まれる複数の第１貫通電極を介して前記制御チップから前記２以上の被制御チップに供給され、
    前記ローカルバンクアクティブ信号は、前記複数の貫通電極に含まれる複数の第２貫通電極を介して前記２以上の被制御チップから前記制御チップに供給される、ことを特徴とする請求項１に記載の半導体装置。
  3. 前記２以上の被制御チップにそれぞれ設けられた前記複数の第１貫通電極のうち、積層方向から見て同じ平面位置に設けられた第１貫通電極は互いに短絡されていることを特徴とする請求項２に記載の半導体装置。
  4. 前記２以上の被制御チップにそれぞれ設けられた前記複数の第２貫通電極のうち、積層方向から見て同じ平面位置に設けられた第２貫通電極は互いに短絡されていないことを特徴とする請求項２又は３に記載の半導体装置。
  5. 前記２以上の被制御チップにそれぞれ設けられた前記複数の第２貫通電極のうち、積層方向から見て互いに異なる平面位置に設けられた第２貫通電極の一部が互いに短絡されていることを特徴とする請求項４に記載の半導体装置。
  6. 前記制御チップは、外部からアクティブコマンドが発行されたことに応答して前記アクティブ信号を活性化させ、前記アクティブ信号を活性化させた後、前記ローカルバンクアクティブ信号が活性化する前に、前記バンクアクティブ信号を一時的に活性化させることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
  7. 前記２以上の被制御チップの全体によって一つのアドレス空間を構成する第１の動作モードと、前記２以上の被制御チップを互いに同じアドレス空間を有する複数のランクに分割する第２の動作モードとを有することを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
  8. 前記第２の動作モードが選択されている場合、外部から供給されるチップ選択信号に基づいて前記複数のランクのうちいずれか一つが選択されることを特徴とする請求項７に記載の半導体装置。
  9. 前記制御チップは、前記第１の動作モードが選択されている場合、前記２以上の被制御チップから供給される前記ローカルバンクアクティブ信号の少なくともに１つが活性状態を示す場合に前記バンクアクティブ信号を活性化させ、
    前記制御チップは、前記第２の動作モードが選択されている場合、一つのランクを構成する１又は２以上の被制御チップから供給される前記ローカルバンクアクティブ信号の少なくとも１つが活性状態を示す場合に、該ランクに対応する前記バンクアクティブ信号を活性化させる、ことを特徴とする請求項７又は８に記載の半導体装置。
  10. 前記制御チップは、前記第２の動作モードが選択されている場合、前記２以上の被制御チップの少なくとも一部が属するランクを切り替えるための論理回路を備えていることを特徴とする請求項９に記載の半導体装置。
  11. 積層された複数のコアチップであって其々が互いに異なるチップアドレス情報を保持し且つ其々が複数のメモリバンクを備える複数のコアチップと、前記複数のコアチップを制御する制御チップとを備えた半導体装置であって、
    前記制御チップは、アクティブコマンド発行時に、前記複数のコアチップに共通にチップアドレス信号を供給して前記チップアドレス情報に対応する少なくとも１つのコアチップを選択すると共に、前記複数のコアチップに共通にバンクアドレス信号を供給して前記少なくとも１つのコアチップの対応するメモリバンクを選択して前記対応するメモリバンクをアクティブ状態とし、
    前記複数のコアチップは各々が備える前記複数のメモリバンクのうち少なくとも一つが前記アクティブ状態であるときに其々ローカルバンクアクティブ信号を活性状態とすることを特徴とする半導体装置。
  12. 前記制御チップは、前記複数のコアチップから複数のローカルバンクアクティブ信号を其々独立に受けるものであって且つ前記複数のローカルバンクアクティブ信号の少なくとも１つが活性状態の時にバンクアクティブ信号を活性化させるアクティブ信号生成回路を備えることを特徴とする請求項１１に記載の半導体装置。
  13. 前記複数のコアチップは其々のチップの表面及び裏面を貫通する複数の貫通電極を備えるものであって、前記複数のコアチップにおいて其々出力されるローカルバンクアクティブ信号は互いに電気的に独立の前記貫通電極を介して前記制御チップに伝送されることを特徴とする請求項１１に記載の半導体装置。
  14. 前記複数のコアチップは積層方向に直線上に連結され電気的に互いに接続された複数の貫通電極を備え、前記制御チップは前記直線上に連結され電気的に互いに接続された複数の貫通電極を介して前記チップアドレス信号を前記複数のコアチップに伝送することを特徴とする請求項１３に記載の半導体装置。
  15. 前記複数のコアチップは積層方向に直線上に連結され電気的に互いに接続された複数の貫通電極を備え、前記制御チップは前記直線上に連結され電気的に互いに接続された複数の貫通電極を介して前記バンクアドレス信号を前記複数のコアチップに伝送することを特徴とする請求項１３に記載の半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014030758A1 (ja) * 2012-08-22 2014-02-27 ピーエスフォー ルクスコ エスエイアールエル マルチワード状態を防ぐ半導体装置

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106097107B (zh) 2009-09-30 2020-10-16 柯蔼文 用于社交图数据分析以确定社区内的连接性的系统和方法
US20110099164A1 (en) 2009-10-23 2011-04-28 Haim Zvi Melman Apparatus and method for search and retrieval of documents and advertising targeting
US20170358027A1 (en) 2010-01-14 2017-12-14 Www.Trustscience.Com Inc. Scoring trustworthiness, competence, and/or compatibility of any entity for activities including recruiting or hiring decisions, composing a team, insurance underwriting, credit decisions, or shortening or improving sales cycles
US9922134B2 (en) 2010-04-30 2018-03-20 Www.Trustscience.Com Inc. Assessing and scoring people, businesses, places, things, and brands
US12574307B2 (en) 2010-09-16 2026-03-10 Www.Trustscience.Com Inc. Computing cluster for providing virtual markers based upon network connectivity
JP2012146377A (ja) * 2011-01-14 2012-08-02 Elpida Memory Inc 半導体装置
KR102034155B1 (ko) * 2013-08-09 2019-10-18 에스케이하이닉스 주식회사 반도체 장치 및 이를 이용하는 반도체 시스템
US9578043B2 (en) 2015-03-20 2017-02-21 Ashif Mawji Calculating a trust score
US20170235792A1 (en) 2016-02-17 2017-08-17 Www.Trustscience.Com Inc. Searching for entities based on trust score and geography
US9679254B1 (en) 2016-02-29 2017-06-13 Www.Trustscience.Com Inc. Extrapolating trends in trust scores
US9438619B1 (en) * 2016-02-29 2016-09-06 Leo M. Chan Crowdsourcing of trustworthiness indicators
US9721296B1 (en) 2016-03-24 2017-08-01 Www.Trustscience.Com Inc. Learning an entity's trust model and risk tolerance to calculate a risk score
US10180969B2 (en) 2017-03-22 2019-01-15 Www.Trustscience.Com Inc. Entity resolution and identity management in big, noisy, and/or unstructured data
KR20210063496A (ko) 2019-11-22 2021-06-02 삼성전자주식회사 프로세싱 회로를 포함하는 메모리 장치, 그리고 시스템 온 칩과 메모리 장치를 포함하는 전자 장치
CN111739867B (zh) * 2020-07-31 2025-04-25 矽磐微电子(重庆)有限公司 半导体封装方法及半导体封装结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11176156A (ja) * 1997-12-05 1999-07-02 Toshiba Corp 半導体集積回路装置
JP2004327474A (ja) * 2003-04-21 2004-11-18 Elpida Memory Inc メモリモジュール及びメモリシステム
JP2008140220A (ja) * 2006-12-04 2008-06-19 Nec Corp 半導体装置
JP2009526323A (ja) * 2006-02-09 2009-07-16 メタラム インコーポレイテッド メモリ回路システム及び方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100272163B1 (ko) 1997-12-30 2000-11-15 윤종용 대기용어레이전압발생기를갖는반도체메모리장치
US6477630B2 (en) * 1999-02-24 2002-11-05 International Business Machines Corporation Hierarchical row activation method for banking control in multi-bank DRAM
US7790171B1 (en) * 2000-08-25 2010-09-07 Centre National De La Recherche Scientifique (C.N.R.S.) Antiviral peptides obtained from the tryptophan-rich hydrophobic cluster of the HIV-1 reverse transcriptase
JP2005317830A (ja) * 2004-04-30 2005-11-10 Elpida Memory Inc 半導体装置、マルチチップパッケージ、およびワイヤボンディング方法
JP4309368B2 (ja) * 2005-03-30 2009-08-05 エルピーダメモリ株式会社 半導体記憶装置
US8041881B2 (en) * 2006-07-31 2011-10-18 Google Inc. Memory device with emulated characteristics
JP4708176B2 (ja) 2005-12-08 2011-06-22 エルピーダメモリ株式会社 半導体装置
US7352602B2 (en) * 2005-12-30 2008-04-01 Micron Technology, Inc. Configurable inputs and outputs for memory stacking system and method
US8228704B2 (en) * 2007-02-28 2012-07-24 Samsung Electronics Co., Ltd. Stacked semiconductor chip package with shared DLL signal and method for fabricating stacked semiconductor chip package with shared DLL signal
JP5570689B2 (ja) * 2007-07-23 2014-08-13 ピーエスフォー ルクスコ エスエイアールエル 積層メモリ
KR100897276B1 (ko) * 2007-08-10 2009-05-14 주식회사 하이닉스반도체 반도체 메모리 장치
KR101448150B1 (ko) * 2007-10-04 2014-10-08 삼성전자주식회사 메모리 칩이 적층된 멀티 칩 패키지 메모리, 메모리 칩의적층 방법 및 멀티 칩 패키지 메모리의 동작 제어 방법
KR101393311B1 (ko) * 2008-03-19 2014-05-12 삼성전자주식회사 프로세스 변화량을 보상하는 멀티 칩 패키지 메모리
US7855931B2 (en) * 2008-07-21 2010-12-21 Micron Technology, Inc. Memory system and method using stacked memory device dice, and system using the memory system
US7894230B2 (en) * 2009-02-24 2011-02-22 Mosaid Technologies Incorporated Stacked semiconductor devices including a master device
JP2011081885A (ja) * 2009-10-09 2011-04-21 Elpida Memory Inc 半導体装置及びその制御方法並びにデータ処理システム
JP5490482B2 (ja) * 2009-10-09 2014-05-14 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
JP2011123955A (ja) * 2009-12-11 2011-06-23 Elpida Memory Inc 半導体システム
KR101046273B1 (ko) * 2010-01-29 2011-07-04 주식회사 하이닉스반도체 반도체 장치
JP2011180848A (ja) * 2010-03-01 2011-09-15 Elpida Memory Inc 半導体装置及びこれを備える情報処理システム、並びに、半導体装置を制御するコントローラ
KR101212854B1 (ko) * 2010-12-03 2012-12-14 에스케이하이닉스 주식회사 멀티 칩 패키지 장치 및 그의 동작 방법
US8400870B2 (en) * 2011-01-04 2013-03-19 Winbond Electronics Corp. Memory devices and accessing methods thereof
JP2012146377A (ja) * 2011-01-14 2012-08-02 Elpida Memory Inc 半導体装置
KR20120119960A (ko) * 2011-04-21 2012-11-01 삼성전자주식회사 마이크로 범프 연결성을 테스트할 수 있는 반도체 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11176156A (ja) * 1997-12-05 1999-07-02 Toshiba Corp 半導体集積回路装置
JP2004327474A (ja) * 2003-04-21 2004-11-18 Elpida Memory Inc メモリモジュール及びメモリシステム
JP2009526323A (ja) * 2006-02-09 2009-07-16 メタラム インコーポレイテッド メモリ回路システム及び方法
JP2008140220A (ja) * 2006-12-04 2008-06-19 Nec Corp 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014030758A1 (ja) * 2012-08-22 2014-02-27 ピーエスフォー ルクスコ エスエイアールエル マルチワード状態を防ぐ半導体装置

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