JP2012146899A - 半導体装置 - Google Patents

Abstract

【課題】ＥＳＤ保護特性のすぐれたＥＳＤ保護回路を含む半導体装置を構築することが課題となる。
【解決手段】静電気によるサージ電圧が印加されたときだけオン状態になるように、抵抗素子２０と容量素子２１で形成されるＲＣタイマーとＰＬＤＭＯＳトランジスタ５とからなるＲＣタイマー付き放電部１を形成する。また、ＮＭＯＳオフトランジスタ１０、１５のそれぞれのソース電極１３とドレイン電極１６同士を接続したノイズ発生防止部２を形成する。前記ＲＣタイマー付き放電部１のＰＬＤＭＯＳトランジスタ５のソース電極６を電源ライン３に接続する。また、該ＰＬＤＭＯＳトランジスタ５のドレイン電極８と前記ＮＭＯＳオフトランジスタ１０のドレイン電極１１とを接続する。ＮＭＯＳオフトランジスタ１５のソース電極１８を接地ライン４に接続する。
【選択図】 図１

Description

本発明は、半導体装置に関し、特にＥＳＤ保護特性にすぐれたＥＳＤ保護回路に係るものである。

従来から、ＥＳＤ対策としてＥＳＤ保護回路が組み込まれた種々の半導体装置が提案されている。典型的には図４（Ａ）に示すように、入出力端子５０と電源ライン５１間にＰＮ接合ダイオード５３を接続し、入出力端子５０と接地ライン５２間にＰＮ接合ダイオード５４を接続し、電源ライン５１と接地ライン５２の間にＰＮ接合ダイオード５５を接続することにより、内部回路５６の保護が行われていた。

例えば、大きなサージ電圧が電源ライン５１に印加された場合でも高耐圧ＰＮ接合ダイオード５５を採用することにより、ＰＮ接合ダイオード５５のアバランシェ降伏により ＥＳＤ電流を接地ライン５２に逃がすことができる。アバランシェ降伏が起こるまでは不要な電流も流れず電源ノイズ耐性も強い。

図４（Ｂ）にサージ電圧とＥＳＤ電流の関係をＴＬＰ電流ＩとＴＬＰ電圧Ｖで示す。ＴＬＰについては後述する。高耐圧ダイオードの場合、アバランシェ降伏後のＥＳＤ電流に対する抵抗が大きく、図４（Ｂ）のａで示すラインのように緩やかな傾斜で電流が増大する。そのため該抵抗の両端に現れる電圧は大きくなり、内部回路を完全に保護することが難しい。

即ち、電源ライン５１に大きなサージ電圧が印加された場合、ＰＮ接合ダイオード５５がアバランシェ降伏し、ＥＳＤ電流が接地ライン５２に向かって流出する。該アバランシェ降伏したダイオード５５はＥＳＤ電流に対して大きな抵抗となり、電源ライン５１と接地ライン５２間に高電圧を発生させる。

電源ライン５１と接地ライン５２間に生じた高電圧は、直接内部回路に印加されることになる。その結果、該内部回路を構成するデバイスのアバランシェ降伏等を引き起こすことになり、ＥＳＤに対する安全設計が困難になる。また、係る高電圧が電源ライン５１と接地ライン５２間に印加されるため、寄生トランジスタ等によるリーク電流が流れるという不具合が起こる。

これに対処する為には、ダイオードの面積を大きくすれば抵抗を下げることができる。その結果、図４（Ｂ）のｂで示すラインのように電流が流れやすくなり、速やかにＥＳＤ電流を接地ライン５２に逃がすことができる。

しかしながら、高速化、小型化の要求等から構成素子の微細化が進展するにつれ半導体装置の静電破壊耐性が弱くなり、より適切なＥＳＤ保護素子の採用が不可欠になってきた。高耐圧素子としてのＭＯＳ型トランジスタと低耐圧素子としてのＮＰＮバイポーラトランジスタを内蔵するＢｉＣＭＯＳ型集積回路において、低耐圧ＮＰＮトランジスタをＥＳＤ保護素子とする内容とその問題点及び解決方法が以下の特許文献１に開示されている。

また、電源ラインと接地ライン間にＰＮ接合ダイオードの代わりベース・エミッタ間を抵抗で接続したＮＰＮバイポーラトランジスタをＥＳＤ保護素子として使用する内容が特許文献２に開示されている。ＭＯＳ型トランジスタをＥＳＤ保護素子とした場合、そのスナップバック特性のトリガー電圧を低下させ、ＥＳＤ保護特性を改善する内容が特許文献３に開示されている。なお、ＥＳＤとは静電気放電を意味し、Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅの略称である。

また、スナップバック特性とは、ＥＳＤパルス等に対するデバイスの応答であり、寄生素子の応答も含まれる。例えば、電源ライン−接地ライン間の保護素子として高耐圧ＰＮ接合ダイオードを使用する場合、ＥＳＤ保護を開始する電圧をトリガー電圧という。必要なＥＳＤ電流を流した場合、該ＰＮ接合ダイオードの両端子間に発生する電圧が内部回路が破壊する電圧より低ければ、内部回路はＥＳＤから保護されることになる。

特開２００６−１２８２９３号公報 特開平０５−９０４８１号公報 特開平０６−１７７３２８号公報

前述のように、微細化の進展と共に内部回路をＥＳＤから保護する種々のＥＳＤ保護回路が検討されてきた。上記特許文献１、２、３では、ＥＳＤ保護回路を構成する保護素子の種類やその構造に対して改良を加え、ＥＳＤ保護特性の改善が行われている。しかし、保護素子そのものに検討を加えると共に、それらによりＥＳＤ保護回路を構成し、その構成の工夫によりＥＳＤ保護特性の改善を図ることも大きな課題である。

本発明の半導体装置は、静電気放電保護回路を含む半導体装置であって、抵抗素子と容量素子が直列接続されたＲＣタイマーと、前記ＲＣタイマーの前記抵抗素子と前記容量素子の接続部と接続するゲート電極と、前記抵抗素子の前記容量素子と接続された端子と異なる端子と接続されたソース電極と、前記容量素子の前記抵抗素子と接続された端子と異なる端子と接続されたドレイン電極と、を備えるＰＭＯＳトランジスタと、前記ＰＭＯＳトランジスタの前記ドレイン電極と接続されたドレイン電極と、ソース電極と、該ソース電極と接続されたゲート電極と、を備えるＮＭＯＳオフトランジスタと、を具備することを特徴とする。

また、本発明の半導体装置は、静電気放電保護回路を含む半導体装置であって、抵抗素子と容量素子が直列接続されたＲＣタイマーと、前記ＲＣタイマーの前記抵抗素子と前記容量素子の接続部と接続するゲート電極と、前記抵抗素子の前記容量素子と接続された端子と異なる端子と接続されたソース電極と、前記容量素子の前記抵抗素子と接続された端子と異なる端子と接続されたドレイン電極と、を備えるＰＭＯＳトランジスタと、前記ＰＭＯＳトランジスタの前記ドレイン電極と接続されたソース電極と、該ソース電極と接続されたゲート電極と、ドレイン電極と、を備えるＰＭＯＳオフトランジスタと、を具備することを特徴とする。

また、本発明の半導体装置は、静電気放電保護回路を含む半導体装置であって、抵抗素子と容量素子が直列接続されたＲＣタイマーと、前記ＲＣタイマーの前記抵抗素子と前記容量素子の接続部と接続するゲート電極と、前記抵抗素子の前記容量素子と接続された端子と異なる端子と接続されたソース電極と、前記容量素子の前記抵抗素子と接続された端子と異なる端子と接続されたドレイン電極と、を備えるＮＭＯＳトランジスタと、前記ＮＭＯＳトランジスタの前記ドレイン電極と接続されたソース電極と、該ソース電極と接続されたゲート電極と、ドレイン電極を備えるＮＭＯＳオフトランジスタと、を具備することを特徴とする。

また、本発明の半導体装置は、静電気放電保護回路を含む半導体装置であって、抵抗素子と容量素子が直列接続されたＲＣタイマーと、前記ＲＣタイマーの前記抵抗素子と前記容量素子の接続部と接続するゲート電極と、前記抵抗素子の前記容量素子と接続された端子と異なる端子と接続されたソース電極と、前記容量素子の前記抵抗素子と接続された端子と異なる端子と接続されたドレイン電極と、を備えるＮＭＯＳトランジスタと、前記ＮＭＯＳトランジスタの前記ドレイン電極と接続されたドレイン電極と、ソース電極と、該ソース電極と接続されたゲート電極と、を備えるＰＭＯＳオフトランジスタと、を具備することを特徴とする。

本発明の半導体装置によれば、ＥＳＤ電流に対して抵抗の低い放電流路を確保しつつ、電源ノイズに対する耐性の強いＥＳＤ保護回路を備える半導体装置が実現できる。

本発明の第１実施形態におけるＥＳＤ保護回路を示す図である。 本発明の第１及び第２の実施形態におけるＥＳＤ保護回路のＴＬＰ電流ＩとＴＬＰ電圧Ｖの関係を示すグラフである。 本発明の第２実施形態におけるＥＳＤ保護回路を示す図である。 従来のＥＳＤ保護回路を示す図及びそのＴＬＰ電流ＩとＴＬＰ電圧Ｖの関係を示すグラフである。

［第１の実施形態］
本実施形態のＥＳＤ保護回路及びその動作について図１及び図２に基づいて以下に説明する。図１（Ａ）は本実施形態のＥＳＤ保護回路である。また、図１（Ａ）の内、ＰＭＯＳトランジスタに含まれるＰＬＤＭＯＳトランジスタ５を含むＲＣタイマー付放電部１を図１（Ｂ）、ＮＭＯＳオフトランジスタ１０、１５からなるノイズ発生防止部２を図１（Ｃ）に分離して表示した。

ＲＣタイマー付放電部１とノイズ発生防止部２が組み合わされてＥＳＤ保護回路を構成しているのが、本実施形態の特徴である。なお、ＬＤＭＯＳとは、Ｌａｔｅｒａｌ Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒの略称で横型二重拡散ゲートＭＯＳを意味し、ＭＯＳオフトランジスタとはソース電極とゲート電極が接続されたＭＯＳトランジスタをさす。また、電源ライン３と接地ライン４間にはＥＳＤ保護回路と並列に、ＥＳＤから保護される不図示の内部回路が接続される。

ＥＳＤ保護回路はＲＣタイマー付放電部１とノイズ発生防止部２とが直列に接続される。また、ＲＣタイマー付放電部１の、ノイズ発生防止部２と接続された端子と反対側の端子が電源ライン３に接続され、ノイズ発生防止部２の、ＲＣタイマー付放電部１と接続された端子と反対側の端子が接地ライン４と接続される。係る構成により電源ライン３から接地ラインへのＥＳＤ電流の放電流路を構築している。

ＥＳＤ保護回路は、電源ライン３に大きなサージ電圧または電流が印加されたとき、ＲＣタイマー付放電部１がオン状態になり、アバランシェ降伏を起こしスナップバックしたノイズ発生防止部２を経由してＥＳＤ電流が接地ライン４に流れる構成となる。以下に、図１（Ａ）に示すＥＳＤ保護回路の動作を、ＲＣタイマー付放電部１の動作とノイズ発生防止部２の動作に分けて説明する。

図１（Ｂ）に示すように、ＲＣタイマー付放電部１は高耐圧のＰＬＤＭＯＳトランジスタ５と抵抗素子２０と容量素子２１から構成される。抵抗素子２０と容量素子２１とは直列に接続され、抵抗Ｒと容量ＣからなるＲＣタイマーを構成する。抵抗素子２０と容量素子２１の接続部はＰＬＤＭＯＳトランジスタ５のゲート電極７と接続される。

また、ＰＬＤＭＯＳトランジスタ５のソース電極６と、該ソース電極６に接続されたバックゲート層９、及び抵抗素子２０の容量素子２１との接続端子と反対側の端子とは電源ライン３に接続される。ＰＬＤＭＯＳトランジスタ５のドレイン電極８と容量素子２１の抵抗素子２０との接続端子と反対側の端子とは接地電位に相当する接地ライン４ａに接続される。

図２（Ａ）に、図１（Ｂ）のＲＣタイマー付放電部１に大きなＴＬＰ電流Ｉを流し込んだときのＴＬＰ電流Ｉと電源ライン３側の端子に発生するＴＬＰ電圧Ｖとの関係を示す。ＴＬＰとは、Ｔｒａｎｓｍｉｓｓｉｏｎ Ｌｉｎｅ Ｐｕｌｓｅを略したもので、ＴＬＰ評価法により該パルスを使用して、その電圧対電流特性を評価することができる。

同図は、ＲＣタイマー付放電部１に印加するパルス幅１００ｎｓｅｃ程度の狭いパルスからなるＴＬＰ電流Ｉの大きさを段階的に増大させながら、それぞれの大きさのＴＬＰ電流Ｉに対応するＴＬＰ電圧Ｖをプロットしたもので、縦軸にＴＬＰ電流Ｉを、横軸にＴＬＰ電圧Ｖを表示している。

電源端子３にサージ電圧Ｖ_Ｐ、サージ電流Ｉ_ＰのＴＬＰ電流Ｉが印加されたとき抵抗Ｒと容量ＣからなるＲＣタイマーに流れる電流ｉは、容量素子２１に蓄積された電荷をｑとすればｉ＝ｄｑ／ｄｔとなる。また、容量素子２１に印加される電圧ｑ／Ｃ＝Ｖ_Ｐ−Ｒ（ｄｑ／ｄｔ）となり、この微分方程式を解くことによりｑ＝ＣＶ_Ｐ（１−ｅ^{−ｔ／ＲＣ}）が得られ、ｉ＝ｄｑ／ｄｔ＝（Ｖ_Ｐ／Ｒ）ｅ^{−ｔ／ＲＣ}となる。

従って、容量に印加される電圧＝ｑ／Ｃ＝Ｖ_Ｐ（１−ｅ^{−ｔ／ＲＣ}）となるので、電流ｉの流れ初めのｔが０秒近傍では、容量素子２１に印加される電圧＝ｑ／Ｃ＝０Ｖとなる。時間が経過してｔ＝２ＲＣではｑ／Ｃ＝０．８６Ｖ_Ｐ、更に時間が経過してｔ＝３ＲＣとなるとｑ／Ｃ＝０．９５Ｖ_Ｐと容量に印加される電圧は上昇する。

電源端子３にＴＬＰ電流Ｉが流れ込み始めるとＲＣタイマー付放電部１のＰＬＤＭＯＳトランジスタ５のソース電極６のＴＬＰ電圧Ｖが上昇するが、ゲート電極７の電圧は、前述の如く接地ライン４ａと同電位のままの容量素子２１の端子と接続されているため、接地ライン４ａの電位のままである。

従って、ＰＬＤＭＯＳトランジスタ５のゲート電極７とバックゲート層９となるＮ型半導体層間で、ゲート絶縁膜を介してＮ型半導体層よりゲート電極７側の電位が低くなる。即ち、Ｎ型半導体層の電圧を基準とした場合、ゲート電極７に負電圧が印加されたのと等価となる。

その結果、ゲート電極７の直下のゲート絶縁膜と該Ｎ型半導体層の界面近傍のＮ型半導体層にＰ型チャネル層が形成され、ＰＬＤＭＯＳトランジスタ５がオンすることになる。
この動作により、サージ電圧によるＥＳＤ電流を、内部回路を通過させること無く、直接接地ライン４ａに流すことができる。

従って、図１（Ｂ）のＲＣタイマー付放電部１それ自体を、ＥＳＤ保護素子として使用することができる。この場合、図２（Ａ）のＴＬＰ電圧ＶとＴＬＰ電流Ｉは次の関係になる。即ち、ＰＬＤＭＯＳトランジスタ５のゲート幅をＷ、ソース領域とドレイン領域で挟まれた領域からなるゲート長をＬ、ゲート絶縁膜容量をＣ_Ｉ、キャリアの移動度をμ、ＰＬＤＭＯＳトランジスタ５の閾値電圧をＶ_Ｔ、ＴＬＰ電圧ＶをＶとした場合、略Ｉ＝（ＷμＣ_Ｉ／２Ｌ）（Ｖ−Ｖ_Ｔ）^２となる。

この結果、ＶがＶ_Ｔより大きなＴＬＰ電圧Ｖが発生するとＴＬＰ電流Ｉが流れることになり、半導体装置の最大動作電圧より低い電圧でもＲＣタイマー付放電部１のＰＬＤＭＯＳトランジスタ５を通してＥＳＤ電流が流れる。係る動作は、電源ノイズの性質によっては瞬間的にＰＬＤＭＯＳトランジスタ５をオンすることが推定され、半導体装置の雑音の原因となり、また、半導体装置が高効率の電源用集積回路等の場合、電源効率の低下をもたらすことになる。

次に、図１（Ｃ）のノイズ発生防止部２にＴＬＰ電流Ｉが流れ込んだ場合の動作について図２（Ｂ）に基づいて以下に説明する。ノイズ発生防止部２は電源電位に相当する電位を持つ電源ライン３ａと接続するドレイン電極１１と、ソース電極１３と、該ソース電極１３とそれぞれ接続するゲート電極１２及びバックゲート層１４とからなるＮＭＯＳオフトランジスタ１０と、該ＮＭＯＳオフトランジスタ１０と直列に接続されたＮＭＯＳオフトランジスタ１５から構成される。

ＮＭＯＳオフトランジスタ１５はそのドレイン電極１６がＮＭＯＳオフトランジスタ１０のソース電極１３と接続され、ゲート電極１７、バックゲート層１９及びソース電極１８が接地ライン４に接続される。ＮＭＯＳオフトランジスタ１０、１５は同一特性を有し、本実施形態ではドレイン・ソース間耐圧ＢＶ_ＤＳがいずれも７Ｖ程度の低耐圧デバイスである。

なお、本実施形態では同一特性のＮＭＯＳオフトランジスタ１０、１５を使用したが必ずしも同一特性に限定されるものではない。また、これらに代わり、低耐圧のＮＭＯＳオフトランジスタとＰＭＯＳオフトランジスタの組み合わせ、ＮＰＮバイポーラトランジスタ、または、ツェナーダイオードを採用してもよい。

図２（Ｂ）のｃで示すラインは、図１（Ｃ）のノイズ発生防止部２のＴＬＰ電流Ｉと電源ライン３ａ側の端子に発生するＴＬＰ電圧Ｖとの関係を示す。ＴＬＰ電圧ＶがＮＭＯＳオフトランジスタ１０、１５それぞれの不図示のドレイン・ソース間耐圧ＢＶ_ＤＳを合算した値以上になるとアバランシェ降伏状態となり、接地ライン４に向かってＴＬＰ電流Ｉが流れ始める。

ＴＬＰ電圧Ｖは、更に上昇して図２（Ｂ）に示すように、スナップバック特性のトリガー電圧Ｖ_Ｔ１に達する。本実施形態でのノイズ発生防止部２のトリガー電圧Ｖ_Ｔ１は、ＮＭＯＳオフトランジスタ１０、１５のそれぞれの有するトリガー電圧が１２Ｖ程度になるので、それらの和である２４Ｖ程度であった。

更にＴＬＰ電流Ｉを増加するにつれＴＬＰ電圧Ｖは負の方向に向かう負性抵抗を示す、いわゆるスナップバック現象が起きる。これは、アバランシェ降伏現象で生じた過剰の正孔がバックゲート層１４、１９の電位を高めることにより、ソース電極１３、１８と接続するＮ＋型ソース層をエミッタ、Ｐ型バックゲート層１４、１９をベース、ドレイン電極１１、１６と接続するＮ＋型ドレイン層をコレクタとするそれぞれの寄生ＮＰＮバイポーラトランジスタがオンするためである。

ＴＬＰ電流の上昇と共に減少するＴＬＰ電圧Ｖは、保持電圧Ｖ_ｈまで下がり、さらにＴＬＰ電流Ｉを増加させると図２（Ｂ）のｃで示すように、前記寄生ＮＰＮバイポーラトランジスタの特性で決まる抵抗に依存する勾配で増加する。保持電圧Ｖ_ｈは、略、該寄生ＮＰＮバイポーラトランジスタのエミッタ−コレクタ間耐圧程度になる。

ＮＭＯＳオフトランジスタ１０、１５は低耐圧デバイスなので抵抗値が小さく、図２（Ｂ）のｃで示すラインはかなり急勾配になり、内部回路に影響を与えることなくＥＳＤ電流を速やかに接地ライン４に逃がすことができる。

即ち、図１（Ｃ）の直列接続された低耐圧ＭＯＳオフトランジスタ１０、１５からなるノイズ発生防止部２それ自体が、高耐圧ＰＬＤＭＯＳトランジスタ５に比し、小さな面積で良好なＥＳＤ保護回路を構築できるといえる。

しかし、尖頭電源電圧５０Ｖ印加時にノイズ発生防止部２がアバランシェ降伏しないようにするためには、ＮＭＯＳオフトランジスタ１０等の１個当たりのドレイン−ソース間耐圧が７Ｖのとき、少なくとも８個の低耐圧ＭＯＳオフトランジスタを直列に接続しなければならない。この場合、ＮＭＯＳオフトランジスタ８個分のトリガー電圧Ｖ_Ｔ１は１個分が１２Ｖなので、Ｖ_Ｔ１＝１２Ｖ×８＝９６Ｖという高い値になる。

その結果、ノイズ発生防止部２は、尖頭電源電圧５０Ｖ印加時にアバランシェ降伏することはないが、５０Ｖより大きく９６Ｖ程度までのサージ電圧に対してスナップバック特性を発揮できない。従って、ＥＳＤ電流の接地ライン４への放電流路が形成されず内部回路の破壊につながる。

次に、上述したＲＣタイマー付放電部１とノイズ発生防止部２からなる本実施形態のＥＳＤ保護回路について図１（Ａ）、図２（Ｂ）に基づいて以下に説明する。図１（Ａ）に示すように、本実施形態では、前述した特徴を有するＲＣタイマー付放電部１とノイズ発生防止部２とが直列に電源ライン３と接地ライン４間に接続される。従って、ＲＣタイマー付放電部１とノイズ発生防止部２のいずれもが導通状態になることにより初めて、ＥＳＤ電流を電源ライン３から接地ライン４に流すことができる。

電源ライン３に所定のサージ電圧が印加されると前述の如くＲＣタイマー付放電部１のＰＬＤＭＯＳトランジスタ５はオン状態になる。しかし、ノイズ発生防止部２がＲＣタイマー付放電部１に直列接続されているためサージ電圧の大きさがＮＭＯＳオフトランジスタ１０とＮＭＯＳオフトランジスタ１５のそれぞれの耐圧７Ｖの和である１４Ｖを超え、更にそれぞれのトリガー電圧の和である２４Ｖを超えないと電源ライン３から接地ライン４にいたるＥＳＤ電流の放電流路は形成されない。

一方で本実施形態における内部回路の最大動作電圧は１４Ｖである。従って、サージ電圧が２４Ｖ以上でないと電源ライン３から接地ライン４に抜けるＥＳＤ電流が流れない本実施形態では、図１（Ｂ）に示す、ＲＣタイマー付放電部１のみからなるＥＳＤ保護回路で問題となった、動作状態での電源ノイズ耐性の問題や電源用集積回路等での電源効率の低下の問題が発生することはない。これが本実施形態の最大の特徴となる。

大きなサージ電圧が電源ライン３に印加された場合、図１（Ａ）のＥＳＤ保護回路のＲＣタイマー付放電部１を構成するＰＬＤＭＯＳトランジスタ５にはＰ型チャネル層が形成され、図２（Ａ）の横軸のサージ電圧（ＴＬＰ電圧）に相当する縦軸のサージ電流（ＴＬＰ電流）が流れる。該チャネル層の抵抗ｒは図２（Ａ）のグラフの勾配の逆数になり、前述したＩ＝（ＷμＣ_Ｉ／２Ｌ）（Ｖ−Ｖ_Ｔ）^２からｒ＝（Ｌ／ＷμＣ_Ｉ）／（Ｖ−Ｖ_Ｔ）となる。サージ電圧Ｖが大きいほど小さくなる。

また、この時、図１（Ａ）のノイズ発生防止部２では、前述した図１（Ｃ）に示すノイズ発生防止部２単独のＥＳＤ保護回路と同様にサージ電圧２４Ｖ以上でスナップバックを開始して維持電圧Ｖ_ｈを経由してＥＳＤ電流が増大しつつ流れる。但し、電流の勾配はＰＬＤＭＯＳトランジスタ５のチャネル層の抵抗が加算されるので、図２（Ｂ）のａで示すように、ノイズ発生防止部２単独の場合のｃで示すラインよりゆるくなる。

次に、負のサージ電圧が電源ライン３に印加された場合について以下に簡単に説明する。負のサージ電圧は、ＰＬＤＭＯＳトランジスタ５のソース電極６と接続されたＮ型半導体層からなるバックゲート層９にも直接印加されることになり、該Ｎ型半導体層とドレイン電極８に接続されるＰ＋型ドレイン層とで形成するＰＮ接合を順方向にバイアスする。

また、ノイズ発生防止部２のＮＭＯＳオフトランジスタ１０においては、負のサージ電圧は、ドレイン電極１１に印加される為、該ドレイン電極１１と接続するＮ＋型ドレイン層とソース電極１３に接続するバックゲート層１４となるＰ型半導体層との間で形成するＰＮ接合を順方向にバイアスする。ＮＭＯＳオフトランジスタ１５においても同様に形成されるＰＮ接合が順方向にバイアスされる。

従って、負のサージ電圧が本実施形態のＥＳＤ保護回路に印加された場合でも、ＣＲタイマー付放電部１を構成するＰＬＤＭＯＳトランジスタ５に形成される順方向バイアスされたＰＮ接合及びノイズ発生防止部２に形成されたＮＭＯＳオフトランジスタ１０、１５のそれぞれに形成される順方向バイアスされたＰＮ接合を放電流路として、速やかにＥＳＤ電流が電源ライン３に放出され、内部回路を保護することができる。

本実施形態のＥＳＤ保護回路の特徴をまとめると以下の様になる。高耐圧ＰＬＤＭＯＳトランジスタ５と抵抗素子２０と容量素子２１で構成するＲＣタイマーとからなるＲＣタイマー付放電部１と、２個の直列接続されＮＭＯＳオフトランジスタ１０、１５からなるノイズ発生防止部２とが直列接続された構成をとっていることである。

本実施形態ではＰＬＤＭＯＳトランジスタ５は４２Ｖの耐圧で、２個のＮＭＯＳオフトランジスタ１０、１５の合計耐圧は１４Ｖになるので尖頭電源電圧５０Ｖの試験をクリアすることができる。また、ＥＳＤ保護回路のＥＳＤ電流を流し始める動作開始電圧（トリガー電圧Ｖ_Ｔ１）が本実施形態ではＮＭＯＳオフトランジスタ２個分で２４ＶとなるのでＰＬＤＭＯＳトランジスタ５に印加される閾値電圧を加えたとしても、従来の高耐圧ダイオード５５で必要な５０Ｖ以上という電圧から大幅に下げることができる。また、保持電圧Ｖ_ｈを内部回路の最大動作電圧（本実施形態では１４Ｖ）以上にすることができるため、電源ノイズに対する耐性を十分に確保することができる。電源用集積回路等の電源効率を下げることもない。

電源ライン３に負のサージ電圧が印加された場合でも、前述の如く、ＰＬＤＭＯＳトランジスタ５及びＮＭＯＳオフトランジスタ１０、１５のそれぞれに形成される順方向バイアスされたＰＮ接合を放電流路とし、速やかにＥＳＤ電流を電源ライン３に逃がしてやることができる。ＮＭＯＳオフトランジスタ１０等は本実施形態では２個だったが、最大動作電圧に応じて増減することができる。

また、ＮＭＯＳオフトランジスタ１０等の代わりにＰＭＯＳオフトランジスタを使用することもできる。この場合、ＰＬＤＭＯＳトランジスタ５のドレイン電極８とＰＭＯＳオフトランジスタのソース電極、ゲート電極、バックゲート層を接続する。ＰＭＯＳオフトランジスタのドレイン電極は接地ライン４に接続する。
ＰＭＯＳオフトランジスタを複数使用する場合は、第１のＰＭＯＳオフトランジスタのドレイン電極と第２のＰＭＯＳオフトランジスタのソース電極、ゲート電極、バックゲート層を接続する。第２のＰＭＯＳオフトランジスタのドレイン電極は接地ラインに接続する。

但し、ＰＭＯＳオフトランジスタの場合、スナップバック特性の違いにより保持電圧Ｖ_ｈが高くなるので、ノイズ発生防止部２はＮＭＯＳオフトランジスタで構成する方が好ましい。なお、前述したように、ノイズ発生防止部２をＮＰＮバイポーラトランジスタやツェナーダイオード等の組み合わせで実現することも可能である。また、従来の高耐圧ダイオード５５を使用する場合に比してＥＳＤ電流に対する抵抗が小さくなるので、寄生トランジスタのオン動作等による不具合も生じにくくなる。

本実施形態のＥＳＤ保護回路の製造方法について、ＥＳＤ保護回路は内部回路を製造するとき同時に製造できるので文章のみで簡単に説明する。Ｐ−型半導体基板を使用して、ＢｉＣＭＯＳプロセスによりＮ＋型埋め込み層、Ｎ−型エピタキシャル層、Ｐ＋型分離層を形成する。ＮＭＯＳオフトランジスタ１０は、Ｎ−型エピタキシャル層に通常の方法でＰ−型ウエル層を形成し、Ｐ−型ウエル層にＮ＋型ソース層、Ｎ＋型ドレイン層及びＰ＋型コンタクト層を形成する。なお、ＢｉＣＭＯＳにはＤＭＯＳ（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ ＭＯＳ）構造も含まれる。

更にゲート絶縁膜、ポリシリコンゲート電極が形成され、半導体基板上の層間絶縁膜に形成されたコンタクトホールを介してアルミニューム等によるドレイン電極１１、ソース電極１３、ゲート電極１２が形成される。ゲート電極１２とソース電極１３はアルミニューム等で接続されＮＭＯＳオフトランジスタ１０が形成される。複数のＮＭＯＳオフトランジスタ１０、１５の場合、それぞれのソース電極１３とドレイン電極１６がアルミニューム等の配線で接続される。

また、容量素子２１は、所定の方法でＮ−型エピタキシャル層にＮ＋型層を形成し、その表面に形成した絶縁膜を介してポリシリコン層を形成する事により、Ｎ＋型層を一方の電極、ポリシリコン層を他方の電極として形成される。抵抗素子２０はＰ−型半導体基板上に形成された絶縁膜上にポリシリコン層で形成され、アルミニューム等の配線で容量素子と接続される。

ＰＬＤＭＯＳトランジスタ５は、Ｎ−型エピタキシャル層にＮ−型ウエル層を形成し、該Ｎ−ウエル層にＰ＋型ソース層及びＮ＋型コンタクト層を形成する。また前記Ｎ−型ウエル層と隣接してＰ−型ウエル層をＮ−型エピタキシャル層に形成し、該Ｐ−型ウエル層にＰ＋型ドレイン層を形成する。この後、アルミニューム等による配線でゲート電極７と抵抗素子２０、容量素子２１を接続する。また、ドレイン電極８はＮＭＯＳオフトランジスタ１０のドレイン電極１１とアルミニューム等による配線で接続される。

同時に、ＰＬＤＭＯＳトランジスタ５のソース電極６と抵抗素子２０の容量素子２１と接続された端子と反対側の端子が電源ライン３に接続され、ＮＭＯＳオフトランジスタ１５のソース電極１８が接地ライン４に接続される。最後にシリコン窒化膜等によるパッシベーション膜で被覆することにより本実施形態のＥＳＤ保護回路を含む半導体装置が完成する。

［第２の実施形態］
本実施形態について図３に基づいて以下に説明する。第１の実施形態との第１の相違点はＲＣタイマー付放電部１ａを構成するトランジスタをＰＬＤＭＯＳトランジスタ５からＮＬＤＭＯＳトランジスタ３１に代えた事、及びＲＣタイマーを構成する抵抗素子３７の開放端をＮＬＤＭＯＳトランジスタ３１のソース電極３４に、容量素子３６の開放端をＮＬＤＭＯＳトランジスタ３１のドレイン電極３２に接続したことである。

第２の相違点は、ＲＣタイマー付放電部１ａのＮＬＤＭＯＳトランジスタ３１のソース電極３４が接地ライン３９に接続され、ドレイン電極３２がノイズ発生防止部２ａのＮＭＯＳオフトランジスタ４５のソース電極４８に接続され、ノイズ発生防止部２ａのＮＭＯＳオフトランジスタ４０のドレイン電極４１が電源ライン３８に接続された点である。

第２の相違点についていえば、係る構成にする事により内部回路が定常の動作状態のとき、ＮＬＤＭＯＳトランジスタ３１のゲート電極３３の電位を確実に接地電位にして、ＮＬＤＭＯＳトランジスタ３１のオフ状態を維持することができることである。第１の実施形態と同じ様に、ノイズ発生防止部２ａを接地ライン３９側に接続した場合、ＲＣタイマー付放電部１ａのＮＬＤＭＯＳトランジスタ３１のゲート電極３３の電位が一義的に定まらなくなるからである。

正の大きなサージ電圧が電源ライン３８に印加されたとき、本実施形態のノイズ発生防止部２ａは第１の実施形態と同様の動作をして、図２（Ｂ）に示すＴＬＰ電流に相当するＥＳＤ電流の流路を形成する。それに対してＲＣタイマー付放電部１ａに同様のサージ電圧が印加された直後は、第１の実施形態で説明した場合と同様、容量素子３６にはサージ電圧が印加されず、全てのサージ電圧が抵抗素子３７に印加される。

従って、ＲＣタイマー付放電部１ａのＮＬＤＭＯＳトランジスタ３１のゲート電極３３の電位は、抵抗素子３７の電位が上がった分上昇する。その結果、ＮＬＤＭＯＳトランジスタ３１のバックゲート層３５に当たるＰ型半導体層のゲート絶縁膜との界面部分にＮ型反転層が形成されＮＬＤＭＯＳトランジスタ３１はオン状態になり、図２（Ａ）に示すＴＬＰ電流に相当するＥＳＤ電流の流路を形成する。

即ち、電源ライン３８に印加される正のサージ電圧に対して、第１の実施形態の場合と同じように、接地ライン３９に対するＥＳＤ電流の流路を形成し、内部回路を大きなサージ電流によるＥＳＤから保護する。負のサージ電圧が印加された場合も、第１の実施形態同様に形成された、順方向バイアスされたＰＮ接合によりＥＳＤ電流を速やかに電源ライン３８に流出させることができる。

なお、本実施形態ではＰＭＯＳトランジスタとしてＰＬＤＭＯＳトランジスタ５、ＮＭＯＳトランジスタとしてＮＬＤＭＯＳトランジスタ３１を例として説明したが、ＰＬＤＭＯＳトランジスタ５を高耐圧ＰＭＯＳパワートランジスタ、ＮＬＤＭＯＳトランジスタ３１を高耐圧ＮＭＯＳパワートランジスタに置き換えても同様の効果を得ることができる。

１，１ａ ＲＣタイマー付放電部 ２，２ａ ノイズ発生防止部 ３，３８ 電源ライン ４，３９ 接地ライン ５ ＰＬＤＭＯＳトランジスタ
６ ソース電極 ７ ゲート電極 ８ ドレイン電極 ９バックゲート層
１０，１５ ＮＭＯＳオフトランジスタ １１，１６ ドレイン電極
１２，１７ ゲート電極 １３，１８ ソース電極 １４，１９ バックゲート層
２０，３７ 抵抗素子 ２１，３６ 容量素子 ３１ ＮＬＤＭＯＳトランジスタ
３２ ドレイン電極 ３３ ゲート電極 ３４ ソース電極
３５ バックゲート層 ４０，４５ ＮＭＯＳオフトランジスタ
４１，４６ ドレイン電極 ４２，４７ ゲート電極 ４３，４８ ソース電極
４４，４９ バックゲート層 ５０ 入出力端子 ５１ 電源ライン
５２ 接地ライン ５３，５４，５５ 高耐圧ＰＮ接合ダイオード

Claims (14)

1. 静電気放電保護回路を含む半導体装置であって、
   抵抗素子と容量素子が直列接続されたＲＣタイマーと、
   前記ＲＣタイマーの前記抵抗素子と前記容量素子の接続部と接続するゲート電極と、前記抵抗素子の前記容量素子と接続された端子と異なる端子と接続されたソース電極と、前記容量素子の前記抵抗素子と接続された端子と異なる端子と接続されたドレイン電極と、を備えるＰＭＯＳトランジスタと、
   前記ＰＭＯＳトランジスタの前記ドレイン電極と接続されたドレイン電極と、ソース電極と、該ソース電極と接続されたゲート電極と、を備えるＮＭＯＳオフトランジスタと、を具備することを特徴とする半導体装置。
2. 前記ＮＭＯＳオフトランジスタが複数からなり、第１の前記ＮＭＯＳオフトランジスタの前記ソース電極と第２のＮＭＯＳオフトランジスタのドレイン電極とが接続された状態で、それぞれが直列に接続されることを特徴とする請求項１に記載の半導体装置。
3. 前記ＰＭＯＳトランジスタの前記ソース電極が電源ラインと接続され、前記ＮＭＯＳオフトランジスタの開放端子となる前記ソース電極が接地ラインと接続されていることを特徴とする請求項１または請求項２に記載の半導体装置。
4. 静電気放電保護回路を含む半導体装置であって、
   抵抗素子と容量素子が直列接続されたＲＣタイマーと、
   前記ＲＣタイマーの前記抵抗素子と前記容量素子の接続部と接続するゲート電極と、前記抵抗素子の前記容量素子と接続された端子と異なる端子と接続されたソース電極と、前記容量素子の前記抵抗素子と接続された端子と異なる端子と接続されたドレイン電極と、を備えるＰＭＯＳトランジスタと、
   前記ＰＭＯＳトランジスタの前記ドレイン電極と接続されたソース電極と、該ソース電極と接続されたゲート電極と、ドレイン電極と、を備えるＰＭＯＳオフトランジスタと、を具備することを特徴とする半導体装置。
5. 前記ＰＭＯＳオフトランジスタが複数からなり、第１の前記ＰＭＯＳオフトランジスタの前記ドレイン電極と第２のＰＭＯＳオフトランジスタのソース電極とが接続された状態で、それぞれが直列に接続されることを特徴とする請求項４に記載の半導体装置。
6. 前記ＰＭＯＳトランジスタの前記ソース電極が電源ラインと接続され、前記ＰＭＯＳオフトランジスタの開放端子となる前記ドレイン電極が接地ラインと接続されていることを特徴とする請求項４または請求項５に記載の半導体装置。
7. 前記ＰＭＯＳトランジスタがＰＬＤＭＯＳトランジスタであることを特徴とする請求項１乃至請求項６のいずれかに記載の半導体装置。
8. 静電気放電保護回路を含む半導体装置であって、
   抵抗素子と容量素子が直列接続されたＲＣタイマーと、
   前記ＲＣタイマーの前記抵抗素子と前記容量素子の接続部と接続するゲート電極と、前記抵抗素子の前記容量素子と接続された端子と異なる端子と接続されたソース電極と、前記容量素子の前記抵抗素子と接続された端子と異なる端子と接続されたドレイン電極と、を備えるＮＭＯＳトランジスタと、
   前記ＮＭＯＳトランジスタの前記ドレイン電極と接続されたソース電極と、該ソース電極と接続されたゲート電極と、ドレイン電極を備えるＮＭＯＳオフトランジスタと、を具備することを特徴とする半導体装置。
9. 前記ＮＭＯＳオフトランジスタが複数からなり、第１の前記ＮＭＯＳオフトランジスタの前記ドレイン電極と第２のＮＭＯＳオフトランジスタのソース電極とが接続された状態で、それぞれが直列に接続されることを特徴とする請求項８に記載の半導体装置。
10. 前記ＮＭＯＳトランジスタの前記ソース電極が接地ラインと接続され、前記ＮＭＯＳオフトランジスタの開放端子となる前記ドレイン電極が電源ラインと接続されていることを特徴とする請求項８または請求項９に記載の半導体装置。
11. 静電気放電保護回路を含む半導体装置であって、
    抵抗素子と容量素子が直列接続されたＲＣタイマーと、
    前記ＲＣタイマーの前記抵抗素子と前記容量素子の接続部と接続するゲート電極と、前記抵抗素子の前記容量素子と接続された端子と異なる端子と接続されたソース電極と、前記容量素子の前記抵抗素子と接続された端子と異なる端子と接続されたドレイン電極と、を備えるＮＭＯＳトランジスタと、
    前記ＮＭＯＳトランジスタの前記ドレイン電極と接続されたドレイン電極と、ソース電極と、該ソース電極と接続されたゲート電極と、を備えるＰＭＯＳオフトランジスタと、を具備することを特徴とする半導体装置。
12. 前記ＰＭＯＳオフトランジスタが複数からなり、第１の前記ＰＭＯＳオフトランジスタの前記ソース電極と第２のＰＭＯＳオフトランジスタのドレイン電極とが接続された状態で、それぞれが直列に接続されることを特徴とする請求項１１に記載の半導体装置。
13. 前記ＮＭＯＳトランジスタの前記ソース電極が接地ラインと接続され、前記ＰＭＯＳオフトランジスタの開放端子となる前記ソース電極が電源ラインと接続されていることを特徴とする請求項１１または請求項１２に記載の半導体装置。
14. 前記ＮＭＯＳトランジスタがＮＬＤＭＯＳトランジスタであることを特徴とする請求項８乃至請求項１３のいずれかに記載の半導体装置。
    
    

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