JP2012149955A - 半導体試験装置 - Google Patents

Abstract

【課題】半導体試験装置のシステム周波数よりも高い周波数の論理信号を低コストで生成出力することができ、リアルタイムにエッジや周波数を変更でき、高精度のタイミング精度が得られる半導体試験装置を提供すること。
【解決手段】半導体試験装置に内蔵されている信号発生部から出力される複数系統の論理信号を加算する加算器とこの加算器の出力をリタイミングクロックにしたがって取り込むラッチとこのラッチ出力を選択的に出力するスイッチとで構成された複数のパターン信号発生ユニットと、これら複数のパターン信号発生ユニットからスイッチを介して出力される出力信号間のスキューを補正する校正経路が設けられた半導体試験装置において、
前記リタイミングクロックは少なくとも２系統の論理信号を加算することにより生成され、前記校正経路は、前記各パターン信号発生ユニットのスイッチに連動して駆動され択一的に所定の出力信号を選択するロジックゲートを含むことを特徴とするもの。
【選択図】 図１

Description

本発明は、半導体試験装置に関し、詳しくは、高速論理信号発生の改善に関するものである。

半導体試験装置の一種に、半導体試験装置に内蔵されている信号発生部から出力される比較的周波数の低い論理信号よりも高い周波数の論理信号を低コストで生成出力するために、図５に示すように、半導体試験装置に内蔵されている信号発生部から出力される複数系統の論理信号を加算して出力するパターン信号発生ユニットが実装された半導体試験装置に対して着脱可能な複数のカードを、各ポゴピンに対応するように設けたものがある。

図５において、第１の信号発生部１と第２の信号発生部２はそれぞれ半導体試験装置に設けられている比較的周波数の低い論理信号ｓ１とｓ２を出力するものであり、これら論理信号ｓ１とｓ２はたとえばポゴピンを介してパターン信号発生ユニットを構成する加算器３に入力されて加算される。なお、第１の信号発生部１と第２の信号発生部２は、カードごとにあるいは複数のカードよりなるグループごとに複数系統設けられている。

加算器３は、これら第１の信号発生部１と第２の信号発生部２から出力される論理信号ｓ１とｓ２を加算して、これら論理信号ｓ１とｓ２の周波数、すなわち半導体試験装置のシステム周波数の２倍の周波数を有する高速の論理信号ｓ３をパターン信号発生ユニットを構成するラッチ４のデータ端子Ｄに出力する。

ラッチ４のクロック端子Ｃには、半導体試験装置に設けられているＰＬＬ（Phase Locked Loop）５から所定のクロックが入力されている。加算器３の出力信号ｓ３は、ＰＬＬ５から入力されるクロックＣＬ１にしたがってラッチされる。なお、ＰＬＬ５も、カードごとにあるいは複数のカードよりなるグループごとに複数系統設けられていて、複数のカードに設けられているそれぞれのパターン信号発生ユニットを構成するラッチ４のクロック端子ＣにクロックＣＬ１を出力する。

ラッチ４の出力信号ｓ４は、パターン信号発生ユニットを構成するスイッチ６を介して図示しない測定対象（ＤＵＴ）に出力されるとともに、パターン信号発生ユニットを構成するスイッチ７を介して半導体試験装置に設けられているトーナメントリレー８に出力される。

トーナメントリレー８は、各パターン信号発生ユニットからラッチ４を介して出力される複数の出力信号ｓ４間のタイミング誤差を補正するための校正経路を構成するものであり、ＤＵＴにラッチ４の出力信号ｓ４を出力しているパターン信号発生ユニットの系統のみを択一的に選択するように、スイッチ６、７に連動して駆動される。

トーナメントリレー８の出力信号ｓ８は半導体試験装置に設けられているラッチ９に入力され、半導体試験装置に設けられている基準タイミング発生部１０から出力されるクロックＣＬ２のタイミングでラッチされる。

ラッチ９の出力信号ｓ９は、図示しない半導体試験装置の信号判定部に出力される。

図６は、トーナメントリレー８の一例を示す構成説明図であり、複数の切換スイッチが３段階のツリー状に接続されている。

図７は、図５の動作を説明するタイミングチャートである。図７において、（ａ）は第１の信号発生部１の出力信号ｓ１を示し、（ｂ）は第２の信号発生部２の出力信号ｓ２を示し、（ｃ）は加算器３の出力信号ｓ３を示している。この時点では、それぞれの信号発生部１、２内部のタイミング誤差がそのまま重畳されて加算器３の出力信号ｓ３に現れている。（ｄ）はリタイミングのためにＰＬＬ５から入力されるクロックＣＬ１を示し、（ｅ）はリタイミングされたラッチ４の出力信号ｓ４を示している。

図５の構成において、一般的に周波数が高くなると、前のデータの状態が次のタイミング精度に大きな影響を与えるようになる。これらの誤差はデータ依存性タイミング誤差と呼ばれている。これらのタイミング誤差は、前のデータの状態に依存するため、発生するタイミングエッジを校正することだけでは除去することができない。

そこで、これらのデータ依存性のタイミング誤差を取り除くために、ラッチ４とＰＬＬ５とからなるリタイミング回路を設けている。

前述のように、図５に示すパターン信号発生ユニットはポゴピンに対応するように設けられていて、それぞれのポゴピンから独立した信号が出力される。この結果、一般的にポゴピンの信号間には時間差（スキュー）が発生する。

半導体試験装置のそれぞれのポゴピンの出力系統にはトーナメントリレー８とラッチ９と基準タイミング発生部１０からなる共通の校正経路が設けられていて、この校正回路により、ポゴピンの信号間の時間差（スキュー）が測定される。このようにして測定された時間差（スキュー）は、出力経路に具備されている図示しないディレイラインなどを用いてゼロになるように調整される。

特許文献１には、出力信号（パターン信号）のスキュー調整に関する技術が開示されている（図２）。

特開２００８−１４５２６６号公報

しかし、図５のような従来の構成によれば、ＰＬＬ５から出力されるクロックＣＬ１のタイミングでリタイミングしているため、ＰＬＬ５のロックインループの設定を切り換えた場合には安定するまでにたとえば数ｍ秒要することになり、リアルタイムでパターン信号のエッジの間隔や周波数を変更することができず、高速切換によるＤＵＴ測定は困難である。

リアルタイムにエッジを変更するために、ＰＬＬ５から出力されるクロックＣＬ１でのリタイミングを行わない方法も考えられるが、その場合には、もともと信号発生部１、２が持っているデータ依存性タイミング誤差が大きくなり、この誤差が無視できなくなってしまう。

また、トーナメントリレー８における伝送路の伝送ロスが大きくなることから、スキューの校正が正しくできないおそれがある。

トーナメントリレー８における伝送路のロスが大きい場合、スキュー調整のため各ポゴピンのタイミングをタイミング経路に接続して測定するのにあたり、各ポゴピンのタイミング誤差が小さい場合には、図８に示すように伝送路のロスによりタイミング誤差が検出できなくなってしまう。

図８において、（ａ）はラッチ４によりリタイミングされた第１ピンＰＩＮ１の波形を示し、（ｂ）は第１ピンＰＩＮ１の校正経路のラッチ９に入力される波形を示し、（ｃ）は第１ピンＰＩＮ１の校正経路のラッチ９から出力される波形を示し、（ｄ）はラッチ４によりリタイミングされた第２ピンＰＩＮ２の波形を示し、（ｅ）は第２ピンＰＩＮ２の校正経路のラッチ９に入力される波形を示し、（ｆ）は第２ピンＰＩＮ２の校正経路のラッチ９から出力される波形を示している。

ラッチ４によりリタイミングされた第１ピンＰＩＮ１の波形と第２ピンＰＩＮ２の波形との間には初期スキューＴｓｋｗが存在するが、それぞれの波形がトーナメントリレー８とラッチ９からなる校正経路を通る際に、各リレーそれぞれとラッチ９までの伝送路による信号ロスの影響を受けて波形が鈍ってしまう。

また、これらの信号には通常ノイズが重畳されていることから、所定の論理閾値をよぎる際に、論理が不定となる不定区間が発生してしまう。この不定区間では、基準タイミングと正しく比較することができず、時間差（スキュー）Ｔｓｋｗを測定できなくなってしまう。図８の例では、リタイミングされた第１ピンＰＩＮ１の波形と第２ピンＰＩＮ２の波形との間の初期スキューＴｓｋｗの幅よりも不定区間が大きくなってしまい、もともとの初期スキューＴｓｋｗを正しく検出ができない状況を示している。

本発明は、これらの課題を解決するものであり、その目的は、半導体試験装置のシステム周波数よりも高い周波数の論理信号を低コストで生成出力することができ、リアルタイムにエッジや周波数を変更でき、高精度のタイミング精度が得られる半導体試験装置を提供することにある。

このような課題を達成するために、本発明のうち請求項１記載の発明は、
半導体試験装置に内蔵されている信号発生部から出力される複数系統の論理信号を加算する加算器とこの加算器の出力をリタイミングクロックにしたがって取り込むラッチとこのラッチ出力を選択的に出力するスイッチとで構成された複数のパターン信号発生ユニットと、これら複数のパターン信号発生ユニットからスイッチを介して出力される出力信号間のスキューを補正する校正経路が設けられた半導体試験装置において、
前記リタイミングクロックは少なくとも２系統の論理信号を加算することにより生成され、
前記校正経路は、前記各パターン信号発生ユニットのスイッチに連動して駆動され択一的に所定の出力信号を選択するロジックゲートを含む
ことを特徴とする。

請求項２記載の発明は、請求項１記載の半導体試験装置において、
前記複数のパターン信号発生ユニットは、それぞれ半導体試験装置に対して着脱可能なカードに実装されていることを特徴とする。

請求項３記載の発明は、請求項１記載の半導体試験装置において、
前記複数のパターン信号発生ユニットは、それぞれ半導体試験装置に組み込まれていることを特徴とする。

請求項４記載の発明は、
半導体試験装置に内蔵されている信号発生部から出力される複数系統の論理信号を加算する加算器とこの加算器の出力をリタイミングクロックにしたがって取り込むラッチとこのラッチ出力を選択的に出力するスイッチとで構成された複数のパターン信号発生ユニットを含む半導体試験装置において、
前記リタイミングクロックは少なくとも２系統の論理信号を加算することにより生成されることを特徴とする。

請求項５記載の発明は、
複数のパターン信号間のスキューを補正する校正経路が設けられた半導体試験装置において、
前記校正経路は、前記各パターン信号の選択に連動して駆動され択一的に所定の出力信号を選択するロジックゲートを含む
ことを特徴とする。

これらにより、高速の論理信号を低コストで生成でき、既存の半導体試験装置にも適用できる。

リタイミングクロックは、少なくとも２系統の論理信号を加算することにより生成されることから、リアルタイムにエッジ間隔や周波数が変更できる。

さらに、校正経路にはロスが大きいトーナメントリレーなどのタイミング悪化要因が無いため、高精度の校正が行え、高精度のタイミング精度が得られる。

本発明の一実施例を示すブロック図である。 図１の動作を説明するタイミングチャートである。 データ依存性タイミング誤差の発生要因を説明する波形図である。 図１の動作を説明するタイミングチャートである。 従来の半導体試験装置の一例を示すブロック図である。 図５で用いるトーナメントリレー８の一例を示す構成説明図である。 図５の動作を説明するタイミングチャートである。 図５の動作を説明する波形図である。

以下、本発明について、図面を用いて詳細に説明する。図１は本発明の一実施例を示すブロック図であり、図５と共通する部分には同一の符号を付けている。図１と図５の相違点は、図５のＰＬＬ５に代えて論理信号ｓ１１を出力する第３の信号発生部１１と論理信号ｓ１２を出力する第４の信号発生部１２とこれら論理信号ｓ１１とｓ１２を加算する加算器１３とで構成されるリタイミングクロック発生部を用いていることと、図５のトーナメントリレー８に代えてロジックゲート１４を用いていることである。

図１において、第３の信号発生部１１と第４の信号発生部１２と加算器１３とで構成されるリタイミングクロック発生部は、カードごとにあるいは複数のカードよりなるグループごとに複数系統設けられている。これらリタイミングクロック発生部の加算器１３の出力信号ｓ１３は、複数のカードに設けられているそれぞれのラッチ４のクロック端子Ｃにリタイミングクロックとして出力される。

ロジックゲート１４には、各パターン信号発生ユニットのラッチ４の出力信号ｓ４がそれぞれスイッチ７を介して入力される。

ロジックゲート１４は、図５のトーナメントリレー８と同様に各パターン信号発生ユニットからラッチ４を介して出力される複数の出力信号ｓ４間のタイミング誤差を補正するための校正経路を構成するものであり、ＤＵＴにラッチ４の出力信号ｓ４を出力しているカードの系統のみを択一的に選択するように、スイッチ６、７に連動して駆動される。

ロジックゲート１４の出力信号ｓ１４はラッチ９に入力され、クロック発生部１０から出力されるクロックＣＬ２のタイミングでラッチされる。

ラッチ９の出力信号ｓ９は、図５と同様に、図示しない半導体試験装置の信号判定部に出力される。

図２は、図１の動作を説明するタイミングチャートである。図２において、（ａ）は第１の信号発生部１の出力信号ｓ１を示し、（ｂ）は第２の信号発生部２の出力信号ｓ２を示し、（ｃ）は加算器３の出力信号ｓ３を示し、（ｄ）は第３の信号発生部１１の出力信号ｓ１１を示し、（ｅ）は第４の信号発生部１２の出力信号ｓ１２を示し、（ｆ）は加算器１３の出力信号ｓ１３を示し、（ｇ）はリタイミングされたラッチ４の出力信号ｓ４を示している。

第３の信号発生部１１の出力信号ｓ１１と第４の信号発生部１２の出力信号ｓ１２は、単純なトグル（０１０１）波形の繰り返しであることから、データ依存性タイミング誤差は存在しない。その結果、加算器１３で加算出力されるリタイミングクロック信号ｓ１３もデータ依存性タイミング誤差がない波形となり、このデータ依存性タイミング誤差がないリタイミング波形でリタイミング処理を行う。

データ依存性タイミング誤差の発生要因について、図３を用いて詳しく説明する。図３は、トリガ点ＴＰで論理レベルをＬｏからＨｉに変化させた時に、実際に閾値Ｔｈをよぎるタイミングをケース１とケース２で比較したものであり、それぞれのケースで上段（ａ）は理想波形を示し、下段（ｂ）は実際の波形例を示している。

ケース１の理想波形は、Ｈｉレベルに遷移する前のＬｏレベルの時間がケース２よりも長く、ケース２の理想波形は、Ｈｉレベルに遷移する前のＬｏレベルの時間がケース１よりも短くてＨｉレベルに遷移する直前でＨｉレベルからＬｏレベルに遷移している。

実際の波形では、オーバーシュート、アンダーシュート、立ち上がりおよび立下りの遷移時間があり、図示したような波形となる。ケース１の実際の波形は、理想波形がＨｉレベルからＬｏレベルに遷移してＬｏレベルに安定した後に、ＬｏレベルからＨｉレベルへ遷移が始まっている。

一方、ケース２の実際の波形は、ＨｉレベルからＬｏレベルに遷移するアンダーシュートのリンギングの最中に、次のＬｏレベルからＨｉレベルへの遷移が始まっていて、ケース１よりも低いレベルでのＬｏレベルからＨｉレベルへの遷移となっている。この結果、図示のように、ケース１と比較すると、閾値Ｔｈに到達するまでの時間に差が発生している。この差が、データ依存性タイミング誤差Ｔｅｒとなって現れてくる。

これに対し、前データの時間が常に一定の場合は、常に一定のレベルからの立ち上がりとなり、このようなデータ依存性タイミング誤差Ｔｅｒは発生しなくなる。つまり、図２の（ｄ）および（ｅ）に示すような単純なトグルパターン（０１０１）の場合には、データ依存性タイミング誤差Ｔｅｒは発生しなくなる。そして、リタイミングされた後は、校正経路を介して、スキューなどのタイミング誤差が校正される。

図１に示す本発明の校正経路では、従来のトーナメントリレー８の代わりに、ロジックゲート１４で各信号の切り換えを行う。これにより、ロジックゲート１４の出力近くにラッチ９が接続されることから、従来のトーナメントリレー８と異なって信号をロスする部分が少なくなり、図４のタイミングチャートに示すように、波形の鈍りやノイズの影響を受けることなく精度よくタイミング誤差を校正できる。

図４において、（ａ）はラッチ４によりリタイミングされた第１ピンＰＩＮ１の波形を示し、（ｂ）は第１ピンＰＩＮ１の校正経路のラッチ９に入力される波形を示し、（ｃ）は第１ピンＰＩＮ１の校正経路のラッチ９から出力される波形を示し、（ｄ）はラッチ４によりリタイミングされた第２ピンＰＩＮ２の波形を示し、（ｅ）は第２ピンＰＩＮ２の校正経路のラッチ９に入力される波形を示し、（ｆ）は第２ピンＰＩＮ２の校正経路のラッチ９から出力される波形を示している。

ラッチ４によりリタイミングされた第１ピンＰＩＮ１の波形と第２ピンＰＩＮ２の波形との間には初期スキューＴｓｋｗが存在するものの、それぞれの波形がロジックゲート１４とラッチ９からなる校正経路を通る際の伝送路の信号ロスにより波形が鈍ってしまう影響は実用上無視できる程度に改善され、高精度で初期スキューＴｓｋｗの校正が行える。

一般的に、ロジックゲートを用いた信号選択は、同一チップのゲートを用いて信号選択をした方が信号間のスキューが低減される。同一チップのゲートの入力チャネル数は、４から８ＣＨが一般的である。８ＣＨ以上の信号のスキュー調整では、別々のチップのロジックゲートを経由することになり、別のチップ同士のスキューは若干悪化する。

しかし、一般的に、半導体試験装置の測定対象である高速シリアル入力デバイスは１ペアから多くても４ペアの入力であって、少なくとも８ＣＨのスキューが揃っていれば、実質的に問題になることはない。

近年のシリアルインターフェースの高速化に伴い、高速シリアル入力を要求するＩＣテストが急増している。しかしながら、たとえばＬＣＤドライバＩＣは、汎用の高速ＩＯをもったＳＯＣテスタでは測定ができず、ＬＣＤドライバＩＣ専用テスタが必要であるが、急激な入力周波数の高速化にＬＣＤドライバテスタのＩＯ周波数が追従できておらず、テストが困難な状況となっている。

さらに、近年、この分野のＩＣはコモディティ化が進むとともに出荷数も飽和傾向にあり、テストにコストがかけられない状況となっている。仮に高速ＩＯを備えた専用テスタが商品化されていたとしても、新規テスタを投資できない状況になっている。

このような状況で、高速シリアルインターフェースに対応するため、既存のテスタ上で高速シリアル信号を発生できることが強く望まれていた。ところが、図５に示すような従来の構成では、高速信号発生時のタイミング誤差が大きいだけではなく、周波数をリアルタイムで変更できないなど制約が多く、十分なテストを行うことができなかった。

これに対し、本発明によれば、従来のテスタを活用することで新規投資を大幅に削減できるとともに、高速テストも行えるという格別な効果を得ることができる。

なお、上記実施例では、複数のパターン信号発生ユニットが、それぞれ半導体試験装置に対して着脱可能なカードに実装されている例について説明したが、これに限るものではなく、半導体試験装置に組み込むようにしてもよい。

また、上記実施例では、半導体試験装置に設けられている第１の信号発生部１と第２の信号発生部２の論理信号ｓ１とｓ２をポゴピンを介してパターン信号発生ユニットを構成する加算器３に入力する例について説明したが、ポゴピンに限るものではなく、たとえばコネクタを介して入力するものであってもよい。

また、上記実施例では、リタイミング回路とロジックゲートを用いた校正経路との両方を具備した例を説明したが、要求されるタイミング精度の仕様により、どちらか片方を省略してもよい。

さらに、上記実施例では、２系統の論理信号を加算する例を説明したが、３系統以上の論理信号を加算してもよい。

１ 第１の信号発生部
２ 第２の信号発生部
３、１３ 加算器
４、９ ラッチ
６、７ スイッチ
１０ クロック発生部
１１ 第３の信号発生部
１２ 第４の信号発生部
１４ ロジックゲート

Claims (5)

1. 半導体試験装置に内蔵されている信号発生部から出力される複数系統の論理信号を加算する加算器とこの加算器の出力をリタイミングクロックにしたがって取り込むラッチとこのラッチ出力を選択的に出力するスイッチとで構成された複数のパターン信号発生ユニットと、これら複数のパターン信号発生ユニットからスイッチを介して出力される出力信号間のスキューを補正する校正経路が設けられた半導体試験装置において、
   前記リタイミングクロックは少なくとも２系統の論理信号を加算することにより生成され、
   前記校正経路は、前記各パターン信号発生ユニットのスイッチに連動して駆動され択一的に所定の出力信号を選択するロジックゲートを含む
   ことを特徴とする半導体試験装置。
2. 前記複数のパターン信号発生ユニットは、それぞれ半導体試験装置に対して着脱可能なカードに実装されていることを特徴とする請求項１記載の半導体試験装置。
3. 前記複数のパターン信号発生ユニットは、それぞれ半導体試験装置に組み込まれていることを特徴とする請求項１記載の半導体試験装置。
4. 半導体試験装置に内蔵されている信号発生部から出力される複数系統の論理信号を加算する加算器とこの加算器の出力をリタイミングクロックにしたがって取り込むラッチとこのラッチ出力を選択的に出力するスイッチとで構成された複数のパターン信号発生ユニットを含む半導体試験装置において、
   前記リタイミングクロックは少なくとも２系統の論理信号を加算することにより生成されることを特徴とする半導体試験装置。
5. 複数のパターン信号間のスキューを補正する校正経路が設けられた半導体試験装置において、
   前記校正経路は、前記各パターン信号の選択に連動して駆動され択一的に所定の出力信号を選択するロジックゲートを含む
   ことを特徴とする半導体試験装置。