JP2012151202A - 半導体集積回路装置 - Google Patents

Abstract

【課題】過電圧保護素子などを不要としながら、耐ノイズ性を大幅に向上させる。
【解決手段】バッテリ監視モジュール３に用いられる半導体集積回路装置４において、ＭＣＵ１０には、Ｉ２Ｃなどのシリアル通信の制御を行うＩ２Ｃ制御ブロック１２を有しており、アナログフロントエンド１１は、Ｉ２Ｃ制御ブロック１２のインタフェースとなる入出力バッファ１３を有している。Ｉ２Ｃ制御ブロック１２は、たとえば、耐圧５Ｖ程度の耐圧を有する低耐圧素子から構成されており、入出力バッファ１３は、たとえば、耐圧３５Ｖ程度の耐圧を有する高耐圧素子から構成されている。入出力バッファ１３を高耐圧素子で構成することにより、過電圧保護素子などを設けることなく、入出力バッファ１３をＥＳＤなどの異常電圧による素子破壊などから保護することができる。
【選択図】図１

Description

本発明は、半導体集積回路装置における過電圧保護技術に関し、特に、二次電池の充電制御などに用いられる半導体集積回路装置における過電圧保護に有効な技術に関する。

近年、ノート型パーソナルコンピュータや携帯電話などの電子機器には、リチウムイオン電池などの二次電池が広く用いられている。この二次電池には、充電制御用の半導体集積回路装置が設けられており、該半導体集積回路装置によって、過充電や過放電などの危険を回避しながら二次電池に最適な充放電が行われるように制御されている。そして、これら二次電池、および充電制御用の半導体集積回路装置などによってバッテリパックが構成されている。

また、充電制御用の半導体集積回路装置には、充電器(たとえば、パーソナルコンピュータの場合にはパーソナルコンピュータ本体)との通信を行う通信端子が設けられている。充電器側との通信は、たとえば、Ｉ２Ｃ(Inter Integrated Circuit)などのシリアル通信によって行われており、該充電器は、シリアル通信によって取得した情報によって二次電池の充電状態などを管理している。

一般に、上記した通信端子には、ＥＳＤ(ElectroStatic Discharge)や半導体集積回路装置のピン間ショートなどによって耐圧規格以上の電圧が印加された際に、充電制御用の半導体集積回路装置の内部素子を保護する保護素子が接続されている。

この保護素子は、たとえば、ツェナーダイオードなどであり、外付け部品として半導体集積回路装置の通信端子に接続されている。ツェナーダイオードは、たとえば、充電制御用の半導体集積回路装置を搭載するプリント配線基板上に実装されている。通信端子の保護素子の他の例としては、たとえば、バリスタ、容量などが挙げられる。

なお、この種の半導体集積回路装置における過電圧保護技術としては、たとえば、信号端子と負電源端子との間にツェナーダイオードを接続し、正・負過電圧から半導体集積回路装置を保護するものが知られている(特許文献１参照)。

特開平１０−７４１２２号公報

ところが、上記のような半導体集積回路装置における過電圧保護技術では、次のような問題点があることが本発明者により見い出された。

すなわち、過電圧保護素子として設けられるツェナーダイオードは、前述したように外付け部品のために部品サイズが大きく、実装面積も大きくなってしまう。そのため、充電制御用の半導体集積回路装置を搭載するプリント配線基板のサイズが大きくなってしまい、バッテリパックの小型化が困難となってしまうという問題がある。

さらに、外付け部品のツェナーダイオードは、部品サイズが大きいばかりでなく、高価な部品でもあり、バッテリパックのコスト低減の妨げとなってしまうという問題がある。

上記した課題を解決する技術としては、たとえば、ツェナーダイオードを半導体集積回路装置内（半導体チップ上）に形成するということが考えられる。しかしながら、過電圧保護素子として十分な電流容量のツェナーダイオードを半導体チップ上に形成した場合、該ツェナーダイオードの素子サイズが非常に大きくなり、現実的ではない。

さらに、半導体チップ上に形成するツェナーダイオードのサイズを抑えるために、該ツェナーダイオードに流れる電流を制限する電流制限用抵抗を半導体チップに形成することも考えられる。

しかしながら、Ｉ２Ｃ通信を行うデータバスには、仕様上、プルアップ抵抗が必要であり、この場合、電流制限用抵抗によって外付けのプルアップ抵抗との分圧によって、通信端子から’Ｌｏ’信号が出力できず、通信ができなくなる恐れが生じてしまう。

本発明の目的は、外付け、あるいは半導体チップ上に形成される過電圧保護素子などを不要としながら、耐ノイズ性を大幅に向上させることのできる技術を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、第１の耐圧を有する半導体素子から構成された第１の回路ブロックと、該第１の耐圧よりも高い耐圧を有する半導体素子から構成された第２の回路ブロックとを有し、該第２の回路ブロックは、第１の回路ブロックと外部端子との間に接続された入出力回路よりなるものである。

また、本発明は、第１の回路ブロックが、外部端子を介して外部との通信を制御する通信制御ブロックよりなるものである。

さらに、本発明は、第１の回路ブロックが、Ｉ２Ｃによるシリアル通信の通信を制御する通信制御ブロックよりなるものである。

さらに、本願のその他の発明の概要を簡単に示す。

本発明は、第１の半導体チップと、第２の半導体チップとを有し、これら第１、および第２の半導体チップを１つのパッケージに搭載した構成からなる半導体集積回路装置であって、第１の半導体チップは、第１の耐圧を有する半導体素子から構成された第１の回路ブロックを有し、第２の半導体チップは、第１の耐圧よりも高い耐圧を有する半導体素子から構成された第２の回路ブロックを有し、第２の回路ブロックは、第１の回路ブロックと外部端子との間に接続された入出力回路よりなるものである。

また、本発明は、第１の半導体チップが、第１の耐圧を有する半導体素子から構成され、第１の回路ブロックに接続される入出力回路からなる第３の回路ブロックを有するものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

（１）半導体集積回路装置を大型化することなく、低コストにより該半導体集積回路装置の耐ノイズ性、特に静電気耐力を向上させることができる。

（２）上記（１）により、半導体集積回路装置の信頼性を向上させることができる。

（３）該半導体集積回路装置を用いて構成されるモジュール基板の簡略化、小型化、ならびに低コスト化に貢献できるとともに、当該モジュール基板の基板設計、基板レイアウトの自由度を向上させることができる。

本発明の実施の形態１によるバッテリパックにおける構成の一例を示す説明図である。 本発明者が検討した一般的なバッテリパックにおける構成の一例を示す説明図である。 図１のＭＣＵに設けられたＩ２Ｃインタフェースと入出力バッファとの接続構成の一例を示した説明図である。 図１のＭＣＵに設けられた入出力バッファ、およびアナログフロントエンドに設けられた入出力バッファの回路構成の一例を示す説明図である。 図４のアナログフロントエンドに設けられた入出力バッファを構成するトランジスタの説明図である。 図１のバッテリパックに設けられた半導体集積回路装置における端子配置の一例を示した説明図である。 本発明の実施の形態２によるバッテリパックに設けられた半導体集積回路装置の構成の一例を示す説明図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
図１は、本発明の一実施の形態によるバッテリパックにおける構成の一例を示す説明図、図２は、本発明者が検討した一般的なバッテリパックにおける構成の一例を示す説明図、図３は 図１のＭＣＵに設けられたＩ２Ｃインタフェースの接続構成の一例を示した説明図、図４は、図１のＭＣＵに設けられた入出力バッファ、およびアナログフロントエンドに設けられた入出力バッファの回路構成の一例を示す説明図、図５は、図４のアナログフロントエンドに設けられた入出力バッファを構成するトランジスタＴの説明図、図６は、図１のバッテリパックに設けられた半導体集積回路装置４における端子配置の一例を示した説明図である。

〈発明の概要〉
本発明の第１の概要は、第１の半導体チップ（ＭＣＵ１０）と、第２の半導体チップ（アナログフロントエンド１１）とを有し、前記第１、および前記第２の半導体チップを１つのパッケージに搭載した構成からなる半導体集積回路装置である。

この半導体集積回路装置において、前記第１の半導体チップは、第１の耐圧を有する半導体素子（低耐圧素子）から構成された第１の回路ブロック（Ｉ２Ｃ制御ブロック１２）を有し、前記第２の半導体チップは、前記第１の耐圧よりも高い耐圧を有する半導体素子（高耐圧素子）から構成された第２の回路ブロック（入出力バッファ１３）を有する。

そして、前記第２の回路ブロックは、前記第１の回路ブロックと外部端子との間に接続された入出力回路からなる。

以下、上記した概要に基づいて、実施の形態を詳細に説明する。

本実施の形態１において、バッテリパック１は、たとえば、ノート型パーソナルコンピュータや携帯電話などの電子機器の電源に用いられる。バッテリパック１は、図１に示すように、バッテリ２、およびバッテリ監視モジュール３から構成されている。

バッテリ２は、たとえば、４個のリチウムイオン二次電池セル（１つのセルの最高電圧は、たとえば、４．２Ｖ程度）が直列接続された電池組から構成されている。バッテリ監視モジュール３は、半導体集積回路装置４、スイッチ部５，６、抵抗８，９，およびヒューズ９ａから構成されている。これら半導体集積回路装置４、スイッチ部５，６、ならびに抵抗８，９は、プリント配線板などからなる実装基板（図示せず）に実装されている。

半導体集積回路装置４は、バッテリ２における過充電、過放電、および過電流などの各種監視やバッテリ保護などを行う電池電圧制御用ＩＣであり、ＭＣＵ(Micro-Control Unit)１０、およびアナログフロントエンド１１から構成されている。

ＭＣＵ１０とアナログフロントエンド１１とは、個別の半導体チップに形成されており、半導体集積回路装置４は、これら２つの半導体チップ（ＭＣＵ１０の半導体チップとアナログフロントエンド１１の半導体チップ）を１つのパッケージに搭載したシステムインパッケージ（ＳｉＰ）からなる。

バッテリパック１には、正（＋）側電極部１ａ、負（−）側電極部１ｂ、およびシリアル通信端子ＳＤＡ，ＳＣＬがそれぞれ設けられている、そして、これら正（＋）側電極部１ａ、負（−）側電極部１ｂ、およびシリアル通信端子ＳＤＡ，ＳＣＬは、Ｉ２Ｃ通信を行うデータバスを介してノート型パーソナルコンピュータなどのバッテリ２を充電する充電器などに接続される。

ここで、通常、正（＋）側電極部１ａ、負（−）側電極部１ｂ、およびシリアル通信端子ＳＤＡ，ＳＣＬは、コネクタ素子を介してパーソナルコンピュータなどの電子機器に接続される。コネクタ素子は上述の実装基板に設けられており、当該コネクタ素子、実装基板、実装基板上に構成されるバッテリ監視モジュール３よってモジュール基板が構成される。

スイッチ部５は、ＮチャネルＭＯＳ(Metal Oxide Semiconductor)のトランジスタ５ａ、ボディダイオード５ｂ、および抵抗５ｃから構成されており、スイッチ部６は、ＮチャネルＭＯＳのトランジスタ６ａ、ボディダイオード６ｂ、および抵抗６ｃから構成されている。

トランジスタ５ａの一方の接続部(ソース側)には、正（＋）側電極部１ａが接続されており、該トランジスタ５ａの他方の接続部(ドレイン側)には、トランジスタ６ａの一方の接続部(ドレイン側)がそれぞれ接続されている。

また、トランジスタ５ａによってボディダイオード５ｂが構成される。ボディダイオード５ｂは、トランジスタ５ａのソース側をアノード、ドレイン側をカソードとしたダイオードとして機能する。

トランジスタ５ａのソース側には、抵抗５ｃの一方の接続部が接続されており、トランジスタ５ａのゲートは、抵抗５ｃの他方の接続部、および半導体集積回路装置４の制御端子ＤＦｏｕｔにそれぞれ接続されている。

この制御端子ＤＦｏｕｔは、半導体集積回路装置４の外部ピンとして設けられているものであり、制御端子ＤＦｏｕｔは半導体集積回路装置４のパッケージ内部に設けられた半導体チップ、アナログフロントエンド１１の所定パッドに接続されている。

トランジスタ６ａの一方の接続部(ドレイン側)には、トランジスタ５ａの他方の接続部(ドレイン側)が接続されており、該トランジスタ６ａの他方の接続部(ソース側)には、ヒューズ９ａの一方の接続部が接続されている。

また、トランジスタ６ａによってボディダイオード６ｂが構成される。ボディダイオード６ｂは、トランジスタ６ａのソース側をアノード、ドレイン側をカソードとしたダイオードとして機能する。

トランジスタ６ａのソース側には、抵抗６ｃの一方の接続部が接続されており、トランジスタ６ａのゲートは、抵抗６ｃの他方の接続部、および半導体集積回路装置４の制御端子ＣＦｏｕｔにそれぞれ接続されている。

この制御端子ＣＦｏｕｔは、半導体集積回路装置４の外部ピンとして設けられているものであり、制御端子ＣＦｏｕｔは半導体集積回路装置４のパッケージ内部に項けられた半導体チップ、アナログフロントエンド１１の所定パッドに接続されている。

また、この例では、トランジスタ５ａとトランジスタ６ａとの接続部は、半導体集積回路装置４に設けられた電源端子ＶＣＣに接続されている。アナログフロントエンド１１には、電源端子ＶＣＣを介して動作電圧が供給されている。トランジスタ５ａとトランジスタ６ａとの接続部と電源端子ＶＣＣとの間には、保護用のダイオードが接続される場合もある。

トランジスタ６ａのソース側には、ヒューズ９ａを介してバッテリ２の正（＋）側端子に接続されている。また、正（＋）側電極部１ａには、抵抗８の一方の接続部が接続されており、該抵抗８の他方の接続部は、半導体集積回路装置４に設けられた入力端子ＶＩＮ１２を介してアナログフロントエンド１１に接続されている。

さらに、負（−）側電極部１ｂとバッテリ２の負（−）側端子との間には、抵抗９が接続されている。抵抗９の両端部は、半導体集積回路装置４に設けられた電流端子Ｉ１，Ｉ２を介してＭＣＵ１０に接続されている。

ＭＣＵ１０は、抵抗９に流れる電流の電圧降下を測定することで間接的に電流値を測定し、その測定結果から該バッテリ２に流れる電流値を検出してバッテリ２の保護（過電流、短絡保護)、およびバッテリ２の残量管理などを行う。

また、半導体集積回路装置４には、電圧端子ＶＢＡＴ，ＶＩＮ１〜ＶＩＮ４，ＧＮＤがそれぞれ設けられている。電圧端子ＶＢＡＴは、バッテリ２の正側電極に接続されており、電圧端子ＧＮＤは、バッテリ２の負側電極に接続されている。

また、電圧端子ＶＩＮ１〜ＶＩＮ４は、バッテリ２を構成する４つのリチウムイオン二次電池セルにおける正側電極、および負側電極にそれぞれ接続されている。アナログフロントエンド１１には、電圧端子ＶＢＡＴ，ＶＩＮ１〜ＶＩＮ４，ＧＮＤを介して４つのリチウムイオン二次電池セルにおける各々の電圧、およびバッテリ２全体の電圧がそれぞれ入力される。

アナログフロントエンド１１は、ＭＣＵ１０からの命令に応じて、個々のリチウムイオン二次電池セルの電圧をある倍率（たとえば、０．３倍程度）によって増幅し、グランドＧＮＤ（基準電位）基準のアナログデータとしてＭＣＵ１０に出力する。

ＭＣＵ１０は、アナログフロントエンド１１から出力されたアナログデータに基づいてバッテリ２の電池電圧を算出する。ＭＣＵ１０は、バッテリ２の電池電圧を検出する機能の他に、前述したように、バッテリ２の充放電電流や温度などを検出する機能を有しており、これらの検出結果に基づいてバッテリ２が過充電状態か否か、あるいは過放電状態であるかなどを判断する。

ＭＣＵ１０は、判定した判定結果をアナログフロントエンド１１に出力する。これらＭＣＵ１０とアナログフロントエンド１１とにおける通信は、たとえば、シリアル通信などによって行われている。

アナログフロントエンド１１は、入力された判定結果に基づいて、スイッチ部５，６に制御信号を出力して動作制御を行い、バッテリ２を所定の電圧範囲内に制御する。

たとえば、バッテリ２を充電する際には、トランジスタ６ａをＯＮ（導通）し、その他のトランジスタ５ａがＯＦＦ（非導通）となるように制御端子ＤＦｏｕｔ，ＣＦｏｕｔを介して制御信号を出力する。それにより、バッテリ２は、ボディダイオード５ｂ、トランジスタ６ａを介して充電される。

また、バッテリ２を放電する際には、アナログフロントエンド１１がトランジスタ５ａをＯＮし、その他のトランジスタ６ａがＯＦＦとなるように制御端子ＤＦｏｕｔ，ＣＦｏｕｔを介して制御信号を出力する。これにより、バッテリ２は、ボディダイオード６ｂ、トランジスタ５ａを介して放電される。

ここで、アナログフロントエンド１１は、高耐圧素子と低耐圧素子とを有する。高耐圧素子は、バッテリ２や充電器が接続されるＩ／Ｏ(Input/Output)部、上述の制御端子ＣＦｏｕｔ，ＤＦｏｕｔの出力部などに用いられる半導体素子であり、たとえば、耐圧３５Ｖ程度の耐圧を有する。

また、低耐圧素子は、高耐圧素子よりも低い耐圧の半導体素子であり、たとえば、５Ｖ程度の耐圧を有する。低耐圧素子は、たとえば、アナログフロントエンド１１の制御用に設けられたロジック回路部や、ＭＣＵ１０とパッケージ内で接続され、ＭＣＵ１０とのシリアル通信に用いられるアナログフロントエンド１１のＩ／Ｏ部などに用いられる。

一方、ＭＣＵ１０は、アナログフロントエンド１１に設けられた電源端子ＶＲＥＧ１，ＶＲＥＧ２を介して動作電圧となる電源電圧（たとえば、３Ｖ程度）が供給されており、すべての半導体素子が５Ｖ程度の耐圧を有する低耐圧素子から構成されている。

また、ＭＣＵ１０には、Ｉ２Ｃ制御ブロック１２が設けられている。Ｉ２Ｃ制御ブロック１２は、双方向２線バスを用いたＩ２Ｃなどのシリアル通信によって充電器との通信を制御する回路ブロックである。そして、充電器は、充電制御用の半導体集積回路装置と通信を行うことにより、二次電池の充電状態などを管理している。

また、アナログフロントエンド１１には、リセット端子ＲＥＳＥＴＯＵＴが設けられており、該リセット端子ＲＥＳＥＴＯＵＴから出力されるリセット信号に基づいて、ＭＣＵ１０がリセットされる。リセット信号は、たとえば、アナログフロントエンド１１からＭＣＵ１０に供給される電源電圧（電源端子ＶＲＥＧ１、若しくは、電源端子ＶＲＥＧ２）が所定のリセット検出電圧（たとえば２Ｖ程度）以下になった時に出力される。

さらに、アナログフロントエンド１１には、Ｉ２Ｃ制御ブロック１２における入出力バッファ１３が設けられている、この入出力バッファ１３は、Ｉ２Ｃ制御ブロック１２におけるインタフェースとなる回路ブロックである。

入出力バッファ１３は、入力バッファ１４，１６，および出力バッファ１５，１７から構成されている。入力バッファ１４の入力部、および出力バッファ１５の出力部は、アナログフロントエンド１１に設けられたシリアル通信ピンＳＣＬａに接続されている。

このシリアル通信ピンＳＣＬａは、半導体集積回路装置４に設けられたシリアル通信ピンＳＣＬ１に接続されており、該シリアル通信ピンＳＣＬ１は、バッテリパック１におけるシリアル通信端子ＳＣＬに接続されている。ここで、シリアル通信ピンＳＣＬ１とシリアル通信端子ＳＣＬとの間、シリアル通信端子ＳＤＡとシリアル通信ピンＳＤＡ１との間には、保護用の抵抗Ｒ１，Ｒ２がそれぞれ必要となる場合がある。

また、入力バッファ１６の入力部、および出力バッファ１７の出力部は、アナログフロントエンド１１に設けられたシリアル通信ピンＳＤＡａに接続されている。シリアル通信ピンＳＤＡａは、半導体集積回路装置４設けられたシリアル通信ピンＳＤＡ１に接続されている。そして、シリアル通信ピンＳＤＡ１は、バッテリパック１におけるシリアル通信端子ＳＤＡに接続されている。

入力バッファ１４の出力部は、アナログフロントエンド１１に設けられたシリアル通信ピンＳＣＬｏｕｔに接続されており、出力バッファ１５の入力部は、アナログフロントエンド１１に設けられたシリアル通信ピンＳＣＬｉｎに接続されている。

入力バッファ１６の出力部は、アナログフロントエンド１１に設けられたシリアル通信ピンＳＤＡｏｕｔに接続されており、出力バッファ１７の入力部は、アナログフロントエンド１１に設けられたシリアル通信ピンＳＤＡｉｎに接続されている。

また、ＭＣＵ１０には、シリアル通信パッドＳＣＬｏｕｔ１，ＳＣＬｉｎ１，ＳＤＡｏｕｔ１，ＳＤＡｉｎ１がそれぞれ設けられており、これらシリアル通信パッドＳＣＬｏｕｔ１，ＳＣＬｉｎ１，ＳＤＡｏｕｔ１，ＳＤＡｉｎ１は、Ｉ２Ｃ制御ブロック１２にそれぞれ接続されている。

また、シリアル通信パッドＳＣＬｏｕｔ１，ＳＣＬｉｎ１，ＳＤＡｏｕｔ１，ＳＤＡｉｎ１は、アナログフロントエンド１１におけるシリアル通信パッドＳＣＬｏｕｔ，ＳＣＬｉｎ，ＳＤＡｏｕｔ，ＳＤＡｉｎにそれぞれ接続されている。そして、入出力バッファ１３を構成する入力バッファ１４，１６、および出力バッファ１５，１７は、高耐圧素子から構成されている。

このように、Ｉ２Ｃ制御ブロック１２における入出力バッファ１３を高耐圧素子によって構成することによって、入出力バッファ１３、およびＩ２Ｃ制御ブロック１２などを、ＥＳＤや半導体集積回路装置４のピン間ショート、外部高圧ピンとのショートなどによる異常電圧の印加による素子破壊などから保護することができる。

ここで、本発明者が検討した一般的なバッテリパック１００の構成について、図２を用いて説明する。

バッテリパック１００は、図２に示すように、バッテリ１０１、およびバッテリ監視モジュール１０２から構成されている。また、バッテリ監視モジュール１０２は、半導体集積回路装置１０３、スイッチ部１０４，１０５、抵抗１０７，１０８、およびヒューズ１０９からなる図１と同様の構成に、ツェナーダイオード１１０，１１１が設けられており、これらがプリント配線基板などの実装基板（図示せず）上に実装されている。

バッテリパック１００には、正（＋）側電極部１００ａ、負（−）側電極部１００ｂ、およびシリアル通信端子ＳＤＡ，ＳＣＬがそれぞれ設けられている。これら正（＋）側電極部１００ａ、負（−）側電極部１００ｂ、およびシリアル通信端子ＳＤＡ，ＳＣＬは、ノート型パーソナルコンピュータなどのバッテリ１０１を充電する充電器などが接続される。

半導体集積回路装置１０３は、ＭＣＵ１１２、およびアナログフロントエンド１１３からなる。これら半導体集積回路装置１０３、スイッチ部１０４，１０５、抵抗１０７，１０８、およびヒューズ１０９における接続構成については、図１のバッテリパック１と同様であるので説明は省略する。

さらに、ＭＣＵ１１２には、Ｉ２Ｃインタフェース（図示せず）、および入出力バッファ（図示せず）がそれぞれ設けられている。そして、Ｉ２Ｃインタフェースは、入出力バッファを介してバッテリパック１００に設けられたシリアル通信端子ＳＣＬ，ＳＤＡにそれぞれ接続されている。

ここで、図１と異なるところは、入出力バッファがＭＣＵ１１２に設けられている点である。前述したように、ＭＣＵ１１２は、すべて低耐圧素子（たとえば、耐圧５Ｖ程度）によって構成されており、入出力バッファを構成する半導体素子も低耐圧素子で構成されている。

ＥＳＤや半導体集積回路装置１０３のピン間ショート、バッテリ監視モジュール１０２のコネクタと外部高圧ピンとのショート（たとえば、シリアル通信端子ＳＣＬ、あるいはシリアル通信端子ＳＤＡがバッテリ１０１の電池電圧が入力される端子などと接触）などによって耐圧規格以上の電圧などのノイズが印加されると入出力バッファ、あるいはＩ２Ｃインタフェースなどが破壊される。

バッテリの充電時などにおいて、入出力バッファなどのＩＣ内部素子が破壊されてしまうと充電器や電子機器との通信ができなくなり、バッテリへの充電や電子機器への放電ができなくなって、バッテリパックの故障につながるとともに、バッテリパックの信頼性が大きく損なわれてしまうことになる。それを防止するために、過電圧保護素子として外付けされたツェナーダイオード１１０，１１１と抵抗Ｒ１００，Ｒ１０１が、半導体集積回路装置１０３のシリアル通信端子ＳＣＬ，ＳＤＡにそれぞれ設けられている。

抵抗Ｒ１００の一方の接続部には、シリアル通信端子ＳＣＬが接続されており、該抵抗Ｒ１００の他方の接続部には、ツェナーダイオード１１０のカソードが接続されている。ツェナーダイオード１１０のアノードには、負（−）側電極部１００ｂが接続されている。

また、抵抗Ｒ１０１の一方の接続部には、シリアル通信端子ＳＤＡが接続されており、該抵抗Ｒ１０１の他方の接続部には、ツェナーダイオード１１１のカソードが接続されている。このツェナーダイオード１１１のアノードには、負（−）側電極部１００ｂが接続されている。

さらに、ツェナーダイオード１１０、１１１のアノードの接続先は、バッテリパックの負側電極でもよく、ツェナーダイオードに替えて、予後用のバリスタや容量が用いられる場合もある。

これらツェナーダイオード１１０，１１１によって、シリアル通信端子ＳＣＬ、あるいはシリアル通信端子ＳＤＡに耐圧電圧以上のノイズなどが印加されても、ツェナー電圧によってクランプされ、耐圧電圧以上の電圧がシリアル通信端子ＳＣＬ、あるいはシリアル通信端子ＳＤＡ（ＭＣＵ１１２におけるＩ２Ｃインタフェースと接続される入出力バッファ）に印加されることを防止している。

しかしながら、過電圧保護素子であるツェナーダイオード１１０，１１１は、課題でも述べたように、部品面積が大きく、かつ高価であるので、バッテリパック１００の低コスト化、および小型化の妨げとなってしまう。

特に、半導体集積回路装置１０３、スイッチ部１０４，１０５、抵抗１０７，１０８、およびツェナーダイオード１１０，１１１を搭載して構成されるモジュール基板の小型化の妨げとなってしまう。モジュール基板はバッテリパック１００の内部に、電池と共に設けられるものであるが、モジュール基盤の大きさがバッテリパックの大きさを決定する要因となる場合がある。

たとえばリチウムイオン電池の場合、円筒型、角型のものが多く用いられている。このうち特に円筒型は規格によって大きさが一律に決定されるものもある。その場合、基板モジュールの大きさや一方の辺の長さ（特に短辺の長さ）は電池の大きさによって上限を設定されることがある。

一方、図１に示したバッテリパック１では、入出力バッファ１３をアナログフロントエンド１１の高耐圧素子によって構成することにより、入出力バッファ１３それ自体の耐圧を上げることができるので、ツェナーダイオード１１０，１１１を不要としながらＥＳＤなどノイズによる入出力バッファ１３の破壊などを防止することができる。

さらに、図２のツェナーダイオード１１０，１１１を不要とすることができるので、バッテリパック１を低コスト化することができるとともに、実装面積も低減することができる。また、モジュール基板の設計の自由度を向上させることができる。

図３は、ＭＣＵ１０におけるＩ２Ｃ制御ブロック１２と入出力バッファ１８との接続構成の一例を示した説明図である。

ＭＣＵ１０には、低耐圧素子によって構成された入出力バッファ１８が設けられている。入出力バッファ１８は、入力バッファ１９，２１、および出力バッファ２０，２２から構成されている。

入力バッファ１９の入力部、および出力バッファ２０の出力部には、ＭＣＵ１０に設けられたシリアル通信パッドＳＣＬ’がそれぞれ接続されており、入力バッファ２１の入力部、ならびに出力バッファ２２の出力部には、ＭＣＵ１０に設けられたシリアル通信パッドＳＤＡ’がそれぞれ接続されている。

また、入力バッファ１９の出力部、出力バッファ２０の入力部、入力バッファ２１の出力部、および出力バッファ２２の入力部は、Ｉ２Ｃ制御ブロック１２と接続されている。

さらに、入力バッファ１９の出力部はシリアル通信パッドＳＤＡｉｎ１に、出力バッファ２０の入力部はシリアル通信パッドＳＤＡｏｕｔ１に、入力バッファ２１の出力部はシリアル通信パッドＳＣＬｉｎ１に、および出力バッファ２２の入力部はシリアル通信パッドＳＣＬｏｕｔ１にそれぞれ接続されている。

ＭＣＵ１０に設けられたシリアル通信パッドＳＣＬ’，ＳＤＡ’は、たとえば、ＭＣＵ１０単独でのウエハテストなどにおいて使用されるテスト専用のパッドであり、ウエハテスト時にアナログフロントエンド１１がない状態であっても、シリアル通信パッドＳＣＬ’，ＳＤＡ’，および入出力バッファ１８を用いることにより、ＭＣＵ１０単体においてＩ２Ｃ制御ブロック１２のテストを行うことができる。

図４は、ＭＣＵ１０に設けられた入出力バッファ１８の入力バッファ１９と出力バッファ２０、およびアナログフロントエンド１１に設けられた入出力バッファ１３における入力バッファ１４と出力バッファ１５の回路構成の一例を示す説明図である。

入力バッファ１９は、トランジスタ２３〜２９、インバータ３０、スイッチ３１，および抵抗３２，３３から構成されている。トランジスタ２３，２４，２８は、ＰチャネルＭＯＳからなり、トランジスタ２５，２６，２７，２９は、ＮチャネルＭＯＳからなる。

抵抗３２，３３の一方の接続部には、シリアル通信パッドＳＣＬ’がそれぞれ接続されており、該抵抗３３の他方の接続部には、グランド（基準電位）が接続されている。

また、シリアル通信パッドＳＣＬ’には、ノイズ保護素子となるダイオードＤ１が接続されている。同様に、ＭＣＵ１０のシリアル通信ピンＳＣＬｏｕｔ１，ＳＣＬｉｎ１、およびアナログフロントエンド１１のシリアル通信パッドＳＣＬａ，ＳＣＬｏｕｔ，ＳＣＬｉｎにおいても、ノイズ保護素子となるダイオードＤ２〜Ｄ６がそれぞれ接続されている。

図４において、ダイオードＤ１〜Ｄ６（ＥＳＤ保護素子）はＮチャネルＭＯＳトランジスタのボディダイオードで構成されているが、ＥＳＤ保護素子としてＩＣ上に構成される保護用のダイオードが用いられることもある。また、ＮチャネルＭＯＳトランジスタとダイオード素子とが併用される場合もあり、抵抗などを用いてそれらの特性が調整される場合もある。

ＥＳＤ保護素子は、通常、半導体集積回路装置のほぼ全てのパッドに設けられるものであり、低耐圧用と高耐圧用のものが使い分けられることが多い。つまり、低耐圧信号の入出力用のＰＡＤには低耐圧用のＥＳＤ保護素子、高耐圧信号の入出力用のＰＡＤには高耐圧用のＥＳＤ保護素子が用いられる。

トランジスタ２８とトランジスタ２９とは、電源電圧とグランドとの間に直列接続されたインバータ構成となっており、該トランジスタ２８，２９のゲートには、抵抗３２の他方の接続部が接続されている。ここでいう電源電圧は、アナログフロントエンド１１からＭＣＵ１０に供給された電源電圧であって、たとえば電源端子ＶＲＥＧ１の電圧（たとえば１．５Ｖ）、電源端子ＶＲＥＧ２の電圧（たとえば３Ｖ）である。

トランジスタ２８とトランジスタ２９との接続部（インバータの出力部）には、スイッチ３１の一方の接続部が接続されており、該スイッチ３１の他方の接続部には、トランジスタ２７の一方の接続部(ドレイン側)が接続されている。

スイッチ３１の制御端子（図示せず）には、ＭＣＵ１０の制御ブロックなどから出力される制御信号が入力されるように接続されており、スイッチ３１をＯＮ／ＯＦＦすることにより、トランジスタ２７，２８，２９によって構成されるインバータのしきい値電圧を制御する。

Ｉ２Ｃ等、通信信号の入力しきい値には、複数の規格が存在する場合がある。複数の電子機器との通信を可能とするため、入力しきい値の切り替え機能が設けられていることが多い。

このトランジスタ２７の他方の接続部(ソース側)には、グランドが接続されており、該トランジスタ２７のゲートには、トランジスタ２８，２９のゲート（インバータの入力部）が接続されている。

トランジスタ２３〜２６は、電源電圧とグランドとの間に直列接続されたトライステートインバータ構成となっている。トランジスタ２３，２６のゲートには、トランジスタ２８とトランジスタ２９との接続部、およびスイッチ３１の一方の接続部がそれぞれ接続されている。

トランジスタ２４のゲート、ならびにインバータ３０の入力部には、ウエハテスト時などにＭＣＵ１０の制御ブロックなどから出力されるテスト切り替え制御信号が入力されるように接続されている。また、インバータ３０の出力部には、トランジスタ２５のゲートが接続されている。

そして、トランジスタ２４とトランジスタ２５との接続部（トライステートインバータの出力部）は、Ｉ２Ｃ制御ブロック１２の入力端子に接続されているとともに、シリアル通信ピンＳＣＬｏｕｔ１に接続されている。

続いて、出力バッファ２０は、トランジスタ３４〜４２、およびインバータ３０ａから構成されている。トランジスタ３４，３５，３８，４０は、ＰチャネルＭＯＳからなり、トランジスタ３６，３７，３９，４１，４２は、ＮチャネルＭＯＳからなる。

トランジスタ３４〜３７は、電源電圧とグランドとの間に直列接続されたトライステートインバータ構成となっている。トランジスタ３４，３７のゲート（トライステートインバータの入力部）は、Ｉ２Ｃ制御ブロック１２の出力端子、ならびにシリアル通信パッドＳＣＬｉｎ１にそれぞれ接続されている。シリアル通信パッドＳＣＬｉｎ１は、アナログフロントエンド１１に設けられたシリアル通信ピンＳＣＬｉｎに接続されている。

また、トランジスタ３５のゲート、およびインバータ３０ａの入力部は、ウエハテスト時などにＭＣＵ１０の制御ブロックなどから出力されるテスト切り替え制御信号が入力されるように接続されている。インバータ３０ａの入出力部には、トランジスタ３６のゲートが接続されている。

トランジスタ３８とトランジスタ３９とは、電源電圧とグランドとの間に直列接続されたインバータ構成となっており、トランジスタ４０とトランジスタ４１とにおいても、電源電圧とグランドとの間に直列接続されたインバータ構成となっている。

トランジスタ３５とトランジスタ３６との接続部（トライステートインバータの出力部）には、トランジスタ３８，３９のゲート（インバータの入力部）がそれぞれ接続されている。

トランジスタ３８とトランジスタ３９との接続部（インバータの出力部）には、トランジスタ４０，４１のゲート（インバータの入力部）がそれぞれ接続されている。トランジスタ４０とトランジスタ４１との接続部（インバータの出力部）には、トランジスタ４２のゲートが接続されている。

また、Ｎｃｈオープンドレイン出力素子としてのトランジスタ４２の一方の接続部には、シリアル通信パッドＳＣＬ’が接続されており、該トランジスタ４２の他方の接続部には、グランドが接続されている。

一方、アナログフロントエンド１１の入出力バッファ１３において、入力バッファ１４は、トランジスタ４３〜４７、スイッチ４８、および抵抗４９，５０から構成されている。トランジスタ４３，４５はＰチャネルＭＯＳからなり、トランジスタ４４，４６，４７はＮチャネルＭＯＳからなる。ここで、少なくともトランジスタ４５，４６，４７は、高耐圧素子によって構成されている。

抵抗５０の一方の接続部、および抵抗４９の一方の接続部には、シリアル通信パッドＳＣＬａが接続されており、抵抗５０の他方の接続部には、グランドが接続されている。抵抗４９の他方の接続部には、トランジスタ４５，４６により構成されたインバータの入力部が接続されている。このシリアル通信パッドＳＣＬａには、ノイズ保護素子となるダイオードＤ４が接続されている。

トランジスタ４５，４６により構成されたインバータの出力部には、スイッチ４８の一方の接続部、およびトランジスタ４３，４４により構成されたインバータの入力部がそれぞれ接続されている。

トランジスタ４３〜４７は、ＡＦＥ低電源電圧とグランドとの間に直列接続されたインバータを構成している。ここでいうＡＦＥ低電源電圧は、たとえば、アナログフロントエンド１１内部に設けられてＭＣＵ１０に電源を供給するレギュレータの出力電圧（たとえばＶＲＥＧ２）である。

また、アナログフロントエンド１１には、ＡＦＥ高電源電圧（たとえばバッテリ２の正側電圧）で動作するブロックも存在する。一般的に、ＡＦＥ高電源電圧で動作する回路ブロックには高耐圧素子が用いられ、ＡＦＥ低電源電圧で動作するブロックには低耐圧素子が用いられる。アナログフロントエンド１１は高耐圧部と低耐圧部とを有して複数の電源電圧によって動作するように構成される。

スイッチ４８の他方の接続部には、トランジスタ４７の一方の接続部が接続されている。トランジスタ４７の他方の接続部には、グランドが接続されており、該トランジスタ４７のゲートには、トランジスタ４５，４６により構成されたインバータの入力部が接続されている。

スイッチ４８の制御端子（図示せず）には、ＭＣＵ１０から出力されたシリアル信号によって書き換え可能なアナログフロントエンド１１内部レジスタの出力端子が接続されており、スイッチ３１と同様に、スイッチ４８をＯＮ／ＯＦＦすることにより、トランジスタ４５，４６によって構成されるインバータのしきい値電圧を制御する。

Ｉ２Ｃ等、通信信号の入力しきい値には、複数の規格が存在する場合がある。複数の電子機器との通信を可能とするため、入力しきい値の切り替え機能が設けられていることが多い。

そして、トランジスタ４３，４４により構成されたインバータの出力部には、シリアル通信パッドＳＣＬｏｕｔが接続されている。このシリアル通信パッドＳＣＬｏｕｔは、アナログフロントエンド１１に設けられており、ＭＣＵ１０のシリアル通信パッドＳＣＬｏｕｔ１にインナワイヤを介して接続されて、Ｉ２Ｃ制御ブロック１２の入力端子に接続されている。

また、出力バッファ１５は、トランジスタ５１〜５５から構成されている。トランジスタ５１，５３は、ＰチャネルＭＯＳからなり、トランジスタ５２，５４，５５はＮチャネルＭＯＳからなる。このうち、少なくともトランジスタ５５は、高耐圧素子によって構成されている。また、トランジスタ５３，５４においても、高耐圧素子によって構成される場合が多い。

トランジスタ５１，５２により構成されたインバータの入力部には、シリアル通信パッドＳＣＬｉｎが接続されており、該シリアル通信パッドＳＣＬｉｎは、アナログフロントエンド１１に設けられ、ＭＣＵ１０のシリアル通信パッドＳＣＬｉｎ１とインナワイヤを介して接続されて、ＩＣ２制御ブロック１２の出力端子に接続されている。

また、トランジスタ５１，５２により構成されたインバータの出力部には、トランジスタ５３，５４によって構成されたインバータの入力部が接続されている。

トランジスタ５３，５４によって構成されたインバータの出力部には、ＮＯＤ（Ｎｃｈオープンドレイン）としてのトランジスタ５５のゲートが接続されている。このトランジスタ５５の一方の接続部には、シリアル通信パッドＳＣＬａが接続されており、該トランジスタの他方の接続部には、グランド（ＧＮＤ）が接続されている。

このようにしてＭＣＵ１０におけるＩ２Ｃ制御ブロック１２の入出力バッファがアナログフロントエンド１１の入出力バッファ１３を介して通信端子ＳＣＬ，ＳＤＡから出力されることになる。これにより、本来低耐圧素子で構成されていた通信端子ＳＣＬ、ＳＤＡの入出力バッファが高耐圧素子で構成されることになり、通信端子の耐圧が向上される。

ここで、ウエハテスト時における入力バッファ１９、および出力バッファ２０の動作について説明する。

この場合、ウエハテスト時にＭＣＵ１０の図示しない制御ブロック（たとえば、ＣＰＵ部、メモリ部、ロジック部などから構成されて、プログラムに応じて動作するもの）から、Ｌｏ信号のテスト切り替え制御信号が入力バッファ１９、および出力バッファ２０に出力される。

このテスト切り替え制御信号を受けて、トランジスタ２４，３５のゲートにはＬｏ信号がそれぞれ入力され、トランジスタ２５，３６のゲートには、インバータ３０，３０ａによって反転されたＨｉ信号がそれぞれ入力される。

これによって、トライステートインバータ（トランジスタ２３〜２６、およびトランジスタ３４〜３７）が動作することになり、入力バッファ１９、および出力バッファ２０がバッファとして機能し、シリアル通信パッドＳＣＬ’を介してのウエハテストが可能となる。

また、ウエハテスト時以外の場合には、ＭＣＵ１０の制御ブロックは、Ｈｉ信号のテスト切り替え制御信号を入力バッファ１９、および出力バッファ２０にそれぞれ出力する。これにより、トランジスタ２４，２５，３５，３６がそれぞれＯＦＦとなり、インバータの出力がハイインピーダンスになるため、入力バッファ、および出力バッファとしての機能は停止することになる。

なお、図４では、入力バッファ１９、出力バッファ２０、入力バッファ１４、および出力バッファ１５の回路構成の一例について説明したが、入力バッファ２１、出力バッファ２２、入力バッファ１６、および出力バッファ１７の回路構成についても図４と同様であるので説明は省略する。

図５は、入出力バッファ１３を構成する高耐圧素子からなるＮチャネルＭＯＳトランジスタＴの上面図、およびその断面図である。

トランジスタＴは、図５の上方の左側から右側にかけて、バックゲートＢ１、ソースＳ、ゲートＧ、ドレインＤ、およびバックゲートＢ２がレイアウトされている。

また、図５の下方に示すトランジスタＴにおいて、たとえば、Ｐ型の半導体基板５６の上方には、Ｐ−ＷＥＬＬ５７が形成されている。このＰ−ＷＥＬＬ５７の上部には、左から右にかけて、バックゲートＢ１として機能するＰ型半導体領域５８、ソースＳとして機能するＮ型半導体領域５９がそれぞれ形成されており、Ｐ−ＷＥＬＬ５７を挟んでドレインＤとして機能するＮ型半導体領域６０、ならびにバックゲートＢ２として機能するＰ型半導体領域６１がそれぞれ形成されている。

Ｐ型半導体領域５８の外側上部には、絶縁膜６２が形成されており、該Ｐ型半導体領域５８のバックゲート側、およびソース側上部には、絶縁膜６３が形成されている。そして、絶縁膜６２と絶縁膜６３とに挟まれるように、バックゲートＢ１として機能するＰ型半導体領域６４が形成されている。

Ｎ型半導体領域５９のゲート側上部には、絶縁膜６５が形成されており、絶縁膜６３と絶縁膜６５とに挟まれるようにソースＳとして機能するＮ型半導体領域６６が形成されている。Ｐ型半導体領域６４は、Ｐ型半導体領域５８よりも不純物濃度が高い領域である。Ｎ型半導体領域６６は、Ｎ型半導体領域５９よりも不純物濃度が高い領域である。

また、Ｎ型半導体領域６０のゲート側上部には、絶縁膜６７が形成されており、該Ｎ型半導体領域６０のドレイン側からバックゲート側の上部には、絶縁膜６８が形成されている。Ｐ型半導体領域６１の右外側上部には、絶縁膜６９が形成されている。

Ｎ型半導体領域６０の上部に形成された絶縁膜６７と絶縁膜６８と間には、ドレインＤとして機能するＮ型半導体領域７０が形成されており、Ｐ型半導体領域６１の上部には、絶縁膜６８と絶縁膜６９とに挟まれるように、バックゲートＢ２として機能するＰ型半導体領域７１が形成されている。Ｎ型半導体領域７０は、Ｎ型半導体領域６０よりも不純物濃度が高い領域であり、Ｐ型半導体領域７１は、Ｐ型半導体領域６１よりも不純物濃度が高い領域である。

ここで、絶縁膜６２，６３，６５，６７，６８，６９は、たとえば、二酸化シリコン（ＳｉＯ₂）などからなり、隣接する他の素子を電気的に分離する素子分離を行うＬＯＣＯＳ(Local Oxidation of Silicon)法により形成されている。

Ｐ型半導体領域６４、Ｎ型半導体領域６６、Ｎ型半導体領域７０、およびＰ型半導体領域７１は、アルミニウムなどからビア７２〜７５をそれぞれ介して、任意の配線層におけるメタル配線７６〜７９にそれぞれ接続されている。また、絶縁膜６５から絶縁膜６７にかけての上方には、ゲート酸化膜としての絶縁膜を介してゲートＧが形成されている。

ここで、低耐圧素子によって構成されたトランジスタでは、該トランジスタのソース−ドレイン間にブレイクダウン電圧を超える高電圧が印加された場合、ソース−ドレイン間にＮＰ接合が形成されてしまい、大きな電流が流れ、トランジスタの素子破壊などが発生してしまう恐れがある。

一方、図５に示したように、トランジスタＴを高耐圧素子により構成することによって、たとえば、該トランジスタＴのソースＳ−ドレインＤ間に高電圧が印加されても、ソースＳ−ドレインＤ間に形成されるＮＰ接合経路に、絶縁膜６７によってゲートオフセット部が構成され、逆接合部に発生する電界の集中を緩和するとともに、ゲートオフセット部に生じる寄生抵抗成分によって大電流が流れることが抑制され、その結果、トランジスタＴの耐圧が上がることになる。

図６は、半導体集積回路装置４における高耐圧端子と低耐圧端子との端子配置の一例を示した説明図である。

高耐圧端子は、アナログフロントエンド１１における高耐圧素子（たとえば、耐圧３５Ｖ程度の耐圧）を用いて構成された回路ブロックに接続される外部端子であり、図１においては、たとえば、入力端子ＶＩＮ１２、制御端子ＣＦｏｕｔ，ＤＦｏｕｔ、電源端子ＶＣＣ，電圧端子ＶＢＡＴ，ＶＩＮ１〜ＶＩＮ４，ＧＮＤなどの端子である。

また、低耐圧端子は、ＭＣＵ１０、およびアナログフロントエンド１１における低耐圧素子（たとえば、耐圧７Ｖ程度の耐圧）を用いて構成された回路ブロックに接続される外部端子である。

図６において、半導体集積回路装置４の左側の上方から下方にかけては、低耐圧端子である外部端子Ｌ１〜Ｌ６（網掛けで示している端子）が設けられており、該外部端子Ｌ６の下方には、どこにも接続されていないノンコネクト端子である外部端子ＮＣ１を挟んで高耐圧端子である外部端子Ｈ１〜Ｈ５が設けられている。

また、半導体集積回路装置４の右側の上方から下方にかけては、低耐圧端子である外部端子Ｌ７〜Ｌ１１（網掛けで示している端子）が設けられており、該外部端子Ｌ１１の下方には、どこにも接続されていないノンコネクト端子である外部端子ＮＣ２を挟んで外部端子であるシリアル通信ピンＳＣＬ１，ＳＤＡ１が設けられている。

外部端子ＮＣ１，ＮＣ２を挟んで低耐圧端子と高耐圧端子とを配置するのは、低耐圧端子と高耐圧端子とのショートなどを防止するためである。また、外部端子ＮＣ１，ＮＣ２に替えて、グランド（ＧＮＤ）ピンなどを配置してもよい。

そして、シリアル通信ピンＳＤＡ１の下方には、高耐圧端子である外部端子Ｈ７〜Ｈ１０が設けられている。このように、シリアル通信ピンＳＣＬ１，ＳＤＡ１は、Ｉ２Ｃなどのシリアル通信用の端子であるので、本来ならば、低耐圧端子に配列されるものであるが、入出力バッファ１３を高耐圧素子によって構成することにより、高耐圧端子側に配置することもでき、端子配置の自由度を高めることができる。

それにより、本実施の形態１によれば、入出力バッファ１３などをノイズなどから保護するツェナーダイオードを不要とすることできるので、信頼性を損なうことなく、部品コストを削減することができる。

また、ツェナーダイオードが不要となることにより、バッテリ監視モジュール３の小型化を実現することができる。

（実施の形態２）
図７は、本発明の実施の形態２によるバッテリパックに設けられた半導体集積回路装置の構成の一例を示す説明図である。

〈発明の概要〉
本発明の第２の概要は、第１の耐圧を有する半導体素子から構成された第１の回路ブロック（Ｉ２Ｃ制御ブロック１２）と、前記第１の耐圧よりも高い耐圧を有する半導体素子から構成された第２の回路ブロック（入出力バッファ１３）とを有し、前記第２の回路ブロックは、前記第１の回路ブロックと外部端子との間に接続された入出力回路よりなるものである。

前記実施の形態１では、半導体集積回路装置４が２つの半導体チップからなるＳＩＰとしたが、本実施の形態２においては、半導体集積回路装置４が、図７に示すように、ＭＣＵ１０、ならびにアナログフロントエンド１１を１つの半導体チップ８０に搭載した構成としている。

半導体チップ８０において、アナログフロントエンド１１には、Ｉ２Ｃ制御ブロック１２に接続される入出力バッファ１３が形成されている。入出力バッファ１３は、前記実施の形態１と同様に高耐圧素子を用いて構成されている。

半導体集積回路装置４は、たとえば、ＴＳＯＰ(Thin Small Outline Package)パッケージなどからなり、ダイパッド８１の主面中央部に、半導体チップ８０が搭載されている。半導体チップ８０の長辺側の対向する２辺の周辺部には、複数のチップ電極（フレーム）８０ａが形成されている。

また、ダイパッド８１の長辺側の周辺部には、複数のボンディング電極（パッド）８１ａが形成されている。そして、これらチップ電極（フレーム）８０ａとボンディング電極（パッド）８１ａとは、金ワイヤなどからなるボンディングワイヤ８２によってそれぞれボンディングされている。

また、半導体チップ８０をＢＧＡ(Ball Grid Array)パッケージに搭載することも可能である。この場合、チップ上に形成される酸化膜を介した配線層によってチップ電極（フレーム）８０ａと接続されたはんだバンプが、半導体チップ８０上面に形成される。

半導体チップ８０をＢＧＡパッケージに搭載することによって、半導体チップ８０のチップサイズをほぼ同等の大きさの半導体回路装置を構成できるようになる。

それにより、本実施の形態２においても、ツェナーダイオードなどの外付け部品を不要とすることができるので、信頼性を損なうことなく、部品コストを削減することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

たとえば、前記実施の形態１，２においては、Ｉ２Ｃ制御ブロック１２に接続される入出力バッファ１３を高耐圧素子で構成したが、該入出力バッファ１３以外に、たとえば、外付けのツェナーダイオードなどの保護素子が必要となる入出力バッファなどにも適用することができる。

たとえば、バッテリパックによっては、充電器が接続されていることを示す充電器接続検出信号がＭＣＵに入力されるものがあり、このような信号が入力される入出力バッファなどをアナログフロントエンドの高耐圧素子によって構成するようにしてもよい。

本発明は、半導体集積回路装置におけるＥＳＤなどによるノイズ耐性の向上化技術に適している。

１ バッテリパック
１ａ 正（＋）側電極部
１ｂ 負（−）側電極部
２ バッテリ
３ バッテリ監視モジュール
４ 半導体集積回路装置
４ａ 半導体集積回路装置
５ スイッチ部
５ａ トランジスタ
５ｂ ボディダイオード
５ｃ 抵抗
６ スイッチ部
６ａ トランジスタ
６ｂ ボディダイオード
６ｃ 抵抗
７ スイッチ部
７ａ トランジスタ
７ｂ ダイオード
７ｃ 抵抗
８ 抵抗
９ 抵抗
９ａ ヒューズ
１０ ＭＣＵ
１０ａ アナログフロントエンド部
１１ アナログフロントエンド
１２ Ｉ２Ｃ制御ブロック
１３ 入出力バッファ
１４ 入力バッファ
１５ 出力バッファ
１６ 入力バッファ
１７ 出力バッファ
１８ 入出力バッファ
１９ 入力バッファ
２０ 出力バッファ
２１ 入力バッファ
２２ 出力バッファ
２３〜２９ トランジスタ
３０ インバータ
３０ａ インバータ
３１ スイッチ
３２ 抵抗
３３ 抵抗
３４〜４７ トランジスタ
４８ スイッチ
４９ 抵抗
５０ 抵抗
５１〜５５ トランジスタ
５６ 半導体基板
５７ Ｐ−ＷＥＬＬ
５８ Ｐ型半導体領域
５９ Ｎ型半導体領域
６０ Ｎ型半導体領域
６１ Ｐ型半導体領域
６２ 絶縁膜
６３ 絶縁膜
６４ Ｐ型半導体領域
６５ 絶縁膜
６６ Ｎ型半導体領域
６７〜６９ 絶縁膜
７０ Ｎ型半導体領域
７１ Ｐ型半導体領域
７２〜７５ ビア
７６〜７９ メタル配線
８０ 半導体チップ
８０ａ チップ電極
８１ ダイパッド
８１ａ ボンディング電極
８２ ボンディングワイヤ
１００ バッテリパック
１００ａ 正（＋）側電極部
１００ｂ 負（−）側電極部
１０１ バッテリ
１０２ バッテリ監視モジュール
１０３ 半導体集積回路装置
１０４，１０５ スイッチ部
１０７ 抵抗
１０８ 抵抗
１０９ ヒューズ
１１０ ツェナーダイオード
１１１ ツェナーダイオード
１１２ ＭＣＵ
１１３ アナログフロントエンド
Ｔ トランジスタ
Ｄ１〜Ｄ６ ダイオード
Ｒ１，Ｒ２ 抵抗
Ｒ１００，Ｒ１０１ 抵抗

Claims (7)

1. 第１の耐圧を有する半導体素子から構成された第１の回路ブロックと、
   前記第１の耐圧よりも高い耐圧を有する半導体素子から構成された第２の回路ブロックとを有し、
   前記第２の回路ブロックは、
   前記第１の回路ブロックと外部端子との間に接続された入出力回路よりなることを特徴とする半導体集積回路装置。
2. 請求項１記載の半導体集積回路装置において、
   前記第１の回路ブロックは、
   前記外部端子を介して外部との通信を制御する通信制御ブロックよりなることを特徴とする半導体集積回路装置。
3. 請求項２記載の半導体集積回路装置において、
   前記第１の回路ブロックは、
   Ｉ２Ｃによるシリアル通信の通信を制御する通信制御ブロックよりなることを特徴とする半導体集積回路装置。
4. 第１の半導体チップと、第２の半導体チップとを有し、前記第１、および前記第２の半導体チップを１つのパッケージに搭載した構成からなる半導体集積回路装置であって、
   前記第１の半導体チップは、
   第１の耐圧を有する半導体素子から構成された第１の回路ブロックを有し、
   前記第２の半導体チップは、
   前記第１の耐圧よりも高い耐圧を有する半導体素子から構成された第２の回路ブロックを有し、
   前記第２の回路ブロックは、
   前記第１の回路ブロックと外部端子との間に接続された入出力回路よりなることを特徴とする半導体集積回路装置。
5. 請求項４記載の半導体集積回路装置において、
   前記第１の回路ブロックは、
   前記外部端子を介して外部との通信を制御する通信制御ブロックよりなることを特徴とする半導体集積回路装置。
6. 請求項５記載の半導体集積回路装置において、
   前記第１の回路ブロックは、
   Ｉ２Ｃによるシリアル通信の通信を制御する通信制御ブロックよりなることを特徴とする半導体集積回路装置。
7. 請求項４〜６のいずれか１項に記載の半導体集積回路装置において、
   前記第１の半導体チップは、
   前記第１の耐圧を有する半導体素子から構成され、前記第１の回路ブロックに接続される入出力回路からなる第３の回路ブロックを有することを特徴とする半導体集積回路装置。

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