JP2012151702A

JP2012151702A - 駆動回路

Info

Publication number: JP2012151702A
Application number: JP2011009395A
Authority: JP
Inventors: Yoshitaka Matsumoto; 喜孝松本
Original assignee: Sanyo Semiconductor Co Ltd
Current assignee: System Solutions Co Ltd
Priority date: 2011-01-20
Filing date: 2011-01-20
Publication date: 2012-08-09
Also published as: US20120189141A1; US8983095B2

Abstract

【課題】負荷に流れる電流の異常を検出する。
【解決手段】負荷３０の両端に互いに逆相または同相である一対のＰＷＭ信号を印加して負荷を駆動する。異常検出回路４０は、一対のＰＷＭ信号（ＰＷＭ＋，ＰＷＭ−）の変化状態を検出し、少なくとも一方のＰＷＭ信号の変化がなくなった場合にカウントを行い、カウント値が所定値となった場合に、異常検出信号を出力する。
【選択図】図１

Description

本発明は、負荷の両端に互いに逆相または同相である一対のＰＷＭ信号を印加して負荷を駆動する駆動回路に関する。

スピーカなどの負荷の両端に逆相または同相の駆動信号を印加して、負荷をＢＴＬ（Bridged Transformer Less）駆動する駆動回路が周知である。また、駆動回路の駆動信号として、ＰＷＭ信号などを利用し、出力段のトランジスタをオンオフの簡単なスイッチング動作するＤクラスアンプも知られている。

特開平２００９−４４２８０号公報

このような駆動回路において、ＰＷＭ信号が固定され、出力段のトランジスタがオン状態に固定されると、スピーカに直流電流が流れ、スピーカが破損する場合がある。駆動回路には、過電流防止回路が設けられており、短絡などによる大電流を防止しているが、電流値が比較的少なくても、直流電流を流し続けるとスピーカが破損する。

本発明は、負荷の両端に互いに逆相または同相である一対のＰＷＭ信号を印加して負荷を駆動する駆動回路において、前記一対のＰＷＭ信号の変化状態を検出する検出回路と、この検出回路において、少なくとも一方のＰＷＭ信号の変化がなくなった場合に、カウントを行うカウンタと、カウンタのカウント値が所定値となった場合に、異常検出信号を出力する異常検出回路と、を含むことを特徴とする。

また、前記負荷は、スピーカであることが好適である。

また、前記検出回路は、ＰＷＭ信号のエッジを検出することが好適である。

本発明によれば、ＰＷＭ信号の異常を検出するので、確実な異常検出が行い、検出信号に基づいて、駆動電流を呈することが可能となる。

駆動回路を含む音声信号出力のための構成を示す図である。リセット信号発生のための回路を示す図である。異常検出信号発生のための回路を示す図である。異常の例を示す図である。

以下、本発明の実施形態について、図面に基づいて説明する。

図１は、実施形態に係る駆動回路の構成を示す図である。音声信号をＰＷＭ変換して、互いに逆相または同相のＰＷＭ信号である、ＰＷＭ＋，ＰＷＭ−が得られる。ＰＷＭ＋は、一方の駆動部１０の上側ドライバ１２ａと下側ドライバ１２ｂを介し、出力トランジスタ１４ａ，１４ｂのゲートに供給される。また、ＰＷＭ−は、他方の駆動部２０の上側ドライバ２２ａと下側ドライバ２２ｂを介し、出力トランジスタ２４ａ，２４ｂのゲートに供給される。なお、出力トランジスタ１４ａ，１４ｂは、Ｎチャンネルトランジスタとしたが、他の形式でもかまわない。

出力トランジスタ１４ａ，１４ｂの中間点には、スピーカ３０の一端が供給され、出力トランジスタ２４ａ，２４ｂの中間点には、スピーカ３０の一端が供給されており、出力トランジスタ１４ａ，２４ｂがオンの場合に、スピーカ３０に図における上から下に向けた電流が流れ、出力トランジスタ１４ｂ，２４ａがオンの場合に、スピーカ３０に図における下から上に向けた電流が流れる。すなわち、音声信号が正の場合にスピーカ３０に一方向の電流が流れ、音声信号が負の場合にスピーカ３０に反対方向の電流が流れる。

音声信号から作成されたＰＷＭ＋、ＰＷＭ−は、１つの音声信号から作成された逆位相または同相の信号であり、上記構成によってスピーカ３０がＢＴＬ駆動される。なお、ＰＷＭ＋，ＰＷＭ−は、ＰＷＭキャリア周波数でＨレベル，Ｌレベルを繰り返す信号であり、音声信号の振幅に応じてデューティー比が制御される。また、スピーカ３０に至る経路には、例えばコイルとコンデンサからなるローパスフィルタであるフィルタ１６，２６が配置されており、ＰＷＭ制御による出力を平滑化している。

ここで、本実施形態においては、ＰＷＭ＋、ＰＷＭ−が異常検出回路４０に入力される。この異常検出回路４０は、２つのＰＷＭ信号である、ＰＷＭ＋、ＰＷＭ−の状態から、これら信号の異常を検出する。そして、異常検出回路４０は、異常を検出した際に、スイッチ１８ａ，１８ｂ，２８ａ，２８ｂを制御して、４つの出力トランジスタ１４ａ，１４ｂ，２４ａ，２４ｂのゲートソース間の電圧をゼロにして、これらを全てオフにする。これによって、スピーカ３０に流れる駆動電流がオフされる。

異常検出回路４０の構成例を図２に示す。ＰＷＭ＋と、ＰＷＭ−のいずれについても、エッジ検出ができないことで異常を検出する構成は同じであるため、図２においては、ＰＷＭ＋についての構成のみを示す。

ＰＷＭ信号（ＰＷＭ＋）は、ＥＸＯＲゲート５０の一端に入力されるとともに、アンプ５２を介し所定時間遅延されて、ＥＸＯＲゲート５０の他端にも入力される。これによって、ＰＷＭ＋について、所定時間遅延された信号との比較がなされ、立ち上がりエッジおよび立ち下がりエッジにおいて、遅延時間だけＨレベルがＥＸＯＲ５０から出力される。

一方、ＰＷＭ信号のキャリア周波数と同等の周波数の信号ＯＳＣは、フリップフロップ５４のクロック入力端に入力されている。このフリップフロップ５４の反転出力ｘＱ（Ｑアッパーバー）は、データ入力端Ｄに入力されているとともに、フリップフロップ５６のクロック入力端に入力されている。フリップフロップ５６の反転出力ｘＱも自己のデータ入力端Ｄに入力されている。このため、フリップフロップ５４，５６は、２ビットのカウンタとして動作する。また、これらフリップフロップ５４，５６のリセット端には、ＥＸＯＲゲート５０の出力が供給されている。従って、エッジが検出されたときにフリップフロップ５４，５６の値が０，０にリセットされ、エッジが検出されない期間に、ＯＳＣの立ち上がり毎にフリップフロップ５４，５６の値が、０，０→１，０→０，１→１，０→１，１の順に変化する。

フリップフロップ５４，５６の反転出力は、ノアゲート５８に入力されており、フリップフロップ５４，５６の値が１，１になると、ノアゲート５８への入力が０，０となり、ノアゲート５８の出力が１（Ｈレベル）になる。すなわち、ＰＷＭ＋のエッジが検出されない間に信号ＯＳＣが４回立ち上がることで、ノアゲート５８からＨレベルが出力される。

ノアゲート５８の出力は、フリップフロップ６０のＤ入力端に入力される。フリップフロップ６０のクロック入力端には、信号ＯＳＣがインバータ６２により反転されて入力されている。従って、ノアゲート５８のＨレベルは、フリップフロップ６０に半クロック遅れて（信号ＯＳＣの立ち下がりで）取り込まれる。

フリップフロップ６０のＱ出力はラッチ６４のセット端子に入力される。このため、信号ＯＳＣの立ち上がりによって、フリップフロップ５４，５６の値が１，１から０，０に変化し、ノアゲート５８の出力がＬレベルとなり、これがフリップフロップ６０に取り込まれても、ラッチ６４の出力はＨレベルに維持される。

フリップフロップ６０、ラッチ６４のリセット端子には、ＥＸＯＲ５０の出力が入力されており、ＰＷＭ＋のエッジが検出された場合に、フリップフロップ６０、ラッチ６４がＬレベルにリセットされる。

ラッチ６４の出力は、ノアゲート６６に供給される。ここで、本実施形態においては、ＰＷＭ−についても同様の回路を有しており、その回路（エッジなし検出回路）の出力がノアゲート６６の他の入力端に入力される。従って、ノアゲート６６は、ＰＷＭ＋またはＰＷＭ−のいずれか一方または両方において、エッジが所定期間以上検出されない際にＬレベルを出力し、エッジが定期的に検出される通常の場合には、Ｈレベルを出力する。

ノアゲート６６の出力は、オアゲート６８に供給される。このオアゲート６８には、ＰＷＭ＋とＰＷＭ−の両方がエッジを検出できない状態であって、ＰＷＭ＋、ＰＷＭ−が一致しているときにＨレベルとなる一致信号が供給されている。従って、ＰＷＭ＋、ＰＷＭ−が同一レベルで固定されて異常時においては、リセット信号が出力されない。なお、一致信号は、２つのエッジなし検出回路の出力のアンドと、ＰＷＭ＋とＰＷＭ−のＥＸＮＯＲのアンドを採ることなどで容易に生成できる。

オアゲート６８の出力であるリセット信号は、カウンタ７０のリセット入力端に入力される。このカウンタ７０には、所定のクロックＣＬＫがインバータ７２で反転して供給されている。従って、ＰＷＭ＋またはＰＷＭ−のいずれかにおいてエッジが検出されない場合に、カウンタ７０がカウントアップされる。カウンタ７０の所定ビット（この例では高位の３ビット）がアンドゲート７４のＤ入力端に入力されている。従って、このアンドゲート７４は、カウンタ７０のカウント値が所定値以上になった場合にＨレベルを出力する。例えば、スピーカの直流電流により破損が発生する期間が３００ｍｓｅｃ程度であれば、カウンタ７０の所定値は、その時間またはそれより若干少ない時間に設定される。

アンドゲート７４の出力は、フリップフロップ７６のＤ入力端に入力される。このフリップフロップ７６のクロック入力端にはＣＬＫが入力されており、アンドゲート７４のＨレベルを半クロック遅れて取り込む。フリップフロップ７６のＱ出力は、ラッチ７８のセット端に入力され、ラッチ７８の出力が、異常検出回路４０の出力となり、ラッチ７８の出力がＨレベルになることで、図１における、４つの出力トランジスタ１４ａ，１４ｂ，２４ａ，２４ｂが全てオフにされ、スピーカ３０に流れる駆動電流がオフされる。

図４には、ＰＷＭ＋，ＰＷＭ−における、エッジが生じない例が示してある。図４（Ａ）（Ａ’）では、ＰＷＭ＋がＨレベル、ＰＷＭ−がＬレベルに固定されている。このような事態が生じると、図１における出力トランジスタ１４ａ，２４ｂ（または１４ｂ，２４ａ）がオンという状態が継続され、スピーカ３０に大きな直流電流が流れる。図４（Ｂ）（Ｂ’）では、ＰＷＭ＋は、Ｈレベル、Ｌレベルを繰り返しており正常に動作している。しかし、ＰＷＭ−がＬレベルに固定されている。このような場合、図１における出力トランジスタ１４ａ，２４ｂがオンという状態が継続され、スピーカ３０に直流電流が流れる。また、ＰＷＭ信号が固定される極性が反対であれば、反対方向の直流電流がスピーカ３０に流れる。

本実施形態によれば、このような異常をＰＷＭ信号のエッジ検出なし状態を監視することで検出する。従って、確実に異常を検出して、スピーカ３０の破損などを防止することが可能となる。

１０駆動部、１２ａ，２２ａ上側ドライバ、１２ｂ，２２ｂ下側ドライバ、１４ａ，１４ｂ，２４ａ，２４ｂ出力トランジスタ、１６，２６フィルタ、１８ａ，１８ｂ，２８ａ，２８ｂスイッチ、２０駆動部、３０スピーカ、４０異常検出回路、５０ＥＸＯＲゲート、５２アンプ、５４，５６，６０，７６フリップフロップ、５８，６６ノアゲート、６２，７２インバータ、６４，７８ラッチ、７０カウンタ、７４アンドゲート。

Claims

負荷の両端に互いに逆相または同相である一対のＰＷＭ信号を印加して負荷を駆動する駆動回路において、
前記一対のＰＷＭ信号の変化状態を検出する検出回路と、
この検出回路において、少なくとも一方のＰＷＭ信号の変化がなくなった場合に、カウントを行うカウンタと、
カウンタのカウント値が所定値となった場合に、異常検出信号を出力する異常検出回路と、
を含む駆動回路。
請求項１に記載の駆動回路において、
前記負荷は、スピーカである駆動回路。
請求項１または２に記載の駆動回路において、
前記検出回路は、ＰＷＭ信号のエッジを検出する駆動回路。