JP2012156192A - 積層型電子部品及び電子部品の実装構造 - Google Patents

Abstract

【課題】低周波帯域において低インピーダンスを保ちつつ、高周波帯域において高インピーダンスとすることができる実装構造などに適した積層型電子部品を提供する。
【解決手段】フェライトビーズインダクタ１２，１３は、磁性体層２４と内部電極２５ａ〜２５ｄとが積層されるフェライトビーズ素体１８と、フェライトビーズ素体１８の第１及び第２の側面１８ｃ，１８ｄに配置される第１及び第２の外部電極１９，２０とを備えている。内部電極２５ａ〜２５ｄは、長辺よりも短い短辺の方向に伸びて第１及び第２の外部電極１９，２０に接続される。また、フェライトビーズ素体１８は、磁性体層２４上において内部電極を形成可能な内部電極領域Ｓ内に、積層方向に隣接する磁性体層２４同士が接合するための空隙２７ａ〜２７ｃ（接合部）を有している。
【選択図】図７

Description

本発明は、積層型電子部品及び当該積層型電子部品を含む電子部品の実装構造に関する。特に本発明は、積層ビーズインダクタ及び当該積層ビーズインダクタと積層コンデンサとの実装構造に関する。

電源や信号等の配線を介したノイズの漏洩や侵入を防止するためのノイズフィルタとして、例えば特許文献１に記載のインダクタとコンデンサとが組み合わされた電子部品が従来知られている。

特開２００７−２３４７５５号公報

近年、電子機器の高周波化に伴い、電子機器に用いられる部品についても高周波化に対応することが求められている。しかしながら、上記特許文献１に記載された従来の電子部品では、高周波に対応すべく高周波帯域での抵抗成分を大きくすると、低周波帯域での直流抵抗も含め、全帯域での抵抗、ひいてはインピーダンスが大きくなってしまう。

そこで、本願出願人は、例えば、特願２０１０−２７９０１０号において、低周波帯域において低インピーダンスを保ちつつ、高周波帯域において高インピーダンスとすることができる電子部品の実装構造を提案している。そして、このような実装構造に適した電子部品が望まれている。

本発明は、低周波帯域において低インピーダンスを保ちつつ、高周波帯域において高インピーダンスとすることができる実装構造などに適した積層型電子部品、及び、当該積層型電子部品を含む電子部品の実装構造を提供することを目的とする。

上記課題を解決するために、本発明に係る積層型電子部品は、磁性体層の間に内部電極が配置されるように磁性体層と内部電極とが積層され、且つ、互いに対向する略長方形状の第１及び第２の主面と、第１及び第２の主面間を連結するように第１及び第２の主面の長辺方向に伸び且つ互いに対向する第１及び第２の側面と、第１及び第２の主面間を連結するように第１及び第２の主面の短辺方向に伸び且つ互いに対向する第３及び第４の側面とを有する素体と、素体の第１の側面に配置される第１の外部電極と、素体の第２の側面に配置される第２の外部電極とを備えている。この積層型電子部品では、内部電極は、長辺よりも短い短辺の方向に伸びて第１及び第２の外部電極に接続され、素体は、磁性体層上において内部電極を形成可能な内部電極領域内に、積層方向に隣接する磁性体層同士が接合する接合部を有するようになっている。

また、本発明に係る電子部品の実装構造は、電流を供給するための電源ラインに接続される電子部品の実装構造であって、電子部品として、コンデンサと上記構成の積層型電子部品であるビーズインダクタとを備え、電源ラインの間に、コンデンサとビーズインダクタとが直列となるように実装される。

この実装構造によれば、コンデンサとビーズインダクタとが直列となるように電源ライン間に接続されるので、ビーズインダクタの抵抗成分がコンデンサの等価直列抵抗（ＥＳＲ：Equivalent Series Resistance）として作用する。ビーズインダクタの抵抗成分は、直流抵抗成分と高周波帯域で増加する損失との和で構成される。よって、この実装構造によれば、高周波帯域でのインピーダンスを増加させることが可能になり、高周波ノイズを好適に除去することが可能となる。一方、ビーズインダクタは、低周波帯域では抵抗成分よりもむしろインダクタ成分が機能するため、上記実装構造によれば低周波帯域ではインピーダンスを小さく保つことが可能となる。そして、低周波ノイズに対しては、コンデンサを実装しているため、当該コンデンサでその低周波ノイズは吸収され好適に除去することができる。

ところで、このビーズインダクタでは、第１及び第２の側面に両外部電極が配置されるので第１及び第２の外部電極の幅を広くでき、しかも、内部電極が短辺方向に伸びて両外部電極に接続する構成となっているので内部電極の長さを短くすることができる。このため、上記実装構造等に対して本発明に係るビーズインダクタを用いた場合、ビーズインダクタの抵抗成分の構成の１つである直流抵抗成分を小さくすることができる。つまり、このビーズインダクタを用いることにより、低周波帯域では更に低ＥＳＲとすることができ、高周波帯域では高ＥＳＲとすることができる。

しかも、上記構成のビーズインダクタでは、内部電極を形成可能な内部電極領域内に、積層方向に隣接する磁性体層同士が接合する接合部を有する構成としている。このため、このビーズインダクタによれば、低周波帯域での低ＥＳＲ等を実現できるだけでなく、更に、接合部の存在により磁性体層の層間はがれを防止してビーズインダクタの内部欠陥の発生を抑えることもできる。

また、上記のビーズインダクタでは、磁性体層上における内部電極領域の面積をＳ０とし、磁性体層上における接合部の面積をＳ１とした場合において、内部電極領域と接合部との面積比であるＳ１／Ｓ０が０．２０よりも大きく且つ０．６７以下であることが好ましい。この場合、ビーズインダクタの直流抵抗を低めに抑えつつ、磁性体層同士の密着性を更に向上させて、層間はがれ等による内部欠陥の発生を一層抑えることができる。

また、上記のビーズインダクタでは、内部電極は、磁性体層上において、複数の内部電極に分割されていることが好ましい。この場合、磁性体層同士の密着性を更に向上させて、層間はがれ等による内部欠陥の発生を一層抑えることができる。

また、上記のビーズインダクタでは、異なる磁性体層上に配置された内部電極のそれぞれは、積層方向において、その間に位置する磁性体層を介して対向しないように配置されていることが好ましい。この場合、磁性体層同士の密着性を更に向上させて、層間はがれ等による内部欠陥の発生を一層抑えることができる。

また、上記のビーズインダクタでは、第１及び第２の外部電極は、それぞれ一の外部電極からなることが好ましい。この場合、外部電極における抵抗値を更に下げることができるため、ビーズインダクタの直流抵抗成分を更に小さくすることができる。

また、上記実装構造において、コンデンサは、誘電体層と内部電極とが積層され、且つ、互いに対向する略長方形状の第１及び第２の主面と、第１及び第２の主面間を連結するように第１及び第２の主面の長辺方向に伸び且つ互いに対向する第１及び第２の側面と、第１及び第２の主面間を連結するように第１及び第２の主面の短辺方向に伸び且つ互いに対向する第３及び第４の側面とを有するコンデンサ素体と、コンデンサ素体の第１の側面側に配置される第１のコンデンサ外部電極と、コンデンサ素体の第２の側面側に配置される第２のコンデンサ外部電極とを備えていることが好ましい。この場合、長辺方向に伸びる第１及び第２の側面にコンデンサ外部電極が配置されるので、等価直列インダクタンス（ＥＳＬ：Equivalent Series Inductance）を低減させることができる。そして、低ＥＳＬとなることから、この実装構造によれば、不要ノイズをインダクタに確実に流すことが可能となり、不要ノイズを熱変換によって、より確実に除去できる。

また、上記実装構造において、コンデンサの第１及び第２のコンデンサ外部電極の幅寸法は、ビーズインダクタの第１及び第２の外部電極の幅寸法と略同等であることが好ましい。コンデンサとビーズインダクタとの外部電極の幅寸法が異なる場合、高周波電流がコンデンサの外部電極とビーズインダクタの外部電極との間にて反射し、高周波電流がビーズインダクタの抵抗成分において熱に変換されないといった不具合が生じ、ノイズの除去効果が低下するといった問題がある。そこで、コンデンサとビーズインダクタとの外部電極の幅寸法を同等とすることで、高周波電流の反射を防止でき、ビーズインダクタにおけるノイズの除去効果の向上を図ることができる。

また、上記実装構造において、ビーズインダクタを複数有し、各ビーズインダクタは、互いの磁界が相殺されるように実装されていることが好ましい。つまり、ビーズインダクタは、電流の流れる方向が互いに逆向きとなるように実装されていることが好ましい。この場合、ビーズインダクタにおけるＥＳＬが低減するため、高周波ノイズの反射を防止することが可能となり、高周波ノイズを抵抗成分で熱変換して好適に除去することが可能となる。

本発明によれば、低周波帯域において低インピーダンスを保ちつつ、高周波帯域において高インピーダンスとすることができる実装構造などに適した積層型電子部品、及び、当該積層型電子部品を含む電子部品の実装構造を提供することができる。

第１実施形態に係る電子部品の実装構造を概略的に示す図である。 図１に示す電子部品の実装構造の断面図である。 図１に示す実装構造に用いられるコンデンサを示す斜視図である。 図３に示すコンデンサの層構成を示す図である。 図１に示す実装構造に用いられるフェライトビーズインダクタを示す斜視図である。 図５に示すフェライトビーズインダクタのＶＩ−ＶＩ線断面図である。 図５に示すフェライトビーズインダクタの層構成を示す図である。 フェライトビーズインダクタにおける内部電極領域や接合部を示す図である。 電子部品の実装構造の等価回路図である。 第２実施形態に係るフェライトビーズインダクタの層構成を示す図である。 第３実施形態に係るフェライトビーズインダクタの層構成を示す図である。 第４実施形態に係るフェライトビーズインダクタを示す図である。 図１２に示すフェライトビーズインダクタの層構成を示す図である。 他の形態の電子部品の実装構造を概略的に示す図である。 他の形態の電子部品の実装構造を概略的に示す図である。

以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。

［第１実施形態］
まず、第１実施形態に係る電子部品の実装構造について説明する。図１は、第１実施形態に係る電子部品の実装構造を示す図である。図２は、図１に示す電子部品の実装構造の断面図である。各図に示すように、電子部品の実装構造では、電源供給用流路を形成する２本の電源ライン１，２、ＩＣ（Integrated Circuit）チップ３、第１〜第４のランド電極４〜７及び接続電極８，９が配置された回路に電子部品を実装する。電子部品の実装構造では、電源ライン１，２に接続される電子部品として、複数のコンデンサ（チップコンデンサ）１０，１１と、複数のフェライトビーズインダクタ１２，１３とを実装する。コンデンサ１０，１１及びフェライトビーズインダクタ１２，１３は、それぞれ２つ実装される。コンデンサ１０，１１とフェライトビーズインダクタ１２，１３とは、電源ライン１，２間に直列に接続されている。

電源ライン１，２は、ＩＣチップ３の端子電極３ａ，３ｂにそれぞれ接続されている。電源ライン１から分岐した配線１ａは、第１のランド電極４に接続されており、電源ライン２から分岐した配線２ａは、第２のランド電極５に接続されている。第１のランド電極４と第２のランド電極５とは、対向して配置されている。第１のランド電極４と第２のランド電極５との間には、配線１ａ，２ａに接続されない接続電極８が設けられている。第１のランド電極４、第２のランド電極５及び接続電極８は、一直線上に配置されている。

第１のランド電極４、接続電極８及び第２のランド電極５が配置された方向（以下、第１の方向）と面方向において略直角に交わる方向（以下、第２の方向）において、第１のランド電極４の隣（図示右側）には、所定の間隔をあけて第３のランド電極６が並設されている。また、第２のランド電極５の隣（図示右側）には、所定の間隔をあけて第４のランド電極７が並設されている。第３のランド電極６と第４のランド電極７との間には、接続電極８の隣に所定の間隔をあけて接続電極９が並設されている。なお、第１〜第４のランド電極４〜７及び接続電極８，９は、矩形状を呈している。

図１及び図２に示すように、第４のランド電極７は、ビアホールＨ１を介して第１のランド電極４と電気的に接続される。第３のランド電極６は、ビアホールＨ２を介して第２のランド電極５と電気的に接続される。このような構成により、第１のランド電極４と第４のランド電極７とは、同極性（＋極性）となり、第２のランド電極５と第３のランド電極６とは、同極性（−極性）となる。つまり、第２の方向において隣接する第１のランド電極４と第３のランド電極６、第２のランド電極５と第４のランド電極７は、異極性となる。

コンデンサ１０とコンデンサ１１とは、同様の構成を有している。すなわち、コンデンサ１０，１１は、略直方体状のコンデンサ素体１５と、コンデンサ素体１５の側面１５ｃ，１５ｄ（図３参照）に形成された第１の外部電極１６及び第２の外部電極１７とを備えている。コンデンサ１０は、第１のランド電極４及び接続電極８に跨って配置されている。コンデンサ１１は、第３のランド電極６及び接続電極９に跨って配置されている。つまり、コンデンサ１０の第１の外部電極１６は、第１のランド電極４に接続されおり、第２の外部電極１７は、接続電極８に接続されている。コンデンサ１１の第１の外部電極１６は、第３のランド電極６に接続されており、第２の外部電極１７は、接続電極９に接続されている。コンデンサ１０，１１は、はんだ等によって第１及び第３のランド電極４，６、接続電極８，９に実装されている。

コンデンサ１０とコンデンサ１１とは、上記のように配置されることにより、第２の方向において近接して実装されている。具体的には、コンデンサ１０とコンデンサ１１とは、第１の外部電極１６と第２の外部電極１７とが対向する方向（第１の方向と同じ方向）が略平行となる。また、コンデンサ１０とコンデンサ１１とは、実装面の面方向において第１の外部電極１６と第２の外部電極１７との対向方向に交わる方向、つまり第２の方向から見た場合に、重なるように実装されている。コンデンサ１０の第１の外部電極１６とコンデンサ１１の第１の外部電極１６とは、異なる極性に接続されている。

フェライトビーズインダクタ１２とフェライトビーズインダクタ１３とは、同様の構成を有している。すなわち、フェライトビーズインダクタ１２，１３は、略直方体状のフェライトビーズ素体１８と、フェライトビーズ素体１８の側面１８ｃ，１８ｄ（図５参照）に形成された第１の外部電極１９及び第２の外部電極２０とを備えている。フェライトビーズインダクタ１２は、接続電極８と第２のランド電極５とに跨って配置されている。フェライトビーズインダクタ１３は、接続電極９と第４のランド電極７とに跨って配置されている。つまり、フェライトビーズインダクタ１２の第１の外部電極１９は、接続電極８に接続されており、第２の外部電極２０は、第２のランド電極５に接続されている。フェライトビーズインダクタ１３の第１の外部電極１９は、接続電極９に接続されており、第２の外部電極２０は、第４のランド電極７に接続されている。フェライトビーズインダクタ１２，１３は、はんだ等によって第２及び第４のランド電極５，７、接続電極８，９に実装されている。

フェライトビーズインダクタ１２とフェライトビーズインダクタ１３とは、上記のように配置されることにより、第２の方向において近接して実装されている。具体的には、フェライトビーズインダクタ１２とフェライトビーズインダクタ１３とは、第１の外部電極１９と第２の外部電極２０とが対向する方向（第１の方向と同じ方向）が略平行となる。また、フェライトビーズインダクタ１２とフェライトビーズインダクタ１３とは、実装面の面方向において第１の外部電極１９と第２の外部電極２０との対向方向に交わる方向、つまり第２の方向から見た場合に、重なるように実装されている。フェライトビーズインダクタ１２の第１の外部電極１９とフェライトビーズインダクタ１３の第１の外部電極１９とは、異なる極性に接続されている。

コンデンサ１０，１１とフェライトビーズインダクタ１２，１３とが上記のように配置されることにより、コンデンサ１０の第２の外部電極１７とフェライトビーズインダクタ１２の第１の外部電極１９とが対向すると共に、コンデンサ１１の第２の外部電極１７とフェライトビーズインダクタ１３の第１の外部電極１９とが対向する。この対向方向は、第１の方向と同方向となる。このように、コンデンサ１０とフェライトビーズインダクタ１２、及びコンデンサ１１とフェライトビーズインダクタ１３は、電源ライン１，２の間に直列に実装されている。そして、コンデンサ１０，１１及びフェライトビーズインダクタ１２，１３とＩＣチップ３とは、並列接続の関係になる。

電子部品の実装構造では、コンデンサ１０，１１及びフェライトビーズインダクタ１２，１３において、図１に示す矢印方向に電流がそれぞれ流れる。すなわち、コンデンサ１０及びフェライトビーズインダクタ１２においては、コンデンサ１０側からフェライトビーズインダクタ１２側に電流が流れる。コンデンサ１１及びフェライトビーズインダクタ１３においては、フェライトビーズインダクタ１３側からコンデンサ１１側に電流が流れる。このとき、隣接するコンデンサ１０とコンデンサ１１、及びフェライトビーズインダクタ１２とフェライトビーズインダクタ１３においては、電流が互いに逆向きに流れる。これにより、隣接するコンデンサ１０とコンデンサ１１、及びフェライトビーズインダクタ１２とフェライトビーズインダクタ１３とにおいて、磁界が相殺される。そのため、インダクタ成分のＥＳＬ（Equivalent Series Inductance：等価直列インダクタンス）が低減する。

続いて、上記のコンデンサ１０，１１及びフェライトビーズインダクタ１２，１３について詳細に説明する。まず、コンデンサ１０，１１について説明する。図３は、コンデンサを示す斜視図であり、図４は、図３に示すコンデンサの層構成を示す図である。

図３，４に示すように、コンデンサ１０，１１は、積層チップコンデンサである。図３に示すように、コンデンサ１０のコンデンサ素体１５は、互いに対向する長方形状の第１及び第２の主面１５ａ，１５ｂと、第１及び第２の主面１５ａ，１５ｂ間を連結するように第１及び第２の主面１５ａ，１５ｂの長辺方向に伸び且つ互いに対向する第１及び第２の側面１５ｃ，１５ｄと、第１及び第２の主面１５ａ，１５ｂ間を連結するように第１及び第２の主面１５ａ，１５ｂの短辺方向に伸び且つ互いに対向する第３及び第４の側面１５ｅ，１５ｆとを有する。コンデンサ１１のコンデンサ素体１５も同様の構成を有している。

第１の外部電極１６は、コンデンサ素体１５の第１の側面１５ｃ側に形成されている。第１の外部電極１６は、第１の側面１５ｃ全面を覆うとともに、第１及び第２の主面１５ａ，１５ｂ並びに第３及び第４の側面１５ｅ，１５ｆの一部を連続して覆う。第２の外部電極１７は、コンデンサ素体１５の第２の側面１５ｄ側に形成されている。第２の外部電極１７は、第２の側面１５ｄ全面を覆うとともに、第１及び第２の主面１５ａ，１５ｂ並びに第３及び第４の側面１５ｅ，１５ｆの一部を連続して覆う。すなわち、第１及び第２の外部電極１６，１７は、コンデンサ素体１５の長手方向の側面１５ｃ，１５ｄに配置されるように形成されている。

コンデンサ素体１５は、図４に示されるように、略長方形状の誘電体層２１上に第１〜第４の内部電極２２ａ〜２２ｄがそれぞれ形成されてなる複数（ここでは４つ）の複合層２３ａ〜２３ｄと、複合層２３ａ〜２３ｄの最表層に積層され、保護層として機能する誘電体層２１とによって形成されている。誘電体層２１は、誘電体セラミックを含むセラミックグリーンシートの焼結体からなり、第１〜第４の内部電極２２ａ〜２２ｄは、導電性ペーストの焼結体からなる。実際のコンデンサ素体１５では、誘電体層２１間の境界が視認できない程度に一体化されている。

複合層２３ａは、誘電体層２１上に第１の内部電極２２ａが形成された層である。複合層２３ｂは、誘電体層２１上に第２の内部電極２２ｂが形成された層である。複合層２３ｃは、誘電体層２１上に第３の内部電極２２ｃが形成された層である。複合層２３ｄは、誘電体層２１上に第４の内部電極２２ｄが形成された層である。第１〜第４の内部電極２２ａ〜２２ｄは、積層方向において誘電体層２１を介して交互に配置されている。これにより、第１〜第４の内部電極２２ａ〜２２ｄは、コンデンサ素体１５の一部である誘電体層２１を間に挟んで対向する。

第１の内部電極２２ａは、長方形状を呈し、コンデンサ素体１５の第１及び第２の主面１５ａ，１５ｂの長辺方向とその長辺方向とが平行になるように、コンデンサ素体１５内に配置される。第１の内部電極２２ａは、長方形状を保ったままコンデンサ素体１５の第１の側面１５ｃに引き出されるように伸び、第１の外部電極１６に電気的且つ機械的に接続される。第１の内部電極２２ａは、第２〜第４の側面１５ｄ〜１５ｆそれぞれからは所定距離離れて配置されている。第１の内部電極２２ａの第３及び第４の側面１５ｅ，１５ｆの対向方向における長さは、第１及び第２の側面１５ｃ，１５ｄの対向方向に沿って略一定である。第３の内部電極２２ｃは、第１の内部電極２２ａと同様の構成を有している。

第２の内部電極２２ｂは、長方形状を呈し、コンデンサ素体１５の第１及び第２の主面１５ａ，１５ｂの長辺方向とその長辺方向とが平行になるように、コンデンサ素体１５内に配置される。第２の内部電極２２ｂは、長方形状を保ったままコンデンサ素体１５の第２の側面１５ｄに引き出されるように伸び、第２の外部電極１７に電気的且つ機械的に接続される。第２の内部電極２２ｂは、第１、第３及び第４の側面１５ｃ，１５ｅ，１５ｆそれぞれからは所定距離離れて配置されている。第２の内部電極２２ｂの第３及び第４の側面１５ｅ，１５ｆの対向方向における長さは、第１及び第２の側面１５ｃ，１５ｄの対向方向に沿って略一定である。第４の内部電極２２ｄは、第２の内部電極２２ｂと同様の構成を有している。

続いて、フェライトビーズインダクタ１２，１３について、図５〜図７を参照しながら詳細に説明する。図５は、フェライトビーズインダクタを示す斜視図であり、図６は、図５におけるＶＩ−ＶＩ線断面図であり、図７は、図５に示すフェライトビーズインダクタの層構成を示す図である。

図５〜図７に示すように、フェライトビーズインダクタ１２，１３は、積層チップフェライトビーズインダクタである。図５に示すように、フェライトビーズインダクタ１２のフェライトビーズ素体１８は、互いに対向する略長方形状の第１及び第２の主面１８ａ，１８ｂと、第１及び第２の主面１８ａ，１８ｂ間を連結するように第１及び第２の主面１８ａ，１８ｂの長辺方向に伸び且つ互いに対向する第１及び第２の側面１８ｃ，１８ｄと、第１及び第２の主面１８ａ，１８ｂ間を連結するように第１及び第２の主面１８ａ，１８ｂの短辺方向に伸び且つ互いに対向する第３及び第４の側面１８ｅ，１８ｆとを有する。フェライトビーズインダクタ１３のフェライトビーズ素体１８も同様の構成を有している。

第１の外部電極１９は、フェライトビーズ素体１８の第１の側面１８ｃ側に形成されている。第１の外部電極１９は、第１の側面１８ｃ全面を覆うとともに、第１及び第２の主面１８ａ，１８ｂ並びに第３及び第４の側面１８ｅ，１８ｆの一部を連続して覆う。第２の外部電極２０は、フェライトビーズ素体１８の第２の側面１８ｄ側に形成されている。第２の外部電極２０は、第２の側面１８ｄ全面を覆うとともに、第１及び第２の主面１８ａ，１８ｂ並びに第３及び第４の側面１８ｅ，１８ｆの一部を連続して覆う。すなわち、第１及び第２の外部電極１９，２０は、フェライトビーズ素体１８の長手方向の側面１８ｃ，１８ｄに配置されるように形成されている。フェライトビーズインダクタ１２，１３の第１及び第２の外部電極１９，２０の幅寸法は、コンデンサ１０，１１の第１及び第２の外部電極１６，１７の幅寸法と同等となっている。

図６及び図７に示すように、フェライトビーズ素体１８は、略長方形状の磁性体層２４上に第１〜第４の内部電極２５ａ〜２５ｄがそれぞれ形成されてなる複数（ここでは４つ）の複合層２６ａ〜２６ｄと、複合層２６ａ〜２６ｄの最表層に積層され、保護層として機能する磁性体層２４とによって形成されている。磁性体層２４は、主成分としてフェライト材料を含むシートの焼結体からなり、第１〜第４の内部電極２５ａ〜２５ｄは、導電性ペーストの焼結体からなる。実際のフェライトビーズ素体１８では、磁性体層２４間の境界が視認できない程度に一体化されている。

複合層２６ａは、磁性体層２４上に第１の内部電極２５ａが形成された層である。複合層２６ｂは、磁性体層２４上に第２の内部電極２５ｂが形成された層である。複合層２６ｃは、磁性体層２４上に第３の内部電極２５ｃが形成された層である。複合層２６ｄは、磁性体層２４上に第４の内部電極２５ｄが形成された層である。第１〜第４の内部電極２５ａ〜２５ｄは、積層方向に磁性体層２４を介して順に積層されている。これにより、第１〜第４の内部電極２５ａ〜２５ｄがフェライトビーズ素体１８の一部である磁性体層２４の間に挟まれるように配置される。

第１の内部電極２５ａは、第１及び第２の側面１８ｃ，１８ｄの対向方向（第１及び第２の主面１８ａ，１８ｂの短辺方向と平行）に伸びる長方形状の一部にスリット状の空隙２７ａ〜２７ｃを設けたものである。この第１の内部電極２５ａは、フェライトビーズ素体１８の第１及び第２の側面１８ｃ，１８ｄの両方に引き出されるように伸び、第１の外部電極１９及び第２の外部電極２０に電気的且つ機械的に接続される。第１の内部電極２５ａは、第３及び第４の側面１８ｅ，１８ｆからは所定距離離れて配置されている。この離れた部分は、磁性体層２４上におけるギャップ部分２８ｅ，２８ｆに相当し、このギャップ部分２８ｅ，２８ｆ以外の部分が、磁性体層２４上において内部電極の面積を最大限に形成することが可能な内部電極領域Ｓとなる（図８参照）。

導電性ペーストが配置されていない空隙２７ａ〜２７ｃそれぞれは、第１及び第２の側面１８ｃ，１８ｄの対向方向がその長手方向となる長方形状（短冊状）を呈しており、積層方向からみた際に、上述した内部電極領域Ｓ内に位置するように形成されている。空隙２７ａ，２７ｃは、その一端が第１の側面１８ｃ側に露出するように第１の側面１８ｃ寄りに形成され、空隙２７ｂは、その一端が第２の側面１８ｄ側に露出するように第２の側面１８ｄ寄りに形成される。第２〜第４の内部電極２５ｂ〜２５ｄは、第１の内部電極２５ａと同様の構成を有している。第１〜第４の内部電極２５ａ〜２５ｄの各空隙２７ａ〜２７ｃは、複合層２６ａ〜２６ｄと最表層の磁性体層２４とが積層されてフェライトビーズインダクタ１２，１３が形成された際、積層方向に隣接する磁性体層２４同士が接合する接合部となり、両者の密着性を向上させるように機能する。

図９は、本実施形態における実装構造の等価回路図である。図９に示すように、コンデンサ１０，１１は、静電容量Ｃ１，Ｃ２を形成する。フェライトビーズインダクタ１２，１３は、直列に接続されたインダクタ成分Ｌ１，Ｌ２と抵抗成分Ｒ１，Ｒ２とを形成する。そして、インダクタ成分Ｌ１，Ｌ２及び抵抗成分Ｒ１，Ｒ２の合成成分は、コンデンサ１０，１１の静電容量Ｃ１，Ｃ２と直列に電源ライン１，２の間に接続される。フェライトビーズインダクタ１２，１３は、低周波帯域においてはインダクタ成分Ｌ１，Ｌ２が主として作用し、高周波帯域においては抵抗成分Ｒ１，Ｒ２が主として作用する。

以上説明したように、本実施形態に係る電子部品の実装構造では、コンデンサ１０，１１とフェライトビーズインダクタ１２，１３とが直列となるように電源ライン１，２間に接続されるので、フェライトビーズインダクタ１２，１３の抵抗成分Ｒ１，Ｒ２がコンデンサ１０，１１の等価直列抵抗（ＥＳＲ：Equivalent Series Resistance）として作用する。フェライトビーズインダクタ１２，１３の抵抗成分Ｒ１，Ｒ２は、直流抵抗成分と高周波帯域で増加する損失との和で構成される。したがって、この実装構造によれば、高周波帯域における抵抗成分を増加させることができる。

また、この実装構造では、フェライトビーズインダクタ１２，１３は、電流の流れる方向が互いに逆向きとなるように実装されているため、磁界が相殺される。そのため、高周波帯域においてＥＳＬが更に低減するため、高周波ノイズの反射を防止することが可能となり、高周波ノイズを抵抗成分で熱変換して好適に除去することが可能となる。一方、フェライトビーズインダクタ１２，１３は、低周波帯域では抵抗成分よりもむしろインダクタ成分が機能するため、上記実装構造によって低周波帯域でインピーダンスを小さく保つことが可能となる。そして、低周波ノイズに対しては、コンデンサ１０，１１を実装しているため、このコンデンサ１０，１１でその低周波ノイズが吸収され、好適に除去することができる。

また、この実装構造に用いられるフェライトビーズインダクタ１２，１３では、第１及び第２の外部電極１９，２０の幅を広くできると共に内部電極２５ａ〜２５ｄの長さを短くすることができるので、ビーズインダクタの抵抗成分の１つである直流抵抗成分を小さくすることができる。つまり、このフェライトビーズインダクタ１２，１３を用いることにより、低周波帯域では更に低ＥＳＲとすることができ、高周波帯域では高ＥＳＲとすることができる。

しかも、これらフェライトビーズインダクタ１２，１３では、第１〜第４の内部電極２５ａ〜２５ｄを形成可能な内部電極領域Ｓ内に、積層方向に隣接する磁性体層２４同士が接合する接合部のための空隙２７ａ〜２７ｃが形成されている。このため、上記構成のフェライトビーズインダクタ１２，１３によれば、低周波帯域での低ＥＳＲや高周波帯域での高ＥＳＲを実現しつつ、更に、磁性体層２４の層間はがれを防止して、ビーズインダクタの内部欠陥の発生を抑えることもできる。

ここで、上述したフェライトビーズインダクタ１２，１３の作用効果についてより具体的に説明する。図８に示すように、磁性体層２４上における内部電極領域Ｓの面積をＳ０とし、磁性体層２４上における空隙２７ａ〜２７ｃの総面積をＳ１とした場合において、内部電極領域Ｓと空隙２７ａ〜２７ｃとの面積比であるＳ１／Ｓ０がどの範囲にある場合に直流抵抗成分が小さくなり且つ内部構造欠陥の発生が抑えられるかについて、表１に示すように確認した。確認対象のサンプルとしては、外形寸法Ｌが０．８ｍｍ、Ｗが１．６ｍｍ（Ｌ０．８×Ｗ１．６、表１のＮｏ．１〜Ｎｏ．７）のものと、外形寸法Ｌが１．２ｍｍ、Ｗが２．０ｍｍ（Ｌ１．２ｍｍ×Ｗ２．０ｍｍ、表１のＮｏ．８〜Ｎｏ．１４）のものとを用いた。

この確認試験では、それぞれのサンプル数ｎを１００個とし、面積比Ｓ１／Ｓ０を変更させた場合における、層間剥がれなどによる内部構造欠陥の発生数と直流抵抗Ｒｄｃ（ｍΩ）とを求めた。その結果、表１に示すように、Ｎｏ．１〜Ｎｏ．１４の何れのサンプルにおいても、内部構造欠陥の発生数を０個／１００個〜数個／１００個程度に抑えることができた。特に、面積比Ｓ１／Ｓ０が０．２０よりも大きい場合には、内部構造結果の発生数が０個／１００個、即ち内部構造欠陥がないといった顕著な効果を得ることができた。

また、表１に示すように、Ｎｏ．１〜Ｎｏ．１４の何れのサンプルにおいても、直流抵抗Ｒｄｃを低めに抑えることができたが、特に、面積比Ｓ１／Ｓ０が０．６７以下の場合に、直流抵抗が低いと認定される指標の１つである「１０ｍΩ」よりも更に低い直流抵抗Ｒｄｃを実現できるといった顕著な効果を得ることができた。

このように、磁性体層２４上における内部電極領域Ｓの面積をＳ０とし、磁性体層２４上における空隙２７ａ〜２７ｃの総面積をＳ１とした場合において、特に、内部電極領域Ｓと空隙２７ａ〜２７ｃとの面積比であるＳ１／Ｓ０が０．２０よりも大きく且つ０．６７以下となるようにすることにより、低周波帯域での低ＥＳＲや高周波帯域での高ＥＳＲを実現でき、且つ、磁性体層２４の層間はがれを防止してフェライトビーズインダクタ１２，１３の内部構造欠陥の発生を抑えることもできるといった顕著な効果を奏することができる。

また、フェライトビーズインダクタ１２，１３では、第１及び第２の外部電極１９，２０は、それぞれ一の外部電極からなっている。このため、外部電極１９，２０における抵抗値を更に下げることができるため、フェライトビーズインダクタ１２，１３の直流抵抗成分を更に小さくすることができる。

なお、コンデンサ１０，１１の第１及び第２の外部電極１６，１７の幅寸法は、フェライトビーズインダクタ１２，１３の第１及び第２の外部電極１９，２０の幅寸法と同等となっている。コンデンサ１０，１１の第１及び第２の外部電極１６，１７の幅寸法と、フェライトビーズインダクタ１２，１３の第１及び第２の外部電極１９，２０の幅寸法とが異なる場合、高周波電流が第１及び第２の外部電極１６，１７と第１及び第２の外部電極１９，２０との間にて反射し、高周波電流がフェライトビーズインダクタ１２，１３の抵抗成分Ｒ１，Ｒ２において熱に変換されないといった不具合が生じ、ノイズの除去効果が低下するといった問題があり得る。

しかしながら、本実施形態では、第１及び第２の外部電極１６，１７と第１及び第２の外部電極１９，２０との幅寸法が同等となっていることにより、第１及び第２の外部電極１６，１７と第１及び第２の外部電極１９，２０との間の高周波電流の反射を防止でき、フェライトビーズインダクタ１２，１３におけるノイズの除去効果の向上を図ることができる。

また、コンデンサ１０，１１において、第１及び第２の外部電極１６，１７がコンデンサ素体１５の第１及び第２の側面１５ｃ，１５ｄ側に形成されている。第１及び第２の側面１５ｃ，１５ｄは、コンデンサ素体１５の長手方向の側面である。このため、コンデンサ１０，１１では、ＥＳＬをより低減させることができる。

［第２実施形態］
次に、第２実施形態に係るフェライトビーズインダクタ１２，１３について説明する。本実施形態に係るフェライトビーズインダクタ１２，１３では、第１〜第４の内部電極３５ａ〜３５ｄの形状が第１実施形態の内部電極２５ａ〜２５ｄと異なっている。以下、第一実施形態と異なる点を中心に説明する。

図１０に示すように、フェライトビーズインダクタ１２，１３のフェライトビーズ素体１８は、略長方形状の磁性体層２４上に第１〜第４の内部電極３５ａ〜３５ｄがそれぞれ形成されてなる複数の複合層３６ａ〜３６ｄと、複合層３６ａ〜３６ｄの最表層に積層され、保護層として機能する磁性体層２４とによって形成されている。複合層３６ａ〜３６ｄのそれぞれは、磁性体層２４上に第１〜第４の内部電極３５ａ〜３５ｄそれぞれが形成された層である。第１〜第４の内部電極３５ａ〜３５ｄは、積層方向に磁性体層２４を介して順に積層され、これにより、第１〜第４の内部電極３５ａ〜３５ｄのそれぞれが磁性体層２４の間に挟まれるように配置される。

第１の内部電極３５ａは、第１及び第２の側面１８ｃ，１８ｄの対向方向に伸びる長方形状の一部に、それぞれ長方形状を呈する９つの空隙３７ａ〜３７ｉを設けて、梯子形状とした電極である。第１の内部電極３５ａは、フェライトビーズ素体１８の第１及び第２の側面１８ｃ，１８ｄの両方に引き出されるように伸び、第１実施形態と同様に、第１及び第２の外部電極１９，２０に電気的且つ機械的に接続される。第１の内部電極３５ａは、第３及び第４の側面１８ｅ，１８ｆからは所定距離離れて配置されている。

空隙３７ａ〜３７ｉは、第１の側面１８ｃから第２の側面１８ｄに向かって、空隙３７ａ，３７ｂ，３７ｃの順に、空隙３７ｄ，３７ｅ，３７ｆの順に、空隙３７ｇ，３７ｈ，３７ｉの順に、３列になるように配置されている。空隙３７ａ〜３７ｉは、第１実施形態と同様、積層方向からみて、内部電極領域Ｓ内に位置するように配置されている。空隙３７ａ，３７ｄ，３７ｇは、その一端が第１の側面１８ｃ側に露出するよう形成され、空隙３７ｃ，３７ｆ，３７ｉは、その一端が第２の側面１８ｄ側に露出するよう形成され、空隙３７ｂ，３７ｅ，３７ｈは、第１及び第２の側面１８ｃ，１８ｄのいずれにも露出せずこれら側面１８ｃ，１８ｄの対向方向の中央部に位置するように形成されている。第２〜第４の内部電極３５ｂ〜３５ｄは、第１の内部電極３５ａと同様の構成を有している。

以上説明したように、本実施形態に係るフェライトビーズインダクタ１２，１３では、第１実施形態と同様、ビーズインダクタの抵抗成分の１つである直流抵抗成分を小さくできることに加え、内部電極３５ａ〜３５ｄが、その形状が梯子状となるように内部電極領域Ｓ内に９つの空隙３７ａ〜３７ｉを有する構成となっているため、積層方向に隣接する磁性体層２４同士をより確実に接合させることができる。その結果、本実施形態によれば、磁性体層２４の層間はがれを防止して、ビーズインダクタの内部欠陥の発生を抑えることができる。

［第３実施形態］
次に、第３実施形態に係るフェライトビーズインダクタ１２，１３について説明する。本実施形態に係るフェライトビーズインダクタ１２，１３では、第１〜第４の内部電極４５ａ〜４５ｄの形状が第１実施形態の内部電極２５ａ〜２５ｄと異なっている。以下、第一実施形態と異なる点を中心に説明する。

図１１に示すように、フェライトビーズインダクタ１２，１３のフェライトビーズ素体１８は、略長方形状の磁性体層２４上に第１〜第４の内部電極４５ａ〜４５ｄがそれぞれ形成されてなる複数の複合層４６ａ〜４６ｄと、複合層４６ａ〜４６ｄの最表層に積層され、保護層として機能する磁性体層２４とによって形成されている。複合層４６ａ〜４６ｄのそれぞれは、各磁性体層２４上に４つの第１〜第４の内部電極４５ａ〜４５ｄそれぞれが形成された層である。つまり、一の磁性体層２４の上に分割された複数（４つ）の内部電極４５ａ〜４５ｄが配置されている。

第１の内部電極４５ａのそれぞれは、第１及び第２の側面１８ｃ，１８ｄの対向方向に伸びる長方形状（短冊状）を呈した電極である。第１の内部電極４５ａは、フェライトビーズ素体１８の第１及び第２の側面１８ｃ，１８ｄの両方に引き出されるように伸び、第１及び第２の外部電極１９，２０に電気的且つ機械的に接続される。第１の内部電極４５ａそれぞれの間には空隙４７ａ〜４７ｃが形成されており、また、第３及び第４の側面１８ｅ，１８ｆの対向方向外側に位置する第１の内部電極４５ａは、第３及び第４の側面１８ｅ，１８ｆからは所定距離離れて配置されている。

空隙４７ａ〜４７ｃは、第１及び第２の側面１８ｃ，１８ｄの対向方向に伸びる長方形状（短冊状）を呈したスリット状の空隙であり、第１実施形態等と同様、積層方向からみて、内部電極領域Ｓ内に位置するように配置されている。各空隙４７ａ〜４７ｃは、第１及び第２の側面１８ｃ，１８ｄ側に露出するよう形成されている。第２〜第４の内部電極４５ｂ〜４５ｄ及び内部電極間の空隙は、第１の内部電極４５ａ及び第１の内部電極４５ａ間の空隙４７ａ〜４７ｃと同様の構成となっている。

以上説明したように、本実施形態に係るフェライトビーズインダクタ１２，１３では、第１実施形態等と同様、ビーズインダクタの抵抗成分の１つである直流抵抗成分を小さくできることに加え、内部電極４５ａ〜４５ｄの間に形成される空隙４７ａ〜４７ｃを内部電極領域Ｓ内に有する構成となっているため、積層方向に隣接する磁性体層２４同士をより確実に接合させることができる。その結果、本実施形態によれば、磁性体層２４の層間はがれを防止して、ビーズインダクタの内部欠陥の発生を抑えることができる。

［第４実施形態］
次に、第４実施形態に係るフェライトビーズインダクタ１２，１３について説明する。本実施形態に係るフェライトビーズインダクタ１２，１３では、第１〜第４の内部電極５３ａ〜５３ｄの形状及び積層方向における配置箇所が第１実施形態の内部電極２５ａ〜２５ｄと異なっている。以下、第一実施形態と異なる点を中心に説明する。

図１２及び図１３に示すように、本実施形態に係るフェライトビーズインダクタ１２，１３のフェライトビーズ素体１８は、略長方形状の磁性体層２４上に内部電極５３ａ〜５３ｄが形成されてなる複数の複合層５４ａ〜５４ｄと、複合層５４ａ〜５４ｄの最表層に積層され、保護層として機能する磁性体層２４とによって形成されている。

複合層５４ａは、磁性体層２４上に複数（ここでは２つ）の内部電極５３ａ，５３ｂが形成された層である。内部電極５３ａは、長方形状を呈し、フェライトビーズ素体１８の第１及び第２の主面１８ａ，１８ｂの短辺方向とその長辺方向とが平行になるように、磁性体層２４上に形成されている。内部電極５３ａは、フェライトビーズ素体１８の第１及び第２の側面１８ｃ，１８ｄに引き出されるように伸び、第１及び第２の外部電極１９，２０に電気的且つ機械的に接続される。内部電極５３ｂは、長方形状を呈し、フェライトビーズ素体１８の第１及び第２の主面１８ａ，１８ｂの短辺方向とその長辺方向とが平行になるように、磁性体層２４上に形成されている。

内部電極５３ｂは、内部電極５３ａよりもフェライトビーズ素体１８の第１及び第２の主面１８ａ，１８ｂの長辺方向における幅寸法が大きい。内部電極５３ｂは、フェライトビーズ素体１８の第１及び第２の側面１８ｃ，１８ｄに引き出されるように伸び、第１及び第２の外部電極１９，２０に電気的且つ機械的に接続される。内部電極５３ａと内部電極５３ｂとの間には空隙５７ａが形成されており、また、内部電極５３ｂとギャップ部分２８ｆとの間には空隙５７ｂが形成されている。複合層５４ｃは、複合層５４ａと同様の構成を有している。

複合層５４ｂは、磁性体層２４上に複数（ここでは２つ）の内部電極５３ｃ，５３ｄが形成された層である。内部電極５３ｃは、長方形状を呈し、フェライトビーズ素体１８の第１及び第２の主面１８ａ，１８ｂの短辺方向とその長辺方向とが平行になるように、磁性体層２４上に形成されている。内部電極５３ｃは、フェライトビーズ素体１８の第１及び第２の側面１８ｃ，１８ｄに引き出されるように伸び、第１及び第２の外部電極１９，２０に電気的且つ機械的に接続される。内部電極５３ｄは、長方形状を呈し、フェライトビーズ素体１８の第１及び第２の主面１８ａ，１８ｂの短辺方向とその長辺方向とが平行になるように、磁性体層２４上に形成されている。

内部電極５３ｄは、内部電極５３ｃよりもフェライトビーズ素体１８の第１及び第２の主面１８ａ，１８ｂの長辺方向における幅寸法が小さい。内部電極５３ｄは、フェライトビーズ素体１８の第１及び第２の側面１８ｃ，１８ｄに引き出されるように伸び、第１及び第２の外部電極１９，２０に電気的且つ機械的に接続される。内部電極５３ｃと内部電極５３ｄとの間には空隙５７ｄが形成されており、内部電極５３ｃとギャップ部分２８ｅとの間には空隙５７ｃが形成されている。複合層５４ｄは、複合層５４ｂと同様の構成を有している。

フェライトビーズ素体１８において、内部電極５３ａ，５３ｂは、積層方向において磁性体層２４を介して対向して配置されており、内部電極５３ｃ，５３ｄは、積層方向において磁性体層２４を介して対向して配置されている。つまり、複合層５４ａ，５４ｃの内部電極５３ａ，５３ｂは、積層方向において複合層５４ｂ，５４ｄの内部電極５３ｃ，５３ｄと重ならない位置に配置されている。

以上説明したように、本実施形態に係るフェライトビーズインダクタ１２，１３では、このような構成により、積層方向において内部電極５３ａ〜５３ｄが磁性体層２４を介して交互に積層されている。これにより、フェライトビーズインダクタ１２，１３では、第１実施形態等と同様、ビーズインダクタの抵抗成分の１つである直流抵抗成分を小さくできることに加え、内部電極５３ａ〜５３ｄの間等に形成される空隙５７ａ〜５７ｄを内部電極領域Ｓ内に有する構成となっているため、積層方向に隣接する磁性体層２４同士をより確実に接合させることができる。その結果、本実施形態によれば、磁性体層２４の層間はがれを防止して、ビーズインダクタの内部欠陥の発生を抑えることができる。

本発明は、上記実施形態に限定されるものではない。例えば、上述したフェライトビーズインダクタ１２，１３では、４つの複合層からフェライトビーズ素体が構成される例を示したが、これに限定されるわけではなく、例えば６つの複合層から構成されるようにしてもよい。また、上述した電子部品の実装構造において、コンデンサ及びフェライトビーズインダクタの実装数は設計に応じて適宜変更することができる。例えば、図１４に示すように、コンデンサ１０，１１及びフェライトビーズインダクタ１２，１３をそれぞれ４つずつ実装させることができる。このような構成においても、コンデンサ１０，１１及びフェライトビーズインダクタ１２，１３が電源ライン１，２間に直列に接続されていると共に、フェライトビーズインダクタ１２，１３において磁界が相殺されるため、ＥＳＬを低減することができる。したがって、低周波帯域において低インピーダンスを保ちつつ、高周波帯域において高インピーダンスとすることができる。

また、図１５に示すような実装構造を採用することもできる。すなわち、この実装構造では、電極パターンとして、配線１ａが第１のランド電極６０に接続され、配線２ａが第２のランド電極６１に接続され、第１のランド電極６０と同一直線上に第３のランド電極６２が設けられ、第２のランド電極６１と同一直線上に第４のランド電極６３が設けられる。第３のランド電極６２は、ビアホールＨ３を介して第１のランド電極６０と電気的に接続され、第４のランド電極６３は、ビアホールＨ４を介して第２のランド電極６１と電気的に接続される。また、第１及び第３のランド電極６０，６２の間や第２及び第４のランド電極６１，６３の間には接続電極６４が設けられる。

そして、このような電極パターンへの実装にあたり、コンデンサ１０が第１のランド電極６０及び接続電極６４に跨って配置され、コンデンサ１１が接続電極６４及び第３のランド電極６２に跨って配置される。また、フェライトビーズインダクタ１２が第２のランド電極６１と接続電極６４とに跨って配置され、フェライトビーズインダクタ１３が接続電極６４と第４のランド電極６３とに跨って配置される。この配置により、この実装構造においても、コンデンサ１０，１１とフェライトビーズインダクタ１２，１３とが電源ライン１，２の間に直列に実装され、コンデンサ１０，１１及びフェライトビーズインダクタ１２，１３とＩＣチップ３とが並列接続の関係になるようにすることができる。しかも、この実装構造では、図１５に示す矢印方向に電流が流れるため、フェライトビーズインダクタ１２，１３において磁界が相殺されるため、ＥＳＬを低減することができる。

１，２…電源ライン、１０，１１…コンデンサ、１２，１３…フェライトビーズインダクタ、１８…フェライトビーズ素体、１８ａ，１８ｂ…第１及び第２の主面、１８ｃ〜１８ｆ…第１〜第４の側面、１９…第１の外部電極、２０…第２の外部電極、２５ａ〜２５ｄ，３５ａ〜３５ｄ，４５ａ〜４５ｄ，５３ａ〜５３ｄ…内部電極、２７ａ〜２７ｃ，３７ａ〜３７ｉ，４７ａ〜４７ｃ，５７ａ〜５７ｄ…空隙。

Claims (9)

1. 磁性体層の間に内部電極が配置されるように前記磁性体層と前記内部電極とが積層され、且つ、互いに対向する略長方形状の第１及び第２の主面と、前記第１及び第２の主面間を連結するように前記第１及び第２の主面の長辺方向に伸び且つ互いに対向する第１及び第２の側面と、前記第１及び第２の主面間を連結するように前記第１及び第２の主面の短辺方向に伸び且つ互いに対向する第３及び第４の側面とを有する素体と、
   前記素体の前記第１の側面に配置される第１の外部電極と、
   前記素体の前記第２の側面に配置される第２の外部電極と、を備え、
   前記内部電極は、前記長辺よりも短い前記短辺の方向に伸びて前記第１及び第２の外部電極に接続され、
   前記素体は、前記磁性体層上において前記内部電極を形成可能な内部電極領域内に、積層方向に隣接する前記磁性体層同士が接合する接合部を有していることを特徴とする積層型電子部品。
2. 前記磁性体層上における前記内部電極領域の面積をＳ０とし、前記磁性体層上における前記接合部の面積をＳ１とした場合において、前記内部電極領域と前記接合部との面積比であるＳ１／Ｓ０が０．２０よりも大きく且つ０．６７以下であることを特徴とする請求項１に記載の積層型電子部品。
3. 前記内部電極は、前記磁性体層上において、複数の内部電極に分割されていることを特徴とする請求項１又は２に記載の積層型電子部品。
4. 異なる前記磁性体層上に配置された前記内部電極のそれぞれは、前記積層方向において、その間に位置する前記磁性体層を介して対向しないように配置されていることを特徴とする請求項１〜３の何れか一項に記載の積層型電子部品。
5. 前記第１及び第２の外部電極は、それぞれ一の外部電極からなることを特徴とする請求項１〜４の何れか一項に記載の積層型電子部品。
6. 電流を供給するための電源ラインに接続される電子部品の実装構造であって、
   前記電子部品として、コンデンサと請求項１〜５の何れか１項に記載の積層型電子部品であるビーズインダクタとを備え、
   前記電源ラインの間に、前記コンデンサと前記ビーズインダクタとが直列となるように実装されることを特徴とする電子部品の実装構造。
7. 前記コンデンサは、
   誘電体層と内部電極とが積層され、且つ、互いに対向する略長方形状の第１及び第２の主面と、前記第１及び第２の主面間を連結するように前記第１及び第２の主面の長辺方向に伸び且つ互いに対向する第１及び第２の側面と、前記第１及び第２の主面間を連結するように前記第１及び第２の主面の短辺方向に伸び且つ互いに対向する第３及び第４の側面とを有するコンデンサ素体と、
   前記コンデンサ素体の前記第１の側面側に配置される第１のコンデンサ外部電極と、
   前記コンデンサ素体の前記第２の側面側に配置される第２のコンデンサ外部電極と、を備えていることを特徴とする請求項６に記載の電子部品の実装構造。
8. 前記コンデンサの前記第１及び第２のコンデンサ外部電極の幅寸法は、前記ビーズインダクタの前記第１及び第２の外部電極の幅寸法と略同等であることを特徴とする請求項７に記載の電子部品の実装構造。
9. 前記ビーズインダクタを複数有し、前記各ビーズインダクタは、互いの磁界が相殺されるように実装されていることを特徴とする請求項６〜８の何れか一項に記載の電子部品の実装構造。

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